TWI684257B - 扇出型半導體封裝 - Google Patents

Abstract

一種扇出型半導體封裝包括：框架，包括絕緣層、配線層及連接通孔層且具有凹陷部分及配置於凹陷部分的底表面上的終止元件層；半導體晶片，具有連接墊且配置於凹陷部分中以使非主動面配置於終止元件層上；包封體，覆蓋半導體晶片的至少部分，且填充凹陷部分的至少部分；連接構件，配置於框架上及半導體晶片的主動面上，且包括將配線層與連接墊彼此電性連接的重佈線層；以及引導圖案，鄰近於凹陷部分的壁進行配置且配置於框架中。凹陷部分的底表面的邊緣具有凹槽部分。

Description

扇出型半導體封裝

本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種電性連接結構可朝半導體晶片所配置的區域之外延伸的扇出型半導體封裝。

相關申請案的交叉參照

本申請案主張2017年11月30日在韓國智慧財產局中提出申請的韓國專利申請案第10-2017-0162707號的優先權的權益及2018年3月9日在韓國智慧財產局中提出申請的韓國專利申請案第10-2018-0028218號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。

半導體晶片相關技術發展中的重要近期趨勢為縮小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實作包括多個引腳（pin）的小型尺寸（compact size）半導體封裝。

扇出型半導體封裝即為一種滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有小型尺寸，並可容許藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實作多個引腳。

本揭露的態樣可提供一種半導體封裝，其在框架中形成具有僅一個表面被敞露的盲形式的凹陷部分且不再於半導體晶片的非主動面上實作單獨的背側重佈線層而是在所述框架的另一表面上實作重佈線結構。

本揭露的態樣亦可提供一種扇出型半導體封裝，其引入具有盲凹陷部分的框架且所述盲凹陷部分的壁的輪廓可受到控制。

根據本揭露的態樣，可提供一種扇出型半導體封裝，其凹陷部分的壁的輪廓藉由形成於框架中的引導圖案來控制。

根據本揭露的態樣，一種扇出型半導體封裝可包括：框架，包括多個絕緣層、多個配線層及多個連接通孔層且具有凹陷部分及配置於所述凹陷部分的底表面上的終止元件層，所述多個配線層配置於所述多個絕緣層上，所述多個連接通孔層穿過所述多個絕緣層且將所述多個配線層彼此電性連接；半導體晶片，配置於所述凹陷部分中且具有連接墊、主動面及非主動面，所述主動面上配置有所述連接墊，所述非主動面與所述主動面相對且配置於所述終止元件層上；包封體，覆蓋所述半導體晶片的至少部分，且填充所述凹陷部分的至少部分；連接構件，配置於所述框架上及所述半導體晶片的所述主動面上，且包括將所述框架的所述多個配線層與所述半導體晶片的所述連接墊彼此電性連接的重佈線層；以及引導圖案，鄰近於所述凹陷部分的壁進行配置且配置於所述框架中。所述凹陷部分的所述底表面的邊緣可具有凹槽部分。

在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。

本文中所使用的用語「例示性實施例」並非指涉同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。

使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置

圖1為示出電子裝置系統的一實例的方塊示意圖。

參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如中央處理單元（central processing unit，CPU））、圖形處理器（例如圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。

視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未示出）、視訊編解碼器（未示出）、功率放大器（未示出）、羅盤（未示出）、加速度計（未示出）、陀螺儀（未示出）、揚聲器（未示出）、大容量儲存單元（例如硬碟驅動機）（未示出）、光碟（compact disk，CD）驅動機（未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（未示出）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括各種用途的其他組件。

電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的一實例的立體示意圖。

參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝

一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。

此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。

視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。

在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。

圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。

參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222在尺寸上可能為顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。

因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可利用低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以實作快速的訊號傳送並同時具有小型尺寸。

然而，由於在扇入型半導體封裝中所有輸入/輸出端子皆需要配置於半導體晶片內，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量輸入/輸出端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此種情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。

圖5為示出扇入型半導體封裝安裝於球柵陣列（BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。

圖6為示出扇入型半導體封裝嵌入BGA基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由BGA基板2301重佈線，且扇入型半導體封裝2200可在其安裝於BGA基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定球形低熔點金屬2270等，且半導體晶片2220的外側可利用包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的BGA基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入BGA基板2302中的狀態下，由BGA基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的BGA基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入BGA基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝

圖7為示出扇出型半導體封裝的剖面示意圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成低熔點金屬2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。

在本製造製程中，可在於半導體晶片2120外側形成包封體2130之後形成連接構件2140。在此種情形中，自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及所述重佈線層對連接構件2140執行加工，且因此通孔2143可具有隨著其變成半導體晶片而變小的寬度。

如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的BGA基板即可安裝於電子裝置的主板上，如下所述。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖8，扇出型半導體封裝2100可經由低熔點金屬2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的BGA基板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無須使用單獨的BGA基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用BGA基板的扇入型半導體封裝的厚度的情況下實作。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。

同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如BGA基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。

在下文中，將參照所附圖式詳細闡述具有能夠控制凹陷部分的壁的輪廓的引導圖案的一種扇出型半導體封裝。

圖9為示出根據本揭露中的一例示性實施例的扇出型半導體封裝的剖面示意圖。

圖10A及圖10B分別為沿圖9的扇出型半導體封裝的線I-I’及線II-II’截取的平面示意圖。

參照圖9，根據本揭露中的例示性實施例的扇出型半導體封裝100可包括：框架110，具有第一表面110A及與第一表面110A相對的第二表面110B，第一表面110A中形成有凹陷部分110H；終止元件層BL，配置於凹陷部分110H的底表面上；半導體晶片120，配置於終止元件層BL上；以及包封體130，填充凹陷部分110H的至少部分且覆蓋半導體晶片120。

半導體晶片120可具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊120P，且半導體晶片120的非主動面可藉由黏合構件125貼附至終止元件層BL。舉例而言，黏合構件125可為例如晶粒貼附膜（die attach film，DAF）等任何已知的黏合構件。

根據本例示性實施例的框架110可包括與核心層對應的第一絕緣層111a、分別配置於第一絕緣層111a的相對兩表面上的第二絕緣層111b與第三絕緣層111c及將第一表面110A與第二表面110B彼此連接的配線結構115。配線結構115可包括連接通孔層113及藉由連接通孔層113而彼此電性連接的配線層112。

根據本例示性實施例的扇出型半導體封裝100可更包括連接構件140，連接構件140配置於框架110的第一表面110A上。連接構件140可包括重佈線結構142及143，重佈線結構142及143連接至配線結構115及連接墊120P。重佈線結構可包括連接通孔143及經由連接通孔143而彼此電性連接的重佈線層142。半導體晶片120的連接墊120P上可形成有金屬凸塊120B，且連接墊120P與重佈線結構的連接通孔143可藉由在包封體130的表面上暴露出的金屬凸塊120B彼此連接。

根據本例示性實施例的扇出型半導體封裝100可更包括第一鈍化層151及第二鈍化層171，第一鈍化層151配置於連接構件140上，第二鈍化層171配置於框架110的第二表面上。第一鈍化層151可具有開口，所述開口暴露出重佈線層142的局部區域。第一鈍化層151的開口中可配置有連接至重佈線層142的所述局部區域的凸塊下金屬層160。凸塊下金屬層160上可配置有藉由凸塊下金屬層160而電性連接至重佈線層142的電性連接結構170。

根據本例示性實施例的凹陷部分110H可具有盲凹陷部分結構（blind recess portion structure），而盲凹陷部分結構在框架110的第一表面110A是敞露的，且盲凹陷部分結構在框架110的第二表面110B是封閉的。

凹陷部分110H可藉由對框架110的第一表面110A選擇性地施加例如噴砂製程（sandblast process）等蝕刻製程來形成。在此種製程中，可使用終止元件層BL以將框架110一直蝕刻至預定位置。終止元件層BL可界定凹陷部分110H的底表面。終止元件層BL可由具有較框架110的絕緣層的蝕刻速率低的蝕刻速率的材料形成。舉例而言，終止元件層BL可包括例如銅（Cu）等金屬。在本例示性實施例中，終止元件層BL可為與配置於相同水平高度上的配線結構115的配線層（即，第二配線層112b）一起形成的金屬圖案。

在另一實例中，終止元件層BL並非僅限於包括金屬，而是可包括絕緣材料。舉例而言，終止元件層BL可為例如乾膜光阻（dry film photoresist，DFR）等感光性聚合物。

根據本例示性實施例的扇出型半導體封裝100可包括引導圖案BP，引導圖案BP沿凹陷部分110H的底表面的邊緣配置於框架110中。圖案BP可與以上所述的終止元件層BL一起用作蝕刻障壁結構以形成凹陷部分。

根據本例示性實施例的引導圖案BP可用於控制凹陷部分110H的錐形壁S的輪廓（具體而言，凹陷部分110H的錐形壁S的傾斜角度θ）。傾斜區域相對於凹陷部分110H的上端部的垂直線而言的寬度Wf可由凹陷部分110H的壁S的傾斜角度θ界定。當傾斜區域的寬度Wf增大時，須在凹陷部分110H的上區域中蝕刻更寬的區域以確保所期望的安放空間（seating space）（即，凹陷部分110H的底表面的區域）。因此，形成框架110的配線結構115的區域在凹陷部分110H的上區域附近變窄。

如上所述，凹陷部分的壁S的傾斜區域的寬度Wf可決定半導體晶片120的安裝缺陷率（mounting defective rate）及配線結構115在凹陷部分110H的上區域附近的設計自由度。

然而，大體而言，在藉由例如噴砂製程等蝕刻製程形成凹陷部分110H的製程中，所述凹陷部分的壁S的坡度（slope）可最初為陡峭，且可因加工性（processability）在蝕刻深度變得靠近於終止元件層BL時快速降低而在所述凹陷部分的壁S的下部分處為平緩。在此種情形中，安放空間（即，凹陷部分的底表面的區域）變窄，進而使得可能出現半導體晶片120被置於傾斜區域之上的嚴重缺陷。

在本例示性實施例中，引導圖案BP可配置於與終止元件層BL的水平高度相同的水平高度上且被配置成與終止元件層BL間隔開，且沿凹陷部分110H的底表面的邊緣可配置有間隔區域（spaced region）。在間隔區域中，框架110的絕緣層的某一區域可被暴露出。因此，在被暴露出的絕緣層中可形成有凹槽G。

在形成凹陷部分的製程中，相較於配置有終止元件層BL的區域，在沿凹陷部分的底表面的邊緣配置的間隔區域中加工性可提高。因此，在凹陷部分的壁S的下部分中，亦可維持與凹陷部分的上部分的傾斜角度相似的傾斜角度。

終止元件層BL及引導圖案BP可配置於與第二配線層112b的水平高度相同的水平高度上。詳言之，終止元件層BL及引導圖案BP可在第一絕緣層111a和第三絕緣層111c之間（即，在第一絕緣層111a上面配置有第二配線層112b的表面上）與第二配線層112b一起形成。

終止元件層BL與引導圖案BP可由相同的材料形成。舉例而言，終止元件層BL及引導圖案BP可包括例如銅（Cu）等金屬。在本例示性實施例中，終止元件層BL及引導圖案BP可為藉由相同的製程與第二配線層112b一起形成的金屬圖案。

引導圖案BP可被配置成不直接連接至第二配線層112b，但並非僅限於此。舉例而言，引導圖案BP亦可連接至接地，且亦可局部地連接至終止元件層BL（參見圖11B）。

圖10B示出沿扇出型半導體封裝100的線II-II’所截取的剖面，且示出凹陷部分的底表面及所述底表面的周圍區域。

參照圖10B，以上所述的終止元件層BL可配置於凹陷部分的底表面的中心區域中，且引導圖案BP可沿凹陷部分的底表面的邊緣CL配置於框架110中。

加工性提高的間隔區域的外邊界可藉由引導圖案BP界定。凹陷部分110H的底表面的邊緣CL可實質上藉由引導圖案BP確定。參照圖9及圖10B，框架110可具有沿凹陷部分110H的底表面的邊緣CL形成的凹槽G。凹槽G（其為被過度蝕刻的部分）可配置於終止元件層BL與引導圖案BP之間的間隔區域中。凹槽G可具有沿凹陷部分110H的底表面的邊緣形成封閉環路的環形形狀，但並非僅限於此。

如在本例示性實施例中，引導圖案BP可配置於框架中以鄰近於所述邊緣，但不暴露於外部。然而，引導圖案BP並非僅限於此。在另一例示性實施例中，引導圖案BP的一些部分可在凹陷部分110H的底表面的邊緣處暴露出。此可由形成凹陷部分110H的蝕刻程度（etching level）決定。

如上所述，凹陷部分110H的底表面的尺寸及/或所述凹陷部分的傾斜區域的寬度Wf可藉由引導圖案BP的位置及間隔區域的寬度來控制。詳言之，凹陷部分的壁（其傾斜角度實質上為直角且傾斜區域的寬度Wf極為短）的輪廓可藉由在形成凹陷部分110H且充分地確保間隔區域時將引導圖案BP的位置設定成對應於罩幕250（參見圖12D）的敞露區域來獲得。

在下文中，將更詳細闡述根據本例示性實施例的扇出型半導體封裝100中所包括的各個組件。

框架110可視特定材料而定加強扇出型半導體封裝100的剛性，且可用於幫助達成包封體130的厚度均勻性。框架110可具有配線結構115，配線結構115包括第一配線層至第四配線層112a、112b、112c及112d以及第一連接通孔層至第三連接通孔層113a、113b及113c。框架110可包括安置於半導體晶片120的非主動面上的第三配線層112c，且可具有盲型凹陷部分110H藉以在不執行形成單獨的背側重佈線層的製程的條件下為半導體晶片120提供背側重佈線層。

框架110可包括第一絕緣層111a、分別配置於第一絕緣層111a的相對兩表面上的第一配線層112a與第二配線層112b、穿過第一絕緣層111a且將第一配線層112a與第二配線層112b彼此連接的第一連接通孔層113a。另外，框架110可包括：第二絕緣層111b，配置於第一絕緣層111a的一個表面上且覆蓋第一配線層112a；第三絕緣層111c，配置於第一絕緣層111a的另一表面上且覆蓋第二配線層112b；第三配線層112c，配置於第二絕緣層111b上；第四配線層112d，配置於第三絕緣層111c上；第二連接通孔層113b，穿過第二絕緣層111b且將第一配線層112a與第三配線層112c彼此電性連接；以及第三連接通孔層113c，穿過第三絕緣層111c且將第二配線層112b與第四配線層112d彼此電性連接。

在本例示性實施例中，凹陷部分110H可穿過第一絕緣層111a與第二絕緣層111b，但因終止元件層BL的存在而無法穿過第三絕緣層111c。第一絕緣層111a及第二絕緣層111b可提供凹陷部分110H的壁，且終止元件層BL可在第三絕緣層111c上配置於與引導圖案BP及第二配線層112b的水平高度相同的水平高度上。

第一絕緣層至第三絕緣層111a、111b及111c可包括例如環氧樹脂等熱固性樹脂或例如聚醯亞胺樹脂等熱塑性樹脂。在特定實例中，第一絕緣層至第三絕緣層111a、111b及111c中的每一者可包括與無機填料混合的樹脂或者是與無機填料一起浸入玻璃纖維等中的樹脂，例如預浸體、味之素增層膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。當使用例如包括玻璃纖維等的預浸體等具有高剛性的材料作為第一絕緣層至第三絕緣層111a、111b及111c中的每一者的材料時，框架110可用作控制扇出型半導體封裝100的翹曲的支撐構件。

第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。亦即，第一絕緣層111a可充當核心絕緣層，且第二絕緣層111b及第三絕緣層111c可分別充當在不同的方向上執行增層的增層絕緣層。第二絕緣層111b及第三絕緣層111c可包括與第一絕緣層111a的材料不同的材料。舉例而言，第一絕緣層111a可例如為將絕緣樹脂與無機填料一起浸入玻璃纖維中的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂的ABF或PID膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。穿過第一絕緣層111a的第一連接通孔層113a具有的直徑可大於第二連接通孔層113b及第三連接通孔層113c的直徑。

第一配線層至第四配線層112a、112b、112c及112d可與連接構件的重佈線結構142及143一起對半導體晶片120的連接墊120P進行重佈線。舉例而言，第一配線層至第四配線層112a、112b、112c及112d可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一配線層至第四配線層112a、112b、112c及112d可視對應層的設計而定執行各種功能。舉例而言，第一配線層至第四配線層112a、112b、112c及112d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。

第一配線層至第四配線層112a、112b、112c及112d的厚度可大於連接構件140的重佈線層142的厚度。由於框架110的配線結構115是藉由基板製程形成，因此配線結構115可被形成為具有相對大的尺寸，且由於連接構件140的重佈線結構142及143是藉由半導體製程形成，因此重佈線結構142及143可被形成為具有相對小的尺寸。

第一連接通孔層至第三連接通孔層113a、113b及113c可將形成於不同層上的第一配線層至第四配線層112a、112b、112c及112d彼此電性連接，從而在框架110中形成電性通路（electrical path）。第一連接通孔層至第三連接通孔層113a、113b及113c可由導電材料形成。第一連接通孔層113a可具有圓柱形形狀或沙漏形狀，且第二連接通孔層113b及第三連接通孔層113c可具有方向相對於第一絕緣層111a彼此相反的錐形形狀。

半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。半導體晶片120可為比如處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（比如CPU）、圖形處理器（比如GPU）、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。另外，半導體晶片120可為例如揮發性記憶體（例如DRAM）、非揮發性記憶體（例如ROM）、快閃記憶體等記憶體，但並非僅限於此。

半導體晶片120可以主動晶圓為基礎而形成，且半導體晶片120的本體的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P中的每一者的材料可為例如鋁（Al）等的導電材料。在本體上可形成暴露出連接墊120P的鈍化層，且所述鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在需要的位置上進一步配置絕緣層等。半導體晶片120可為裸露晶粒，但必要時可包括形成於半導體晶片120的主動面上的重佈線層。

半導體晶片120可包括金屬凸塊120B，金屬凸塊120B各自配置於連接墊120P上且連接至連接墊120P。金屬凸塊120B中的每一者可由例如銅（Cu）等金屬形成或者可由例如Sn-Au-Cu等低熔點金屬形成。根據本例示性實施例的包封體130具有的上表面可與框架110的第三配線層112c的上表面及半導體晶片120的金屬凸塊120B的上表面實質上共面（參見圖13B）。在一些情形中，作為研磨的結果，框架110的第二連接通孔層113b的上表面可被暴露出，進而使得包封體130具有的上表面可實質上與金屬凸塊120B的上表面及第三配線層112c的上表面共面。包封體130可保護框架110、半導體晶片120等。包封體130的包封形式不受特別限制，但可為包封體130包封框架110及半導體晶片120的形式。舉例而言，包封體130可覆蓋框架110的第一表面110A及半導體晶片120的主動面，且可填充凹陷部分110H的壁S與半導體晶片120的側表面之間的空間。包封體130可填充凹陷部分110H，藉以充當黏合劑，並視特定材料而定減少半導體晶片120的彎曲（buckling）情況。

包封體130可包括絕緣材料，例如環氧樹脂等熱固性樹脂或例如聚醯亞胺樹脂等熱塑性樹脂。在特定實例中，包封體130可包括與無機填料混合的樹脂或者是與無機填料一起浸入玻璃纖維中的樹脂。舉例而言，可使用預浸體、ABF、FR-4、BT等作為包封體130的材料。或者，包封體130可包括感光成像包封體（photoimagable encapsulant，PIE）樹脂。

連接構件140可對半導體晶片120的連接墊120P進行重佈線且可將框架110的第一配線層至第四配線層112a、112b、112c及112d電性連接至半導體晶片120的連接墊120P。半導體晶片120的數十至數百萬個具有各種功能的連接墊120P可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括：絕緣層141，配置於框架110上及半導體晶片120的主動面上；重佈線層142，配置於絕緣層141上；以及連接通孔143，穿過絕緣層141且將連接墊120P及第三配線層112c連接至與連接墊120P及第三配線層112c鄰近的重佈線層142或者將形成於不同層上的重佈線層142彼此連接。

除如上所述的絕緣材料以外，絕緣層141中的每一者的材料可為例如PID樹脂等感光性絕緣材料。當絕緣層141具有感光性質時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成連接通孔143的精密間距。絕緣層141可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為所述多層時，絕緣層141可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。

連接構件140的重佈線層142可用於對連接墊120P實質上進行重佈線。舉例而言，重佈線層142中的每一者可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線結構142及143可視對應層的設計而定執行各種功能，且可包括例如接地圖案、電源圖案及訊號圖案等。

連接通孔143可將形成於不同層上的重佈線層142、連接墊120P及第三配線層112c彼此電性連接，從而在扇出型半導體封裝100中形成電性通路。

第一鈍化層151及第二鈍化層171可保護連接構件140及框架110免受外部物理性或化學性損傷。第一鈍化層151可具有開口，所述開口暴露出連接構件140的重佈線層142的至少部分。第二鈍化層171可具有開口171b，開口171b暴露出框架110的第四配線層112d的至少部分。在第一鈍化層151及第二鈍化層171中形成的開口之數量可為數十至數百萬個。除如上所述的絕緣材料以外，第一鈍化層151及第二鈍化層171中的每一者的材料可為阻焊劑（solder resist）。

凸塊下金屬層160可改善電性連接結構170的連接可靠性，藉以改善扇出型半導體封裝100的板級可靠性。凸塊下金屬層160可連接至經由第一鈍化層151的開口所暴露出的連接構件140的重佈線層142。可藉由任何已知的金屬化方法，使用任何已知的導電材料（例如金屬）以在第一鈍化層151的開口中形成凸塊下金屬層160，但並非僅限於此。

電性連接結構170可在外部物理連接或電性連接扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由導電材料形成，舉例而言，所述導電材料為例如Sn-Al-Cu合金等低熔點金屬。然而，此僅為實例，且電性連接結構170中的每一者的材料並不特別受限於此。電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可形成為多層結構或單層結構。

電性連接結構170的數量、間隔、配置形式等不受特別限制，但可由熟習此項技術者視設計細節而定充分修改。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170是由低熔點金屬形成時，電性連接結構170可覆蓋延伸至第一鈍化層151的一個表面上的凸塊下金屬層160的側表面，而連接可靠性可更加優異。

電性連接結構170中的至少一者可配置於扇出區域中。所述扇出區域為半導體晶片120所配置的區域之外的區域。扇出型半導體封裝相較於扇入型半導體封裝而言可具有優異的可靠性，可實作多個輸入/輸出（I/O）端子，且可有利於三維內連（3D interconnection）。另外，相較於球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。

同時，儘管未示出，必要時，凹陷部分110H的壁S上可形成金屬膜以散熱或阻擋電磁波。另外，必要時，凹陷部分110H中可配置執行彼此相同或彼此不同的功能的多個半導體晶片120。另外，凹陷部分110H中可配置單獨的被動組件，例如電感器、電容器等。舉例而言，第一鈍化層151及第二鈍化層171的表面上可配置例如電感器或電容器等表面安裝技術（surface mounting technology，SMT）組件。

根據本例示性實施例的終止元件層BL可用作發散自半導體晶片120所產生的熱量的散熱構件。必要時，終止元件層BL可連接至接地且用作電磁干擾（EMI）阻擋構件。

圖10B中示出根據本例示性實施例的引導圖案BP具有單塊形式（monolithic form）的情形，但引導圖案BP並非僅限於此。舉例而言，引導圖案BP可包括多個圖案。舉例而言，引導圖案BP可包括四個圖案BP1、BP2、BP3及BP4，所述四個圖案BP1、BP2、BP3及BP4配置於具有矩形剖面的凹陷部分110H的相應邊緣處，如圖11A中所示。由於引導圖案BP中的圖案BP1、BP2、BP3及BP4是沿凹陷部分的底表面的除隅角以外的邊緣CL形成，因此可預期達成與圖10B中所示引導圖案BP的效果相似的效果。

圖10B中示出引導圖案BP與終止元件層BL完全分隔開的情形，即引導圖案BP與終止元件層BL物理地被間隔開的情形，但引導圖案BP並非僅限於此。舉例而言，引導圖案BP可局部地連接至終止元件層BL。舉例而言，如圖11B中所示，沿凹陷部分的底表面的邊緣CL形成的引導圖案BP可在所述凹陷部分的相應隅角CN處連接至終止元件層BL。在此種情形中，引導圖案BP、終止元件層BL及相應的隅角CN可為具有由所述引導圖案、所述終止元件層及所述一或多個連接部分環繞的兩個或更多個狹縫的一體式元件。由於除隅角CN以外，引導圖案BP與終止元件層BL藉由所述兩個或更多個狹縫而彼此間隔開以在引導圖案BP與終止元件層BL之間提供間隔區域，因此沿凹陷部分的底表面的邊緣CL可形成凹槽G以有效地控制所述凹陷部分的壁S的下部分的輪廓。在此種情形中，凹槽G可具有多個凹槽分別形成於所述底表面的邊緣中且對應於所述兩個或更多個狹縫的一種形式。

圖12A至圖12E為示出形成圖9的扇出型半導體封裝的框架的製程的剖面示意圖。

首先，參照圖12A，可製備第一絕緣層111a，可在第一絕緣層111a上及第一絕緣層111a中分別形成第一配線層112a及第二配線層112b以及第一連接通孔層113a，且可在第一絕緣層111a的上面配置有第二配線層112b的表面上形成終止元件層BL及引導圖案BP。第一絕緣層111a可為例如覆銅層壓板（copper clad laminate，CCL）。可利用機械鑽孔（mechanical drill）及/或雷射鑽孔（laser drill）形成用於第一連接通孔層113a的孔洞。可藉由任何已知的鍍敷製程形成第一配線層112a及第二配線層112b以及第一連接通孔層113a。終止元件層BL及引導圖案BP可形成於第一絕緣層111a的上面配置有第二配線層112b的表面上。在形成凹陷部分的後續製程中，可使用終止元件層BL作為用於確定凹陷部分的深度的蝕刻障壁，且引導圖案BP可與終止元件層BL間隔開以用於界定凹陷部分的底表面的外形。間隔部分GS可用於在蝕刻的後半程中引發過度蝕刻以控制凹陷部分的壁的下部分的輪廓。終止元件層BL與引導圖案BP可由相同的材料形成。舉例而言，終止元件層BL及引導圖案BP可包括例如銅（Cu）等金屬。在本例示性實施例中，終止元件層BL及引導圖案BP可為藉由相同的製程與第二配線層112b一起形成的金屬圖案。

接著，參照圖12B，可在第一絕緣層111a的相對兩表面上形成第二絕緣層111b及第三絕緣層111c以及所期望的配線結構115。在本製程中，可藉由層壓及硬化例如ABF等絕緣膜來形成第二絕緣層111b及第三絕緣層111c。可藉由鍍敷製程在第二絕緣層111b及第三絕緣層111c上及第二絕緣層111b及第三絕緣層111c中分別形成第三配線層112c及第四配線層112d以及第二連接通孔層113b及第三連接通孔層113c。與用於第一連接通孔層113a的孔洞相似，可利用機械鑽孔及/或雷射鑽孔形成用於第二連接通孔層113b及第三連接通孔層113c的孔洞。

接著，參照圖12C，可在於以上所述製程中所製備的框架110的第二表面110B上形成第二鈍化層171，且可將載體膜200貼附至第二鈍化層171。除以上所述的各種絕緣材料以外，第二鈍化層171的材料可為阻焊劑。可在框架110的上面形成有第二鈍化層171的第二表面110B上配置載體膜200，且可使用載體膜200作為支撐體來在例如形成凹陷部分的製程等後續製程中處理框架110。根據本例示性實施例的載體膜200可為包括絕緣層201及金屬層202的覆銅層壓板，例如可拆載體膜（detachable carrier film，DCF）等。

接著，參照圖12D，可在框架110的第一表面110A上形成具有敞露區域的罩幕層250，且可執行用於形成凹陷部分的蝕刻製程。可在框架110的第一表面110A上形成乾膜光阻(DFR)並接著將所述乾膜光阻(DFR)圖案化以形成具有界定凹陷部分的敞露區域的罩幕層250。可藉由例如噴砂製程等蝕刻製程形成穿過第一絕緣層111a及第二絕緣層111b的凹陷部分110H。在此種情形中，終止元件層BL可充當蝕刻終止元件以界定凹陷部分110H的深度。可將罩幕層250的敞露區域設定成使終止元件層BL的周圍區域，即終止元件層BL與引導圖案BP之間的間隔區域（例如，第三絕緣層111c的區域）在所述形成凹陷部分的製程（具體而言，後半程）中暴露出。引導圖案BP可與終止元件層BL間隔開以界定凹陷部分的底表面的外形，且間隔區域可在蝕刻的後半程中引發過度蝕刻。因此，如在本例示性實施例中，可形成凹槽G。在此種製程中，在凹陷部分的壁S的下部分中亦可維持大的傾斜角度，且傾斜區域的寬度Wf（參見圖9）可減小。

當形成凹陷部分的製程結束時，如圖12E中所示，可移除罩幕層250，且可提供包括凹陷部分110H及配線結構115的框架110。在本例示性實施例中形成的凹陷部分110H的壁S可利用引導圖案BP及終止元件層BL而具有大的傾斜角度。

圖13A至圖13E為示出製造圖9的扇出型半導體封裝的製程的剖面示意圖。

本例示性實施例可被理解成一種使用在前一製程中所製造的框架來製造扇出型半導體封裝的製程。

參照圖13A，可在凹陷部分110H中配置半導體晶片120且可將半導體晶片120貼附至終止元件層BL。可使用例如晶粒貼附膜(DAF)等黏合構件125將半導體晶片120貼附至終止元件層BL。同時，可在連接墊120P上形成有例如銅（Cu）柱等金屬凸塊120B的狀態下貼附半導體晶片120。可在至少高於框架110的第一表面110A的水平高度上形成金屬凸塊120B。

接著，參照圖13B，可使用包封體130對框架110的第一表面110A以及半導體晶片120進行包封，且可執行研磨製程以使金屬凸塊120B及第三配線層112c暴露出。可藉由層壓且接著硬化例如ABF等膜來形成包封體130。可形成包封體130以覆蓋框架110的至少第一表面110A以及金屬凸塊120B。金屬凸塊120B及第三配線層112c可藉由本研磨製程而在包封體130的表面上暴露出，且包封體130的表面與金屬凸塊120B的上表面及第三配線層112c的上表面可彼此實質上共面。

接著，參照圖13C，可在包封體130上形成包括重佈線結構142及143的連接構件140。可藉由施加且硬化例如PID等絕緣材料來形成絕緣層141，且可藉由鍍敷製程形成重佈線結構142及143。重佈線結構142及143可包括重佈線層142及連接通孔143，且可經由形成於與重佈線結構142及143鄰近的絕緣層141中的連接通孔143而連接至金屬凸塊120B及第三配線層112c。視設計而定，絕緣層141、重佈線層142及連接通孔143的數量可有所變化。

接著，參照圖13D，可在連接構件140上形成第一鈍化層151，且可藉由任何已知的金屬化方法形成凸塊下金屬層160。可在第一鈍化層151中形成暴露出重佈線層142的局部區域的開口，且可在第一鈍化層151的所述開口中形成凸塊下金屬層160以連接至重佈線層142的局部區域。可藉由任何已知的金屬化方法，使用任何已知的導電材料（例如金屬）以在第一鈍化層151的開口中形成凸塊下金屬層160，但並非僅限於此。

接著，參照圖13E，可移除載體膜200，可在第二鈍化層171中形成開口171b以暴露出第四配線層112d的至少部分，且可在凸塊下金屬層160上形成電性連接結構170。電性連接結構170中的每一者可由導電材料形成，舉例而言，所述導電材料為例如Sn-Al-Cu合金等低熔點金屬。電性連接結構170中的每一者可為接腳、球、引腳等。電性連接結構170可形成為多層結構或單層結構。電性連接結構170的數量、間隔、配置形式等不受特別限制，但可由熟習此項技術者視設計細節而定充分修改。舉例而言，電性連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。電性連接結構170可配置於電子裝置的主板上或另一封裝上，且可固定至主板或另一封裝同時藉由迴焊製程（reflow process）電性連接至主板或另一封裝。

圖14為示出根據本揭露中的另一例示性實施例的扇出型半導體封裝的剖面示意圖。

參照圖14，可理解，扇出型半導體封裝100A包括附加引導圖案BP’，且附加引導圖案BP’配置在凹陷部分110H的底表面與框架110的第一表面110A之間的水平高度上以環繞凹陷部分110H，除此之外，根據本揭露中的另一例示性實施例的扇出型半導體封裝100A與圖9至圖10B中所示扇出型半導體封裝100相似。除非明確地進行相反的闡述，否則可參照對圖9至圖10B中所示扇出型半導體封裝100的相同組件或相似組件的說明來理解根據本例示性實施例的組件。

根據本例示性實施例的半導體封裝100A可包括個別與圖9中所示引導圖案BP及終止元件層BL相似的第一引導圖案BP及終止元件層BL，且可更包括配置於高於第一引導圖案BP的水平高度（即，處於凹陷部分110H的底表面與框架110的第一表面110A之間的水平高度）上的第二引導圖案BP’。第二引導圖案BP’可配置於第一絕緣層111a中。

與第一引導圖案BP相似，第二引導圖案BP’可由具有較框架110的絕緣層的蝕刻速率低的蝕刻速率的材料形成。舉例而言，第二引導圖案BP’可包括例如銅（Cu）等金屬。第二引導圖案BP’可鄰近於凹陷部分的壁S’進行配置，且第二引導圖案BP’可如在本例示性實施例中一樣局部地暴露於凹陷部分的壁S’，但並非僅限於此。框架110的配線結構115可包括配置於與第二引導圖案BP’的水平高度相同的水平高度上的配線層（未示出）。在另一例示性實施例中，第二引導圖案BP’可配置於第一絕緣層111a與第二絕緣層111b之間且可與第一配線層112a一起形成。第二引導圖案BP’亦可被配置成不直接連接至配置於與第二引導圖案BP’的水平高度相同的水平高度上的配線層，但並非僅限於此。第二引導圖案BP’的層的數量不受特別限制，但可大於圖式中所示數量。

根據本例示性實施例的扇出型半導體封裝100A可包括第一引導圖案BP，第一引導圖案BP沿凹陷部分110H的底表面的邊緣配置於框架110中。第一引導圖案BP可與以上所述的終止元件層BL一起用作形成凹陷部分的蝕刻障壁結構。

與第一引導圖案BP相似，第二引導圖案BP’可配置於凹陷部分的壁S’的中間水平高度上，且可用於控制凹陷部分110H的壁S’的輪廓（例如，傾斜角度）。凹陷部分的壁S’的上區域S1的輪廓可藉由控制第二引導圖案BP’及另一終止元件層BL’（參見圖15A）的位置以及第二引導圖案BP’與另一終止元件層BL’之間的間隔來進行控制。接著，凹陷部分的壁S’的下區域S2的輪廓可藉由控制第一引導圖案BP及終止元件層BL的位置以及第一引導圖案BP與終止元件層BL之間的間隔來進行控制。在本例示性實施例中獲得的凹陷部分的壁S’的上區域S1與下區域S2可具有不同的傾斜輪廓（例如，傾斜角度）。

根據本例示性實施例的第二引導圖案BP’可用於控制相對深的凹陷部分的壁的輪廓或者精確地控制所述凹陷部分的壁的輪廓。另外，第二引導圖案BP’亦可用於保護鄰近於凹陷部分110H進行配置的框架110的配線結構115。

在本例示性實施例中，第二引導圖案BP’可具有與第一引導圖案BP的形狀相同的形狀，但亦可具有與第一引導圖案的形狀不同的形狀（參見圖11A及圖11B）。另外，舉例闡述了將第二引導圖案BP’與第一引導圖案BP一起使用的情形，但必要時可僅使用第二引導圖案BP’。在此種情形中，配置於凹陷部分的底表面上的終止元件層BL可被形成為覆蓋所述凹陷部分的整個底表面。

圖15A至圖15D為示出形成圖14的扇出型半導體封裝的框架的製程的剖面示意圖。

首先，參照圖15A，可在載體膜220上配置框架110’，且可在框架110’的第一表面110A上形成具有敞露區域的罩幕層250。根據本例示性實施例的框架110’可包括與圖12B及圖12C中所示框架110的配線結構相似的配線結構115以及配置於第一絕緣層111a與第三絕緣層111c之間的第一終止元件層BL及第一引導圖案BP。另外，框架110’可包括配置於高於第一引導圖案BP的水平高度上（即，第一絕緣層111a中）的第二終止元件層BL’及第二引導圖案BP’。與第一終止元件層BL與第一引導圖案BP的佈置方式相似，第二終止元件層BL’與第二引導圖案BP’可彼此間隔開。

接著，參照圖15B，可使用具有敞露區域的罩幕層250來執行形成凹陷部分的第一級蝕刻製程（primary etching process）。第一級蝕刻製程可一直執行至第二終止元件層BL’。當蝕刻深度鄰近於第二終止元件層BL’時，可緩慢地對第二終止元件層BL’執行蝕刻，且可在第二終止元件層BL’與第二引導圖案BP’之間的間隔區域中執行過度蝕刻以形成凹槽G1。在此種情形中，凹陷部分的上區域S1的壁可具有陡峭的傾斜角度。亦即，傾斜區域可變窄。在此種情形中，可藉由第二引導圖案BP’界定凹陷部分的下部分的邊緣。

接著，如圖15C中所示，可移除第二終止元件層BL’，且如圖15D中所示，可使用具有敞露區域的罩幕層250來執行形成凹陷部分的第二級蝕刻製程（secondary etching process）。第二級蝕刻製程可一直執行至第一終止元件層BL。當蝕刻深度鄰近於第一終止元件層BL時，可緩慢地對第一終止元件層BL執行蝕刻，且可在第一終止元件層BL與第一引導圖案BP之間的間隔區域中執行過度蝕刻以形成凹槽G。在此製程中，凹陷部分的下區域S2的壁的傾斜區域可變窄。在此種情形中，可藉由第一引導圖案BP界定凹陷部分的下部分的邊緣。如上所述，可提供具有凹陷部分110H及配線結構115以及配置於中間水平高度上的引導圖案BP’的框架110’。根據本例示性實施例，可使用配置於中間水平高度上的第二引導圖案BP’與第一引導圖案BP一起來形成包括具有所期望輪廓的壁的凹陷部分110H。

可藉由施加圖13A至圖13E中所示製造扇出型半導體封裝的製程作為後續製程來提供圖14中所示扇出型半導體封裝。

圖16為示出根據本揭露中的另一例示性實施例的扇出型半導體封裝的剖面示意圖。

參照圖16，可理解，引導圖案BP被配置在凹陷部分110H的底表面與框架110的第一表面110A之間的水平高度上以環繞凹陷部分110H，且終止元件層BL具有較凹陷部分110H的底表面的區域大的區域，進而使得終止元件層BL的端部分嵌置於框架110中且因此在終止元件層BL中形成凹槽G，除此之外，根據本揭露中的另一例示性實施例的扇出型半導體封裝100B與根據圖14中所示另一例示性實施例的扇出型半導體封裝100A相似。除非明確地進行相反的闡述，否則可參照對根據圖14中所示另一例示性實施例的扇出型半導體封裝100A的相同組件或相似組件的說明來理解根據本例示性實施例的組件。

在根據本例示性實施例的扇出型半導體封裝100B中，終止元件層BL可配置於凹陷部分110H的底表面上，且引導圖案BP不配置於凹陷部分110H的底表面上，而是可配置於高於終止元件層BL的水平高度（即，處於凹陷部分110H的底表面與框架110的第一表面110A之間的水平高度）上。

引導圖案BP可鄰近於凹陷部分的壁S’進行配置，且引導圖案BP可如在本例示性實施例中一樣局部地暴露於凹陷部分的壁S’，但並非僅限於此。框架110的配線結構115可包括配置於與引導圖案BP的水平高度相同的水平高度上的配線層（未示出）。在另一例示性實施例中，引導圖案BP可配置於第一絕緣層111a與第二絕緣層111b之間且可與第一配線層112a一起形成。引導圖案BP亦可被配置成不直接連接至配置於與引導圖案BP的水平高度相同的水平高度上的配線層，但並非僅限於此。

引導圖案BP可配置於凹陷部分的壁S’的中間水平高度上，且可用於控制凹陷部分110H的壁S’的輪廓（例如，傾斜角度）。凹陷部分的壁S’的上區域S1的輪廓及下區域S2的輪廓可藉由控制引導圖案BP及另一終止元件層BL’（參見圖16A）的位置以及引導圖案BP與另一終止元件層BL’之間的間隔來進行控制。在本例示性實施例中獲得的凹陷部分的壁S’的上區域S1及下區域S2可具有不同的傾斜輪廓（例如，傾斜角度）。

根據本例示性實施例的引導圖案BP可有用地用於控制相對深的凹陷部分的壁的輪廓或者精確地控制所述凹陷部分的壁的輪廓。另外，引導圖案BP亦可用於保護鄰近於凹陷部分110H進行配置的框架110的配線結構115。

在本例示性實施例中，終止元件層BL可被形成為覆蓋凹陷部分110H的整個底表面，且因此在終止元件層BL中可形成凹槽G。在此種情形中，終止元件層BL的形成有凹槽G的區域可具有較終止元件層BL的其他區域的厚度小的厚度。

圖17A至圖17D為示出形成圖16的扇出型半導體封裝的框架的製程的剖面示意圖。

首先，參照圖17A，可在載體膜220上配置框架110’，且可在框架110’的第一表面110A上形成具有敞露區域的罩幕層250。根據本例示性實施例的框架110’可包括與圖12B及圖12C中所示框架110的配線結構相似的配線結構115以及配置於第一絕緣層111a與第三絕緣層111c之間的第一終止元件層BL。另外，根據本例示性實施例的框架110’可包括配置於高於終止元件層BL的水平高度上（即，第一絕緣層111a中）的第二終止元件層BL’及引導圖案BP。第二終止元件層BL’與引導圖案BP可彼此間隔開。

接著，參照圖17B，可使用具有敞露區域的罩幕層250來執行形成凹陷部分的第一級蝕刻製程。第一級蝕刻製程可一直執行至第二終止元件層BL’。當蝕刻深度鄰近於第二終止元件層BL’時，可緩慢地對第二終止元件層BL’執行蝕刻，且可在第二終止元件層BL’與引導圖案BP之間的間隔區域中執行過度蝕刻以形成凹槽G1。在此種情形中，凹陷部分的上區域S1的壁可具有陡峭的傾斜角度。亦即，傾斜區域可變窄。在此種情形中，可藉由引導圖案BP界定凹陷部分的下部分的邊緣。

接著，如圖17C中所示，可移除第二終止元件層，且如圖17D中所示，可使用具有敞露區域的罩幕層250來執行形成凹陷部分的第二級蝕刻製程。第二級蝕刻製程可一直執行至第一終止元件層BL。當蝕刻深度鄰近於第一終止元件層BL時，可緩慢地對第一終止元件層BL執行蝕刻，且可在與第一終止元件層BL的凹陷部分的壁鄰近的區中執行過度蝕刻以形成凹槽G。在此製程中，凹陷部分的下區域S2的壁的傾斜區域可變窄。如上所述，可提供具有凹陷部分110H及配線結構115以及配置於中間水平高度上的引導圖案BP的框架110’。根據本例示性實施例，可使用配置於中間水平高度上的引導圖案BP形成包括具有所期望輪廓的壁的凹陷部分110H。

可藉由施加圖13A至圖13E中所示製造扇出型半導體封裝的製程作為後續製程來提供圖16中所示扇出型半導體封裝。

如上所述，根據本揭露中的例示性實施例，可提供一種扇出型半導體封裝，其引入具有盲凹陷部分的框架且所述盲凹陷部分的壁的輪廓可受到控制。

儘管以上已示出及闡述例示性實施例，然而對於熟習此項技術者而言應顯而易見，在不背離如由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出潤飾及變動。

100、100A‧‧‧半導體封裝/扇出型半導體封裝100B、2100‧‧‧扇出型半導體封裝110、110’‧‧‧框架110A‧‧‧第一表面110B‧‧‧第二表面110H‧‧‧凹陷部分111a‧‧‧第一絕緣層111b‧‧‧第二絕緣層111c‧‧‧第三絕緣層112‧‧‧配線層112a‧‧‧第一配線層112b‧‧‧第二配線層112c‧‧‧配線層/第三配線層112d‧‧‧配線層/第四配線層113‧‧‧連接通孔層113a‧‧‧第一連接通孔層113b‧‧‧第二連接通孔層113c‧‧‧第三連接通孔層115‧‧‧配線結構120、2120、2220‧‧‧半導體晶片120B‧‧‧金屬凸塊120P、2122、2222‧‧‧連接墊125‧‧‧黏合構件130、2130、2290‧‧‧包封體140、2140、2240‧‧‧連接構件141、201、2141、2241‧‧‧絕緣層142‧‧‧重佈線結構/重佈線層143‧‧‧重佈線結構/連接通孔151‧‧‧第一鈍化層160‧‧‧凸塊下金屬層170‧‧‧電性連接結構171‧‧‧第二鈍化層171b、2251‧‧‧開口200‧‧‧載體膜202‧‧‧金屬層250‧‧‧罩幕/罩幕層1000‧‧‧電子裝置1010、2500‧‧‧主板1020‧‧‧晶片相關組件1030‧‧‧網路相關組件1040‧‧‧其他組件1050、1130‧‧‧照相機模組1060‧‧‧天線1070‧‧‧顯示器裝置1080‧‧‧電池1090‧‧‧訊號線1100‧‧‧智慧型電話1101、2121、2221‧‧‧本體1110‧‧‧母板1120‧‧‧電子組件2142‧‧‧重佈線層2143、2243‧‧‧通孔2150、2223、2250‧‧‧鈍化層2160、2260‧‧‧凸塊下金屬層2170、2270‧‧‧低熔點金屬2200‧‧‧扇入型半導體封裝2242‧‧‧配線圖案2243h‧‧‧通孔孔洞2280‧‧‧底部填充樹脂2301、2302‧‧‧球柵陣列（BGA）基板BL‧‧‧終止元件層/第一終止元件層BL’‧‧‧終止元件層/第二終止元件層BP‧‧‧圖案/引導圖案/第一引導圖案BP’‧‧‧引導圖案/附加引導圖案/第二引導圖案BP1、BP2、BP3、BP4‧‧‧圖案CL‧‧‧邊緣CN‧‧‧隅角G、G1‧‧‧凹槽GS‧‧‧間隔部分I-I’、II-II’‧‧‧線S、S’‧‧‧壁S1‧‧‧上區域S2‧‧‧下區域Wf‧‧‧寬度θ‧‧‧傾斜角度

藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及優點，在附圖中： 圖1為示出電子裝置系統的一實例的方塊示意圖。 圖2為示出電子裝置的一實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入BGA基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出根據本揭露中的一例示性實施例的扇出型半導體封裝的剖面示意圖。 圖10A及圖10B分別為沿圖9的扇出型半導體封裝的線I-I’及線II-II’所截取的平面示意圖。 圖11A及圖11B為示出可用於圖9的扇出型半導體封裝中的引導圖案的其他實例的平面示意圖。 圖12A至圖12E為示出形成圖9的扇出型半導體封裝的框架的製程的剖面示意圖。 圖13A至圖13E為示出製造圖9的扇出型半導體封裝的製程的剖面示意圖。 圖14為示出根據本揭露中的另一例示性實施例的扇出型半導體封裝的剖面示意圖。 圖15A至圖15D為示出形成圖14的扇出型半導體封裝的框架的製程的剖面示意圖。 圖16為示出根據本揭露中的另一例示性實施例的扇出型半導體封裝的剖面示意圖。 圖17A至圖17D為示出形成圖16的扇出型半導體封裝的框架的製程的剖面示意圖。

100‧‧‧半導體封裝/扇出型半導體封裝

110‧‧‧框架

110A‧‧‧第一表面

110B‧‧‧第二表面

110H‧‧‧凹陷部分

111a‧‧‧第一絕緣層

111b‧‧‧第二絕緣層

111c‧‧‧第三絕緣層

112‧‧‧配線層

112a‧‧‧第一配線層

112b‧‧‧第二配線層

112c‧‧‧配線層/第三配線層

112d‧‧‧配線層/第四配線層

113‧‧‧連接通孔層

113a‧‧‧第一連接通孔層

113b‧‧‧第二連接通孔層

113c‧‧‧第三連接通孔層

115‧‧‧配線結構

120、2120、2220‧‧‧半導體晶片

120B‧‧‧金屬凸塊

120P‧‧‧連接墊

125‧‧‧黏合構件

130‧‧‧包封體

140‧‧‧連接構件

141‧‧‧絕緣層

142‧‧‧重佈線結構/重佈線層

143‧‧‧重佈線結構/連接通孔

151‧‧‧第一鈍化層

160‧‧‧凸塊下金屬層

170‧‧‧電性連接結構

171‧‧‧第二鈍化層

171b‧‧‧開口

BL‧‧‧終止元件層/第一終止元件層

BP‧‧‧圖案/引導圖案/第一引導圖案

G‧‧‧凹槽

I-I’、II-II’‧‧‧線

S‧‧‧壁

Wf‧‧‧寬度

θ‧‧‧傾斜角度

Claims (24)

1. 一種扇出型半導體封裝，包括：框架，包括多個絕緣層、多個配線層及多個連接通孔層且具有凹陷部分及配置於所述凹陷部分的底表面上的終止元件層，所述多個配線層配置於所述多個絕緣層上，所述多個連接通孔層穿過所述多個絕緣層且將所述多個配線層彼此電性連接；半導體晶片，配置於所述凹陷部分中且具有連接墊、主動面及非主動面，所述主動面上配置有所述連接墊，所述非主動面與所述主動面相對以配置於所述終止元件層上；包封體，覆蓋所述半導體晶片的至少部分，且填充所述凹陷部分的至少部分；連接構件，配置於所述框架上及所述半導體晶片的所述主動面上，且包括將所述框架的所述多個配線層與所述半導體晶片的所述連接墊彼此電性連接的重佈線層；以及引導圖案，鄰近於所述凹陷部分的壁進行配置且配置於所述框架中，其中所述凹陷部分的所述底表面的邊緣具有凹槽部分。
2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述引導圖案配置於高於所述終止元件層的水平高度上，且所述凹槽部分形成於所述終止元件層中。
3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述終止元件層的具有所述凹槽部分的區域具有的厚度小於所述 終止元件層的其他區域的厚度。
4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述引導圖案配置於與所述終止元件層的水平高度相同的水平高度上，且所述框架的所述多個絕緣層包括：絕緣層，覆蓋所述引導圖案及所述終止元件層且包括位於所述引導圖案與所述終止元件層之間的一部分，所述絕緣層的位於所述引導圖案與所述終止元件層之間的所述部分具有所述凹槽部分。
5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述引導圖案與所述終止元件層彼此物理地間隔開。
6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述凹槽部分具有環形形狀，所述環形形狀沿所述凹陷部分的所述底表面的所述邊緣具有封閉環路。
7. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述引導圖案及所述終止元件層具有一或多個連接部分將所述引導圖案與所述終止元件層彼此連接，且所述引導圖案、所述終止元件層及所述一或多個連接部分具有由所述引導圖案、所述終止元件層及所述一或多個連接部分環繞的兩個或更多個狹縫。
8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述凹槽部分是分別沿所述凹陷部分的所述底表面的所述邊緣形成的多個凹槽部分。
9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述引導圖案及所述終止元件層中的每一者包括金屬，所述多個配線層中的至少一者包括接地，且所述引導圖案及所述終止元件層中的至少一者電性連接至所述接地。
10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層具有較所述半導體晶片的所述非主動面的平面區域大的平面區域。
11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述底表面具有較所述半導體晶片的所述非主動面的平面區域大的平面區域。
12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片的所述非主動面藉由黏合構件貼附至所述終止元件層。
13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述壁呈錐形。
14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述壁具有多個不同的輪廓。
15. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括配置於所述半導體晶片的所述連接墊上的金屬凸塊，且所述金屬凸塊的上表面與所述包封體的上表面共面。
16. 如申請專利範圍第15項所述的扇出型半導體封裝，其 中所述框架的所述多個配線層中的最上側配線層的上表面或所述框架的所述多個連接通孔層中的最上側連接通孔層的上表面與所述金屬凸塊的所述上表面及所述包封體的所述上表面共面。
17. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個絕緣層包括核心絕緣層、配置於所述核心絕緣層的下表面上的一或多個第一增層絕緣層及配置於所述核心絕緣層的上表面上的一或多個第二增層絕緣層，且所述核心絕緣層具有的厚度大於所述第一增層絕緣層及所述第二增層絕緣層中的每一者的厚度。
18. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述第一增層絕緣層的數量與所述第二增層絕緣層的數量彼此相同。
19. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述凹陷部分穿過至少所述核心絕緣層且穿過所述一或多個第二增層絕緣層中的至少一者。
20. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述多個配線層包括穿過所述第一增層絕緣層的第一連接通孔及穿過所述第二增層絕緣層的第二連接通孔，所述第一連接通孔與所述第二連接通孔在彼此相反的方向上呈錐形。
21. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括：第一鈍化層，配置於所述連接構件上且具有開口，所述開口 暴露出所述重佈線層的至少部分；凸塊下金屬層，配置於所述第一鈍化層的所述開口中且連接至被暴露出的所述重佈線層的至少部分；以及電性連接結構，配置於所述第一鈍化層上且連接至所述凸塊下金屬層。
22. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括第二鈍化層，所述第二鈍化層配置於所述框架之下且具有開口，所述開口暴露出所述多個配線層中的最下側配線層的至少部分。
23. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體填充所述凹槽部分。
24. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個配線層中的至少一者配置於所述終止元件層之下的水平高度上。

Images