TWI667750B - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TWI667750B
TWI667750B TW106107707A TW106107707A TWI667750B TW I667750 B TWI667750 B TW I667750B TW 106107707 A TW106107707 A TW 106107707A TW 106107707 A TW106107707 A TW 106107707A TW I667750 B TWI667750 B TW I667750B
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
fan
layer
interconnection member
semiconductor package
Prior art date
Application number
TW106107707A
Other languages
English (en)
Other versions
TW201824468A (zh
Inventor
李斗煥
金柱賢
金亨俊
金俊成
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201824468A publication Critical patent/TW201824468A/zh
Application granted granted Critical
Publication of TWI667750B publication Critical patent/TWI667750B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種扇出型半導體封裝包括：第一互連構件，具有貫穿孔；半導體晶片，配置於貫穿孔中且具有主動表面及被動表面，主動表面上配置有連接墊；密封體，密封第一互連構件及半導體晶片的被動表面的至少某些部分；以及第二互連構件，配置於第一互連構件及半導體晶片的主動表面上。第一互連構件及第二互連構件分別包括電性連接至半導體晶片的連接墊的重佈線層，且密封體填充貫穿孔的壁與半導體晶片的側表面之間的空間，並且密封體的至少某些部分延伸至第一互連構件與第二互連構件之間的空間以及半導體晶片的主動表面與第二互連構件之間的空間。

Description

扇出型半導體封裝 [相關申請案的交叉參考]
本申請案主張於2016年9月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0119438號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明是有關於一種半導體封裝，且更具體而言，是有關於一種連接端子可在配置有半導體晶片的區域的外側延伸的扇出型半導體封裝。
與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術的情形中，隨著對小尺寸半導體晶片的需求的快速增加下，已經需要在包括多個引腳的同時具有緊湊尺寸的半導體封裝。
為滿足上述技術要求所提出的一種封裝技術是扇出型封裝。此種扇出型封裝是藉由在配置有半導體晶片的區域的外側對連接端子進行重佈線而具有緊湊尺寸以實現多個引腳。
本發明的態樣可提供一種結構穩定性得以提高的扇出型 半導體封裝。
根據本發明的態樣，可提供一種藉由以特殊形式形成密封體而使結構穩定性得以提高的扇出型半導體封裝。
根據本發明的態樣，一種扇出型半導體封裝可包括：一第一互連構件，具有一貫穿孔；一半導體晶片，配置於第一互連構件的貫穿孔中且具有彼此相對的一主動表面與一被動表面，主動表面上配置有多個連接墊；一密封體，密封第一互連構件的至少某些部分及半導體晶片的被動表面的至少某些部分；以及一第二互連構件，配置於第一互連構件及半導體晶片的主動表面上。 第一互連構件及第二互連構件分別包括一重佈線層，重佈線層電性連接至半導體晶片的連接墊，密封體填充貫穿孔的多個壁與半導體晶片的多個側表面之間的多個空間中，且密封體的至少某些部分延伸至第一互連構件與第二互連構件之間的一空間以及半導體晶片的主動表面與第二互連構件之間的一空間。
100‧‧‧半導體封裝
100A、100B、100C、2100‧‧‧扇出型半導體封裝
110‧‧‧第一互連構件
110H‧‧‧貫穿孔
111、141、2141、2241‧‧‧絕緣層
112a‧‧‧重佈線層/第一重佈線層
112b‧‧‧重佈線層/第二重佈線層
113、143、2143、2243‧‧‧通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧主體
122、2122、2222‧‧‧連接墊
123‧‧‧保護層/第一保護層
123D‧‧‧擋壩
124‧‧‧保護層/第二保護層
125‧‧‧突起凸塊
130、2130‧‧‧密封體
140‧‧‧第二互連構件
142、2142‧‧‧重佈線層
150、2150、2223、2250‧‧‧保護層
151、185、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
183‧‧‧加強層
184‧‧‧樹脂層
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110、2500‧‧‧主板
1120‧‧‧電子組件
2140、2240‧‧‧互連構件
2170、2270‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧開孔
2280‧‧‧底部填充樹脂
2290‧‧‧材料
2301、2302‧‧‧中介基板
C1‧‧‧邊緣部分
C2‧‧‧內邊緣部分
P‧‧‧表面處理層
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中：圖1是說明一電子裝置系統的一實例的方塊示意圖。
圖2是說明一電子裝置的一實例的立體示意圖。
圖3A及圖3B是說明一扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖面示意圖。
圖4是說明一扇入型半導體封裝的一封裝製程的剖面示意 圖。
圖5是說明一扇入型半導體封裝配置於一中介基板上且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖6是說明一扇入型半導體封裝嵌於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖7是說明一扇出型半導體封裝的剖面示意圖。
圖8是說明一扇出型半導體封裝配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖9是說明一扇出型半導體封裝的一實例的剖面示意圖。
圖10是沿圖9所示的扇出型半導體封裝的線I-I'截取的平面示意圖。
圖11是說明一扇出型半導體封裝另一實例的剖面示意圖。
圖12是說明一扇出型半導體封裝的另一實例的剖面示意圖。
在下文中，將參照附圖闡述本發明中的各示例性實施例。在附圖中，為清晰起見，可誇大或省略各組件的形狀、尺寸等。
在說明中一組件與另一組件的「連接(connection)」的含義包括藉由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接(electrically connected)」意指包括實體連接及實體斷開的概念。應理解，當以「第一(first)」及「第二(second)」來指代元件時，該元件並非由此受到限制。使用「第一」及「第 二」可能僅用於將該元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則該元件亦可被理解為與另一示例性實施例相關的說明。
本文所用的用語僅用來對示例性實施例進行闡述而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
電子裝置
圖1是說明一電子裝置系統的一實例的方塊示意圖。
參照圖1，電子裝置1000中可容置有母板1010。母板1010可包括實體地連接至或電性地連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取(high speed packet access +，HSPA+)、高速下行封包存取(high speed downlink packet access +，HSDPA+)、高速上行封包存取(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system， GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動式(passive)組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的一種類型，電子裝置1000可包括可實體地連接至或電性地連接至母板1010或可不實體地連接至或不電性地連接至母板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功 率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)(圖中未示出)等。然而，所述其他組件並非僅限於此，而是亦可端視電子裝置1000等的一種類型包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是可為處理資料的任何其他電子裝置。
圖2是說明一電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件，例如照相機模組1130，可容置於主體1101中。電子組件1120中的某些組件可為晶片相關組件，且半導體封裝100可為 例如晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置未必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身無法用作成品的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片無法單獨使用，而是在封裝狀態下封裝且使用於電子裝置中。
此處，由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差(a difference in circuit widths)，因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中使用的主板的組件配置墊的尺寸及主板的各組件配置墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及各連接墊之間的間隔。因此，可能難以將半導體晶片直接配置於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的，利用封裝技術製造的半導體封裝可被劃分成扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B是說明一扇入型半導體封裝在被封裝之前 及被封裝之後的狀態的剖面示意圖。
圖4是說明一扇入型半導體封裝的一封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：主體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁(Al)等導電材料；以及例如氧化物膜、氮化物膜等保護層2223，形成於主體2221的一個表面上且覆蓋連接墊2222的至少某些部分。在此種情形中，由於連接墊2222顯著小，因此難以將積體電路(IC)配置於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板上等。
因此，可端視半導體晶片2220的尺寸而在半導體晶片2220上形成互連構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222打開的開孔2243h；且接著形成配線圖案2242及通孔2243。然後，可形成保護互連構件2240的保護層2250、可形成開口2251、及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程而製造出包括例如半導體晶片2220、互連構件2240、保護層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可以具有封裝形式，其中半導體晶片的所有連接墊，例如輸入/輸出(input/output，I/O)端子等，均配置於半導體晶片的內部，可具有優異的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出配置於智慧型電話中的諸多元件。詳言之，已開發出配置於智慧型電話中的諸多元件以使得能夠在具有緊湊尺寸的同時實現快速的訊號傳遞。
然而，由於所有的輸入/輸出端子均需要配置於扇入型半導體封裝中的半導體晶片的內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法直接配置於電子裝置的主板上使用。此處，即使在藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接配置於電子裝置的主板上。
圖5是說明一扇入型半導體封裝配置於一中介基板上且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖6是說明一扇入型半導體封裝嵌於一中介基板中且最終配置於一電子裝置的一主板上的情形的剖面示意圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶 片2220的連接墊2222(即，輸入/輸出端子)可經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在被配置於中介基板2301上的狀態下最終配置於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外側可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可內埋於單獨的中介基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在其中扇入型半導體封裝2200內埋於中介基板2302中的狀態下藉由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終配置於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接配置並使用扇入型半導體封裝。因此，所述扇入型半導體封裝可配置於單獨的中介基板上且接著藉由封裝製程配置於電子裝置的主板上，或者可在其中內埋於中介基板中在狀態下而在電子裝置的主板上配置及使用。
扇出型半導體封裝
圖7是說明一扇出型半導體封裝的剖面示意圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可被密封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重佈線。在此種情形中，在互連構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金 屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護層(圖中未示出)等的積體電路(IC)。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142、及將連接墊2122及重佈線層2142電性連接至彼此的通孔2143。
如上所述，所述扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的互連構件而在所述半導體晶片之外進行重佈線並配置於所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片的內部。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，因而使得標準化球佈局無法用於扇入型半導體封裝中。另一方面，扇出型半導體封裝具有半導體晶片的輸入/輸出端子藉由形成於上述半導體晶片上的互連構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。因此，即使在半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，以使得扇出型半導體封裝可在不使用單獨的中介基板的條件下配置於電子裝置的主板上，如以下所闡述。
圖8是說明一扇出型半導體封裝配置於一電子裝置的一主板上的一情形的剖面示意圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊料球2170等配置於電子裝置的主板2500上。亦即，如上所述，扇出型 半導體封裝2100包括互連構件2140，互連構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的區域之外的扇出區，以使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下配置於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可在不使用單獨的中介基板的條件下配置於電子裝置的主板上，因此所述扇出型半導體封裝可被實現為具有比使用中介基板的扇入型半導體封裝的厚度較小的厚度。因此，扇出型半導體封裝可被微型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，以使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實現為較使用印刷電路板(PCB)的通用堆疊封裝(package-on-package，POP)型半導體封裝更為緊湊的形式，且可解決因出現翹曲現象而出現的問題。
同時，所述扇出型半導體封裝指代用於如上所述將半導體晶片配置於電子裝置等的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，並且所述扇出型半導體封裝在概念上不同於具有與扇入型半導體封裝的規模、目的等不同的規模、目的等的印刷電路板(PCB)(例如中介基板等)，且印刷電路板中內埋有扇出型半導體封裝。
在下文中，將參照圖式闡述結構穩定性得以提高的扇出型半導體封裝。
圖9是說明一扇出型半導體封裝的一實例的剖面示意圖。
圖10是沿圖9所示的扇出型半導體封裝的線I-I'截取的平面示意圖。
參照圖式，根據本發明中的示例性實施例的扇出型半導體封裝100A可包括：第一互連構件110，具有貫穿孔110H；半導體晶片120，配置於第一互連構件110的貫穿孔110H中且具有彼此相對的主動表面與被動表面，主動表面上配置有連接墊122；密封體130，密封第一互連構件110的至少某些部分及半導體晶片120的被動表面的至少某些部分；第二互連構件140，配置於第一互連構件110上及半導體晶片120的主動表面上；保護層150，配置於第二互連構件140上；凸塊下金屬層160，形成於保護層150的開口151中；連接端子170，形成於凸塊下金屬層160上；加強層183，配置於密封體130上；樹脂層184，配置於加強層183上；以及開口185，穿透過樹脂層184、加強層183、及密封體130，且暴露出第一互連構件110的重佈線層112b的至少某些部分。
同時，密封體130可填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間，且密封體130的至少某些部分可延伸至第一互連構件110與第二互連構件140之間的空間以及半導體晶片120的主動表面與第二互連構件140之間的空間。亦即，密封體130可在第一互連構件110與半導體晶片120之間被配置成剖視圖中的近似I形狀。因此，密封體130可固定第一互連構件110的上表面及下表面的可靠性不佳的邊緣部分以及半導體晶片120 的主動表面及被動表面的可靠性不佳的邊緣部分，藉此減輕因熱膨脹係數(coefficient of thermal expansion，CTE)之間的失配而引起的熱應力或機械應力並提高結構穩定性。
同時，在半導體晶片120的主動表面與第二互連構件140之間的空間中，密封體130可僅延伸至半導體晶片120的主動表面的邊緣部分C1。半導體晶片120的主動表面的中心部分可與第二互連構件140的絕緣層141接觸。相似地，在第一互連構件110與第二互連構件140之間的空間中，密封體130可僅延伸至第一互連構件110的內邊緣部分C2。第一互連構件110的其餘部分可與第二互連構件140的絕緣層141接觸。如上所述，密封體130可僅選擇性地固定第一互連構件110的上表面及下表面的可靠性不佳的邊緣部分以及半導體晶片120的主動表面及被動表面的可靠性不佳的邊緣部分，以使得可防止密封體130滲出至不必要的部分的現象。結果，可防止半導體晶片120的連接墊122及第一互連構件110的重佈線層112a的表面被密封體130污染的現象。
在下文中，將更詳細地闡述根據所述示例性實施例的扇出型半導體封裝100A中所包括的相應的組件。
第一互連構件110可包括重佈線層112a及重佈線層112b，重佈線層112a及重佈線層112b對半導體晶片120的連接墊122進行重佈線，以藉此減少第二互連構件140的層的數目。若需要，則第一互連構件110可端視材料而維持扇出型半導體封裝100A的剛性且用於確保密封體130的厚度的均勻性。在某些情 形中，由於具有第一互連構件110，根據示例性實施例的扇出型半導體封裝100A可用作堆疊封裝的一部分。第一互連構件110可具有貫穿孔110H。貫穿孔110H中可配置有半導體晶片120以與第一互連構件110間隔開預定距離。半導體晶片120的側表面可被第一互連構件110環繞。然而，此種形式僅為實例，且可進行各種修改以具有其他形式，並且扇出型半導體封裝100A可端視此種形式而執行另一功能。
第一互連構件110可包括絕緣層111、第一重佈線層112a、以及第二重佈線層112b，第一重佈線層112a自絕緣層111突起並配置於絕緣層111上且與第二互連構件140接觸，第二重佈線層112b自絕緣層111的另一表面突起且配置於所述另一表面上，此另一表面相對於絕緣層111配置有第一重佈線層112a的一表面。第一互連構件110可包括通孔113，通孔113穿透過絕緣層111且將第一重佈線層112a與第二重佈線層112b電性連接至彼此。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。由於第一重佈線層112a自絕緣層111突起且配置於絕緣層111上，因此在第一互連構件110的內邊緣部分C2中在絕緣層111與第二互連構件140的絕緣層141之間可形成台階。因此，密封體130可在絕緣層111與第二互連構件140的絕緣層141之間滲透，以如上所述固定內邊緣部分C2。密封體130可在第一互連構件110的內邊緣部分C2中與第一重佈線層112a的側表面接觸。然而，密封體130可不與第一重佈線層112a的所述表面接觸。
絕緣層111的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸漬於例如玻璃布(或玻璃織物)等核心材料中的樹脂，例如，預浸體、ABF膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等，但並非僅限於此。
重佈線層112a及重佈線層112b可用於對半導體晶片120的連接墊122進行重佈線，且重佈線層112a及重佈線層112b中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。重佈線層112a及重佈線層112b可端視與重佈線層112a及重佈線層112b對應的層的設計而具有各種功能。舉例而言，重佈線層112a及重佈線層112b可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a及重佈線層112b可包括通孔墊、連接端子墊等。
若需要，則在經由形成於密封體130中的開口而自重佈線層112a及重佈線層112b暴露出的重佈線層112b的某些圖案上可進一步形成表面處理層P。表面處理層P並不受特別限制，只要表面處理層P是相關技術中已知的即可，但表面處理層P可藉 由例如電解鍍金、無電鍍金、有機可焊性保護(organic solderability preservative，OSP)或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍敷、熱空氣焊料均塗(hot air solder leveling，HASL)等形成。
通孔113可將在不同層上形成的重佈線層112a與重佈線層112b電性連接至彼此，從而在第一互連構件110中形成電性路徑。通孔113中的每一者的材料可為導電材料。通孔113中的每一者可被完全填充以導電材料，且可具有沙漏橫截面形狀，但並非僅限於此。通孔113可與重佈線層112a及重佈線層112b的通孔墊同時形成從而與通孔墊形成一體而不具有邊界，但並非僅限於此。
半導體晶片120可為被設置成在單個晶片中整合有數量為數百個至數百萬個元件或更多元件的積體電路(IC)。舉例而言，所述積體電路可為應用處理器晶片，例如，中央處理器(例如，中央處理單元)、圖形處理器(例如，圖形處理單元)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可基於主動晶圓而形成。在此種情形中，主體121的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在主體121上可形成有各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁(Al)等導電材料。在主體121上可形成暴露出連接墊122的保護層123，且保護層123可為氧化物膜、氮化物膜 等抑或可為由氧化物層及氮化物層構成的雙層。半導體晶片120的主動表面的邊緣部分C1可藉由保護層123而相對於第二互連構件140的絕緣層141具有台階，且密封體130可在半導體晶片120的主動表面的邊緣部分C1與第二互連構件140的絕緣層141之間滲透，從而如上所述固定邊緣部分C1。密封體130可在主動表面的邊緣部分C1中覆蓋保護層123的至少某些部分。
半導體晶片120的被動表面可配置於低於第一互連構件110的第二重佈線層112b的上表面的水平高度上。舉例而言，半導體晶片120的被動表面可配置於低於第一互連構件110的絕緣層111的上表面的水平高度上。半導體晶片120的被動表面與第一互連構件110的第二重佈線層112b的上表面之間的高度差可為2微米或大於2微米，例如，5微米或大於5微米。在此種情形中，可有效地防止在半導體晶片120的被動表面的角落中產生裂紋。另外，在其中使用密封體130的情形中，可顯著減少半導體晶片120的被動表面上的絕緣距離的偏差。
密封體130可保護第一互連構件110及/或半導體晶片120。密封體130可覆蓋第一互連構件110及半導體晶片120的被動表面。另外，密封體130可填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間，且密封體130的至少某些部分可延伸至第一互連構件110與第二互連構件140之間的空間以及半導體晶片120的主動表面與第二互連構件140之間的空間。亦即，密封體130可在第一互連構件110與半導體晶片120之間被配置成剖 視圖中的近似I形狀。因此，密封體130可固定第一互連構件110的上表面及下表面的可靠性不佳的邊緣部分以及半導體晶片120的主動表面及被動表面的可靠性不佳的邊緣部分，從而減輕因熱膨脹係數(CTE)之間的失配而引起的熱應力或機械應力並提高結構穩定性。同時，密封體130可填充貫穿孔110H從而充當黏合劑並端視材料而減少半導體晶片120的彎曲(buckling)。
密封體130的材料並不受特別限制。舉例而言，可使用絕緣材料作為密封體130的材料。在此種情形中，絕緣材料可為包含無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有被浸漬於熱固性樹脂及熱塑性樹脂中的例如無機填料等加強材料的樹脂，例如ABF膜、FR-4、雙馬來醯亞胺三嗪(BT)等。在密封體130包含無機填料的情形中，密封體130可減輕對第一互連構件110的上表面及下表面的可靠性不佳的邊緣部分以及半導體晶片120的主動表面及被動表面的可靠性不佳的邊緣部分的(熱或機械)衝擊。作為另外一種選擇，亦可使用其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸漬於例如玻璃布(或玻璃織物)等核心材料中的材料作為所述絕緣材料。
第二互連構件140可被配置成對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十至數百個連接墊122可藉由第二互連構件140而進行重佈線，且可藉由下文欲端視各功能進行闡述的連接端子170而實體地連接或電性地連接至外部 源。第二互連構件140可包括：絕緣層141；重佈線層142，配置於絕緣層141上；以及通孔143，穿透過絕緣層141且將各重佈線層142電性連接至彼此。在根據所述示例性實施例的扇出型半導體封裝100A中，第二互連構件140可包括單個層，但亦可包括多個層。
可使用絕緣材料作為絕緣層141的材料。在此種情形中，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為所述絕緣材料。亦即，絕緣層141可為感光性絕緣層。在其中絕緣層141具有感光性質的情形中，絕緣層141可被形成為具有較小的厚度，且可更易於達成通孔143的精細間距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多個層時，絕緣層141的材料可彼此相同，或者視需要亦可彼此不同。當絕緣層141為多個層時，絕緣層141可端視製程而彼此整合，以使得各絕緣層141之間的邊界亦可為不明顯的。
重佈線層142可實質上用於對連接墊122進行重佈線。重佈線層142中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。重佈線層142可端視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔墊、連接端子 墊等。
若需要，則在被暴露的重佈線層142上可形成表面處理層(圖中未示出)。所述表面處理層(圖中未示出)並不受特別限制，只要所述表面處理層是相關技術中習知的即可，但所述表面處理層可藉由例如電解鍍金、無電鍍金、有機可焊性保護、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍敷、熱空氣焊料均塗等來形成。
通孔143可將在不同層上形成的重佈線層142、連接墊122等電性連接至彼此，從而在扇出型半導體封裝100A中形成電性路徑。通孔143中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。通孔143中的每一者可被完全填充以導電材料，抑或導電材料可沿所述通孔中的每一者的壁形成。另外，通孔143中的每一者可具有相關技術中習知的所有形狀，例如錐形形狀、柱形形狀等。
第一互連構件110的重佈線層112a及重佈線層112b的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此形成於第一互連構件110中的重佈線層112a及重佈線層112b可端視第一互連構件110的規模而被形成為大的。另一方面，第二互連構件140的重佈線層142可被形成為較第一互連構件110的重佈線層112a及重佈線層112b的尺寸相 對小的尺寸，以達成第二互連構件140的薄化。
保護層150可另外被配置成保護第二互連構件140不受外部物理損壞或化學損壞。保護層150可具有開口151，開口151暴露出第二互連構件140的重佈線層142的至少某些部分。形成於保護層150中的開口151的數目可為數十個至數千個。
可使用具有較第二互連構件140的絕緣層141的彈性模數大的彈性模數的材料作為保護層150的材料。舉例而言，可使用不包含玻璃布(或玻璃織物)但包含無機填料及絕緣樹脂的ABF膜等作為保護層150的材料。當使用ABF膜等作為保護層150的材料時，保護層150中所包含的無機填料的重量百分比可大於第二互連構件140的絕緣層141中所包含的無機填料的重量百分比。在此種條件下，可靠性可得以提高。當使用ABF膜等作為保護層150的材料時，保護層150可為包含無機填料的非感光性絕緣層，且可有效地提高可靠性，但並非僅限於此。
凸塊下金屬層160可另外被配置成提高連接端子170的連接可靠性並提高扇出型半導體封裝100A的板級可靠性(board level reliability)。凸塊下金屬層160可連接至第二互連構件140的經由保護層150的開口151而被暴露出的重佈線層142。凸塊下金屬層160可藉由使用習知導電材料(例如金屬)的習知金屬化方法而被形成於保護層150的開口151中，但並非僅限於此。
連接端子170可另外被配置成在外部對扇出型半導體封裝100A進行實體地或電性地連接。舉例而言，扇出型半導體封裝 100A可經由連接端子170而配置於電子裝置的主板上。連接端子170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且連接端子170中的每一者的材料並不受特別限制。連接端子170中的每一者可為焊盤(land)、球、引腳等。連接端子170可被形成為多層式結構或單層式結構。當連接端子170被形成為多層式結構時，連接端子170可包含銅(Cu)柱及焊料。當連接端子170被形成為單層式結構時，連接端子170可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且連接端子170並非僅限於此。
連接端子170的數目、間隔、佈置等不受特別限制，而是可由熟習此項技術者端視設計詳情而進行充分地修改。舉例而言，根據半導體晶片120的連接墊122的數目，連接端子170可被設置成數十至數千的數量，但並非僅限於此，且接端子170亦可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊料球時，連接端子170可覆蓋凸塊下金屬層160的延伸至保護層150的一個表面上的側表面，且連接可靠性可更為優異。
連接端子170中的至少一者可配置於扇出區中。扇出區為除其中配置有半導體晶片120的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有優異的可靠性，扇出型封裝可實作多個輸入/輸出(I/O)端子，且可有利於3D互連。另外，相較於球柵陣列(ball grid array，BGA)封裝、焊盤柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有減小的厚 度，且可具有價格競爭力。
加強層183可另外被配置成抑制在扇出型半導體封裝100A中產生的翹曲。舉例而言，加強層183可抑制密封體130的材料(例如熱固性樹脂膜)的硬化收縮，以抑制扇出型半導體封裝100A的翹曲。加強層183可具有較密封體130的彈性模數相對大的彈性模數，且可具有較密封體130的熱膨脹係數(CTE)小的熱膨脹係數。在此種情形中，翹曲抑制效果可特別優異。
加強層183可包含核心材料、無機填料、及絕緣樹脂。舉例而言，加強層183可由未被包覆的覆銅疊層板(copper clad laminate，CCL)、預浸體等形成。在其中加強層183包含例如玻璃布(或玻璃織物)等核心材料的情形中，加強層183可被實作成具有相對大的彈性模數，且在其中加強層183包含無機填料的情形中，可藉由調整無機填料的含量來將加強層183實作成具有相對小的熱膨脹係數。加強層183可在硬化狀態下(c-階段)附裝至密封體130。在此種情形中，密封體130與加強層183之間的邊界面可具有近似線性形狀。同時，無機填料可為二氧化矽、氧化鋁等，且所述樹脂可為環氧樹脂等。然而，所述無機填料及所述樹脂並非僅限於此。
樹脂層184可另外被配置成配置於加強層183上。樹脂層184可由與密封體130的材料相同或相似的材料(例如，包含無機填料及絕緣樹脂但不包含核心材料的絕緣材料，亦即，ABF膜等)形成。在其中加強層183包含核心材料等的情形中，難以 在加強層183自身中形成開口185，但在其中增加了樹脂層184的情形中，可易於形成開口185。開口185可穿透過密封體130、加強層183、及樹脂層184，且可暴露出第一互連構件110的重佈線層112b的至少某些部分。開口185可用作用於進行標記的開口。作為另外一種選擇，開口185可用作用於暴露出堆疊封裝結構中的墊的開口。作為另外一種選擇，開口185可用作用於配置表面配置技術(surface mounted technology，SMT)組件的開口。在其中配置有樹脂層184的情形中，可更易於抑制翹曲。
在其中使用包含無機填料及絕緣樹脂但不包含核心材料的絕緣材料(例如，味之素構成膜等)作為保護層150及樹脂層184二者的材料的情形中，亦即在其中使用具有相同組成物的材料作為保護層150及樹脂層184二者的材料的情形中，扇出型半導體封裝100A可因保護層150及樹脂成184而具有對稱效應，且扇出型半導體封裝100A的翹曲可因所述對稱效應而更有效地減小。
儘管圖式中未示出，但若需要，則在第一互連構件110的貫穿孔110H的內壁上可進一步配置金屬層。亦即，半導體晶片120的側表面亦可被所述金屬層環繞。自半導體晶片120產生的熱量可經由所述金屬層而向扇出型半導體封裝100A之上或之下有效地消散，且可藉由所述金屬層而有效地阻擋電磁波。另外，若需要，則在第一互連構件110的貫穿孔110H中可配置多個半導體晶片，且第一互連構件110的貫穿孔110H的數目可為多個，並且半導體晶片可分別配置於貫穿孔中。另外，例如電容器、電感器 等單獨的被動式組件可與半導體晶片一起被密封於貫穿孔110H中。另外，表面配置組件亦可配置於保護層150上以配置於與連接端子170的水平高度實質上相同的水平高度上。
圖11是說明一扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100B中，在半導體晶片120的主動表面上可進一步配置擋壩123D，擋壩123D沿主動表面的一個邊緣或所有邊緣連續地形成於保護層123中。半導體晶片120的主動表面與第二互連構件140的絕緣層141之間可因擋壩123D而具有台階，且密封體130可在半導體晶片120的主動表面與第二互連構件140的絕緣層141之間滲透。密封體130可在主動表面的邊緣部分C1中與擋壩123D接觸。密封體130可因擋壩123D而僅滲透至主動表面的邊緣部分C1，且擋壩123D可防止密封體130過度滲出。同時，保護層123可與半導體晶片120的主動表面的最外邊緣間隔開。在此種情形中，密封體130可滲透至其中保護層123與半導體晶片120的主動表面的最外邊緣間隔開的空間中，以使得固定效果可更為優異。其他內容與上述內容重覆，且因此將不再予以贅述。
圖12是說明一扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100C中，在半導體晶片120的主動表面上可進一步 配置突起凸塊125，突起凸塊125形成於被暴露的連接墊122上且延伸至保護層123及保護層124上。半導體晶片120的主動表面與第二互連構件140的絕緣層141之間可因突起凸塊125而具有台階，且密封體130可在半導體晶片120的主動表面與第二互連構件140的絕緣層141之間滲透。密封體130可在主動表面的邊緣部分C1中與突起凸塊125接觸。密封體130可因突起凸塊125而僅滲透至主動表面的邊緣部分C1，且突起凸塊125可防止密封體130過度滲出。同時，保護層123及保護層124可與半導體晶片120的主動表面的最外邊緣間隔開。在此種情形中，密封體130可滲透至其中保護層123及保護層124與半導體晶片120的主動表面的最外邊緣間隔開的空間中，以使得固定效果可更為優異。同時，保護層123及保護層124可包括包含氧化物膜、氮化物膜等的第一保護層123以及包含例如感光性聚醯亞胺(photosensitive polyimide，PSPI)等感光性聚合物材料的第二保護層124。其他內容與上述內容重覆，且因此將不再予以贅述。
如上所述，根據本發明中的示例性實施例，可提供一種結構穩定性得以提高的扇出型半導體封裝。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (15)

  1. 一種扇出型半導體封裝，包括：一第一互連構件，具有一貫穿孔；一半導體晶片，配置於該第一互連構件的該貫穿孔中且具有彼此相對的一主動表面與一被動表面，該主動表面上配置有多個連接墊；一密封體，密封該第一互連構件的至少某些部分及該半導體晶片的該被動表面的至少某些部分；以及一第二互連構件，配置於該第一互連構件上及該半導體晶片的該主動表面上，其中該第一互連構件及該第二互連構件分別包括一重佈線層，該些重佈線層電性連接至該半導體晶片的該些連接墊，且該密封體填充該貫穿孔的多個壁與該半導體晶片的多個側表面之間的多個空間中，且該密封體的至少某些部分延伸至該第一互連構件與該第二互連構件之間的一空間以及該半導體晶片的該主動表面與該第二互連構件之間的一空間，以及其中該半導體晶片的該主動表面的一中心部分的至少一部分與該第二互連構件的一絕緣層接觸。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在該半導體晶片的該主動表面與該第二互連構件之間的該空間中，該密封體僅延伸至該半導體晶片的該主動表面的一邊緣部分。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該半導體晶片包括一保護層，覆蓋該些連接墊及該半導體晶片的該主動表面並暴露出該些連接墊的至少某些部分，且該密封體在該主動表面的一邊緣部分中覆蓋該保護層的至少某些部分。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中該保護層包括一擋壩，該擋壩沿該半導體晶片的該主動表面的一邊緣連續地延伸，且該密封體在該主動表面的該邊緣部分中與該擋壩接觸。
  5. 如申請專利範圍第3項所述的扇出型半導體封裝，其中在該半導體晶片的該主動表面上進一步配置多個突起凸塊，該突起凸塊形成於被暴露的該些連接墊上且延伸至該保護層上，該密封體在該主動表面的該邊緣部分中與該些突起凸塊接觸。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該第一互連構件包括一絕緣層、一第一重佈線層、以及一第二重佈線層，該第一重佈線層自該絕緣層突起並配置於該絕緣層上且與該第二互連構件接觸，該第二重佈線層自該絕緣層的一另一表面突起且配置於該另一表面上，而該另一表面相對於該絕緣層配置有該第一重佈線層的一表面，該密封體與該第一重佈線層的一側表面接觸。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中該密封體的材料包括一無機填料及一絕緣樹脂。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，更包括配置於該密封體上的一加強層，其中該加強層具有較該密封體的彈性模數大的彈性模數。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中該加強層的材料包括一核心材料、一無機填料、及一絕緣樹脂。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，更包括配置於該加強層上的一樹脂層，其中該樹脂層的材料包括一無機填料及一絕緣樹脂。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，更包括多個開口，該些開口穿透過該樹脂層、該加強層、及該密封體，且暴露出該第一互連構件的該第二重佈線層的至少某些部分。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，更包括配置於該第二互連構件上的一保護層，其中該保護層的材料包括一無機填料及一絕緣樹脂。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中該樹脂層的組成物與該保護層的組成物彼此相同。
  14. 一種扇出型半導體封裝，包括：一第一互連構件，具有一貫穿孔；一半導體晶片，配置於該第一互連構件的該貫穿孔中且具有彼此相對的一主動表面與一被動表面，該主動表面上配置有多個連接墊；一密封體，密封該第一互連構件的至少某些部分及該半導體晶片的該被動表面的至少某些部分；以及一第二互連構件，配置於該第一互連構件上及該半導體晶片的該主動表面上，其中該第一互連構件及該第二互連構件分別包括一重佈線層，該些重佈線層電性連接至該半導體晶片的該些連接墊，且該密封體填充該貫穿孔的多個壁與該半導體晶片的多個側表面之間的多個空間中，且該密封體的至少某些部分延伸至該第一互連構件與該第二互連構件之間的一空間以及該半導體晶片的該主動表面與該第二互連構件之間的一空間，其中在該第一互連構件與該第二互連構件之間的該空間中，該密封體僅延伸至該第一互連構件的一內邊緣部分。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中除該第一互連構件的該內邊緣部分之外的該第一互連構件的其餘部分與該第二互連構件接觸。
TW106107707A 2016-09-19 2017-03-09 扇出型半導體封裝 TWI667750B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2016-0119438 2016-09-19
KR1020160119438A KR101973430B1 (ko) 2016-09-19 2016-09-19 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
TW201824468A TW201824468A (zh) 2018-07-01
TWI667750B true TWI667750B (zh) 2019-08-01

Family

ID=61620556

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106107707A TWI667750B (zh) 2016-09-19 2017-03-09 扇出型半導體封裝

Country Status (3)

Country Link
US (1) US10134695B2 (zh)
KR (1) KR101973430B1 (zh)
TW (1) TWI667750B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
KR102111302B1 (ko) 2018-07-27 2020-05-15 삼성전자주식회사 팬-아웃 반도체 패키지
KR102145218B1 (ko) * 2018-08-07 2020-08-18 삼성전자주식회사 팬-아웃 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301474A1 (en) * 2008-09-25 2010-12-02 Wen-Kun Yang Semiconductor Device Package Structure and Method for the Same
US20110037154A1 (en) * 2008-07-14 2011-02-17 Stats Chippac, Ltd. Embedded Semiconductor Die Package and Method of Making the Same Using Metal Frame Carrier
US20150140736A1 (en) * 2013-11-20 2015-05-21 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Wire Bondable Fan-Out EWLB Package

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW560018B (en) * 2001-10-30 2003-11-01 Asia Pacific Microsystems Inc A wafer level packaged structure and method for manufacturing the same
JP5826532B2 (ja) 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
US8598048B2 (en) 2011-07-27 2013-12-03 Texas Instruments Incorporated Integrated circuit package including a direct connect pad, a blind via, and a bond pad electrically coupled to the direct connect pad
US8946072B2 (en) * 2012-02-02 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. No-flow underfill for package with interposer frame
KR101362715B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
US9324687B1 (en) * 2013-03-14 2016-04-26 Maxim Integrated Products, Inc. Wafer-level passive device integration
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
US9853003B1 (en) * 2016-07-26 2017-12-26 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9824988B1 (en) * 2016-08-11 2017-11-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110037154A1 (en) * 2008-07-14 2011-02-17 Stats Chippac, Ltd. Embedded Semiconductor Die Package and Method of Making the Same Using Metal Frame Carrier
US20100301474A1 (en) * 2008-09-25 2010-12-02 Wen-Kun Yang Semiconductor Device Package Structure and Method for the Same
US20150140736A1 (en) * 2013-11-20 2015-05-21 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Wire Bondable Fan-Out EWLB Package

Also Published As

Publication number Publication date
KR101973430B1 (ko) 2019-04-29
US20180082962A1 (en) 2018-03-22
KR20180031244A (ko) 2018-03-28
US10134695B2 (en) 2018-11-20
TW201824468A (zh) 2018-07-01

Similar Documents

Publication Publication Date Title
US10283439B2 (en) Fan-out semiconductor package including electromagnetic interference shielding layer
US11011482B2 (en) Fan-out semiconductor package
US10475748B2 (en) Fan-out semiconductor package
US10643919B2 (en) Fan-out semiconductor package
US11195790B2 (en) Fan-out semiconductor package
US10026703B2 (en) Fan-out semiconductor package
TWI669803B (zh) 扇出型半導體封裝
US10217709B2 (en) Fan-out semiconductor package
US10269721B2 (en) Fan-out semiconductor package
TW201826458A (zh) 扇出型半導體封裝
US10741461B2 (en) Fan-out semiconductor package
US11810848B2 (en) Fan-out semiconductor package
US10699996B2 (en) Fan-out semiconductor package
US20240014119A1 (en) Fan-out semiconductor package
TWI667750B (zh) 扇出型半導體封裝
US10403583B2 (en) Fan-out semiconductor package
US20190027419A1 (en) Fan-out semiconductor package and package substrate comprising the same