KR101362715B1 - 반도체 패키지, 그 제조 방법 및 패키지 온 패키지 - Google Patents

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Abstract

본 발명은, 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공한다. 본 발명의 일실시예에 따른 반도체 패키지는, 제1 관통부와 제2 관통부를 포함하는 절연 기판; 제1 관통부를 충전하고, 절연 기판을 관통하여 위치하는 관통 배선; 절연 기판의 상면에 위치하고, 관통 배선의 상측과 전기적으로 연결된 상측 패드; 절연 기판의 하면에 위치하고, 관통 배선의 하측과 전기적으로 연결된 하측 패드; 제2 관통부 내에 위치하고 관통 배선과 전기적으로 연결된 반도체 칩; 반도체 칩과 절연 기판을 몰딩하고, 절연 기판에 의하여 덮인 제1 측면과 절연 기판으로부터 노출된 제2 측면을 가지는 몰딩 부재; 및 절연 기판의 하측에 위치하고, 관통 배선과 반도체 칩을 전기적으로 연결하는 재배선 패턴층;을 포함한다.

Description

반도체 패키지, 그 제조 방법 및 패키지 온 패키지{Semiconductor package, method of manufacturing the same and package-on-package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 관통 배선을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 칩의 제조 공정의 지속적인 발전에 따라, 반도체 칩의 크기도 지속적으로 감소해 왔다. 현재에는, 반도체 칩의 크기가 매우 축소되어, 반도체 패키지를 형성할 때 전기적 연결을 위하여 패키지 크기를 증가시킬 필요가 있는 경우도 발생하고 있다. 이러한 발달 과정에서 제시된 반도체 패키지 기술 중의 하나가 팬-아웃 패키지(Pan-out Package)이다. 또한, 팬-아웃 패키지의 외측 영역에 상하 수직으로 신호를 전달하는 패턴 구조를 형성하여 동종의 패키지 또는 이종의 패키지를 상하로 적층하여 동일한 실장 면적에서 메모리 용량의 확장이나 반도체의 동작 성능을 향상시키는 기술 역시 병행하여 여러 가지 형태로 개발되고 있다.
종래 기술은 전기적 신호를 수직으로 연결하기 위하여 반도체 칩의 외부 몰딩 영역에 홀을 가공하고 그 내부에 도전성 페이스트를 채워서 수직 형태의 관통 패턴을 형성한 후, 상기 관통 패턴과 전기적으로 연결되고, 상기 외부 몰딩 영역의 상면 및/또는 하면에 수평 패턴을 형성한다. 그러나, 이러한 종래 기술은 제조 공정 중에 칩 패드 표면 손상이나 몰딩 재료의 침투 등으로 인하여 여러 가지 공정 불량을 발생시키고 있다. 또한, 반도체 칩의 몰딩 영역에 형성되는 관통 패턴을 형성하기 위한 관통홀을 정밀하게 형성하기 어렵고, 상기 관통홀에 도전성 물질을 치밀하게 충전하기 어려운 한계가 있다.
미국등록특허 제7,545,047호
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 관통부와 제2 관통부를 포함하는 절연 기판; 상기 제1 관통부를 충전하고, 상기 절연 기판을 관통하여 위치하는 관통 배선; 상기 절연 기판의 상면에 위치하고, 상기 관통 배선의 상측과 전기적으로 연결된 상측 패드; 상기 절연 기판의 하면에 위치하고, 상기 관통 배선의 하측과 전기적으로 연결된 하측 패드; 상기 제2 관통부 내에 위치하고 상기 관통 배선과 전기적으로 연결된 반도체 칩; 상기 반도체 칩과 상기 절연 기판을 몰딩하고, 상기 절연 기판에 의하여 덮인 제1 측면과 상기 절연 기판으로부터 노출된 제2 측면을 가지는 몰딩 부재; 및 상기 절연 기판의 하측에 위치하고, 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 하나 또는 그 이상의 제1 관통부들과 상기 제1 관통부들 사이에 위치하는 제2 관통부를 포함하는 절연 기판; 상기 제1 관통부를 충전하고, 상기 절연 기판을 관통하여 위치하는 하나 또는 그 이상의 관통 배선들; 상기 절연 기판의 상면에 위치하고, 상기 관통 배선들 각각의 상측과 전기적으로 연결된 상측 패드; 상기 절연 기판의 하면에 위치하고, 상기 관통 배선들 각각의 하측과 전기적으로 연결된 하측 패드; 상기 제2 관통부 내에 위치하고 상기 관통 배선들 사이에 위치하고 상기 관통 배선들과 전기적으로 연결된 반도체 칩; 상기 반도체 칩과 상기 절연 기판을 몰딩하는 몰딩 부재; 및 상기 절연 기판의 하측에 위치하고, 상기 관통 배선들과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층으로서, 상기 재배선 패턴층은 상기 절연 기판 및 상기 관통 배선들 상에, 상기 관통 배선들과 상기 반도체 칩의 반도체 칩 패드를 노출하는 제1 절연층; 상기 제1 절연층 상에 위치하고 상기 관통 배선들과 상기 반도체 칩 패드를 전기적으로 연결하는 재배선 패턴; 및 상기 재배선 패턴 상에 위치하고, 상기 재배선 패턴의 일부 영역을 노출하는 제2 절연층;을 포함하는 상기 재배선 패턴층;을 포함하고, 상기 몰딩 부재는 상기 절연 기판에 의하여 덮인 제1 측면과 상기 절연 기판으로부터 노출된 제2 측면을 가지고, 상기 몰딩 부재의 상기 제1 측면에 인접하여 상기 관통 배선이 상기 절연 기판에 배치되고, 상기 몰딩 부재의 상기 제2 측면에 인접하여 상기 관통 배선이 배치되지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 절연 기판을 준비하는 단계; 상기 절연 기판 내의 제1 관통부에 관통 배선을 형성하는 단계; 상기 관통 배선의 상면에 상측 패드를 형성하고, 상기 관통 배선의 하면에 하측 패드를 형성하는 단계; 상기 절연 기판 내의 제2 관통부에 상기 반도체 칩을 배치하는 단계; 상기 절연 기판과 상기 반도체 칩을 덮는 몰딩 부재를 형성하는 단계; 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계; 및 상기 몰딩 부재가 상기 절연 기판으로부터 노출되도록 상기 절연 기판의 일부를 제거하는 단계;를 포함하고, 상기 몰딩 부재는 상기 절연 기판에 의하여 덮인 제1 측면과 상기 절연 기판으로부터 노출된 제2 측면을 가진다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 패키지 온 패키지는, 제1 관통부와 제2 관통부를 포함하는 하부 절연 기판; 상기 제1 관통부를 충전하고, 상기 하부 절연 기판을 관통하여 위치하는 하부 관통 배선; 상기 하부 절연 기판의 상면에 위치하고, 상기 하부 관통 배선의 상측과 전기적으로 연결된 제1 패드; 상기 하부 절연 기판의 하면에 위치하고, 상기 하부 관통 배선의 하측과 전기적으로 연결된 제2 패드; 상기 제2 관통부 내에 위치하고 상기 하부 관통 배선과 전기적으로 연결된 하부 반도체 칩; 상기 하부 반도체 칩과 상기 하부 절연 기판을 몰딩하고, 상기 하부 절연 기판에 의하여 덮인 제1 측면과 상기 하부 절연 기판으로부터 노출된 제2 측면을 가지는 하부 몰딩 부재; 및 상기 하부 절연 기판의 하측에 위치하고, 상기 하부 관통 배선과 상기 하부 반도체 칩을 전기적으로 연결하는 하부 재배선 패턴층;을 포함하는 하부 반도체 패키지; 및 제3 관통부와 제4 관통부를 포함하는 상부 절연 기판; 상기 제3 관통부를 충전하고, 상기 상부 절연 기판을 관통하여 위치하는 상부 관통 배선; 상기 상부 절연 기판의 상면에 위치하고, 상기 상부 관통 배선의 상측과 전기적으로 연결된 제3 패드; 상기 상부 절연 기판의 하면에 위치하고, 상기 상부 관통 배선의 하측과 전기적으로 연결된 제4 패드; 상기 제4 관통부 내에 위치하고 상기 상부 관통 배선과 전기적으로 연결된 상부 반도체 칩; 상기 상부 반도체 칩과 상기 상부 절연 기판을 몰딩하고, 상기 상부 절연 기판에 의하여 덮인 제3 측면과 상기 상부 절연 기판으로부터 노출된 제4 측면을 가지는 상부 몰딩 부재; 및 상기 상부 절연 기판의 하측에 위치하고, 상기 상부 관통 배선과 상기 상부 반도체 칩을 전기적으로 연결하는 상부 재배선 패턴층;을 포함하는 상부 반도체 패키지;를 포함하고, 상기 상부 반도체 패키지는 상기 하부 반도체 패키지의 상측에 위치하고, 상기 상부 반도체 패키지의 상기 상부 외부 연결 부재는, 상기 하부 반도체 패키지의 상기 하부 관통 배선과 전기적으로 연결된다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 종래의 반도체 칩을 실장한 후에 관통홀을 형성한 후 충전하여 관통 배선을 형성하는 경우에 비하여, 미리 절연 기판에 관통홀 형성 및 충전을 통하여 관통 배선을 형성한 후에 반도체 칩을 실장하므로, 제조 공정 중에 반도체 칩에 대한 손상을 감소시킬 수 있고, 정밀하고 공정 결함이 낮은 관통 배선을 제공할 수 있다.
또한, 반도체 칩을 몰딩 부재로 몰딩한 후에, 상기 몰딩 부재의 일측면이 노출되도록 절연 기판의 일부를 제거함으로써, 몰딩 부재의 충전 불량의 가능성이 높은 코너 영역을 제거할 수 있으므로, 미충전 영역이나 미세 공극을 제거하여 패키지의 신뢰성을 증가시킬 수 있고, 또한 이와 동시에 패키지의 크기를 최소화할 수 있다.
또한, 절연 기판을 몰딩 부재로 완전히 밀봉하는 공정을 수행하므로, 절연 기판과 밀봉 부재 사이의 접착력을 높일 수 있으므로, 패키지 불량을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 선 II-II를 따라 절단한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 패키지를 선 III-III을 따라 절단한 단면도이다.
도 4 내지 도 16은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 17은 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 나타내며, 도 16의 단계를 수행한 후의 공정 단계를 도시하는 평면도이다.
도 18은 도 1의 반도체 패키지가 복수로 적층된 패키지-온-패키지를 도시하는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 22 내지 도 24는 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 도시하는 단면도이다. 도 2는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(100)를 선 II-II를 따라 절단한 평면도이다. 도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 패키지(100)를 선 III-III을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(100)는 절연 기판(110), 관통 배선(120), 상측 패드(122), 하측 패드(124), 반도체 칩(130), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(160)를 포함한다.
절연 기판(110)은 제1 관통부(112)와 제2 관통부(114)를 포함할 수 있다. 제2 관통부(114)는 절연 기판(110)의 중앙에 위치할 수 있고, 제1 관통부(112)는 제2 관통부(114)의 외측에 위치할 수 있다. 제1 관통부(112)에는 도전물이 충전됨으로써, 관통 배선(120)이 형성될 수 있다. 제2 관통부(114)에는 반도체 칩(130)이 위치할 수 있다.
관통 배선(120)은 절연 기판(110)을 관통하도록 위치할 수 있다. 관통 배선(120)과 전기적으로 연결되도록 관통 배선(120)의 상측에 상측 패드(122)가 위치할 수 있다. 또한, 관통 배선(120)과 전기적으로 연결되도록 관통 배선(120)의 하측에 하측 패드(124)가 위치할 수 있다. 즉, 절연 기판(110)의 상면에는 상측 패드(122)가 위치할 수 있고, 절연 기판(110)의 하면에는 하측 패드(124)가 위치할 수 있다. 관통 배선(120)은 하측 패드(124)와 재배선 패턴층(150)에 의하여 반도체 칩(130)과 전기적으로 연결될 수 있다. 즉, 관통 배선(120)은 하측 패드(124)와 재배선 패턴(154)에 의하여 반도체 칩(130)의 반도체 칩 패드(132)와 전기적으로 연결될 수 있다. 관통 배선(120)은 반도체 칩(130)에 데이터 신호를 제공하거나 전력 신호를 제공할 수 있다.
반도체 칩(130)은 중앙에 위치할 수 있고, 반도체 칩(130)의 외측에 관통 배선(120)이 위치할 수 있다. 반도체 칩(130)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 반도체 칩(130)의 높이(H1)은 절연 기판(110)의 높이(H2)에 비하여 작을 수 있다. 이에 따라, 반도체 칩(130)의 높이(H1)은 관통 배선(120)의 높이에 비하여 작을 수 있다.
몰딩 부재(140)는 반도체 칩(130)을 밀봉할 수 있다. 반도체 칩(130)의 반도체 칩 패드(132)는 몰딩 부재(140)로부터 노출될 수 있다. 몰딩 부재(140)는 절연 기판(110)의 최상면을 덮을 수 있고, 절연 기판(110)의 측면은 몰딩 부재(140)로부터 노출될 수 있다. 몰딩 부재(140)는 상측 패드(122)를 노출하는 리세스 영역(142)을 가질 수 있다. 몰딩 부재(140)는 반도체 칩(130)과 절연 기판(110) 사이를 충전할 수 있다. 또한, 몰딩 부재(140)는 절연 기판(110)과 재배선 패턴층(150)의 제1 절연층(152) 사이를 충전하도록 연장될 수 있다. 몰딩 부재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
재배선 패턴층(150)은 절연 기판(110)의 하측에 위치할 수 있다. 재배선 패턴층(150)은 반도체 칩(130)을 지지할 수 있다. 제1 절연층(152), 재배선 패턴(154), 및 제2 절연층(156)은 재배선 패턴층(150)을 구성할 수 있다. 재배선 패턴(154)은 제1 절연층(152)과 제2 절연층(156)에 의하여 둘러싸일 수 있다. 재배선 패턴(154)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 재배선 패턴(154)은 반도체 칩(130)을 재배선할 수 있다. 이에 따라, 재배선 패턴(154)은 반도체 칩(130)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 재배선 패턴(154)에 의하여, 반도체 패키지(100)는 팬-아웃 구조를 가질 수 있다.
또한, 재배선 패턴층(150)은 미리 제조된 구조체로 구성될 수 있고, 이러한 구조체가 압착, 접착, 리플로우 등에 의하여 반도체 칩(130) 및 몰딩 부재(140)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
외부 연결 부재(160)는 재배선 패턴(154)과 전기적으로 및/또는 물리적으로 연결될 수 있고, 이에 따라 반도체 칩(130) 및/또는 관통 배선(120)과 전기적으로 연결될 수 있다. 외부 연결 부재(160)는 반도체 칩(130)을 외부 장치와 전기적으로 연결할 수 있다. 외부 연결 부재(160)는 관통 배선(120)에 수직적으로 동일한 위치에 위치할 수 있다. 이에 따라, 하기의 도 19를 참조하여 설명하는 바와 같이, 하나의 반도체 패키지의 외부 연결 부재(160)와 다른 반도체 패키지의 관통 배선이 서로 접촉하여 전기적으로 및/또는 물리적으로 연결될 수 있다. 외부 연결 부재(160)는 반도체 칩(130)의 외곽에 위치할 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되지 않고, 외부 연결 부재(160)가 반도체 칩(130)과 중첩하여 위치하는 경우도 본 발명의 기술적 사상에 포함될 수 있다. 외부 연결 부재(160)는, 예를 들어 솔더볼일 수 있다.
도 2 및 도 3을 참조하면, 반도체 칩(130)의 최상면과 측면들은 몰딩 부재(140)에 의하여 덮일 수 있다. 반도체 칩(130)의 하면은 재배선 패턴층(150)에 의하여 덮일 수 있다. 몰딩 부재(140)의 제1 측면(146)은 절연 기판(110)에 의하여 덮일 수 있고, 몰딩 부재(140)의 제2 측면(148)은 절연 기판(110)으로부터 노출될 수 있다. 즉, 절연 기판(110)은 몰딩 부재(140)의 제1 측면(146)에 인접하여 위치하는 반면, 몰딩 부재(140)의 제2 측면(148)에 인접하여 위치하지 않는다. 따라서, 절연 기판(110)은 몰딩 부재(140) 또는 반도체 칩(130)을 중앙에 두고 좌측부(117)와 우측부(118)가 서로 분리된 형태를 가질 수 있다.
몰딩 부재(140)의 제1 측면(146)에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 몰딩 부재(140)의 제2 측면(148)에 인접하여 관통 배선(120)이 배치되지 않을 수 있다. 몰딩 부재(140)의 제1 측면(146)과 몰딩 부재(140)의 제2 측면(148)은 서로 수직일 수 있다. 예를 들어, 반도체 칩(130)의 제1 측면(136)에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 즉, 반도체 칩(130)의 제1 측면(136)에 접촉하는 절연 기판(110) 내에 관통 배선(120)이 배치될 수 있다. 반면, 반도체 칩(130)의 제2 측면(138)에 인접하여 관통 배선(120)이 배치되지 않을 수 있다. 즉, 반도체 칩(130)의 제2 측면(138)에 접촉하는 절연 기판(110)이 존재하지 않으므로, 관통 배선(120)이 반도체 칩(130)의 제2 측면(138)에 인접하여 배치될 수 없다. 반도체 칩(130)의 제1 측면(136)과 반도체 칩(130)의 제2 측면(138)은 소정의 각도를 가질 수 있고, 예를 들어 수직일 수 있다.
도 4 내지 도 16은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(100)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 4를 참조하면, 절연 기판(110)을 준비한다. 절연 기판(110)은 절연 물질을 포함할 수 있고, 예를 들어 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 절연 기판(110)은 평판으로 이루어 질 수 있고, 또한 원형 또는 다각형의 형상을 가질 수 있다.
도 5를 참조하면, 절연 기판(110)의 일부 영역을 제거하여 제1 관통부(112)를 형성한다. 제1 관통부(112)를 형성하는 공정은 라우팅 공정, 금형절단 가공 공정, 식각 공정, 드릴링 공정 또는 레이저 제거(laser ablation) 공정을 이용하여 수행할 수 있다. 제1 관통부(112)는 후속의 공정에 의하여 관통 배선(120)이 형성되는 영역에 상응할 수 있다. 도면에서 도시된 점선은 제1 관통부(112)를 명확하게 나타내기 위하여 도시된 것일 뿐이며, 절연 기판(110)이 여러 부분들로 분리됨을 의미하는 것은 아니다.
도 6을 참조하면, 절연 기판(110) 내에 관통 배선(120)을 형성한다. 구체적으로, 제1 관통부(112)를 도전성 물질로 충전하여 관통 배선(120)을 형성한다. 관통 배선(120)은 TSV(through silicon via) 또는 TSV(through substrate via)일 수 있다. 관통 배선(120)은 상기 도전성 물질을 포함하고 유동성을 가지는 도전성 페이스트(conductive paste)를 제1 관통부(112)에 충전한 후 고형화하여 형성할 수 있다. 상기 도전성 페이스트는 금속 분말 및/또는 탄소 분말과 액상 레진(resin)의 혼합물일 수 있다. 대안적으로, 관통 배선(120)은 도금이나 증착을 이용하여 제1 관통부(112)를 상기 도전성 물질로 충전하여 형성할 수 있다. 관통 배선(120)은, 예를 들어 금속을 포함할 수 있고, 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 관통 배선(120)은 탄소를 포함할 수 있다.
절연 기판(110)의 상면(115)에 상측 패드(122)를 형성하고, 절연 기판(110)의 하면(116)에 하측 패드(124)를 형성한다. 상측 패드(122)와 하측 패드(124)는 관통 배선(120)으로부터 연장될 수 있고, 관통 배선(120)과 전기적으로 연결될 수 있다. 또한, 상측 패드(122)의 폭(w1)은 관통 배선(120)의 폭(w0)에 비하여 클 수 있다. 하측 패드(124)의 폭(w2)은 관통 배선(120)의 폭(w0)에 비하여 클 수 있다. 상측 패드(122)의 폭(w1)과 하측 패드(124)의 폭(w2)은 동일하거나 서로 다를 수 있다. 상측 패드(122) 및/또는 하측 패드(124)는 도금, 증착, 또는 프린팅을 이용하여 형성할 수 있다. 상측 패드(122) 및/또는 하측 패드(124)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 상측 패드(122) 및/또는 하측 패드(124)는 관통 배선(120)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 상측 패드(122) 및/또는 하측 패드(124)의 두께는 다양하게 변화할 수 있다.
도 7을 참조하면, 절연 기판(110)의 일부 영역을 제거하여 절연 기판(110)을 관통하는 제2 관통부(114)를 형성한다. 제2 관통부(114)를 형성하는 공정은 라우팅 공정, 금형절단 가공 공정, 식각 공정, 드릴링 공정 또는 레이저 제거(laser ablation) 공정을 이용하여 수행할 수 있다. 제2 관통부(114)는 후속의 공정에 의하여 반도체 칩(130)이 위치하는 영역에 상응할 수 있다. 제2 관통부(114)는 절연 기판(110)의 중앙에 위치할 수 있고, 제1 관통부(112)에 형성된 관통 배선(120)은 제2 관통부(114)의 외측에 위치할 수 있다. 그러나, 이러한 제1 관통부(112) 및 제2 관통부(114)의 위치 관계가 다양하게 변화되는 경우들도 본 발명의 기술적 사상에 포함된다. 도면에서 도시된 점선은 제2 관통부(114)를 명확하게 나타내기 위하여 도시된 것일 뿐이며, 절연 기판(110)이 여러 부분들로 분리됨을 의미하는 것은 아니다.
본 실시예에서는, 제1 관통부(112)와 제2 관통부(114)가 다른 공정에서 형성되는 경우에 대하여 설명하였으나, 이는 예시적이며, 제1 관통부(112)와 제2 관통부(114)가 동일한 공정에서 형성되는 경우도 본 발명의 기술적 사상에 포함된다.
도 8을 참조하면, 절연 기판(110)을 캐리어 기판(129) 상에 부착한다. 예를 들어, 절연 기판(110)은 캐리어 기판(129) 상에 접착 부재(128)를 이용하여 부착될 수 있다. 캐리어 기판(129)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 접착 부재(128)는 액상 접착제 또는 접착 테이프일 수 있다. 절연 기판(110)의 제2 관통부(114)에 접착 부재(128)가 노출될 수 있다. 도 9에서는, 접착 부재(128)가 하측 패드(124)에만 부착되어 있고, 절연 기판(110)으로부터 이격된 형상으로 도시되어 있으나, 하측 패드(124)가 위치하지 않는 영역에서는 접착 부재(128)가 절연 기판(110)에 부착될 수 있다.
도 9를 참조하면, 절연 기판(110) 내에 반도체 칩(130)을 배치한다. 구체적으로, 반도체 칩(130)을 캐리어 기판(129) 상에 절연 기판(110)의 제2 관통부(114) 내에 위치하도록 부착한다. 반도체 칩(130)의 반도체 칩 패드(132)는 캐리어 기판(129)을 향할 수 있고, 접착 부재(128)와 접촉할 수 있다. 반도체 칩(130)과 절연 기판(110)은 측면 방향으로 서로 이격되도록 위치할 수 있다. 즉, 제2 관통부(114)의 평면 면적이 반도체 칩(130)의 평면 면적에 비하여 클 수 있다. 대안적으로, 반도체 칩(130)과 절연 기판(110)은 측면에서 서로 접촉하도록 위치할 수 있다. 예를 들어, 제2 관통부(114)의 평면 면적이 반도체 칩(130)의 평면 면적과 거의 동일할 수 있다. 반도체 칩(130)의 높이(H1)는 절연 기판(110)의 높이(H2)에 비하여 작을 수 있다. 또한, 반도체 칩(130)의 최상면은 절연 기판(110)의 최상면에 대하여 단차를 가질 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들어, 반도체 칩(130)의 높이(H1)는 절연 기판(110)의 높이(H2)와 동일하거나 클 수 있다.
관통 배선(120)은 반도체 칩(130)의 외측에 위치할 수 있다. 관통 배선(120)은 반도체 칩(130)의 양측에 동일한 갯수로서 위치할 수 있다. 그러나, 이는 예시적이며 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 관통 배선(120)이 반도체 칩(130)의 일측에만 위치하거나 또는 반도체 칩(130)의 양측에 다른 갯수로서 위치할 수 있다. 또한, 반도체 칩(130)을 중심으로 양측에 2개의 관통 배선(120)이 위치하도록 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 반도체 칩(130)을 중심으로 양측에 다양한 갯수의 관통 배선(120)이 위치할 수 있다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 반도체 칩(130)의 제1 측면에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 반도체 칩(130)의 제2 측면에 인접하여 관통 배선(120)이 배치되지 않을 수 있다.
도 10을 참조하면, 절연 기판(110)과 반도체 칩(130)을 덮는 몰딩 부재(140)를 형성한다. 몰딩 부재(140)는 반도체 칩(130)을 밀봉할 수 있다. 절연 기판(110)의 최상면은 몰딩 부재(140)에 의하여 덮일 수 있고, 절연 기판(110)의 측면은 몰딩 부재(140)로부터 노출될 수 있다. 또한, 관통 배선(120)과 상측 패드(122)는 몰딩 부재(140)에 의하여 덮일 수 있다. 몰딩 부재(140)는 반도체 칩(130)과 절연 기판(110) 사이를 충전할 수 있다. 몰딩 부재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(140)를 형성하는 단계는 하나의 단계로 수행되거나 또는 복수의 단계들로 수행될 수 있다. 선택적으로, 몰딩 부재(140)의 최상면을 평탄화하는 공정을 수행할 수 있다. 몰딩 부재(140)는 인쇄(printing) 방식이나 압축 몰딩(compression molding) 방식을 이용하여 형성할 수 있다.
도 11을 참조하면, 캐리어 기판(129)과 접착 부재(128)를 제거한다. 이에 따라, 반도체 칩(130)의 반도체 칩 패드(132)가 몰딩 부재(140)로부터 노출될 수 있고, 또한 관통 배선(120)에 연결된 하측 패드(124)가 몰딩 부재(140)로부터 노출될 수 있다. 반도체 칩(130)의 하면은 하측 패드(124)의 하면과 동일 평면(coplanar)에 위치할 수 있다. 또한, 반도체 칩(130)의 하면은 하측 패드(124)의 두께만큼 절연 기판(110)의 하면으로부터 돌출될 수 있다.
도 12 내지 도 14를 참조하면, 관통 배선(120)과 반도체 칩(130)을 전기적으로 연결하는 재배선 패턴층(150)을 형 성한다.
도 12를 참조하면, 절연 기판(110) 및 관통 배선(120) 상에 제1 절연층(152)을 형성한다. 제1 절연층(152)은 반도체 칩(130) 상으로 연장될 수 있다. 구체적으로, 제1 절연층(152)은 절연 기판(110)을 기준으로 몰딩 부재(140)에 대하여 대향하여(opposite) 위치할 수 있다. 이어서, 제1 절연층(152)의 일부 영역을 제거하여, 관통 배선(120)을 노출하는 제1 개구부(151)와 반도체 칩(130)의 반도체 칩 패드(132)를 노출하는 제2 개구부(153)를 형성한다. 제1 절연층(152)을 제거하는 공정은 식각 공정 또는 레이저 제거 공정을 이용하여 수행할 수 있다. 제1 절연층(152)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
도 13을 참조하면, 제1 절연층(152) 상에 관통 배선(120)과 반도체 칩(130)의 반도체 칩 패드(132)를 전기적으로 연결하는 재배선 패턴(154)을 형성한다. 재배선 패턴(154)은 제1 개구부(151)를 충전할 수 있고, 이에 따라 재배선 패턴(154)은 관통 배선(120)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 재배선 패턴(154)은 제2 개구부(153)를 충전할 수 있고, 이에 따라 재배선 패턴(154)은 반도체 칩 패드(132)와 전기적으로 및/또는 물리적으로 연결될 수 있다. 재배선 패턴(154)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 재배선 패턴(154)은 탄소를 포함할 수 있다. 재배선 패턴(154)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다. 또한, 재배선 패턴(154)은 관통 배선(120)을 형성하도록 사용된 도전성 페이스트를 이용하여 형성할 수 있다. 재배선 패턴(154)은 반도체 칩(130)을 재배선할 수 있다. 재배선 패턴(154)은 외부 연결 부재(160, 도 16 참조)에 전기적으로 및/또는 물리적으로 연결될 수 있다. 이에 따라, 재배선 패턴(154)은 반도체 칩(130)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 재배선 패턴(154)에 의하여, 반도체 패키지(100)는 팬-아웃 구조를 가질 수 있다.
도 14를 참조하면, 재배선 패턴(154) 상에 제2 절연층(156)을 형성한다. 제2 절연층(156)은 재배선 패턴(154) 및 제1 절연층(152)을 전체적으로 덮는다. 제2 절연층(156)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다. 제1 절연층(152)과 제2 절연층(156)은 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 제1 절연층(152), 재배선 패턴(154), 및 제2 절연층(156)은 재배선 패턴층(150)을 구성할 수 있다.
또한, 재배선 패턴층(150)은 미리 제조된 구조체로 구성될 수 있고, 이러한 구조체가 압착, 접착, 리플로우 등에 의하여 반도체 칩(130) 및 몰딩 부재(140)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 15를 참조하면, 제2 절연층(156)의 일부 영역을 제거하여, 재배선 패턴(154)의 일부 영역을 노출하는 제3 개구부(155)를 형성한다. 제2 절연층(156)을 제거하는 공정은 식각 공정 또는 레이저 제거 공정을 이용하여 수행할 수 있다.
도 16을 참조하면, 재배선 패턴(154)에 전기적으로 및/또는 물리적으로 연결된 외부 연결 부재(160)를 부착한다. 외부 연결 부재(160)는 노출된 재배선 패턴(154)에 부착될 수 있다. 외부 연결 부재(160)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외부 연결 부재(160)는 솔더볼일 수 있다.
도 17은 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 나타내며, 도 16의 단계를 수행한 후의 공정 단계를 도시하는 평면도이다.
도 17을 참조하면, 도 16에 도시된 구조체를 절단선(149)을 따라서 절단한다. 구체적으로, 몰딩 부재(140)가 절연 기판(110)으로부터 노출되도록 절연 기판(110)의 일부를 절단선(149)을 따라 절단하여 제거한다. 이러한 절단 공정에 의하여 반도체 칩(130)을 몰딩 부재(140)에 의하여 몰딩할 때 발생할 수 있는 원하지 않은 공극(141)을 제거할 수 있다. 상기 절단 공정은 소우(Saw)를 이용하여 수행할 수 있다.
또한, 도 1 내지 도 3을 참조하여 설명한 바와 같이, 몰딩 부재(140)의 상기 제1 측면은 절연 기판(110)에 의하여 덮일 수 있고, 몰딩 부재(140)의 상기 제2 측면은 절연 기판(110)으로부터 노출될 수 있다. 또한, 반도체 칩(130)의 상기 제1 측면에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 반도체 칩(130)의 상기 제2 측면에 인접하여 관통 배선(120)이 배치되지 않을 수 있다.
이어서, 몰딩 부재(140)의 일부 영역을 제거하여 상측 패드(122)를 노출하여, 도 1의 반도체 패키지(100)를 완성한다. 상측 패드(122)의 노출된 표면은 절연 기판(110)을 기준으로 재배선 패턴층(150)에 대하여 대향하여(opposite) 위치할 수 있다. 몰딩 부재(140)를 제거하는 공정은 식각 공정 또는 레이저 제거 공정을 이용하여 수행할 수 있다. 또한, 몰딩 부재(140)의 일부 영역을 제거하여 상측 패드(122)를 노출하는 공정은 선택적(optionally)이며, 경우에 따라서는 생략될 수 있다.
도 18은 도 1의 반도체 패키지(100)가 복수로 적층된 패키지-온-패키지(Package-On-Package, POP)(1000)를 도시하는 단면도이다. 본 실시예들에 따른 패키지-온-패키지(1000)에 대하여, 상술한 실시예의 반도체 패키지(100)에 대한 설명과 중복된 설명은 생략하기로 한다.
도 18을 참조하면, 패키지-온-패키지(1000)는, 반도체 패키지들(100A, 100B)이 수직으로 적층되어 있다. 구체적으로, 하부 반도체 패키지(100B) 상에 상부 반도체 패키지(100A)가 위치한다. 또한, 두 개 이상의 반도체 패키지들이 적층된 패키지-온-패키지들도 본 발명의 기술적 사상에 포함된다.
상부 반도체 패키지(100A)의 외부 연결 부재(160A)는 하부 반도체 패키지(100B)의 상측 패드(122B)와 전기적으로 및/또는 물리적으로 연결될 수 있다. 이에 따라, 상부 반도체 패키지(100A)의 외부 연결 부재(160A)는 하부 반도체 패키지(100B)의 관통 배선(120B)과 전기적으로 연결될 수 있다. 또한, 선택적으로 외부 연결 부재(160A)는 하부 반도체 패키지(100B)의 몰딩 부재(140B)에 의하여 정렬 및/또는 고정될 수 있다.
상부 반도체 패키지(100A)의 상측 패드(122A)는 상측으로 노출될 수 있고, 또는 다른 반도체 패키지(미도시)의 외부 연결 부재가 전기적으로 연결될 수 있다.
하부 반도체 패키지(100B)의 외부 연결 부재(160B)는 외부 기판(미도시)과 같은 외부 장치와 전기적으로 연결될 수 있다.
이하에서는, 반도체 패키지들(100A, 100B)의 전기적 연결관계에 대하여 설명하기로 한다.
하부 반도체 패키지(100B)의 반도체 칩(130B)은 재배선 패턴(154B) 및 외부 연결 부재(160B)를 통하여 외부 장치(미도시)와 전기적으로 연결될 수 있다.
상부 반도체 패키지(100A)의 반도체 칩(130A)은 재배선 패턴(154A), 외부 연결 부재(160A), 상측 패드(122B), 관통 배선(120B), 하측 패드(124B), 재배선 패턴(154B), 및 외부 연결 부재(160B)를 통하여 외부 장치(미도시)와 전기적으로 연결될 수 있다. 대안적으로, 상부 반도체 패키지(100A)의 반도체 칩(130A)은 재배선 패턴(154A)과 하측 패드(124A), 관통 배선(120A) 및 상측 패드(122A)를 통하여 외부 장치(미도시)와 전기적으로 연결될 수 있다.
또한, 상부 반도체 패키지(100A)의 반도체 칩(130A)은 재배선 패턴(154A), 외부 연결 부재(160A), 상측 패드(122B), 관통 배선(120B), 하측 패드(124B) 및 재배선 패턴(154B)을 통하여 하부 반도체 패키지(100B)의 반도체 칩(130B)과 전기적으로 연결될 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지(200)를 도시하는 단면도이다. 본 실시예에 따른 반도체 패키지(200)는 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 20을 참조하면, 반도체 패키지(200)는 절연 기판(110), 관통 배선(120), 상측 패드(122), 하측 패드(124), 반도체 칩(130), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(170)를 포함한다. 도 4 내지 도 14에 도시된 제조 단계까지 수행한 후에, 외부 연결 부재(160)를 형성하는 단계를 대체하여, 몰딩 부재(140)의 일부 영역을 제거하여 상측 패드(122)를 노출하고, 상측 패드(122)에 전기적으로 및/또는 물리적으로 연결된 외부 연결 부재(170)를 부착한다. 외부 연결 부재(170)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외부 연결 부재(170)는 솔더볼일 수 있다. 외부 연결 부재(170)는 외부 연결 부재(160)와 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 몰딩 부재(140)의 상기 제1 측면은 절연 기판(110)에 의하여 덮일 수 있고, 몰딩 부재(140)의 상기 제2 측면은 절연 기판(110)으로부터 노출될 수 있다. 또한, 반도체 칩(130)의 상기 제1 측면에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 반도체 칩(130)의 상기 제2 측면에 인접하여 관통 배선(120)이 배치되지 않을 수 있다.
도 20 및 도21은 본 발명의 일 실시예에 따른 반도체 패키지들(300, 400)을 도시하는 단면도들이다. 본 실시예에 따른 반도체 패키지들(300, 400)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 20을 참조하면, 반도체 패키지(300)는 절연 기판(110), 관통 배선(120), 상측 패드(122), 하측 패드(124), 제1 반도체 칩(330a), 제2 반도체 칩(330b), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(160)를 포함한다. 제1 반도체 칩(330a)과 제2 반도체 칩(330b)은 도 1의 반도체 칩(130)과 유사하게 재배선 패턴층(150)에 전기적으로 연결될 수 있다. 제1 반도체 칩(330a)과 제2 반도체 칩(330b)은 서로 동일한 크기를 가지거나 서로 다른 크기를 가질 수 있다. 제1 반도체 칩(330a)과 제2 반도체 칩(330b)은 메모리 칩이거나 또는 로직 칩일 수 있다. 또한, 제1 반도체 칩(330a)과 제2 반도체 칩(330b)은 서로 동일한 기능을 가지는 동종 제품들이거나 또는 서로 다른 기능을 가지는 이종 제품들일 수 있다. 예를 들어, 제1 반도체 칩(330a)은 로직칩이고 제2 반도체 칩(330b)은 메모리 칩일 수 있고, 또는 이와 반대일 수 있다. 반도체 패키지(300)는 SOC(system on chip) 또는 SIP(system in package)를 구성할 수 있다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 몰딩 부재(140)의 상기 제1 측면은 절연 기판(110)에 의하여 덮일 수 있고, 몰딩 부재(140)의 상기 제2 측면은 절연 기판(110)으로부터 노출될 수 있다. 또한, 반도체 칩(130)의 상기 제1 측면에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 반도체 칩(130)의 상기 제2 측면에 인접하여 관통 배선(120)이 배치되지 않을 수 있다.
도 20에서는 제1 반도체 칩(330a)과 제2 반도체 칩(330b)이 평면적으로 배열된 경우에 대하여 도시되어 있으나, 수직적으로 적층된 경우도 본 발명의 기술적 사상에 포함된다.
도 21을 참조하면, 반도체 패키지(400)는 절연 기판(110), 관통 배선(120), 상측 패드(122), 하측 패드(124), 제3 반도체 칩(430a), 제4 반도체 칩(430b), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(170)를 포함한다. 제3 반도체 칩(430a)과 제4 반도체 칩(430b)은 도 20의 반도체 칩(130)과 유사하게 재배선 패턴층(150)에 전기적으로 연결될 수 있다. 제3 반도체 칩(430a)과 제4 반도체 칩(430b)은 서로 동일한 크기를 가지거나 서로 다른 크기를 가질 수 있다. 제3 반도체 칩(430a)과 제4 반도체 칩(430b)은 메모리 칩이거나 또는 로직 칩일 수 있다. 또한, 제3 반도체 칩(430a)과 제4 반도체 칩(430b)은 서로 동일한 기능을 가지는 동종 제품들이거나 또는 서로 다른 기능을 가지는 이종 제품들일 수 있다. 예를 들어, 제3 반도체 칩(430a)은 로직칩이고 제4 반도체 칩(430b)은 메모리 칩일 수 있고, 또는 이와 반대일 수 있다. 반도체 패키지(400)는 SOC(system on chip) 또는 SIP(system in package)를 구성할 수 있다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 몰딩 부재(140)의 상기 제1 측면은 절연 기판(110)에 의하여 덮일 수 있고, 몰딩 부재(140)의 상기 제2 측면은 절연 기판(110)으로부터 노출될 수 있다. 또한, 반도체 칩(130)의 상기 제1 측면에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 반도체 칩(130)의 상기 제2 측면에 인접하여 관통 배선(120)이 배치되지 않을 수 있다.
도 21에서는 제3 반도체 칩(430a)과 제4 반도체 칩(430b)이 평면적으로 배열된 경우에 대하여 도시되어 있으나, 수직적으로 적층된 경우도 본 발명의 기술적 사상에 포함된다.
도 22 내지 도 24는 본 발명의 일 실시예에 따른 반도체 패키지들(500, 600, 700)을 도시하는 단면도들이다. 본 실시예들에 따른 반도체 패키지들(500, 600, 700) 은 상술한 실시예들의 반도체 패키지들에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 22를 참조하면, 반도체 패키지(500)는 절연 기판(110), 관통 배선(120), 상측 패드(122), 하측 패드(124), 반도체 칩(530), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(160)를 포함한다. 본 실시예에서, 반도체 칩(530)의 높이(H1)은 절연 기판(110)의 높이(H2)와 동일할 수 있다. 이에 따라, 반도체 칩(530)의 높이(H1)은 관통 배선(120)의 높이와 동일할 수 있다. 또는, 반도체 칩(530)의 높이(H1)은 절연 기판(110)의 높이(H2)와 하측 패드(124)의 높이의 합과 동일할 수 있다. 또한, 반도체 칩(530)의 최상면은 절연 기판(110)의 최상면과 동일 평면(coplanar)일 수 있다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 몰딩 부재(140)의 상기 제1 측면은 절연 기판(110)에 의하여 덮일 수 있고, 몰딩 부재(140)의 상기 제2 측면은 절연 기판(110)으로부터 노출될 수 있다. 또한, 반도체 칩(130)의 상기 제1 측면에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 반도체 칩(130)의 상기 제2 측면에 인접하여 관통 배선(120)이 배치되지 않을 수 있다.
도 23을 참조하면, 반도체 패키지(600)는 절연 기판(110), 관통 배선(120), 상측 패드(122), 하측 패드(124), 반도체 칩(630), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(160)를 포함한다. 본 실시예에서, 반도체 칩(630)의 높이(H1)은 절연 기판(110)의 높이(H2)에 비하여 클 수 있다. 이에 따라, 반도체 칩(630)의 높이(H1)은 관통 배선(120)의 높이에 비하여 클 수 있다. 또한, 반도체 칩(630)의 최상면은 절연 기판(110)의 최상면에 비하여 높을 수 있다. 즉, 반도체 칩(630)의 최상면은 절연 기판(110)의 최상면에 비하여 재배선 패턴층(150)으로부터 멀리 이격될 수 있다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 몰딩 부재(140)의 상기 제1 측면은 절연 기판(110)에 의하여 덮일 수 있고, 몰딩 부재(140)의 상기 제2 측면은 절연 기판(110)으로부터 노출될 수 있다. 또한, 반도체 칩(130)의 상기 제1 측면에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 반도체 칩(130)의 상기 제2 측면에 인접하여 관통 배선(120)이 배치되지 않을 수 있다.
도 24를 참조하면, 반도체 패키지(700)는 절연 기판(110), 관통 배선(120), 상측 패드(122), 하측 패드(124), 반도체 칩(730), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(160)를 포함한다. 본 실시예에서, 반도체 칩(730)의 높이(H1)은 절연 기판(110)의 높이(H2)에 비하여 클 수 있다. 이에 따라, 반도체 칩(730)의 높이(H1)은 관통 배선(120)의 높이에 비하여 클 수 있다. 또한, 반도체 칩(730)의 최상면은 절연 기판(110)의 최상면에 비하여 높을 수 있다. 즉, 반도체 칩(730)의 최상면은 절연 기판(110)의 최상면에 비하여 재배선 패턴층(150)으로부터 멀리 이격될 수 있다. 또한, 반도체 칩(730)의 최상면은 몰딩 부재(140)로부터 노출될 수 있다. 또한, 반도체 칩(730)의 최상면은 몰딩 부재(140)의 최상면과 동일 평면(coplanar)일 수 있다.
도 1 내지 도 3을 참조하여 설명한 바와 같이, 몰딩 부재(140)의 상기 제1 측면은 절연 기판(110)에 의하여 덮일 수 있고, 몰딩 부재(140)의 상기 제2 측면은 절연 기판(110)으로부터 노출될 수 있다. 또한, 반도체 칩(130)의 상기 제1 측면에 인접하여 관통 배선(120)이 절연 기판(110) 내에 배치될 수 있다. 반면, 반도체 칩(130)의 상기 제2 측면에 인접하여 관통 배선(120)이 배치되지 않을 수 있다.
또한, 도 22 내지 도 24의 반도체 패키지들(500, 600, 700)에 도 19 내지 도 21의 반도체 패키지들(200, 300, 400)의 기술적 특징이 조합되는 경우도 본 발명의 기술적 사상에 포함된다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 200, 300, 400, 500, 600, 700: 반도체 패키지,
110: 절연 기판, 112: 제1 관통부, 114: 제2 관통부,
115: 상면, 116: 하면, 117: 좌측부, 118: 우측부,
120: 관통 배선, 122: 상측 패드, 124: 하측 패드,
128: 접착 부재, 129: 캐리어 기판, 130: 반도체 칩,
132: 반도체 칩 패드, 140: 몰딩 부재, 141: 공극,
142: 리세스 영역, 150: 재배선 패턴층,
151: 제1 개구부, 152: 제1 절연층, 153: 제2 개구부,
154: 재배선 패턴. 155: 제3 개구부, 156: 제2 절연층,
160: 외부 연결 부재, 170: 외부 연결 부재,
1000: 패키지-온-패키지,

Claims (20)

  1. 삭제
  2. 제1 관통부와 제2 관통부를 포함하는 절연 기판;
    상기 제1 관통부를 충전하고, 상기 절연 기판을 관통하여 위치하는 관통 배선;
    상기 절연 기판의 상면에 위치하고, 상기 관통 배선의 상측과 전기적으로 연결된 상측 패드;
    상기 절연 기판의 하면에 위치하고, 상기 관통 배선의 하측과 전기적으로 연결된 하측 패드;
    상기 제2 관통부 내에 위치하고 상기 관통 배선과 전기적으로 연결된 반도체 칩;
    상기 반도체 칩과 상기 절연 기판을 몰딩하고, 상기 절연 기판에 의하여 덮인 제1 측면과 상기 절연 기판으로부터 노출된 제2 측면을 가지는 몰딩 부재; 및
    상기 절연 기판의 하측에 위치하고, 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 포함하고,
    상기 몰딩 부재의 상기 제1 측면에 인접하여 상기 관통 배선이 상기 절연 기판에 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 관통부와 제2 관통부를 포함하는 절연 기판;
    상기 제1 관통부를 충전하고, 상기 절연 기판을 관통하여 위치하는 관통 배선;
    상기 절연 기판의 상면에 위치하고, 상기 관통 배선의 상측과 전기적으로 연결된 상측 패드;
    상기 절연 기판의 하면에 위치하고, 상기 관통 배선의 하측과 전기적으로 연결된 하측 패드;
    상기 제2 관통부 내에 위치하고 상기 관통 배선과 전기적으로 연결된 반도체 칩;
    상기 반도체 칩과 상기 절연 기판을 몰딩하고, 상기 절연 기판에 의하여 덮인 제1 측면과 상기 절연 기판으로부터 노출된 제2 측면을 가지는 몰딩 부재; 및
    상기 절연 기판의 하측에 위치하고, 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 포함하고,
    상기 몰딩 부재의 상기 제2 측면에 인접하여 상기 관통 배선이 배치되지 않는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 절연 기판은 상기 몰딩 부재를 중앙에 두고 분리된 형태를 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 재배선 패턴층은,
    상기 절연 기판 및 상기 관통 배선 상에, 상기 관통 배선과 상기 반도체 칩의 반도체 칩 패드를 노출하는 제1 절연층;
    상기 제1 절연층 상에 위치하고, 상기 관통 배선과 상기 반도체 칩 패드를 전기적으로 연결하는 재배선 패턴; 및
    상기 재배선 패턴 상에 위치하고, 상기 재배선 패턴의 일부 영역을 노출하는 제2 절연층;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 2 항 또는 제 3 항에 있어서,
    상기 재배선 패턴층의 하측에 위치하고, 상기 재배선 패턴층과 전기적으로 연결되는 외부 연결 부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 상측 패드의 상측에 위치하고, 상기 상측 패드와 전기적으로 연결되는 외부 연결 부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 2 항 또는 제 3 항에 있어서,
    상기 상측 패드, 상기 하측 패드, 또는 이들 모두는 상기 관통 배선에 비하여 큰 폭을 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 칩의 높이는 상기 절연 기판의 높이에 비하여 작은 것을 특징으로 하는 반도체 패키지.
  10. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 칩의 높이는 상기 절연 기판의 높이와 동일한 것을 특징으로 하는 반도체 패키지.
  11. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 칩의 높이는 상기 절연 기판의 높이에 비하여 큰 것을 특징으로 하는 반도체 패키지.
  12. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 칩의 최상면은 상기 절연 기판의 최상면과 동일 평면인 것을 특징으로 하는 반도체 패키지.
  13. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 칩의 최상면은 상기 몰딩 부재의 최상면과 동일 평면인 것을 특징으로 하는 반도체 패키지.
  14. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 칩의 최상면은 상기 몰딩 부재로부터 노출된 것을 특징으로 하는 반도체 패키지.
  15. 제 2 항 또는 제 3 항에 있어서,
    상기 반도체 칩은 복수의 반도체 칩들을 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 하나 또는 그 이상의 제1 관통부들과 상기 제1 관통부들 사이에 위치하는 제2 관통부를 포함하는 절연 기판;
    상기 제1 관통부를 충전하고, 상기 절연 기판을 관통하여 위치하는 하나 또는 그 이상의 관통 배선들;
    상기 절연 기판의 상면에 위치하고, 상기 관통 배선들 각각의 상측과 전기적으로 연결된 상측 패드;
    상기 절연 기판의 하면에 위치하고, 상기 관통 배선들 각각의 하측과 전기적으로 연결된 하측 패드;
    상기 제2 관통부 내에 위치하고 상기 관통 배선들 사이에 위치하고 상기 관통 배선들과 전기적으로 연결된 반도체 칩;
    상기 반도체 칩과 상기 절연 기판을 몰딩하는 몰딩 부재; 및
    상기 절연 기판의 하측에 위치하고, 상기 관통 배선들과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층으로서, 상기 재배선 패턴층은 상기 절연 기판 및 상기 관통 배선들 상에, 상기 관통 배선들과 상기 반도체 칩의 반도체 칩 패드를 노출하는 제1 절연층; 상기 제1 절연층 상에 위치하고 상기 관통 배선들과 상기 반도체 칩 패드를 전기적으로 연결하는 재배선 패턴; 및 상기 재배선 패턴 상에 위치하고, 상기 재배선 패턴의 일부 영역을 노출하는 제2 절연층;을 포함하는 상기 재배선 패턴층;
    을 포함하고,
    상기 몰딩 부재는 상기 절연 기판에 의하여 덮인 제1 측면과 상기 절연 기판으로부터 노출된 제2 측면을 가지고,
    상기 몰딩 부재의 상기 제1 측면에 인접하여 상기 관통 배선이 상기 절연 기판에 배치되고,
    상기 몰딩 부재의 상기 제2 측면에 인접하여 상기 관통 배선이 배치되지 않는 것을 특징으로 하는 반도체 패키지.
  17. 절연 기판을 준비하는 단계;
    상기 절연 기판 내의 제1 관통부에 관통 배선을 형성하는 단계;
    상기 관통 배선의 상면에 상측 패드를 형성하고, 상기 관통 배선의 하면에 하측 패드를 형성하는 단계;
    상기 절연 기판 내의 제2 관통부에 반도체 칩을 배치하는 단계;
    상기 절연 기판과 상기 반도체 칩을 덮는 몰딩 부재를 형성하는 단계;
    상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계; 및
    상기 몰딩 부재가 상기 절연 기판으로부터 노출되도록 상기 절연 기판의 일부를 제거하는 단계;를 포함하고,
    상기 몰딩 부재는 상기 절연 기판에 의하여 덮인 제1 측면과 상기 절연 기판으로부터 노출된 제2 측면을 가지고,
    상기 몰딩 부재의 상기 제2 측면에 인접하여 상기 관통 배선이 배치되지 않는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 절연 기판 내의 상기 제2 관통부에 상기 반도체 칩을 배치하는 단계는,
    상기 절연 기판을 캐리어 기판 상에 부착하는 단계; 및
    상기 반도체 칩을 상기 캐리어 기판 상에 상기 절연 기판 내의 상기 제2 관통부 내에 부착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 17 항에 있어서,
    상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계는,
    상기 절연 기판 및 상기 관통 배선 상에, 상기 관통 배선과 상기 반도체 칩의 반도체 칩 패드를 노출하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 관통 배선과 상기 반도체 칩 패드를 전기적으로 연결하는 재배선 패턴을 형성하는 단계; 및
    상기 재배선 패턴 상에, 상기 재배선 패턴의 일부 영역을 노출하는 제2 절연층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제1 관통부와 제2 관통부를 포함하는 하부 절연 기판; 상기 제1 관통부를 충전하고, 상기 하부 절연 기판을 관통하여 위치하는 하부 관통 배선; 상기 하부 절연 기판의 상면에 위치하고, 상기 하부 관통 배선의 상측과 전기적으로 연결된 제1 패드; 상기 하부 절연 기판의 하면에 위치하고, 상기 하부 관통 배선의 하측과 전기적으로 연결된 제2 패드; 상기 제2 관통부 내에 위치하고 상기 하부 관통 배선과 전기적으로 연결된 하부 반도체 칩; 상기 하부 반도체 칩과 상기 하부 절연 기판을 몰딩하고, 상기 하부 절연 기판에 의하여 덮인 제1 측면과 상기 하부 절연 기판으로부터 노출된 제2 측면을 가지는 하부 몰딩 부재; 및 상기 하부 절연 기판의 하측에 위치하고, 상기 하부 관통 배선과 상기 하부 반도체 칩을 전기적으로 연결하는 하부 재배선 패턴층;을 포함하는 하부 반도체 패키지; 및
    제3 관통부와 제4 관통부를 포함하는 상부 절연 기판; 상기 제3 관통부를 충전하고, 상기 상부 절연 기판을 관통하여 위치하는 상부 관통 배선; 상기 상부 절연 기판의 상면에 위치하고, 상기 상부 관통 배선의 상측과 전기적으로 연결된 제3 패드; 상기 상부 절연 기판의 하면에 위치하고, 상기 상부 관통 배선의 하측과 전기적으로 연결된 제4 패드; 상기 제4 관통부 내에 위치하고 상기 상부 관통 배선과 전기적으로 연결된 상부 반도체 칩; 상기 상부 반도체 칩과 상기 상부 절연 기판을 몰딩하고, 상기 상부 절연 기판에 의하여 덮인 제3 측면과 상기 상부 절연 기판으로부터 노출된 제4 측면을 가지는 상부 몰딩 부재; 및 상기 상부 절연 기판의 하측에 위치하고, 상기 상부 관통 배선과 상기 상부 반도체 칩을 전기적으로 연결하는 상부 재배선 패턴층;을 포함하는 상부 반도체 패키지;
    를 포함하고,
    상기 상부 반도체 패키지는 상기 하부 반도체 패키지의 상측에 위치하고,
    상기 상부 반도체 패키지의 상기 상부 외부 연결 부재는, 상기 하부 반도체 패키지의 상기 하부 관통 배선과 전기적으로 연결되고,
    상기 하부 몰딩 부재의 제2 측면에 인접하여 상기 하부 관통 배선이 배치되지 않고, 상기 상부 몰딩 부재의 제2 측면에 인접하여 상기 상부 관통 배선이 배치되지 않는 것을 특징으로 하는 패키지 온 패키지.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741630B2 (en) 2015-12-21 2017-08-22 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US20170365566A1 (en) 2016-06-20 2017-12-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9859243B2 (en) 2015-11-18 2018-01-02 Samsung Electro-Mechanics Co., Ltd. Electronic component package and electronic device including the same
US9881873B2 (en) 2016-06-20 2018-01-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20180046912A (ko) * 2017-12-28 2018-05-09 주식회사 지파랑 광 인터페이스를 가지는 반도체 칩 패키지
US10203459B2 (en) 2015-11-11 2019-02-12 Giparang Co., Ltd. Semiconductor chip package having optical interface
KR20190111675A (ko) * 2018-03-23 2019-10-02 주식회사 네패스 전력 반도체 패키지 및 그 제조 방법
US10461008B2 (en) 2015-12-21 2019-10-29 Samsung Electronics Co., Ltd. Electronic component package having stress alleviation structure
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US11769762B2 (en) 2020-06-26 2023-09-26 Samsung Electronics Co., Ltd. Semiconductor package and stacked package module including the same
US11842950B2 (en) 2018-11-29 2023-12-12 Samsung Electronics Co., Ltd. Package module

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881859B2 (en) 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
KR102165024B1 (ko) 2014-09-26 2020-10-13 인텔 코포레이션 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지
KR102065943B1 (ko) * 2015-04-17 2020-01-14 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조 방법
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
KR102527153B1 (ko) * 2016-03-02 2023-05-03 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102015335B1 (ko) 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US10818621B2 (en) 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR101999625B1 (ko) * 2016-03-25 2019-07-17 삼성전자주식회사 팬-아웃 반도체 패키지
KR102017635B1 (ko) * 2016-03-25 2019-10-08 삼성전자주식회사 팬-아웃 반도체 패키지
KR102003390B1 (ko) * 2016-06-20 2019-07-24 삼성전자주식회사 팬-아웃 반도체 패키지
KR101982045B1 (ko) * 2016-08-11 2019-08-28 삼성전자주식회사 팬-아웃 반도체 패키지
KR101994750B1 (ko) * 2016-08-22 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
US10061967B2 (en) 2016-08-22 2018-08-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101982044B1 (ko) 2016-08-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR101942727B1 (ko) 2016-09-12 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR101973430B1 (ko) * 2016-09-19 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR102073294B1 (ko) 2016-09-29 2020-02-04 삼성전자주식회사 팬-아웃 반도체 패키지
KR102052900B1 (ko) 2016-10-04 2019-12-06 삼성전자주식회사 팬-아웃 반도체 패키지
KR101963278B1 (ko) * 2016-10-28 2019-07-31 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조방법
KR101999608B1 (ko) * 2016-11-23 2019-07-18 삼성전자주식회사 팬-아웃 반도체 패키지
KR101982049B1 (ko) 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR101963282B1 (ko) * 2016-12-16 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR102055593B1 (ko) 2017-02-03 2019-12-13 삼성전자주식회사 팬-아웃 반도체 패키지
KR102009905B1 (ko) * 2017-02-21 2019-08-12 삼성전자주식회사 팬-아웃 반도체 패키지
KR102351676B1 (ko) * 2017-06-07 2022-01-17 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20190013051A (ko) * 2017-07-31 2019-02-11 삼성전기주식회사 팬-아웃 반도체 패키지
KR101942737B1 (ko) * 2017-08-04 2019-01-29 삼성전기 주식회사 반도체 패키지 연결 시스템
KR102052804B1 (ko) * 2017-12-15 2019-12-05 삼성전기주식회사 팬-아웃 센서 패키지
KR102432627B1 (ko) * 2018-01-11 2022-08-17 삼성전자주식회사 반도체 패키지
KR102086364B1 (ko) 2018-03-05 2020-03-09 삼성전자주식회사 반도체 패키지
KR102687751B1 (ko) * 2019-07-15 2024-07-23 에스케이하이닉스 주식회사 브리지 다이를 포함한 반도체 패키지
KR102653770B1 (ko) * 2019-11-11 2024-04-03 에스케이하이닉스 주식회사 인터포저 브리지를 포함한 스택 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7545047B2 (en) * 2004-05-06 2009-06-09 Infineon Technologies Ag Semiconductor device with a wiring substrate and method for producing the same
KR20110076606A (ko) * 2009-12-29 2011-07-06 하나 마이크론(주) 반도체 패키지 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7545047B2 (en) * 2004-05-06 2009-06-09 Infineon Technologies Ag Semiconductor device with a wiring substrate and method for producing the same
KR20110076606A (ko) * 2009-12-29 2011-07-06 하나 마이크론(주) 반도체 패키지 제조방법

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US11061193B2 (en) 2015-11-11 2021-07-13 Lipac Co., Ltd. Semiconductor chip package having optical interface
US10649159B2 (en) 2015-11-11 2020-05-12 Lipac Co., Ltd. Semiconductor chip package having optical interface
US10203459B2 (en) 2015-11-11 2019-02-12 Giparang Co., Ltd. Semiconductor chip package having optical interface
US9859243B2 (en) 2015-11-18 2018-01-02 Samsung Electro-Mechanics Co., Ltd. Electronic component package and electronic device including the same
US9929117B2 (en) 2015-11-18 2018-03-27 Samsung Electro-Machanics Co., Ltd. Electronic component package and electronic device including the same
US10461008B2 (en) 2015-12-21 2019-10-29 Samsung Electronics Co., Ltd. Electronic component package having stress alleviation structure
US9741630B2 (en) 2015-12-21 2017-08-22 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10002811B2 (en) 2015-12-21 2018-06-19 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10714437B2 (en) 2016-06-20 2020-07-14 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10224288B2 (en) 2016-06-20 2019-03-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10600748B2 (en) 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US9881873B2 (en) 2016-06-20 2018-01-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US11011482B2 (en) 2016-06-20 2021-05-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US20170365566A1 (en) 2016-06-20 2017-12-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102040116B1 (ko) * 2017-12-28 2019-11-05 주식회사 지파랑 광 인터페이스를 가지는 반도체 칩 패키지
KR20180046912A (ko) * 2017-12-28 2018-05-09 주식회사 지파랑 광 인터페이스를 가지는 반도체 칩 패키지
KR20190111675A (ko) * 2018-03-23 2019-10-02 주식회사 네패스 전력 반도체 패키지 및 그 제조 방법
KR102578881B1 (ko) * 2018-03-23 2023-09-15 주식회사 네패스 전력 반도체 패키지 및 그 제조 방법
US11842950B2 (en) 2018-11-29 2023-12-12 Samsung Electronics Co., Ltd. Package module
US11769762B2 (en) 2020-06-26 2023-09-26 Samsung Electronics Co., Ltd. Semiconductor package and stacked package module including the same

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Publication number Publication date
KR20130132163A (ko) 2013-12-04

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