KR101494413B1 - 지지프레임 및 이를 이용한 반도체패키지 제조방법 - Google Patents

지지프레임 및 이를 이용한 반도체패키지 제조방법 Download PDF

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Abstract

지지프레임 및 이를 이용한 반도체패키지 제조방법이 개시된다. 본 발명의 실시 예에 따른 반도체패키지 제조방법은 (a) 제1관통부, 제2관통부 및 제1관통부와 제2관통부 사이에 마련되는 도전부를 포함하는 지지프레임을 준비하는 단계; (b) 제1관통부에 반도체칩의 활성면이 하측을 향하도록 반도체칩을 배치하는 단계; (c) 지지프레임과 반도체칩을 일체로 몰딩하는 몰드층을 형성하는 단계; (d) 반도체칩의 활성면이 상측을 향하도록 지지프레임을 배치하는 단계; 및 (e) 지지프레임의 일부 또는 전체를 덮도록 보호층을 형성하되, 보호층의 일부가 제2관통부를 통과하도록 형성하는 단계;를 포함한다.

Description

지지프레임 및 이를 이용한 반도체패키지 제조방법{SUPPORT FRAME, AND METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE USING THE SAME}
본 발명은 지지프레임 및 이를 이용한 반도체패키지 제조방법에 관한 것이다.
최근 반도체 소자는 공정기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 전극 패드 피치는 점점 미세화되고 있다. 또, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.
한편, 복수의 반도체칩을 적층하여 생산성을 높이고 제조 원가를 절감시키기 위한 적층형 반도체패키지(PoP, Package on Package)에 대한 연구 개발이 이루어지고 있다. 이러한 반도체패키지를 제조하는 공정에서 솔더볼(Solder ball) 등을 포함하는 범프(Bump) 구조의 외부단자를 부착시키기 위해, 반도체칩에 형성된 좁은 간격의 신호패드를 확장시켜야 한다. 이에 반도체칩에 포함된 신호패드의 배치를 효과적으로 확장시킬 수 있는 여러 형태의 팬-아웃(Fan-out) 타입의 반도체패키지가 소개되고 있다. 예컨대, 한국공개특허 제2011-0077213호(2011.07.07 공개)(이하, ‘선행문헌’이라 함)는 팬-아웃 타입의 반도체패키지를 개시하고 있다.
그러나, 선행문헌을 포함한 종래의 기술은 복수의 반도체칩 패키지를 적층하였을 경우, 적층된 상부와 하부의 패키지 간의 열팽창계수(CTE) 차이로 인해 뒤틀림이 발생할 수 있다.
특허문헌1: 한국공개특허 제2011-0077213호(2011.07.07 공개)
본 발명의 실시 예는 반도체칩이 안착되는 지지프레임을 이용하여, 적층된 상부와 하부의 패키지 간의 열팽창계수 차이로 인해 뒤틀림 발생을 줄일 수 있는 지지프레임 및 이를 이용한 반도체패키지 제조방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, (a) 제1관통부, 제2관통부 및 상기 제1관통부와 상기 제2관통부 사이에 마련되는 도전부를 포함하는 지지프레임을 준비하는 단계; (b) 상기 제1관통부에 반도체칩의 활성면이 하측을 향하도록 상기 반도체칩을 배치하는 단계; (c) 상기 지지프레임과 상기 반도체칩을 일체로 몰딩하는 몰드층을 형성하는 단계; (d) 상기 반도체칩의 활성면이 상측을 향하도록 상기 지지프레임을 배치하는 단계; 및 (e) 상기 지지프레임의 일부 또는 전체를 덮도록 보호층을 형성하되, 상기 보호층의 일부가 상기 제2관통부를 통과하도록 형성하는 단계;를 포함하는 반도체패키지 제조방법이 제공될 수 있다.
상기 (a) 단계 이후, 상기 도전부와 전기적으로 연결되는 외부단자를 형성하는 단계를 더 포함할 수 있다.
상기 (e) 단계 이후, 상기 도전부와 전기적으로 연결되는 외부단자를 형성하는 단계를 더 포함할 수 있다.
상기 몰드층은 상기 외부단자의 적어도 일부를 몰딩하도록 형성되고, 상기 (c) 단계 이후, 상기 외부단자의 일면이 노출되도록 상기 몰드층 상부에 마스킹부재를 적층하는 단계를 더 포함할 수 있다.
상기 마스킹부재는 신축성있는 재질의 필름 형태로 마련될 수 있다.
상기 마스킹부재는 상기 외부단자의 일면을 수용하는 홈이 형성될 수 있다.
상기 지지프레임은 메인영역과 상기 메인영역 바깥쪽의 엣지영역을 포함하고,
상기 (a) 단계는 상기 메인영역에 상기 제1관통부, 상기 도전부가 형성되는 제3관통부를 형성하고, 상기 엣지영역에 상기 제2관통부를 형성하는 단계를 포함할 수 있다.
상기 몰드층은 상기 반도체칩의 비활성면 및 상기 도전부의 일면을 몰딩하고, 상기 보호층은 상기 활성면이 상측을 향하도록 배치된 상태에서, 상기 활성면의 신호패드 및 상기 도전부의 타면이 노출되도록 형성될 수 있다.
노출된 상기 신호패드 및 상기 도전부의 타면에 전기적으로 연결되도록 상기 보호층 상부에 재배선패턴을 형성하는 단계를 더 포함할 수 있다.
상기 재배선패턴의 일측은 상기 신호패드와 전기적으로 연결되고, 상기 재배선패턴의 타측은 상기 도전부의 타면과 연결될 수 있다.
상기 외부단자는 상기 도전부의 일면에 직접 형성되거나, 상기 상기 재배선패턴에 직접 형성될 수 있다.
상기 외부단자는 도전성 솔더볼을 포함할 수 있다.
본 발명의 다른 측면에 따르면 메인영역과 상기 메인영역 바깥쪽의 엣지영역을 포함하는 지지프레임에 있어서, 상기 메인영역은 반도체칩이 안착되는 제1관통부와, 상기 제1관통부 외측에 형성되며, 전기적으로 외부단자와 연결되는 도전부가 형성되는 제3관통부를 형성하고, 상기 엣지영역은 반도체패키지 제조과정에서 보호층의 일부가 통과하도록 제2관통부를 형성한 지지프레임이 제공될 수 있다.
상기 지지프레임은 PCB 기판을 포함할 수 있다.
본 발명의 실시 예에 따른 지지프레임 및 이를 이용한 반도체패키지 제조방법은 반도체칩이 안착되는 지지프레임을 이용하여, 적층된 상부와 하부의 패키지 간의 열팽창계수 차이로 인해 뒤틀림 발생을 줄일 수 있는 반도체패키지 제조방법을 제공하고자 한다.
또, 지지프레임의 엣지영역에 관통부를 마련하고, 해당 관통부에 보호층이 침투 및 충진됨으로써, 패키지 공정 진행 중 다양한 화학물질로부터 몰드층을 보호하여, 반도체패키지 구조의 안정성 및 신뢰성을 높일 수 있다.
또, 외부단자가 도전부에 직접 형성됨으로써, 별도의 레이저 가공, 식각 공정 등의 과정 및 도전부를 표면 처리하는 과정 등이 생략하여, 반도체패키지 제조의 생산성 및 효율성을 높일 수 있다.
또, 지지프레임의 메인영역에 반도체칩이 안착되는 관통부를 마련함으로써, 팬-아웃(Fan-out) 구조의 반도체패키지 제조의 효율성을 높일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 기판에 실장된 반도체패키지를 단면도로 도시한 것이다.
도 2a 내지 도 2j는 상기 도 1의 반도체패키지를 제조하는 공정을 단면도로 도시한 것이다.
도 3은 상기 도 1의 반도체패키지에 사용되는 지지프레임의 단면도이다..
도 4는 도 1의 반도체패키지에 포함된 외부단자의 배치가 다르게 형성된 예를 도시한 것이다.
도 5a 내지 도 5h는 상기 도 4의 반도체패키지를 제조하는 공정을 단면도로 도시한 것이다.
이하에서는 본 발명의 실시 예들을 첨부 도면을 참조하여 상세히 설명한다. 이하에 소개되는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한 이하의 도면들에 있어서, 막(층, 패턴) 및 영역들의 두께는 명확성을 기하기 위하여 과장될 수 있다. 또한, 막(층, 패턴)이 다른 막(층, 패턴)의 ‘상’, ‘상부’, ‘하’, ‘하부’, ‘일면’에 있다고 언급되는 경우에 그것은 다른 막(층, 패턴)에 일체로 형성될 수 있거나 또는 그들 사이에 다른 막(층, 패턴)이 개재될 수도 있다. 아울러, 공간적으로 상대적인 용어인 ‘아래’, ‘하부’, ‘위’, ‘상부’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용된 것이며, 실제 사용시의 상부, 하부를 의미하는 용어로 사용된 것은 아니다. 즉, 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 실제 사용시의 배향에 따라 해석될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 기판에 실장된 반도체패키지를 단면도로 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체패키지(100)는 제1반도체패키지(101) 및 그 하위의 제2반도체패키지(102)를 포함한다. 여기서, 설명의 편의상 두 개의 반도체패키지(101,102)가 적층된 형태를 예로 들어 설명하지만, 그 이상의 개수로 적층될 수도 있다.
제1반도체패키지(101)는 반도체칩(20)과, 반도체칩(20)이 안착되는 제1관통부(H1, 도 2a 참조)가 형성된 지지프레임(Support frame)(10)과, 지지프레임(10)의 제3관통부(H3, 도 2a 참조)에 형성된 도전부(80)와, 도전부(80) 일면에 돌출 형성된 외부단자(50)와, 외부단자(50)의 일면이 노출되도록 반도체칩(20)의 비활성면(20b)과 외부단자(50)를 몰딩(밀봉)하는 몰드층(30)과, 도전부(80)의 타면 및 반도체칩(20) 활성면(20a)의 신호패드(22)에 전기적으로 연결된 재배선패턴층을 포함한다. 여기서, 재배선패턴층은 보호층(41), 재배선패턴(42) 및 절연층(43)을 포함한다. 상술한 도전부(80)는 TSV(Through Silicon Via)와 같은 관통 전극을 포함할 수 있다. 도전부(80)는 외부단자(50)와 수직으로 동일 위치에 배치될 수 있다.
제2반도체패키지(102)는 제1반도체패키지(101)과 동일한 구조를 가지므로, 상세한 설명은 생략한다. 이때, 제1반도체패키지(101)의 외부단자(50)는 하위 제2반도체패키지(102)의 재배선패턴층과 전기적으로 수직 연결될 수 있다. 이러한 재배선패턴층에 의해 전기적으로 연결됨으로써, 팬-아웃 구조를 가질 수 있다.
여기서, 반도체패키지(100)의 상부와 하부에 적층된 각 반도체칩(20)의 일면은 회로부가 형성된 활성면(20a)이며, 활성면(20a)이 각각 상측을 향하도록 배치될 수 있다. 또, 상부와 하부에 적층된 각 반도체칩(20)의 크기와 두께는 서로 같거나 다르게 제조될 수 있으며, 메모리 칩, 로직 칩을 포함할 수 있다. 메모리 칩은 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 이러한 반도체패키지(100)는 기판(7)의 도전층(8)에 제2반도체패키지(102)의 외부단자(50)가 전기적으로 연결되도록 실장된다.
이하, 도 2a 내지 도 2j를 기초로 적층된 패키지 중 제1반도체패키지(101)를 제조하는 과정에 대해서 설명한다.
도 2a를 참조하면, 반도체칩(20)을 안착시키기 위해 지지프레임(10)의 메인영역(M)에 복수의 제1관통부(H1)를 형성한다. 여기서, 지지프레임(10)의 두께는 제1관통부(H1)에 안착되는 반도체칩(20)의 두께에 대응하거나 반도체칩(20)의 두께보다 두꺼울 수 있다. 또한, 필요에 따라 일면을 연마하여 반도체칩(20)의 두께보다 작게 마련될 수도 있다. 반도체칩(20)이 안착되는 제1관통부(H1)는 반도체칩(20)의 사이즈보다 크게 형성될 수 있다. 이와 같이 지지프레임(10)에 반도체칩(20)이 안착되는 제1관통부(H1)가 마련됨으로써, 팬-아웃(Fan-out) 구조의 반도체패키지 제조의 효율성을 높일 수 있게 된다.
또, 후술할 도전부(80)를 형성을 위해 지지프레임(10)의 메인영역(M)에 제3관통부(H3)를 형성한다. 제3관통부(H3)는 제1관통부(H1)의 외측에 형성되어 팬-아웃 구조의 반도체패키지 제조의 효율성을 높일 수 있다.
또, 지지프레임(10)의 엣지영역(E)에 제2관통부(H2)를 형성한다. 이러한 지지프레임(10)의 형태에 대해서는 도 3을 참조하기 바란다. 제1관통부(H1), 제2관통부(H2) 및 제3관통부(H3) 중 하나 이상은 라우팅 공정, 금형절단 가공 공정, 식각 공정, 드릴링 공정, 레이저 제거 공정 등에 의해 형성될 수 있다. 제1관통부(H1), 제2관통부(H2) 및 제3관통부(H3)를 형성하는 순서는 공정 순서에 따라 변경될 수 있다.
다음으로 도 2b를 참조하면, 지지프레임(10)의 제3관통부(H3)에 도전부(80)를 형성하고, 도전부(80)의 일면에 외부단자(50)를 돌출 형성한다. 외부단자(50)가 도전부(80)에 직접 형성됨으로써, 별도의 레이저 가공, 식각 공정 등의 과정 및 도전부(80)를 표면 처리하는 과정 등이 생략될 수 있다.
외부단자(50)는 예컨대, 도전성 솔더볼(Solder ball) 등을 포함하는 범프 구조로 형성될 수 있다. 또, 외부단자(50)는 구리, 구리 합금, 알루미늄, 알루미늄 합금 등을 포함하는 금속 도전물, 도전성 물질을 포함하는 솔더 페이스트(Solder paste) 등을 포함할 수 있다. 또, 외부단자(50)는 도전성 볼을 드랍(Drop)시키는 방법으로 형성될 수도 있다. 또, 외부단자(50)의 표면에는 유기물 코팅, 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예컨대, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 실버(Ag) 등에 의해 도금처리될 수 있다.
다음으로 도 2c를 참조하면, 지지프레임(10)의 하부에 제1캐리어기판(2)을 부착시키고, 지지프레임(10)의 메인영역(M)에 형성된 제1관통부(H1)에 반도체칩(20)을 각각 안착시킨다. 이때, 제1캐리어기판(2)은 액상 접착제, 접착 테이프 등을 포함하는 접착부재(3)에 의해 지지프레임(10)에 부착될 수 있다. 또, 반도체칩(20)은 회로부가 형성된 활성면(20a)이 하측을 향하도록 제1캐리어기판(2)에 고정될 수 있다. 활성면(20a)에 마련된 신호패드(22)는 제1캐리어기판(2)에 접촉된다. 제1캐리어기판(2)과 후술할 제2캐리어기판(4)은 실리콘(Silicon), 유리(Glass), 세라믹(Ceramic), 플라스틱(Plastic), 폴리머(Polymer) 등을 포함할 수 있다. 또, 고형(Rigid type) 재질의 소재를 포함할 수 있으며, 일 예로서 몰드 성형물 혹은 폴리이미드 테이프 등을 포함할 수 있다.
다음으로 도 2d를 참조하면, 반도체칩(20)의 비활성면(20b)과 외부단자(50)를 몰딩하는 몰드층(30)을 형성한다. 여기서, 반도체칩(20)과 지지프레임(10) 간에 형성된 공간(S1, 도 2c 참조)과, 지지프레임(10) 간에 형성된 공간(S2, 도 2c 참조)에 봉지재가 침투 및 충진되어 반도체칩(20)과 지지프레임(10)이 몰드층(30)에 의해 일체화될 수 있다. 봉지재는 예컨대, 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound) 등의 절연물을 포함할 수 있다. 몰드층(30)은 예컨대, 인쇄 방식, 압축 몰딩 방식 등에 의해 형성될 수 있으며, 평탄화 공정에 의해 상면이 평탄화될 수 있다.
이때, 외부단자(50)의 일면이 노출되도록 몰드층(30) 상부에 마스킹부재(60)를 적층시킨다. 마스킹부재(60)는 신축성있는 재질의 필름 형태로 마련될 수 있다. 또, 마스킹부재(60)는 노출되는 외부단자(50)의 일면을 수용하는 홈이 형성된 형태로 마련될 수 있다.
다음으로 도 2e를 참조하면, 마스킹부재(60)를 제거한다. 이때, 외부단자(50)의 일면이 노출된다.
다음으로 도 2f와 도 2g를 참조하면, 지지프레임(10)으로부터 제1캐리어기판(2)을 제거하여 패널 형태로 제작한다. 또, 반도체칩(20)의 활성면(20a)이 상측을 향하도록 배치된 상태에서, 몰드층(30) 하부에 부착되도록 접착부재(3)에 의해 제2캐리어기판(4)을 부착시킨다. 즉 지지프레임(10) 전 영역을 커버하도록 제2캐리어기판(4)이 부착된다.
그리고, 도전부(80)의 타면 및 반도체칩(20) 활성면(20a)의 신호패드(22)가 노출되도록, 지지프레임(10)의 엣지영역(E)에 형성된 제2관통부(H2), 도전부(80) 및 반도체칩(20) 활성면(20a)의 상부에 보호층(Passivation layer)(41)을 형성한다. 여기서, 보호층(41)은 메인영역(M)을 커버하며, 엣지영역(E)의 제2관통부(H2)로 침투 및 충진하도록 형성될 수 있다. 보호층(41)은 예컨대, 질화규소, 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성을 가지는 유기물 또는 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어질 수 있다. 또, 보호층(41)은 유기막의 우수한 특성을 살리면서도 도전부(80)의 타면 및 반도체칩(20)의 활성면(20a)을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다. 또 보호층(41)에 적색, 녹색 또는 청색의 컬러필터가 사용될 수도 있다. 보호층(41)은 포토리소그래피(Photolithography) 공정에 의해 형성될 수 있다.
이와 같이 제2관통부(H2)에 보호층(41)이 침투 및 충진됨으로써, 패키지 공정 진행 중 다양한 화학물질로부터 몰드층(30)을 보호하여, 반도체패키지 구조의 안정성 및 신뢰성을 높일 수 있다. 만약 제2관통부(H2)가 형성되어 있지 않을 경우에는, 반도체칩(20)을 봉지재를 이용하여 몰딩한 이후, 패키지 공정 진행 중 다양한 화학물질이 침투하여 몰드층(30)을 손상시켜 반도체패키지 구조의 안정성 및 신뢰성에 영향을 미칠 수 있다.
다음으로 도 2h를 참조하면, 노출된 도전부(80)의 타면 및 신호패드(22)에 전기적으로 연결되도록 재배선패턴(42)을 형성한다. 재배선패턴(42)의 일측은 신호패드(22)와 전기적으로 연결되며, 타측은 반도체칩(20) 외측영역의 보호층(41) 상면으로 연장되어 도전부(80)의 타면과 연결될 수 있다. 재배선패턴(42)은 예컨대, 증착, 도금 등 다양한 방법에 의해 형성될 수 있다. 또, 재배선패턴(42)은 예컨대 구리, 구리 합금, 알루미늄, 알루미늄 합금 등의 금속 소재에 의해 형성될 수 있다. 이러한 재배선패턴(42)은 반도체칩(20)의 입출력 단자를 미세화할 수 있고, 입출력 단자의 갯수를 증가시킬 수 있다. 또 팬-아웃 반도체패키지를 구현하는 수단이 되며, 단층 또는 다층으로 구성될 수 있다.
다음으로 도 2i를 참조하면, 재배선패턴(42) 및 보호층(41)을 커버하는 절연층(43)을 형성한다. 여기서, 도 1의 제2반도체패키지(102) 제작 시에는 도전부(80)와 접촉되는 재배선패턴(42)의 타측 부위가 노출되도록 절연층(43)이 형성될 수 있다. 이는, 상위의 제1반도체패키지(101)의 외부단자(50)가 제2반도체패키지(102)의 재배선패턴(42) 노출 부위에 연결될 수 있도록 하기 위함이다. 상술한 보호층(41), 재배선패턴(42), 절연층(43)을 포함하는 재배선패턴층은 미리 제조된 기판으로 구성되거나, 압착, 접착, 리플로우 등에 의해 부착될 수 있다.
다음으로 도 2j를 참조하면, 제2캐리어기판(4)을 제거한 후, 절단공정을 통해 각 반도체칩(20)을 반도체패키지 단위로 절단한다. 이를 통해, 각각 개별화되어 분리된 제1반도체패키지(101) 제작이 완료될 수 있다. 도 2j에서는 이해를 돕기 위해 편의상 절단선(X)을 표시하였다. 절단공정은 다이아몬드 재질의 블레이드, 펀치, 레이저 등을 이용하여 절단하는 싱귤레이션 공정을 포함할 수 있다.
도 3은 상기 도 1의 반도체패키지에 사용되는 지지프레임의 단면도이다.
도 3을 참조하면, 지지프레임(10)은 반도체칩(20)의 안착을 위한 제1관통부(H1), 지지프레임(10)의 주변부에 형성된 제2관통부(H2) 및 도전부(80) 형성을 위한 제3관통부(H3, 도 2a 참조)가 마련되어 있다. 여기서, 제1관통부(H1)와 제3관통부(H3)는 지지프레임(10)의 메인영역(M)에 형성되고, 제2관통부(H2)는 지지프레임(10)의 엣지영역(E)에 형성될 수 있다. 제3관통부(H3)는 제1관통부(H1)의 외측(영역)에 형성되어 팬-아웃 구조의 반도체패키지 제조의 효율성을 높일 수 있다. 제3관통부(H3)는 설명의 편의상 도시하지 않았다.
이러한 지지프레임(10)은 반도체칩(20)이 안착되는 제1관통부(H1)를 마련함으로써, 팬-아웃(Fan-out) 구조의 반도체패키지 제조의 효율성을 높일 수 있다.
또, 복수의 패키지를 적층하였을 경우, 적층된 상부와 하부의 패키지 간의 열팽창계수(CTE) 차이로 인해 뒤틀림 발생을 줄일 수 있다.
또, 지지프레임(10)의 엣지영역(E)에 제2관통부(H2)를 마련함으로써, 패키지 공정 진행 중, 뒤틀림(War-page) 현상을 완화시킬 수 있다. 이때, 도 2f와 도 2g에서 설명한 바와 같이 제2관통부(H2)에 보호층(41)이 침투 및 충진됨으로써, 패키지 공정 진행 중 다양한 화학물질로부터 몰드층(30)을 보호하여, 반도체패키지 구조의 안정성 및 신뢰성을 높일 수 있다.
이러한 지지프레임(10)은 플라스틱이나 고분자수지 등의 절연물질에 의해 제조될 수 있다. 절연물질은 예컨대 실리콘(Silicon), 유리(Glass), 세라믹(Ceramic), 플라스틱(Plastic), 폴리머(Polymer) 등을 포함할 수 있다. 또 지지프레임(10)은 평판, 원형, 다각형 등의 형상으로 마련될 수 있다. 또 지지프레임(10)은 예컨대 PCB(Printed Circuit Board) 기판을 포함할 수 있다.
도 4는 도 1의 반도체패키지에 포함된 외부단자의 배치가 다르게 형성된 예를 도시한 것이다. 설명의 편의상 도 1의 반도체패키지(100) 구조와 중복되는 내용은 생략하거나 간략히 설명하기로 한다.
도 4를 참조하면, 제1반도체패키지(101)는 반도체칩(20)과, 반도체칩(20)이 안착되는 지지프레임(10)과, 지지프레임(10)의 제3관통부(H3)에 형성된 도전부(80)와, 반도체칩(20)의 비활성면(20b)과 도전부(80) 일면을 몰딩(밀봉)하는 몰드층(30)과, 반도체칩(20) 활성면(20a)의 신호패드(22) 및 도전부(80)의 타면에 전기적으로 연결된 재배선패턴층과, 반도체칩(20)과 전기적으로 연결되도록 재배선패턴층에 도전부(80)와 반대되는 방향으로 돌출 형성된 외부단자(50)를 포함한다. 여기서, 재배선패턴층은 보호층(41), 재배선패턴(42), 절연층(43)을 포함한다. 또, 도전부(80)는 TSV(Through Silicon Via)와 같은 관통 전극을 포함할 수 있다. 도전부(80)는 외부단자(50)와 수직으로 동일 위치에 배치될 수 있다.
제2반도체패키지(102)는 제1반도체패키지(101)과 동일한 구조를 가지므로, 상세한 설명은 생략한다. 이때, 제1반도체패키지(101)의 외부단자(50)는 제2반도체패키지(102)의 도전부(80)와 전기적으로 수직 연결된다.
상술한 도 1의 제1 및 제2반도체패키지(101,102)의 외부단자(50)는 도전부(80)에 직접 형성된 반면, 도 5의 제1 및 제2반도체패키지(101,102)의 외부단자(50)는 재배선패턴층에 직접 형성된다. 또, 도 1의 반도체패키지(100)의 상부와 하부에 적층된 각 반도체칩(20)의 활성면(20a)은 각각 상측을 향하도록 배치되는 반면, 도 5의 반도체패키지(100)의 상부와 하부에 적층된 각 반도체칩(20)의 활성면(20a)은 각각 하측을 향하도록 배치된다.
이하, 도 5a 내지 도 5h를 기초로, 도 4에서 도시한 적층된 패키지 중 제1반도체패키지(101)를 제조하는 과정에 대해서 설명한다. . 여기서, 도 2a 내지 도 2j에 설명된 중복되는 내용은 생략하거나 간략하게 설명하기로 한다.
도 5a를 참조하면, 지지프레임(10)의 제3관통부(H3)에 도전부(80)를 형성한다. 이때, 지지프레임(10)에는 반도체칩(20)의 안착을 위한 제1관통부(H1), 지지프레임(10)의 주변부에 형성된 제2관통부(H2) 및 도전부(80) 형성을 위한 제3관통부(H3)가 마련되어 있다. 제1관통부(H1)와 제3관통부(H3)는 지지프레임(10)의 메인영역(M)에 형성되고, 제2관통부(H2)는 지지프레임(10)의 엣지영역(E)에 형성될 수 있다. 제3관통부(H3)는 제1관통부(H1)의 외측에 형성되어 팬-아웃 구조의 반도체패키지 제조의 효율성을 높일 수 있다.
다음으로 도 5b를 참조하면, 지지프레임(10)의 하부에 제1캐리어기판(2)을 부착시키고, 지지프레임(10)의 메인영역(M)에 형성된 제1관통부(H1)에 반도체칩(20)을 각각 안착시킨다. 이때, 제1캐리어기판(2)은 액상 접착제, 접착 테이프 등을 포함하는 접착부재(3)에 의해 지지프레임(10)에 부착될 수 있다. 또, 반도체칩(20)은 회로부가 형성된 활성면(20a)이 하측을 향하도록 제1캐리어기판(2)에 고정될 수 있다. 활성면(20a)에 마련된 신호패드(22)는 제1캐리어기판(2)에 접촉된다.
다음으로 도 5c를 참조하면, 지지프레임(10) 및 반도체칩(20)을 몰딩하는 몰드층(30)을 형성한다. 즉, 몰드층(30)은 반도체칩(20)의 비활성면(20b)과 도전부(80) 일면을 몰딩(밀봉)하며, 지지프레임(10)의 메인영역(M)에 형성될 수 있다. 여기서, 반도체칩(20)과 지지프레임(10) 간에 형성된 공간(S1, 도 5b 참조)과, 지지프레임(10) 간에 형성된 공간(S2, 도 5b 참조)에 봉지재가 침투 및 충진되어 반도체칩(20)과 지지프레임(10)이 몰드층(30)에 의해 일체화될 수 있다. 봉지재는 예컨대, 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound) 등의 절연물을 포함할 수 있다. 몰드층(30)은 예컨대, 인쇄 방식, 압축 몰딩 방식 등에 의해 형성될 수 있으며, 평탄화 공정에 의해 상면이 평탄화될 수 있다.
다음으로 도 5d와 도 5e를 참조하면, 지지프레임(10)으로부터 제1캐리어기판(2)을 제거하여 패널 형태로 제작한다. 또, 반도체칩(20)의 활성면(20a)이 상측을 향하도록 배치된 상태에서 몰드층(30) 하부에 부착되도록 접착부재(3)에 의해 제2캐리어기판(4)을 부착시킨다. 즉 지지프레임(10) 전 영역을 커버하도록 제2캐리어기판(4)이 부착된다.
그리고, 도전부(80)의 타면과 반도체칩(20) 활성면(20a)의 신호패드(22)가 노출되도록, 엣지영역(E)의 제2관통부(H2), 도전부(80) 및 반도체칩(20) 활성면(20a) 상부에 보호층(41)을 형성한다. 여기서, 보호층(41)은 메인영역(M)을 커버하며, 엣지영역(E)의 제2관통부(H2)로 침투 및 충진하도록 형성될 수 있다. 이와 같이 제2관통부(H2)에 보호층(41)이 침투 및 충진됨으로써, 패키지 공정 진행 중 다양한 화학물질로부터 몰드층(30)을 보호하여, 반도체패키지 구조의 안정성 및 신뢰성을 높일 수 있다. 만약 제2관통부(H2)가 형성되어 있지 않을 경우에는, 반도체칩(20)을 봉지재를 이용하여 몰딩한 이후, 패키지 공정 진행 중 다양한 화학물질이 침투하여 몰드층(30)을 손상시켜 반도체패키지 구조의 안정성 및 신뢰성에 영향을 미칠 수 있다.
다음으로 도 5f를 참조하면, 노출된 도전부(80)의 타면 및 신호패드(22)에 전기적으로 연결되도록 재배선패턴(42)을 형성한다. 재배선패턴(42)의 일측은 신호패드(22)와 전기적으로 연결되며, 타측은 반도체칩(20) 외측영역의 보호층(41) 상면으로 연장되어 도전부(80)의 타면과 연결될 수 있다. 이러한 재배선패턴(42)은 반도체칩(20)의 입출력 단자를 미세화할 수 있고, 입출력 단자의 갯수를 증가시킬 수 있다. 또 팬-아웃 반도체패키지를 구현하는 수단이 되며, 단층 또는 다층으로 구성될 수 있다.
다음으로 도 5g를 참조하면, 재배선패턴(42)의 일부가 노출되도록 재배선패턴(42) 및 보호층(41)을 커버하는 절연층(43)을 형성한다. 이때, 반도체칩(20) 외측영역의 보호층(41) 상면으로 연장되어 도전부(80)의 타면과 전기적으로 연결된 재배선패턴(42) 타측 일부가 노출되도록 절연층(43)이 형성될 수 있다.
그리고, 재배선패턴(42)의 노출된 부위에는 외부단자(50)가 부착된다. 여기서, 외부단자(50)는 노출된 재배선패턴(42) 타측의 상면에 전기적으로 연결되도록 돌출 형성된다. 외부단자(50)는 예컨대, 도전성 솔더볼(Solder ball) 등을 포함할 수 있다.
다음으로 도 5h를 참조하면, 제2캐리어기판(4)을 제거한 후, 절단공정을 통해 각 반도체칩(20)을 반도체패키지 단위로 절단한다. 이를 통해, 각각 개별화되어 분리된 제1반도체패키지(101) 제작이 완료될 수 있다. 도 5h에서는 설명의 편의상 절단선(X)을 표시하였다.
이상에서는 특정의 실시 예에 대하여 도시하고 설명하였다. 그러나, 본 발명은 상기한 실시 예에만 한정되지 않으며, 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이하의 청구범위에 기재된 발명의 기술적 사상의 요지를 벗어남이 없이 얼마든지 다양하게 변경 실시할 수 있을 것이다.
10: 지지프레임 20: 반도체칩
30: 몰드층 41: 보호층
42: 재배선패턴 43: 절연층
50: 외부단자 80: 도전부
100: 반도체패키지
H1: 제1관통부 H2: 제2관통부
H3: 제3관통부 M: 메인영역
E: 엣지영역

Claims (14)

  1. (a) 메인영역에 반도체칩이 수용되는 제1관통부와, 상기 메인영역 바깥쪽의엣지영역에 제2관통부와, 상기 제1관통부와 상기 제2관통부 사이에 도전부가 마련되는 제3관통부를 포함하는 지지프레임을 준비하는 단계;
    (b) 상기 제1관통부에 반도체칩의 활성면이 하측을 향하도록 상기 반도체칩을 배치하는 단계;
    (c) 상기 지지프레임과 상기 반도체칩을 일체로 몰딩하는 몰드층을 형성하는 단계;
    (d) 상기 반도체칩의 활성면이 상측을 향하도록 상기 지지프레임을 배치하는 단계; 및
    (e) 상기 지지프레임의 일부 또는 전체를 덮도록 보호층을 형성하되, 상기 보호층의 일부가 상기 제2관통부를 통과하도록 형성하는 단계;를 포함하는 반도체패키지 제조방법.
  2. 제1항에 있어서,
    상기 (a) 단계 이후, 상기 도전부와 전기적으로 연결되는 외부단자를 형성하는 단계를 더 포함하는 반도체패키지 제조방법.
  3. 제1항에 있어서,
    상기 (e) 단계 이후, 상기 도전부와 전기적으로 연결되는 외부단자를 형성하는 단계를 더 포함하는 반도체패키지 제조방법.
  4. 제2항에 있어서,
    상기 몰드층은 상기 외부단자의 적어도 일부를 몰딩하도록 형성되고,
    상기 (c) 단계 이후, 상기 외부단자의 일면이 노출되도록 상기 몰드층 상부에 마스킹부재를 적층하는 단계를 더 포함하는 반도체패키지 제조방법.
  5. 제4항에 있어서,
    상기 마스킹부재는 신축성있는 재질의 필름 형태로 마련된 반도체패키지 제조방법.
  6. 제4항에 있어서,
    상기 마스킹부재는 상기 외부단자의 일면을 수용하는 홈이 형성된 반도체패키지 제조방법.
  7. 삭제
  8. 제2항 또는 제3항에 있어서,
    상기 몰드층은 상기 반도체칩의 비활성면 및 상기 도전부의 일면을 몰딩하고,
    상기 보호층은 상기 활성면이 상측을 향하도록 배치된 상태에서, 상기 활성면의 신호패드 및 상기 도전부의 타면이 노출되도록 형성된 반도체패키지 제조방법.
  9. 제8항에 있어서,
    노출된 상기 신호패드 및 상기 도전부의 타면에 전기적으로 연결되도록 상기 보호층 상부에 재배선패턴을 형성하는 단계를 더 포함하는 반도체패키지 제조방법.
  10. 제9항에 있어서,
    상기 재배선패턴의 일측은 상기 신호패드와 전기적으로 연결되고, 상기 재배선패턴의 타측은 상기 도전부의 타면과 연결되는 반도체패키지 제조방법.
  11. 제9항에 있어서,
    상기 외부단자는 상기 도전부의 일면에 직접 형성되거나, 상기 재배선패턴에 직접 형성되는 반도체패키지 제조방법.
  12. 제11항에 있어서,
    상기 외부단자는 도전성 솔더볼을 포함하는 반도체패키지 제조방법.
  13. 메인영역과 상기 메인영역 바깥쪽의 엣지영역을 포함하는 지지프레임에 있어서,
    상기 메인영역은 반도체칩이 안착되는 제1관통부와, 상기 제1관통부 외측에 형성되며, 전기적으로 외부단자와 연결되는 도전부가 형성되는 제3관통부를 형성하고,
    상기 엣지영역은 반도체패키지 제조과정에서 보호층의 일부가 통과하도록 제2관통부를 형성한 지지프레임.
  14. 제13항에 있어서,
    상기 지지프레임은 PCB 기판을 포함하는 지지프레임.
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