KR100871709B1 - 칩 스택 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 재배선공정을 통해 스크라이브 라인에 패드를 배열하여 서로 다른 크기를 갖는 반도체 칩들을 적층시켜 줌으로써 패키지 두께를 감소시켜 줄 수 있는 칩 스택 패키지 및 그 제조방법을 개시한다.
본 발명의 칩 스택 패키지는 기판의 일면에 다수의 회로 패턴들이 배열되고, 단위 반도체칩이 실장된다. 상기 단위 반도체 칩은 상기 기판의 일면상에 순차 적층되고, 그의 활성면에 각각 다수의 패드들을 구비하는 다수의 반도체 칩을 구비한다. 상기 단위 반도체 칩의 반도체 칩들은 서로 다른 다이 사이즈를 갖는다. 상기 반도체 칩들중 하나의 반도체 칩은 제1칩 영역에 배열되는 다수의 제1패드들을 구비하고, 나머지 반도체 칩들은 스크라이브 영역에 의해 한정되는 제2칩 영역을 벗어나 상기 스크라이브 영역에 배열되는 다수의 제2패드들을 각각 구비한다. 상기 단위 반도체 칩의 상기 반도체 칩들과 상기 기판의 상기 회로 패턴들은 다수의 연결부재를 통해 전기적으로 연결된다. 상기 단위 반도체 칩과 상기 연결부재들은 봉지부에 의해 피복된다.

Description

칩 스택 패키지 및 그 제조방법{Chip stack package and method of fabricating the same}
도 1은 종래의 칩 스택 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 칩 스택 패키지의 단면도이다.
도 3a 및 도 3b는 도 2의 칩 스택 패키지의 제1반도체 칩과 제2반도체 칩의 단면도이다.
도 4a 및 도 4b는 도 2의 칩 스택 패키지의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b는 도 2의 칩 스택 패키지의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b는 도 2의 칩 스택 패키지의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 칩 스택 패키지의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 칩 스택 패키지의 단면도이다.
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 패키지 두께가 감소된 칩 스택 패키지 및 그 제조방법에 관한 것이다.
최근 디지털 산업의 급속한 발전으로 휴대용 PC 나 휴대용 전화와 같은 전자제품의 소형화 및 다기능화가 요구되고, 전자제품에 적용되는 반도체 제품도 점점 소형화, 경량화 및 고용량화가 요구되고 있다. 반도체 제품의 고용량화를 위해 단위 반도체 소자의 집적도를 증가시켜야 한다. 단위 반도체 소자의 집적도를 증가시키기 위하여, 다수의 반도체 칩을 수직하게 적층하여 인쇄회로기판상에 실장하여 하나의 단위 반도체 칩 패키지로 구현하는 칩 스택 패키지가 제안되었다.
도 1은 종래의 칩 스택 패키지의 단면도이다. 도 1을 참조하면, 칩 스택 패키지(100)는 기판(110)을 포함한다. 상기 기판(110)은 제1면에 배열된 제1회로패턴들(111)과 제2면에 배열된 제2회로패턴들(113)을 구비한다. 상기 제2회로패턴들(113)에는 외부 접속단자(120)가 배열된다. 상기 기판(110)의 제1면상에는 단위 반도체 칩(160)이 실장된다. 상기 단위 반도체 칩(160)은 제1반도체 칩(140)과 제2반도체 칩(150)을 포함한다. 상기 제1반도체 칩(140)은 접착제(130)를 통해 상기 기판(110)의 상기 제1면상에 실장되고, 상기 제2반도체 칩(150)은 접착제(135)를 통해 상기 제1반도체 칩(140)상에 적층된다.
상기 제1반도체 칩(140)과 상기 제2반도체 칩(150)은 스크라이브 영역에 의해 한정되는 칩 영역들에 각각 집적되고, 소잉공정을 통해 스크라이브 영역내의 스크라이브 라인을 따라 절단되어 동일한 다이 사이즈를 갖는다. 상기 제1반도체 칩(140)은 그의 활성면의 에지부분에 배열된 제1패드들(143)을 구비한다. 상기 제2 반도체 칩(150)은 그의 활성면의 에지부분에 배열된 제2패드들(153)을 구비한다. 상기 제1반도체 칩(140)의 제1패드들(143)은 제1와이어(170)를 통해 상기 기판(110)의 제1회로패턴들(111)에 전기적으로 연결된다. 상기 제2반도체 칩(150)의 패드들(153)은 제2와이어(175)를 통해 상기 기판(110)의 제1회로패턴들(111)에 전기적으로 연결된다. 상기 제1 및 제2반도체 칩(140, 150) 및 상기 제1 및 제2와이어들(170, 175)은 봉지부(180)에 의해 피복되어 외부환경으로부터 보호된다.
상기 칩 스택 패키지(100)를 제조하기 위해서는, 상기 기판(110)상에 상기 제1반도체 칩(140)을 상기 제1접착제(130)를 이용하여 부착시키고, 1차 와이어 본딩공정을 수행하여 상기 제1와이어들(170)을 통해 상기 제1반도체 칩(140)의 제1패드들(143)과 상기 기판(110)의 상기 제1회로 패턴들(111)을 전기적으로 연결시켜 준다. 이어서, 상기 제2반도체 칩(150)을 상기 제2접착제(135)를 통해 상기 제1반도체 칩(140)상에 부착시키고, 상기 제2반도체 칩(150)의 제2패드들(153)과 상기 제1회로 패턴들(111)을 2차 와이어 본딩공정을 수행하여 상기 제2와이어들(175)을 통해 전기적으로 연결시켜 주었다.
상기 반도체 패키지(100)는 상기 제1와이어들(170)의 루프로 인해 상기 제1 및 제2반도체 칩(140, 150)간의 간격을 일정하게 유지시켜 주어야 한다. 그러므로, 상기 제1 및 제2반도체 칩(140, 150)간의 상기 제2접착제(135)의 두께(t1)가 증가하게 되어 패키지 두께가 증가하게 된다. 반도체 패키지의 두께를 감소시켜 주기 위하여, 봉지부의 몰딩재의 두께를 감소시켜 주거나, 웨이퍼를 그라인딩하거나 또는 와어이 본딩방법을 변경하여 주었다. 그러나, 이러한 방법은 패키지의 휨(warpage) 현상을 유발하거나 패키지의 핸들링의 어려움으로 공정상 어려움을 초래하게 된다.
또한, 상기 제1반도체 칩(140)을 상기 기판(110)상에 부착시킨 다음 1차 와이어 본딩공정을 수행하고, 상기 제2반도체 칩(150)을 상기 제1반도체 칩(140)상에 부착시킨 다음 2차 와이어 본딩공정을 수행하여야 하므로, 패키지 제조공정이 복잡해지게 된다. 이러한 문제는 상기 기판(110)상에 적층되는 반도체 칩의 수가 증가함에 따라 더욱더 심각해진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 스크라이브 라인에 재배선공정을 통해 패드를 배열하여 서로 다른 크기를 갖는 반도체 칩을 적층시켜 줌으로써, 패키지의 두께를 감소시켜 줄 수 있는 칩 스택 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따른 칩 스택 패키지를 제공한다. 기판의 일면에 다수의 회로 패턴들이 배열되고, 단위 반도체칩이 실장된다. 상기 단위 반도체 칩은 상기 기판의 일면상에 순차 적층되고, 그의 활성면에 각각 다수의 패드들을 구비하는 다수의 반도체 칩을 구비한다. 상기 단위 반도체 칩의 반도체 칩들은 서로 다른 다이 사이즈를 갖는다. 상기 반도체 칩들중 하나의 반도체 칩은 제1칩 영역에 배열되는 다수의 제1패드들을 구비하고, 나머지 반도체 칩들은 스크라이브 영역에 의해 한정되는 제2칩 영역을 벗 어나 상기 스크라이브 영역에 배열되는 다수의 제2패드들을 각각 구비한다. 상기 단위 반도체 칩의 상기 반도체 칩들과 상기 기판의 상기 회로 패턴들은 다수의 연결부재를 통해 전기적으로 연결된다. 상기 단위 반도체 칩과 상기 연결부재들은 봉지부에 의해 피복된다.
상기 연결 부재들은 와이어들을 포함할 수 있다. 상기 반도체 칩들은 상기 활성면이 위쪽을 향하도록 상기 기판의 상기 일면에 적층될 수 있다. 상기 반도체 칩들은 상기 기판에 근접할수록 큰 다이 사이즈를 가질 수 있다. 상기 하나의 반도체 칩은 상기 기판에서 가장 멀리 배치될 수 있다. 상기 반도체 칩들은 듀얼 다이 패키지 구조를 가질 수 있다. 상기 제1패드들은 상기 제1칩 영역의 중앙부에 배열된 제1칩 패드들, 상기 제1칩 영역의 에지부분에 배열되는 제1재배선 패드들 및 상기 제1칩 영역에 배열되어, 상기 제1칩 패드들과 상기 제1재배선 패드들을 전기적으로 연결시켜 주기 위한 제1재배선 라인들을 포함할 수 있다. 상기 제2패드들은 상기 제2칩 영역의 중앙부에 배열되는 제2칩 패드들, 상기 스크라이브 라인에 배열되는 제2재배선 패드들 및 상기 제2칩 영역으로부터 상기 스크라이브 영역까지 연장되어, 상기 제2칩 패드들과 상기 제2재배선 패드들을 전기적으로 연결시켜 주기 위한 제2재배선 라인들을 포함할 수 있다.
한편, 상기 연결 부재들은 솔더 볼들을 포함할 수 있다. 상기 반도체 칩들은 상기 활성면이 상기 기판의 상기 일면과 마주보도록 상기 기판의 상기 일면에 적층될 수 있다. 상기 반도체 칩들은 상기 기판에 근접할수록 작은 다이 사이즈를 가질 수 있다. 상기 하나의 반도체 칩은 상기 기판에 가장 가까이 배치될 수 있다.
또한, 본 발명의 다른 견지에 따르면, 칩 스택 패키지의 제조방법을 제공한다. 먼저, 제1반도체 칩이 제조될 제1칩 영역과 제2반도체 칩이 제조될 제2칩 영역 그리고 상기 제1 및 제2칩 영역을 한정하는 스크라이브 영역을 구비하는 웨이퍼를 제공한다. 상기 제1칩 영역의 중앙부에 제1칩 패드들을 배열하고, 상기 제2칩 영역의 중앙부에 제2칩 패드들을 배열한다. 재배선 공정을 수행하여, 상기 제1칩 영역에 인접한 스크라이브 영역에 제1재배선 라인들을 통해 상기 제1칩 패드들에 연결되는 제1재배선 패드들을 형성하고, 상기 제2칩 영역의 에지부분에 제2재배선 라인들을 통해 상기 제2칩 패드들에 연결되는 제2재배선 패드들을 형성한다. 상기 스크라이브 영역내의 스크라이브 라인을 따라 상기 웨이퍼를 절단하여 상기 제1반도체 칩과 상기 제2반도체 칩을 제조한다. 상기 제1반도체 칩의 상기 제1재배선 패드들과 상기 제2반도체 칩의 상기 제2재배선 패드들이 기판의 일면에 배열된 회로패턴들과 전기적으로 연결되도록 상기 기판의 상기 일면에 상기 제1 및 제2반도체 칩들을 실장시켜 준다. 상기 제1반도체 칩과 상기 제2반도체 칩을 봉지부로 피복시켜 준다.
상기 제1반도체 칩의 상기 제1재배선 패드들과 상기 제2반도체 칩의 상기 제2재배선 패드들은 상기 기판의 상기 회로패턴들과 와이어 본딩공정을 통해 전기적으로 연결될 수 있다. 상기 제1반도체 칩이 상기 기판상에 제1접착제를 통해 부착되고, 상기 제2반도체 칩이 제2접착제를 통해 상기 제1반도체 칩상에 부착될 수 있다.
상기 제1반도체 칩의 상기 제1재배선 패드들과 상기 제2반도체 칩의 상기 제 2재배선 패드들은 상기 기판의 상기 회로패턴들과 페이스-투-페이스 본딩 공정을 통해 전기적으로 연결될 수 있다. 상기 제조방법은 상기 제1재배선 패드들과 상기 제2재배선 패드들을 형성하는 단계와 상기 웨이퍼를 절단하는 단계사이에, 상기 제1재배선 패드들상에 제1접속단자들을 배열하고, 상기 제2재배선 패드들상에 제2접속단자들을 배열하는 단계를 더 포함할 수 있다. 상기 제2반도체 칩이 상기 기판의 상기 일면상에 적층되어 제2재배선 패드들과 상기 회로 패턴들이 상기 제2접속 단자를 통해 전기적으로 연결되고, 상기 제1반도체 칩이 상기 제2반도체칩상에 적층되어 상기 제1재배선 패드들과 상기 회로 패턴들이 상기 제1접속 단자들을 통해 전기적으로 연결될 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 일 실시예에 따른 칩 스택 패키지의 단면도를 도시한 것이다. 도 3a 및 도 3b는 도 2의 칩 스택 패키지의 제1반도체 칩과 제2반도체 칩의 단면도를 도시한 것이다. 도 2, 도 3a 및 도 3b를 참조하면, 칩 스택 패키지(200)는 기판(210)과 단위 반도체 칩(260)을 포함한다. 상기 기판(210)은 인쇄회로기 판(PCB)을 포함할 수 있다. 상기 기판(210)은 제1면에 배열된 제1회로 패턴들(211)과 제2면에 배열된 제2회로 패턴들(213)을 구비한다. 상기 기판(210)은 상기 제1회로 패턴(211)과 상기 제2회로 패턴(213)을 전기적으로 연결시켜 주기 위한 회로배선(미도시)을 더 포함할 수 있다. 상기 제2회로 패턴들(213)에는 각각 외부와의 전기적 연결을 위한 다수의 외부 접속단자(220)가 더 배열될 수 있다. 상기 외부 접속단자(220)는 솔더 볼을 포함할 수 있다.
상기 기판(210)의 제1면상에는 단위 반도체 칩(260)이 장착된다. 상기 단위 반도체 칩(260)은 다수의 반도체 칩, 예를 들어 제1반도체 칩(240)과 제2반도체 칩(250)이 적층된다. 상기 제1반도체 칩(240)과 상기 제2반도체 칩(250)의 활성면이 위 쪽으로 배열되도록 상기 기판(210)의 상기 제1면상에 적층된다. 상기 제1반도체 칩(240)은 제1접착제(230)를 통해 상기 기판(210)상에 실장되고, 상기 제2반도체 칩(250)은 접착제(235)를 통해 상기 제1반도체 칩(240)상에 적층된다. 여기에서, 상기 반도체 칩의 활성면이라 하면 반도체 제조공정에 의해 각종 반도체 소자(미도시)가 집적된 면을 의미한다.
상기 제1반도체 칩(240)은 상기 제2반도체 칩(250)보다 큰 다이 사이즈를 갖는다. 상기 제1반도체 칩(240)은 제1패드들(243)을 구비하고, 상기 제2반도체 칩(250)은 제2패드들(253)을 구비한다. 상기 제1반도체 칩(240)의 제1패드들(243)은 상기 제2반도체 칩(250)의 측면으로부터 돌출되는 부분상에 배열된다. 상기 제1반도체 칩(240)의 제1패드들(243)은 제1와이어(270)에 의해 상기 기판(210)의 제1회로 패턴들(211)과 전기적으로 연결되고, 상기 제2반도체 칩(250)의 제2패드 들(253)은 제2와이어(275)를 통해 각각 상기 기판(210)의 제1회로 패턴들(211)에 전기적으로 연결된다.
단위 반도체 칩(260)은 다이 사이즈가 작을수록 상기 기판(210)의 상기 제1면으로부터 멀리 떨어져 배열되도록 적층되므로, 상기 제1와이어(270)의 루프에 관계없이 상기 제1반도체 칩(240)상에 상기 제2반도체 칩(250)을 적층할 수 있으므로, 제2접착제(235)의 두께(t2)를 가능한 한 얇게 할 수 있다. 상기 제1 및 제2반도체 칩(240, 250) 및 상기 제1 및 제2와이어들(270, 275)은 에폭시 몰딩 수지 등과 같은 봉지부(280)에 의해 외부환경으로부터 보호된다.
상기 제1반도체 칩(240)과 상기 제2반도체칩(250)은 듀얼 다이 패키지(DDP) 구조를 갖는다. 상기 제1패드들(243)은 상기 제1반도체 칩(240)의 양측 에지부에 재배선 공정을 통해 배열된다. 도 3a를 참조하면, 반도체 웨이퍼(300)의 제1칩 영역(310a)의 중앙부에 상기 제1칩 패드(241)가 배열되고, 상기 제1칩 패드(241)의 일부분을 노출시키는 제1개구부(351)를 구비하는 제1절연막(350)이 상기 웨이퍼(300)상에 형성된다. 상기 제1개구부(351)를 통해 상기 제1칩패드(241)에 전기적으로 연결되는 제1재배선 라인(245)이 상기 제1절연막(350)상에 상기 제1칩 영역(310a)으로부터 스크라이브 라인(320)까지 연장 형성된다. 상기 제1절연막(350)과 상기 제1재배선 라인(245)상에 제2절연막(360)을 형성한다. 상기 스크라이브 영역(320)의 제1재배선 라인(245)의 일부분은 상기 제2절연막(360)의 제3개구부(361)에 노출되어 제1패드(243)로 작용한다.
상기 제2패드들(253)은 상기 제2반도체 칩(250)의 양측 에지부에 재배선 공 정을 통해 배열된다. 도 3b를 참조하면, 반도체 웨이퍼(300)의 제2칩 영역(310b)의 중앙부에 다수의 제2칩 패드(251)가 배열된다. 상기 웨이퍼(300)상에 상기 제2칩 패드(251)의 일부분을 노출시키는 제2개구부(353)를 구비하는 제1절연막(350)이 형성된다. 상기 제2개구부(353)를 통해 상기 제1칩 패드(251)에 전기적으로 연결되는 제2재배선 라인(255)이 상기 제2칩 영역(310b)의 상기 제1절연막(350)상에 형성된다. 상기 제1절연막(350)과 상기 제2재배선 라인(255)상에 제2절연막(360)을 형성한다. 제2재배선 라인(255)의 일부분은 상기 제2절연막(360)의 제4개구부(363)에 노출되어 제2패드(253)로 작용한다.
도 4a 내지 도 6a는 도 2의 칩 스택 패키지의 제조방법을 설명하기 위한 평면도이다. 도 4b 내지 도 6b는 도 2의 칩 스택 패키지의 제조방법을 설명하기 위한 단면도이다. 도 4b 내지 도 6b는 각각 도 4a 내지 도 6a의 B-B 선에 따른 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 웨이퍼(300)를 마련한다. 반도체 소자가 집적되는 다수의 칩 영역들(310a, 310b)과 상기 칩 영역들(310a, 310b)을 한정하는 스크라이브 영역(320)을 구비한다. 상기 제1반도체 칩들(240)이 집적될 상기 제1칩영역들(310a)과 상기 제2반도체 칩들(250)이 집적될 상기 제2칩 영역들(310b)은 교대로 배열된다. 상기 제1 및 제2칩 영역(310a, 310b)상에 반도체 소자(미도시)를 반도체 제조공정을 통해 집적하고, 상기 제1칩 영역(310a)의 중앙부에 나란하게 일렬로 배열되는 다수의 제1칩 패드들(241)과 제2칩 영역(310b)의 중앙부에 나란하게 일렬로 배열되는 다수의 제2칩 패드들(251)를 형성한다. 상기 제1칩 패드들(241)과 상기 제2칩 패드들(251)은 반도체 소자를 외부와 전기적으로 연결하는 패드로서, 예를 들어 알루미늄 패드를 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1칩 패드들(241)과 상기 제2칩 패드들(251)을 포함한 상기 웨이퍼(300)상에 제1절연막(350)을 형성한다. 상기 제1절연막(350)은 패시베이션막을 포함할 수 있다. 상기 제1절연막(350)은 SiO2, Si3N4, PSG(phospho silicate glass) 등을 포함할 수 있다. 상기 제1절연막(350)의 일부분을 식각하여, 상기 제1칩 패드들(241)을 노출시키는 제1개구부들(351)과 상기 제2칩 패드들(251)을 노출시키는 제2개구부들(353)을 각각 형성한다. 상기 제1절연막(350)상에 폴리머 계열의 절연물질을 포함하는 층간 절연막을 더 형성할 수 있다.
상기 제1절연막(350)상에 재배선 공정을 통해 제1재배선 라인들(245)와 제2재배선 라인들(255)을 형성한다. 상기 제1재배선 라인들(245)은 상기 제1칩 영역(310a)으로부터 상기 스크라이브 라인(320)까지 연장되도록 상기 제1절연막(350)상에 형성되어, 상기 제1개구부들(351)을 통해 상기 제1칩 패드들(241)에 연결되어진다. 상기 제2재배선 라인들(255)은 상기 제2칩 영역(310b)의 상기 제1절연막(350)상에 형성되어, 상기 제2개구부들(353)을 통해 상기 제2칩 패드들(251)에 연결되어진다. 상기 제1 및 제2재배선 라인들(245, 255)은 Cu와 같은 금속을 포함할 수 있다. 또한, 상기 제1 및 제2재배선 라인들(245, 255)은 Ti/Cu/Ni을 포함할 수도 있다.
상기 제1 및 제2재배선층들(245, 255)을 포함한 상기 제1절연막(350)상에 제 2절연막(360)을 형성한다. 상기 제2절연막(360)은 층간 절연막, 예를 들어 폴리머 계열의 절연막을 포함할 수 있다. 상기 제2절연막(360)은 상기 제1재배선 라인들(245)의 일부분들을 노출시켜 주는 제3개구부들(361)과 상기 제2재배선 라인들(255)의 일부분들을 노출시켜 주는 제4개구부들(363)을 구비한다. 상기 제3개구부들(361)은 상기 스크라이브 영역(320)에 배열된 상기 제1재배선 라인들(245)의 일부분들을 노출시켜 주도록 형성되고, 상기 제4개구부들(363)은 상기 제2칩 영역(310b)에 배열된 상기 제2재배선 라인들(255)의 일부분들을 노출시켜 주도록 형성된다. 상기 제3개구부들(361)에 의해 노출되는 제1재배선 라인들(245)의 일부분들은 제1패드들(243)으로 작용하고, 상기 제4개구부들(363)에 의해 노출되는 제2재배선 라인들(255)의 일부분들은 제2패드들(253)로 작용한다. 상기 제1패드들(243)은 상기 제1칩 영역(310a)을 벗어나 상기 스크라이브 라인(320)에 배열되고, 상기 제2패드들(253)은 상기 제2칩 영역(310b)에 배열된다.
도 6a 및 도 6b를 참조하면, 상기 웨이퍼(300)를 상기 스크라이브 영역(320)내의 스크라이브 라인(340)을 따라 절단하여 제1반도체 칩(240)과 상기 제2반도체 칩(250)을 제조한다. 상기 제1반도체 칩(240)과 상기 제2반도체 칩(250)은 서로 다른 크기를 갖는다. 이어서, 다이 사이즈가 큰 상기 제1반도체 칩(240)을 제1접착제(230)를 통해 상기 기판(210)에 실장하고, 다이 사이즈가 작은 상기 제2반도체 칩(250)을 상기 제1반도체 칩(240)의 상기 제1칩 영역(310a)에 대응시켜 제2접착제(235)를 통해 실장한다. 이어서, 한번의 와이어 본딩공정을 수행하여, 상기 제1반도체 칩(240)의 상기 제1패드들(243)과 상기 기판(210)의 상기 제1회로 패턴 들(111)을 제1와이어(270)로 전기적으로 연결하고, 상기 제2반도체 칩(250)의 상기 제2패드들(253)과 상기 기판(210)의 상기 제1회로 패턴들(111)을 제2와이어(275)로 전기적으로 연결한다. 이어서, 몰딩공정을 수행하여 상기 제1 및 제2반도체 칩들(240, 250)과 상기 제1 및 제2와이어들(270, 275)을 봉지부(280)로 피복시켜 준다.
도 7은 본 발명의 다른 실시예에 따른 칩 스택 패키지의 단면도를 도시한 것이다. 도 7을 참조하면, 칩 스택 패키지(400)는 기판(410)과 상기 기판(410)상에 실장된 단위 반도체 칩(460)을 포함한다. 상기 단위 반도체 칩(460)은 다수의 반도체 칩, 예를 들어 제1반도체 칩(440)과 제2반도체 칩(450)이 적층된다. 상기 제1반도체 칩(440)과 상기 제2반도체 칩(450)의 활성면이 상기 기판(410)의 제1면과 마주보도록 적층된다. 이때, 다이 사이즈가 작은 제2반도체 칩(450)상에 다이 사이즈가 큰 제1반도체 칩(440)이 상기 접착제(435)를 통해 부착된다.
상기 제1반도체 칩(440)의 제1패드들(443)과 상기 기판(410)의 제1회로 패턴들(411)이 제1솔더 볼들(470)을 통해 전기적으로 연결되고, 상기 제2반도체 칩(450)의 제2패드들(453)과 상기 기판(410)의 상기 제1회로 패턴들(411)은 제2솔더 볼들(475)을 통해 전기적으로 연결된다. 상기 기판(410)의 제2면에 다수의 제2회로 패턴들(413)이 배열되고, 상기 제2회로 패턴들(413)에는 외부와의 접속을 위한 다수의 외부 접속단자들(420)이 각각 배열된다. 상기 제1 및 제2반도체 칩(440, 450)과 상기 제1 및 제2솔더 볼들(470, 475)은 봉지부(480)에 피복되어 보호된다.
칩 스택 패키지(400)은 도 4a 내지 도 6a 그리고 도 4b 내지 도 6b의 제조방법과 같은 방법으로 제조된다. 다만, 도 5a 및 도 5b의 재배선 공정후 상기 제1패드들(443)과 상기 제2패드들(453)의 상면에 상기 제1솔더 볼들(470)과 상기 제2솔더 볼들(475)을 각각 부착시켜 주는 공정이 더 추가될 수 있다. 상기 제1반도체 칩(440)과 상기 제2반도체 칩(450)으로 절단한 후, 상기 기판(410)의 상기 제1회로 패턴들(111)과 상기 제1반도체 칩(440)의 상기 제1솔더 볼들(470) 및 상기 제2반도체 칩(450)의 상기 제2솔더 볼들(475)은 와이어 본딩공정없이 페이스-투-페이스 본딩된다.
도 8은 본 발명의 또 다른 실시예에 따른 칩 스택 패키지의 단면도이다. 도 7을 참조하면, 칩 스택 패키지(500)는 단위 반도체 칩(560)으로 다수의 반도체 칩, 예를 들어 4개의 반도체 칩(540, 545, 550, 555)이 적층된 구조를 갖는다. 상기 제1 내지 제4반도체 칩들(540, 545, 550, 555)이 제1 내지 제4접착제들(530, 533, 535, 537)을 통해 상기 기판(510)상에 실장되고, 상기 제1 내지 제4반도체 칩들(540, 545, 550, 555)의 제1 내지 제4패드들(543, 547, 553, 557)은 제1 내지 제4와이어들(570, 573, 575, 577)을 통해 상기 기판(510)의 제1면에 배열된 제1회로 패턴들(511)과 전기적으로 연결된다. 상기 기판(510)은 제2면에 배열된 제2회로 패턴들(513)과 상기 제2회로 패턴들(513)에 부착된 외부 접속단자들(520)을 더 포함한다. 상기 제1 내지 제4반도체 칩들(540, 545, 550, 555)과 상기 제1 내지 제4와이어들(570, 573, 575, 577)은 봉지부(580)에 의해 피복되어 보호된다.
상기 칩 스택 패키지(500)는 도 4a 내지 도 6a 및 도 4b 내지 도 6b에 도시 된 제조방법과 동일한 방법으로 제조된다. 다만, 최상층에 배열되는 제4반도체 칩(555)의 상기 제4패드들(557)은 제4칩영역(도 4a의 310b 에 대응함)에 배열되고, 상기 제1 내지 제3반도체 칩(540, 545, 550)의 상기 제1 내지 제3패드들(543, 547, 553)은 제1 내지 제3칩영역(도 4a의 310a 대응함)을 벗어나 스크라이브 영역(도 4a의 320에 대응함)에 배열되도록 단위 반도체 칩(560)을 제조한다. 이때, 상기 제1내지 제3반도체 칩(540, 545, 550)의 크기가 서로 상이하므로, 상기 제1 내지 제3패드들(543, 547, 553)이 순차적으로 상기 제1칩 영역(310a)으로부터 멀어지도록 상기 스크라이브 라인(320)에 배열한다.
이상에서 자세히 설명한 바와 같이, 본 발명의 칩 스택 패키지 및 그 제조방법에 따르면, 추가 공정없이 스크라이브 영역에 패드를 재배치하여 서로 다른 크기를 갖는 반도체 칩을 순차적으로 적층시켜 줌으로써 와이어 루프에 무관하게 와이어 본딩이 가능하게 할 수 있으며, 이에 따라 패키지 두께를 감소시켜 줄 수 있다. 또한, 한번의 와이어 본딩공정을 통해 반도체 칩과 기판을 전기적으로 연결시켜 줄 수 있으므로, 공정을 단순화할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (20)

  1. 일면에 배열된 다수의 회로 패턴들을 구비하는 기판;
    상기 기판상에 순차 적층되는, 그의 활성면에 각각 다수의 패드들을 구비하는 다수의 반도체 칩을 구비하는 단위 반도체 칩;
    상기 단위 반도체 칩의 상기 반도체 칩들과 상기 기판의 상기 회로 패턴들을 전기적으로 연결시켜 주기 위한 다수의 연결부재; 및
    상기 단위 반도체 칩과 상기 연결부재들을 피복시켜 주는 봉지부를 포함하되,
    상기 단위 반도체 칩의 반도체 칩들은 서로 다른 다이 사이즈를 가지며,
    상기 반도체 칩들중 하나의 반도체 칩은 제1칩 영역의 에지부분에 배열되는 제1재배선 패드들을 각각 구비하는 다수의 제1패드들을 구비하고, 나머지 반도체 칩들은 스크라이브 영역에 의해 한정되는 제2칩 영역을 벗어나 상기 스크라이브 영역에 배열되는 제2재배선 패드들을 각각 구비하는 다수의 제2패드들을 각각 구비하는 칩 스택 패키지.
  2. 제1항에 있어서, 상기 연결 부재들은 와이어들을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  3. 제2항에 있어서, 상기 반도체 칩들은 상기 활성면이 위쪽을 향하도록 상기 기판의 상기 일면에 적층되는 것을 특징으로 하는 칩 스택 패키지.
  4. 제3항에 있어서, 상기 반도체 칩들은 상기 기판에 근접할수록 큰 다이 사이즈를 갖으며, 상기 하나의 반도체 칩은 상기 기판에서 가장 멀리 배치되는 것을 특징으로 하는 칩 스택 패키지.
  5. 제4항에 있어서, 상기 반도체 칩들은 듀얼 다이 패키지 구조를 갖는 것을 특징으로 하는 칩 스택 패키지.
  6. 제5항에 있어서, 상기 제1패드들은
    상기 제1칩 영역의 중앙부에 배열된 제1칩 패드들; 및
    상기 제1칩 영역에 배열되어, 상기 제1칩 패드들과 상기 제1재배선 패드들을 전기적으로 연결시켜 주기 위한 제1재배선 라인들을 포함하고,
    상기 제2패드들은 상기 제2칩 영역의 중앙부에 배열되는 제2칩 패드들; 및
    상기 제2칩 영역으로부터 상기 스크라이브 영역까지 연장되어, 상기 제2칩 패드들과 상기 제2재배선 패드들을 전기적으로 연결시켜 주기 위한 제2재배선 라인들을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  7. 제1항에 있어서, 상기 연결 부재들은 솔더 볼들을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  8. 제7항에 있어서, 상기 반도체 칩들은 상기 활성면이 상기 기판의 상기 일면과 마주보도록 상기 기판의 상기 일면에 적층되는 것을 특징으로 하는 칩 스택 패키지.
  9. 제8항에 있어서, 상기 반도체 칩들은 상기 기판에 근접할수록 작은 다이 사이즈를 가지며, 상기 하나의 반도체 칩은 상기 기판에 가장 가까이 배치되는 것을 특징으로 하는 칩 스택 패키지.
  10. 제9항에 있어서, 상기 반도체 칩들은 듀얼 다이 패키지 구조를 갖는 것을 특징으로 하는 칩 스택 패키지.
  11. 제10항에 있어서, 상기 제1패드들은
    상기 제1칩 영역의 중앙부에 배열된 제1칩 패드들; 및
    상기 제1칩 영역에 배열되어, 상기 제1칩 패드들과 상기 제1재배선 패드들을 전기적으로 연결시켜 주기 위한 제1재배선 라인을 포함하고,
    상기 제2패드들은 상기 제2칩 영역의 중앙부에 배열되는 제2칩 패드들; 및
    상기 제2칩 영역으로부터 상기 스크라이브 영역까지 연장되어, 상기 제2칩 패드들과 상기 제2재배선 패드들을 전기적으로 연결시켜 주기 위한 제2재배선 라인들을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  12. 제1반도체 칩이 제조될 제1칩 영역과 제2반도체 칩이 제조될 제2칩 영역 그리고 상기 제1 및 제2칩 영역을 한정하는 스크라이브 영역을 구비하는 웨이퍼를 제공하는 단계;
    상기 제1칩 영역의 중앙부에 제1칩 패드들을 배열하고, 상기 제2칩 영역의 중앙부에 제2칩 패드들을 배열하는 단계;
    재배선 공정을 통해, 상기 제1칩 영역에 인접한 스크라이브 영역에 제1재배선 라인들을 통해 상기 제1칩 패드들에 연결되는 제1재배선 패드들을 형성하고, 상기 제2칩 영역의 에지부분에 제2재배선 라인들을 통해 상기 제2칩 패드들에 연결되는 제2재배선 패드들을 형성하는 단계;
    상기 스크라이브 영역내의 스크라이브 라인을 따라 상기 웨이퍼를 절단하여 상기 제1반도체 칩과 상기 제2반도체 칩을 제조하는 단계;
    상기 제1반도체 칩의 상기 제1재배선 패드들과 상기 제2반도체 칩의 상기 제2재배선 패드들이 기판의 일면에 배열된 회로패턴들과 전기적으로 연결되도록 상기 기판의 상기 일면에 상기 제1 및 제2반도체 칩들을 실장시키는 단계; 및
    상기 제1반도체 칩과 상기 제2반도체 칩을 봉지부로 피복시켜 주는 단계를 포함하는 칩 스택 패키지의 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 제1반도체 칩의 상기 제1재배선 패드들과 상기 제2반도체 칩의 상기 제2재배선 패드들은 상기 기판의 상기 회로패턴들과 와이어 본딩공정을 통해 전기적으로 연결되는 것을 특징으로 하는 칩 스택 패키지의 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 제1반도체칩은 상기 제2반도체 칩보다 큰 다이 사이즈를 가지며, 상기 제1반도체 칩이 상기 기판상에 제1접착제를 통해 부착되고, 상기 제2반도체 칩이 제2접착제를 통해 상기 제1반도체 칩상에 부착되는 것을 특징으로 하는 칩 스택 패키지의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩은 그의 활성면이 위쪽을 향하도록 상기 기판상에 적층되는 것을 특징으로 하는 칩 스택 패키지의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 제1반도체 칩의 상기 제1재배선 패드들과 상기 제2반도체 칩의 상기 제2재배선 패드들은 상기 기판의 회로패턴들과 페이스-투-페이스 본딩 공정을 통해 전기적으로 연결되는 것을 특징으로 하는 칩 스택 패키지의 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 제1재배선 패드들과 상기 제2재배선 패드들을 형성하 는 단계와 상기 웨이퍼를 절단하는 단계사이에, 상기 제1재배선 패드들상에 제1접속단자들을 배열하고, 상기 제2재배선 패드들상에 제2접속단자들을 배열하는 단계를 더 포함하는 것을 특징으로 하는 칩 스택 패키지의 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 제1접속단자들 및 상기 제2접속단자들은 솔더 볼들을 포함하는 것을 특징으로 하는 칩 스택 패키지의 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 제1반도체칩은 상기 제2반도체 칩보다 큰 사이즈를 가지며, 상기 제2반도체 칩이 상기 기판의 상기 일면상에 적층되어 상기 제2재배선 패드들과 상기 회로 패턴들이 상기 제2접속 단자를 통해 전기적으로 연결되고, 상기 제1반도체 칩이 상기 제2반도체 칩상에 적층되어 상기 제1재배선 패드들과 상기 회로 패턴들이 상기 제1접속 단자들을 통해 전기적으로 연결되는 것을 특징으로 하는 칩 스택 패키지의 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩은 그의 활성면이 상기 기판의 상기 일면과 마주보도록 상기 기판의 상기 일면상에 적층되는 것을 특징으로 하는 칩 스택 패키지의 제조방법.
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