KR20180130043A - 칩 스택들을 가지는 반도체 패키지 - Google Patents

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KR20180130043A
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stack
chips
chip stack
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이승엽
박진경
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Abstract

패키지 기판 상에 제1칩들이 오프셋(offset) 적층된 제1칩 스택(chip stack)과, 제2칩들이 오프셋(offset) 적층된 제2칩 스택 및 제1칩 스택 및 제2칩 스택에 걸쳐져 지지되는 제3칩을 포함하는 반도체 패키지를 제시한다.

Description

칩 스택들을 가지는 반도체 패키지{Semiconductor package with chip stacks}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 다수의 반도체 칩(chip)들이 쌓인 칩 스택(chip stack)들을 포함하는 반도체 패키지에 관한 것이다.
하나의 반도체 패키지에 보다 많은 수의 반도체 칩(chip)들을 내장하기 위해, 다수의 반도체 칩들을 상호 수직하게 적층(stack)시키는 기술이 개발되고 있다. 예컨대, 다수의 메모리(memory) 반도체 칩들이 서로 오프셋(offset)하면서 상호 적층시켜 계단 형상을 이루도록 하여, 메모리 반도체 패키지의 메모리 용량을 크게 증가시키는 기술이 제시되고 있다. 대용량의 메모리 반도체 패키지는 대용량의 메모리를 요구하는 전자 시스템에 적용될 수 있다. 반도체 칩들을 여러 단수로 상호 적층할 경우, 반도체 패키지의 두께가 원하지 않을 정도로 두꺼워질 수 있다. 이에 따라, 반도체 패키지의 두께를 보다 얇게 제한하면서도 보다 많은 수의 반도체 칩들을 내장할 수 있는 반도체 패키지 구조를 개발하려는 시도들이 이루어지고 있다.
본 출원은 반도체 칩들이 오프셋(offset) 적층된 제1칩 스택과 제2칩 스택이 하나의 제3칩을 함께 지지하는 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판 상에 제1칩들이 오프셋(offset) 적층된 제1칩 스택(chip stack); 상기 패키지 기판 상에 제2칩들이 오프셋(offset) 적층된 제2칩 스택; 및 상기 제1칩 스택 및 제2칩 스택에 걸쳐져 지지되는 제3칩을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 패키지 기판 상에 제1칩들이 오프셋(offset) 적층된 제1칩 스택(chip stack); 상기 패키지 기판 상에 제2칩들이 오프셋(offset) 적층된 제2칩 스택; 상기 제1칩 스택 및 제2칩 스택에 걸쳐져 지지되는 제3칩; 상기 제1칩들을 상기 패키지 기판에 전기적으로 연결하고 상기 제3칩에 접속되도록 연장된 제1본딩 와이어(bonding wire); 및 상기 제1칩들을 상기 패키지 기판에 전기적으로 연결하는 제2본딩 와이어를 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 반도체 칩들이 오프셋(offset) 적층된 제1칩 스택과 제2칩 스택이 하나의 제3칩을 함께 지지하는 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
도 2는 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
도 3은 일 예에 따른 제1칩의 평면 형상을 보여주는 평면도이다.
도 4는 일 예에 따른 제2칩의 평면 형상을 보여주는 평면도이다.
도 5는 일 예에 따른 제3칩의 평면 형상을 보여주는 평면도이다.
도 6은 일 예에 따른 제3칩에 적용된 본딩 와이어(bonding wire) 구조를 보여주는 평면도이다.
도 7은 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
도 8은 일 예에 따른 제3칩에 적용된 재배선(redistributed line) 구조를 보여주는 평면도이다.
도 9는 일 예에 따른 제3칩에 적용된 재배선(redistributed line) 구조를 보여주는 단면도이다.
도 10은 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)의 개념적인 구조를 보여주는 단면도이다. 반도체 패키지(10)는 패키지 기판(100)에 각각 부착된 제1칩 스택(200)과 제2칩 스택(300)을 포함할 수 있다. 반도체 패키지(10)는 제1칩 스택(200)과 제2칩 스택(300)에 의해 지지되는 제3칩(400T)을 더 포함할 수 있다. 제1칩 스택(200)과 제2칩 스택(300)은 마치 다리 교각(pier)과 같이 제3칩(400T)을 양측 아래에서 지지하도록 패키지 기판(100)에 배치될 수 있다. 제3칩(400T)은 다리(bridge)와 같은 형상으로 제1칩 스택(200)의 상측 부분과 제2칩 스택(300) 상측 부분에 걸쳐지도록 위치할 수 있다. 제1칩 스택(200)과 제2칩 스택(300)은 실질적으로 동일한 평면 상에서 수평 방향으로 상호 이격되어 배치되어, 제3칩(400T)을 동시에 지지할 수 있다. 이에 따라, 제3칩(400T) 아래에 제1칩 스택(200)과 제2칩 스택(300)이 마주보는 부분에 사이 공간(D)이 확보될 수 있다.
제1칩 스택(200)의 높이(H1)과 제2칩 스택(300)의 높이(H2)는 실질적으로 동일한 높이일 수 있다. 제1칩 스택(200)의 높이(H1)는 각각 패키지 기판(100)의 제1표면(101)으로부터 제1칩 스택(200)의 최상층에 위치하는 최상층 제1칩(210T)의 상측 표면에 이르는 거리일 수 있다. 제1칩 스택(200)과 제2칩 스택(300)이 실질적으로 동일한 높이를 가지므로, 제3칩(400T)은 실질적으로 수평을 유지하며 제1칩 스택(200)과 제2칩 스택(300)에 의해 안정적으로 지지될 수 있다.
제3칩(400T)은 제1칩 스택(200)과 제2칩 스택(300)에 함께 부착되므로, 제1칩 스택(200)의 최상층 제1칩(210T)의 폭(S1)이나 제2칩 스택(300)의 최상층 제2칩(310T)의 폭(S2) 보다 큰 폭(S3)을 제3칩(400T)이 가질 수 있다. 제3칩(400T)과 제1칩 스택(200)의 최상층 제1칩(210T)의 사이 부분과, 제3칩(400T)과 제2칩 스택(300)의 최상층 제2칩(310T)의 사이 부분에 제3접착층(430)이 도입되어, 제3칩(400T)에 최상층 제1칩(210T)과 최상층 제2칩(310T)을 부착할 수 있다.
제3접착층(430)은 제3칩(400T)에 제1칩 스택(200)과 제2칩 스택(300)을 고정시키는 역할을 할 수 있다. 이에 따라, 제3칩(400T)은 제1칩 스택(200)과 제2칩 스택(300)을 함께 묶어 고정시킴으로써, 제1칩 스택(200) 또는 제2칩 스택(300)이 보다 강건하게 세워지는 데 도움을 줄 수 있다. 제3칩(400T)은 제1칩 스택(200) 또는 제2칩 스택(300)이 붕괴되어 쓰러지거나 또는 중간이 휘는 등의 스택 불량이 유발되는 것을 막아주는 결속 부재로서의 역할을 할 수 있다. 따라서, 제1칩 스택(200)의 높이(H1)나 제2칩 스택(300)의 높이(H2)가 보다 높은 높이를 가지도록 설정될 수 있다. 보다 많은 수의 제1칩(210)들이 적층되어 제1칩 스택(200)들의 높이(H1)가 높아지더라도, 제1칩 스택(200)이 높은 높이에 의해 쓰러지거나 붕괴될 위험이 제3칩(400T)에 의해 유효하게 방지될 수 있다. 보다 많은 수의 제2칩(310)들이 적층되어 제2칩 스택(300)들의 높이(H2)가 높아지더라도, 제2칩 스택(300)이 높은 높이에 의해 쓰러지거나 붕괴될 위험이 제3칩(400T)에 의해 유효하게 방지될 수 있다. 이에 따라, 보다 많은 수의 제1칩(210)들 및 보다 많은 수의 제2칩(310)들이 반도체 패키지(10) 내에 내장될 수 있다.
제1칩 스택(200)은 반도체 제1칩(210)들이 패키지 기판(100) 상에 적층된 구조물일 수 있고, 제2칩 스택(300)은 반도체 제2칩(310)들이 패키지 기판(100) 상에 적층된 구조물일 수 있다. 제1칩 스택(200)과 제2칩 스택(300)은 서로 마주보도록 패키지 기판(100) 상에 배치될 수 있다. 제1칩 스택(200)과 제2칩 스택(300)은 패키지 기판(100) 상에 실질적으로 대칭적 구조(symmetric structure)를 이루도록 배치될 수 있다. 제1칩 스택(200)과 제2칩 스택(300) 이 패키지 기판(100) 상에 나란히 배치됨으로써, 반도체 패키지(10) 내에 보다 많은 수의 반도체 칩들(210, 310)이 내장되면서도 반도체 패키지(10)의 전체 두께는 얇게 유지될 수 있다.
패키지 기판(100)은 반도체 패키지(10)에 내장된 반도체 칩들(210, 310)을 외부 기기와 전기적 및 신호적으로 연결하기 위한 연결 배선 구조체(interconnect structure)로 구성될 수 있다. 패키지 기판(100)은 다양한 형태의 연결 배선 구조체로 구비될 수 있다. 예컨대, 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board)나 인터포저(interposer) 또는 플렉서블 인쇄회로기판(FPCB: Flexible Printed Circuit Board) 형태일 수 있다. 패키지 기판(100)의 예컨대 제1표면(101)에는 제1칩 스택(200)과 제2칩 스택(300)이 배치될 수 있다. 제1표면(101)에 반대되는 패키지 기판(100)의 제2표면(102)에는 외부 기기와의 접속을 위한 외측 접속재(outer connector: 120), 예컨대, 솔더 볼(solder ball)이나 범프(bump)가 접속될 수 있다.
제1칩 스택(200)과 제2칩 스택(300) 각각은 반도체 칩들(210, 310)이 계단 형상을 이루며 적층된 구조일 수 있다. 반도체 제1칩(210)과 다른 반도체 제1칩(210)의 사이 또는 최하층의 반도체 제1칩(210L)과 패키지 기판(100)의 제1표면(101) 사이에 제1접착층(adhesive layer: 230)이 도입되어, 반도체 제1칩(210)을 고정시킬 수 있다. 반도체 제2칩(310)과 다른 반도체 제2칩(310)의 사이 또는 최하층의 반도체 제2칩(310L)과 패키지 기판(100)의 제1표면(101) 사이에 제2접착층(330)이 도입되어, 반도체 제2칩(310)을 고정시킬 수 있다.
칩 스택들(200, 300)은 반도체 칩들(210, 310)이 상호 간에 오프셋(offset)되며 적층되어 계단 형상을 이룬 스택 구조를 가질 수 있다. 반도체 칩들(210, 310)들은 제1칩 스택(200)과 제2칩 스택(300)이 서로 대칭적인 구조를 이루도록 상호 적층될 수 있다. 예컨대, 반도체 제1칩(210)들이 제1오프셋 방향(207)으로 상호 간에 오프셋되며 순차적으로 적층되어 제1칩 스택(200)을 빌딩(building)할 수 있다. 하나의 반도체 제1칩(210)은 그 아래의 다른 반도체 제1칩(210)의 제1에지 부분(edge portion: 210E)이 노출되도록 그 아래의 다른 반도체 제1칩(210) 상에 오프셋 적층될 수 있다. 반도체 제2칩(310)들은 제2오프셋 방향(307)으로 상호 간에 오프셋되며 순차적으로 적층됨으로써 제2칩 스택(300)을 빌딩할 수 있다. 하나의 반도체 제2칩(310)은 그 아래의 다른 반도체 제2칩(310)의 제2에지 부분(310E)이 노출되도록 그 아래의 다른 반도체 제2칩(310) 상에 오프셋 적층될 수 있다. 이때, 제1오프셋 방향(207)과 제2오프셋 방향(307)은 실질적으로 서로 반대되는 방향일 수 있다.
이에 따라, 제1칩 스택(200)의 최상층의 제2칩(210T)와 제2칩 스택(300)의 최상층의 제3칩(310T)은 상대적으로 더 가까이 위치할 수 있다. 최상층의 제2칩(210T)과 최상층의 제3칩(310T)이 제3칩(400T)에 함께 부착 고정되므로, 제1칩 스택(200)과 제2칩 스택(300)이 제3칩(400T)에 결속될 수 있다. 따라서, 제1칩 스택(200)과 제2칩 스택(300)의 높이(H1, H2)를 더 높은 높이로 설정하여도, 제1칩 스택(200)과 제2칩 스택(300)이 붕괴되는 것이 유효하게 억제되거나 방지될 수 있다. 이에 따라, 제1칩 스택(200)과 제2칩 스택(300) 각각은 보다 더 많은 수의 제1칩(210)들 및 제2칩(310)들을 포함할 수 있다. 즉, 패키지(10) 내에 보다 많은 수의 칩들(210, 310)을 내장하는 것이 가능하다.
한편, 제1칩 스택(200)은 제1에지 부분(210E)들이 노출되는 계단면(stepwise side)으로 제1정방향 계단면(forward stepwise side: 200FS)을 가질 수 있고, 이에 반대되는 측에 제1역방향 계단면(reverse stepwise side: 200RS)을 가질 수 있다. 제2칩 스택(300)은 제2에지 부분(310E)들이 노출되는 제2정방향 계단면(300FS)을 가질 수 있고, 이에 반대되는 측에 제2역방향 계단면(300RS)을 가질 수 있다. 제2역방향 계단면(300RS)이 제1역방향 계단면(200RS)에 대면되도록 제1 및 제2칩 스택들(200, 300)이 세워질 수 있다. 이에 따라, 제1칩 스택(200) 및 제2칩 스택(300)이 배치된 전체 영역의 폭(W)을 상대적으로 좁게 유도할 수 있다. 제2칩 스택(300)의 제2정방향 계단면(300FS)이 제1칩 스택(200)의 제1정방향 계단면(200FS)과 동일한 방향을 바라보도록 제2칩 스택(300)이 180도 회전하여 배치될 경우, 더 큰 폭의 배치 영역이 요구되어 보다 더 큰 폭의 패키지 기판이 요구될 수 있다.
제1칩 스택(200)을 이루는 반도체 제1칩(210)들은 상호 간에 동일한 크기, 두께, 폭, 형상 및 기능을 가지는 반도체 칩들일 수 있다. 경우에 따라 제1칩 스택(200)을 이루는 반도체 제1칩(210)들은 상호 간에 다른 크기, 두께, 폭, 형상 또는 기능을 가지는 반도체 칩들일 수 있다. 제2칩 스택(300)을 이루는 반도체 제2칩(310)들은 상호 간에 동일한 크기, 두께, 폭, 형상 및 기능을 가지는 반도체 칩들일 수 있다. 경우에 따라 제2칩 스택(300)을 이루는 반도체 제2칩(310)들은 상호 간에 다른 크기, 두께, 폭, 형상 또는 기능을 가지는 반도체 칩들일 수 있다. 경우에 따라, 반도체 제1칩(210)은 반도체 제2칩(310)과 동일한 크기, 두께, 폭, 형상 및 기능을 가지는 반도체 칩들일 수 있다. 이때, 반도체 제2칩(310) 및 제1칩(210)들은 메모리 셀(memory cell)들이 집적된 집적회로의 칩일 수 있다.
반도체 제1칩(210) 및 제2칩들(310)들이 실질적으로 동일한 두께를 가지고 또한 동수로 적층되어, 제1칩 스택(200)의 제1높이(H1)와 제2칩 스택(300)의 제2높이(H2)가 실질적으로 동일해질 수 있다. 반도체 제1칩(210) 및 제2칩들(310)들이 서로 다른 두께를 가지거나 또는 서로 다른 층수로 적층될 경우, 예컨대 반도체 제1칩(210)들 사이 또는 예컨대 반도체 제1칩(210)과 패키지 기판(100) 사이의 제1접착층(230)의 두께를 두껍게 하거나 또는 별도의 스페이서(spacer: 도시되지 않음)를 도입하여 높이 차이를 보상할 수도 있다.
도 2는 일 예에 따른 반도체 패키지(20)의 단면 형상을 개략적으로 보여주는 도면이다. 반도체 패키지(20)는 패키지 기판(100)에 제1칩(210)들이 제1오프셋 방향(도 1의 207)으로 상호 간에 오프셋 적층된 제1칩 스택(200)을 포함하고, 제2칩(310)들이 제2오프셋 방향(도 1의 307)으로 상호 간에 오프셋 적층된 제2칩 스택(300)을 포함할 수 있다. 반도체 패키지(20)는 제1칩 스택(200)과 제2칩 스택(300)에 의해 지지되는 제3칩(400)을 더 포함할 수 있다. 제3칩(400)은 다리(bridge)와 같은 형상으로 제1칩 스택(200)의 상측 부분과 제2칩 스택(300) 상측 부분에 걸쳐지도록 위치할 수 있다.
제1칩 스택(200)의 제1정방향 계단면(200FS)에 노출된 반도체 제1칩(210)의 제1에지 부분(210E)에는 제1칩 접속 패턴(220)이 위치할 수 있다. 제1칩 접속 패턴(220)은 반도체 제1칩(220)의 도전성 접속 패드(pad)로 구비될 수 있다. 제1칩 접속 패턴(220)들은 제1정방향 계단면(200FS)을 따라 순차적으로 오프셋된 위치에 위치할 수 있다. 제1칩 접속 패턴(220)은 반도체 제1칩(210)을 다른 칩 또는 패키지 기판(100)과 전기적으로 연결시키는 단자로 구비될 수 있다.
도 3은 도 2의 일 예에 따른 제1칩(210)의 평면 형상을 보여주는 평면도이다. 도 3을 도 2와 함께 참조하면, 제1칩 접속 패턴(220)은 제1정방향 계단면(도 2의 200FS) 쪽에 위치하는 제1측면(211)에 인접하는 제1에지 부분(210E)에만 국부적으로(locally) 위치할 수 있다. 제1칩 접속 패턴(220)은 복수 개가 제1측면(211)을 따라 제1에지 부분(210E)에 열을 지어 배치될 수 있다. 제1칩 접속 패턴(220)들은 제1칩(210)에 집적된 제1반도체 소자(219)에 전기적인 신호를 연결하는 경로를 제공하도록 구비될 수 있다. 제1칩 접속 패턴(220)들은 제1측면(211)에 반대되는 제2측면(212)에 인접하는 부분에는 배치되지 않을 수 있다.
도 2를 다시 참조하면, 제1본딩 와이어(501: bonding wire)가 제1정방향 계단면(200FS)에 순차적으로 노출된 제1칩 접속 패턴(220)들을 전기적으로 연결시키도록 제1칩(210)들에 접속될 수 있다. 제1본딩 와이어(501)는 제1칩(210)들을 패키지 기판(100)에 전기적으로 접속시키는 칩 연결 배선 구조(500)의 제1부분으로 형성될 수 있다. 제1본딩 와이어(501)와 같은 와이어 본딩(wire bonding) 구조는 도선 라인(line) 형상이나 또는 재배선 도전층(redistributed conductive layer)의 패턴 형상과 같은 다른 형상의 접속재로 대체될 수도 있다.
제1본딩 와이어(501)는 패키지 기판(100)에 전기적으로 접속되도록 연장될 수 있다. 패키지 기판(100)은 제1칩 스택(420)과 제2칩 스택(430)이 배치되는 기판 제1표면(101)과 이에 반대되는 측에 위치하는 제2표면(102)을 가진다. 패키지 기판(100)은 절연 물질 또는 유전 물질을 포함하는 기판 바디(body)를 구비하고, 기판 제1표면(101) 및 기판 제2표면(102)에 도전성 트레이스 패턴(trace pattern)들을 구비할 수 있다. 패키지 기판(100)의 제1표면(101)에 트레이스 패턴의 일부 부분으로 기판 접속 패턴(110)이 구비될 수 있다. 패키지 기판(100)의 기판 접속 패턴(110)에 제1본딩 와이어(501)가 접속될 수 있다. 패키지 기판(100)의 제2표면(102)에 외측 접속재(outer connector: 120)가 구비되고, 패키지 기판(100)의 바디 부분을 실질적으로 관통하도록 구비된 내부 도전 패턴(130)에 의해서 제1본딩 와이어(501)는 외측 접속재(120)에 전기적으로 연결될 수 있다. 외측 접속재(120)는 외부 기기와의 접속을 위한 부재로 예컨대 솔더 볼(solder ball)이나 범프(bump)로 형성될 수 있다.
제2칩 스택(300)의 제2정방향 계단면(300FS)에 노출된 반도체 제2칩(310)의 제2에지 부분(310E)에는 제2칩 접속 패턴(320)이 위치할 수 있다. 제2칩 접속 패턴(320)은 제2정방향 계단면(300FS) 쪽에 위치하는 제2에지 부분(310E)에만 국부적으로(locally) 위치할 수 있다. 제2칩 접속 패턴(320)들은 제2정방향 계단면(300FS)을 따라 순차적으로 오프셋된 위치에 위치할 수 있다. 제2칩 속 패턴(320)은 반도체 제2칩(310)을 다른 칩 또는 패키지 기판(100)과 전기적으로 연결시키는 단자로 구비될 수 있다.
도 4는 도 2의 일 예에 따른 제2칩(310)의 평면 형상을 보여주는 평면도이다. 도 4를 도 2와 함께 참조하면, 제2칩 접속 패턴(320)은 제2정방향 계단면(도 2의 300FS) 쪽에 위치하는 제2칩(310)의 제2측면(312)에 인접하는 제2에지 부분(310E)에만 국부적으로(locally) 위치할 수 있다. 제2칩 접속 패턴(220)은 복수 개가 제2측면(312)을 따라 제2에지 부분(210E)에 열을 지어 배치될 수 있다. 제2칩 접속 패턴(320)들은 제2칩(310)에 집적된 제2반도체 소자(319)에 전기적인 신호를 연결하는 경로를 제공하도록 구비될 수 있다. 제2칩 접속 패턴(320)들은 제2측면(312)에 반대되는 제2칩의 제1측면(311)에 인접하는 부분에는 배치되지 않을 수 있다. 제2칩(310)의 제2측면(312)은 제1칩(도 3의 210)의 제1측면(도 3의 211)과 반대되는 방향을 바라보는 측면일 수 있다. 제2칩(310)의 제1측면(311)은 제1칩(도 3의 210)의 제2측면(도 3의 212)와 마주보는 측면일 수 있다.
도 2를 다시 참조하면, 제2본딩 와이어(502)가 제2정방향 계단면(300FS)에 순차적으로 노출된 제2칩 접속 패턴(320)들을 전기적으로 연결시키도록 제2칩(210)들에 접속될 수 있다. 제2본딩 와이어(502)는 제2칩(310)들을 패키지 기판(100)에 전기적으로 접속시키는 칩 연결 배선 구조(500)의 제2부분으로 형성될 수 있다. 제2본딩 와이어(502)는 패키지 기판(100)에 전기적으로 접속되도록 연장될 수 있다.
도 5는 도 2의 일 예에 따른 제3칩(400)의 평면 형상을 보여주는 평면도이다. 도 5를 도 2와 함께 참조하면, 제3칩(400)은 제1칩 스택(200)과 제2칩 스택(300)에 의해 지지되는 최상층에 위치하는 반도체 칩일 수 있다. 제3칩(400)은 그 아래에 위치하는 제1칩(210)이나 제2칩(310)에 비해 더 큰 폭을 가질 수 있다. 제3칩(400)은 제1서브 칩 영역(sub chip region: 401)과 제2서브 칩 영역(402)이 중간 결합 영역(403)에 의해 결합된 칩 형태를 가질 수 있다. 제1서브 칩 영역(401)은 하나의 제3반도체 소자(419)가 집적된 영역일 수 있고, 제4서브 칩 영역(402)은 또 다른 하나의 제4반도체 소자(418)이 집적된 영역일 수 있다.
제3칩(400)은 두 개의 반도체 칩들이 결합된 더블 다이 칩(double die chip)일 수 있다. 제1서브 칩 영역(401)과 제2서브 칩 영역(402)은, 중간 결합 영역(403)을 따라 절단할 경우, 개개의 반도체 칩들로 분리될 수 있다. 즉, 도 3의 제1칩(210)들 2개가 결합되어 하나의 제3칩(400)을 이룰 수 있다. 하나의 웨이퍼(wafer)에 복수의 제1칩(210)들이 집적된 후 절단 과정으로 개별 제1칩(210)들로 분리되는 것을 고려할 때, 2개의 제1칩(210)들이 연결되도록 절단 과정을 수행함으로써 제1칩(210)들 2개가 결합된 하나의 제3칩(400)을 얻을 수 있다. 이러한 경우, 제1서브 칩 영역(401)과 제2서브 칩 영역(402)을 연결하는 중간 결합 영역(403)은 절단되는 영역일 수 있는 스크라이브 레인 영역(scribe lane region)일 수 있다.
경우에 따라, 도 4의 제2칩(310)들 2개가 결합되어 하나의 제3칩(400)을 이룰 수도 있다. 경우에 따라 제1칩(210)과 제2칩(310)이 결합되어 하나의 제3칩(400)을 이룰 수도 있다. 둘 이상의 복수의 칩들(210 또는 310)이 결합되어 하나의 제3칩(400)을 이룰 수도 있다.
제3반도체 소자(419)와 제4반도체 소자(418)는 서로 동일한 형태 및 기능을 가지는 반도체 소자일 수 있다. 제3반도체 소자(419)와 제4반도체 소자(418)는 제1칩(210)의 제1반도체 소자(219)와 동일한 형태 및 기능을 가지는 반도체 소자일 수 있다. 제3반도체 소자(419)와 제4반도체 소자(418)는 제2칩(310)의 제2반도체 소자(319)와 동일한 형태 및 기능을 가지는 반도체 소자일 수 있다. 반도체 패키지(20)가 대용량의 메모리 용량을 제공하도록 구성될 경우, 제1 내지 제4반도체 소자들(219, 319, 419, 418)은 모두 동일한 형태 및 기능을 가지는 반도체 소자, 예컨대, 낸드(NAND) 메모리 소자일 수 있다.
제3칩(400)의 제1서브 칩 영역(401)은 제3반도체 소자(419)를 외부와 전기적으로 연결시키기 위한 제1서브 칩 접속 패턴(411)들을 구비할 수 있다. 제1서브 칩 접속 패턴(411)들은 도전성 칩 패드(chip pad)로 구비될 수 있다. 제1서브 칩 접속 패턴(411)들은, 제1칩(210)의 제1칩 접속 패턴(220)과 마찬가지로, 제1서브 칩 영역(401)의 제1측면(421)을 따라 제3에지 부분(401E)에 배치될 수 있다. 제1서브 칩 영역(401)의 제1측면(421)은 제1정방향 계단면(도 2의 200FS) 쪽에 위치하는 제3칩(400)의 제1측면일 수 있다.
제3칩(400)의 제2서브 칩 영역(402)은 제4반도체 소자(418)를 외부와 전기적으로 연결시키기 위한 제2서브 칩 접속 패턴(412)들을 구비할 수 있다. 제2서브 칩 접속 패턴(412)들은 중간 연결 영역(403)에 인접하는 제4에지 부분(402E)에 배치될 수 있다. 제4에지 부분(402E)은 제2서브 칩 영역(402)에서 제2측면(422)에 반대되는 측에 위치할 수 있다. 제2서브 칩 영역(402)의 제2측면(422)은 제2정방향 계단면(도 2의 300FS) 쪽에 위치하는 제3칩(400)의 제2측면일 수 있다. 제3칩(400)의 제2측면(422)와 제1측면(421)은 중간 연결 영역(403)을 사이에 두고 서로 반대측에 각각 위치하는 측면들일 수 있다.
제3칩(400)의 제1서브 칩 영역(401)과 제2서브 칩 영역(402)은 실질적으로 동일한 형상을 가질 수 있으므로, 제1서브 칩 접속 패턴(411)들과 제2서브 칩 접속 패턴(412)들은 실질적으로 서로 동일한 배치 형상으로 배열될 수 있다. 제1서브 칩 접속 패턴(411)들과 제2서브 칩 접속 패턴(412)들은 1 : 1로 대응되도록 배치될 수 있다.
도 6은 일 예에 따른 제3칩(400)에 구비된 제3본딩 와이어(503) 구조를 보여주는 평면도이다. 도 6을 참조하면, 제3본딩 와이어(503)들은 제3칩(400)의 제1서브 칩 영역(401)과 제2서브 칩 영역(402)을 전기적으로 연결시킬 수 있다. 제3본딩 와이어(503)는 칩 연결 배선 구조(도 2의 500)의 제3부분으로 구비될 수 있다. 제3본딩 와이어(503)의 일단 부분은 제1서브 칩 접속 패턴(411)에 접속되고, 타단 부분은 제2서브 칩 접속 패턴(412)에 접속될 수 있다. 제3본딩 와이어(503)들은 특정 제1서브 칩 접속 패턴(411)을 이에 대응되는 제2서브 칩 접속 패턴(412)에 각각 연결하도록 복수 개가 도입될 수 있다.
도 2를 도 6과 함께 참조하면, 제1본딩 와이어(501)는 제1칩 스택(200)에 제3칩(400)을 전기적으로 접속시키도록 연장될 수 있다. 제1본딩 와이어(501)의 연장 부분(501E)은 제3칩(400)을 그 바로 아래에 위치하는 반도체 제1칩(210)에 전기적으로 접속하도록 연장될 수 있다. 제1본딩 와이어(501)의 연장 부분(501E)은 반도체 제1칩(210)의 제1칩 접속 패턴(220)에 제3칩(400)의 제1서브 칩 접속 패턴(411)을 연결시키도록 연장될 수 있다. 제1본딩 와이어(501)가 제1서브 칩 영역(401)의 제1서브 칩 접속 패턴(411)에 접속됨으로써, 제1서브 칩 영역(401)에 집적된 제3반도체 소자(419)가 제1본딩 와이어(501)를 경유하여 패키지 기판(100)에 전기적으로 접속될 수 있다. 제3본딩 와이어(503)가 제1서브 칩 접속 패턴(411)에 제2서브 칩 접속 패턴(412)를 접속시킴으로써, 제2서브 칩 영역(402)에 집적된 제4반도체 소자(418)는 제3본딩 와이어(503) 및 제1본딩 와이어(501)를 경유하여 패키지 기판(100)에 전기적으로 접속될 수 있다. 제2본딩 와이어(502)의 일단 단부 부분(502E)은 제3칩(400) 바로 아래에 위치하는 반도체 제2칩(310)에 접속되고 더 이상 연장되지 않아, 제3칩(400) 또는 제3본딩 와이어(503)에 직접적으로 연결되지 않을 수 있다.
본 실시예에서는 제3칩(400)의 제1서브 칩 접속 패턴(411) 및 제2서브 칩 접속 패턴(412)을 연결시키는 제3본딩 와이어(503)가 구비된 경우를 예시하고 있지만, 제1서브 칩 영역(410)과 제2서브 칩 영역(402)을 전기적으로 연결시키는 다른 형태의 연결 배선 구조 또한 적용될 수 있다.
도 2를 다시 참조하면, 반도체 패키지(20)는 패키지 기판(100)의 기판 제1표면(101)과, 제1 및 제2칩 스택들(200, 300), 제3칩(400)이 결합된 구조를 덮어 보호하는 봉지층(encapsulant: 150)을 구비할 수 있다. 봉지층(150)은 제1 및 제2칩 스택들(200, 300)을 이루는 반도체 제1 및 제2칩들(210, 310)과 제3칩(400)을 외부 환경으로부터 보호하도록 구비될 수 있다. 봉지층(150)은 다양한 유전 물질 또는 절연 물질을 포함하여 구비될 수 있다. 예컨대, 봉지층(150)은 에폭시몰딩재(EMC: Epoxy Molding Compound)를 포함하는 몰딩층(molding layer)을 몰딩(molding)하여 형성될 수 있다.
제1칩 스택(200)의 제1정방향 계단면(200FS)은 봉지층(150)의 제1측면(151)을 바라보도록 위치하고, 제1측면(151)과 제1정방향 계단면(200FS)이 서로 마주보도록 제1칩 스택(200)이 배치될 수 있다. 제2칩 스택(300)의 제2정방향 계단면(300FS)은 봉지층(150)의 제2측면(152)을 바라보도록 위치하고, 제2측면(152)과 제2정방향 계단면(300FS)이 서로 마주보도록 제2칩 스택(200)이 배치될 수 있다. 봉지층(150)의 제1측면(151)은 제2측면(152)에 반대측에 위치하는 측면일 수 있다.
도 7은 일 예에 따른 반도체 패키지(30)를 보여주는 단면도이다. 도 8은 도 7의 제3칩(400)에 적용된 재배선(redistributed line: 1450)들의 구조를 보여주는 평면도이다. 도 9는 도 7의 제3칩(400)에 적용된 재배선(1450)의 구조를 보여주는 단면도이다.
도 7을 참조하면, 일 예에 의한 반도체 패키지(30)는 패키지 기판(100) 상에 제1칩 스택(200) 및 제2칩 스택(300), 제3칩(1400)을 구비하고, 제1칩 스택(200) 및 제3칩(1400)을 패키지 기판(100)에 전기적으로 연결시키는 제1본딩 와이어(501)와 제2칩 스택(300)을 패키지 기판(100)에 전기적으로 연결시키는 제2본딩 와이어(502)를 포함하는 칩 연결 배선 구조(500)를 구비할 수 있다. 제1본딩 와이어(501)의 연장 부분(501E)에 전기적으로 연결되는 재배선(redistributed line: 1450)들이 제3칩(1400)에 구비될 수 있다. 제3칩(1400)에 구비된 재배선(1450)들은 칩 연결 배선 구조(500)을 이루는 제4부분으로 구비될 수 있다.
도 8 및 도 9를 함께 참조하면, 재배선(1450)들은 제3칩(1400)의 제1서브 칩 영역(1401)과 제2서브 칩 영역(1402)을 전기적으로 연결시킬 수 있다. 재배선(1450)의 일단 부분인 제1접속 부분(1451)은 제1서브 칩 영역(1401)의 제1서브 칩 접속 패턴(1411)에 접속되고, 다른 타단 부분인 제2접속 부분(1452)은 제2서브 칩 영역(1402)의 제2서브 칩 접속 패턴(1412)에 접속되고, 연장 부분(1453)은 제1접속 부분(1451)으로부터 연장되어 제2접속 부분(1452)으로 이어지는 도전 라인으로 형성될 수 있다. 재배선(1450)들은 특정 제1서브 칩 접속 패턴(1411)을 이에 대응되는 제2서브 칩 접속 패턴(1412)에 각각 연결하도록 복수 개가 도입될 수 있다.
도 9에 제시된 것과 같이, 재배선(1450)은 제3칩(1400) 상에 형성된 도전층의 패턴으로 형성될 수 있다. 제3칩(1400)은 제1서브 칩 접속 패턴(1411)과 제2서브 칩 접속 패턴(1412)을 열어 노출시키는 패시베이션층(passivation layer: 1415)을 구비할 수 있다. 패시베이션층(1415)은 PIQ(Polyimide-IsoindoloQuinazolinedione)층을 포함할 수 있다. 패시베이션층(1415) 상에 제1서브 칩 접속 패턴(1411)과 제2서브 칩 접속 패턴(1412)을 노출시켜 열어주는 제1유전층(1455)을 형성하고, 제1유전층 상에 도전층(1451, 1452, 1453)을 형성하고 패터닝하여 재배선(1450)들을 형성될 수 있다. 재배선(1450)을 위한 도전층은 구리 도금층으로 형성될 수 있다.
재배선(1450)은 제1서브 칩 영역(1401)의 제1서브 칩 접속 패턴(1411)을 덮어 중첩되도록 연장되는 제1접속 부분(1451)과, 제2서브 칩 영역(1402)의 제2서브 칩 접속 패턴(1412)을 덮어 중첩되도록 연장되는 제2접속 부분(1452) 및 이들을 이어주는 연장 부분(1453)을 포함하도록 패터닝될 수 있다. 재배선(1450)을 덮어 보호하는 제2유전층(1457)이 제1유전층(1455) 상에 형성될 수 있다. 제2유전층(1457)은 제1접속 부분(1451)이 노출되도록 열어주지만, 반대측의 제2접속 부분(1452)은 가려 노출되지 않도록 패터닝될 수 있다. 제2유전층(1457)에 의해 노출되는 재배선(1450)의 제1접속 부분(1451)에 제1본딩 와이어(501)의 연장 부분(501E)이 연장되어 접속될 수 있다. 이에 따라, 제3칩(1400)의 제1서브 칩 영역(1401)의 제1서브 칩 접속 패턴(1411)이 제1본딩 와이어(1501)에 전기적으로 연결되고, 제3칩(1400)의 제2서브 칩 영역(1402)의 제1서브 칩 접속 패턴(1412)이 재배선(1450)을 경유하여 제1본딩 와이어(1501)에 전기적으로 연결될 수 있다.
재배선(1450)은 도 6의 제3 본딩 와이어(503)와 같이 긴 길이의 본딩 와이어를 도입하는 과정에서 몰딩 공정 등으로 인해 와이어 간 접촉 불량(short)가 발생하는 것을 차단할 수 있다.
도 10은 일 예에 따른 반도체 패키지(40)를 보여주는 단면도이다.
도 10을 참조하면, 반도체 패키지(40)는 제3칩(400) 아래에 제1칩 스택(200)과 제2칩 스택(300)이 마주보는 부분에 위치하는 사이 공간(D)에 노출된 패키지 기판(100) 부분에 또 다른 반도체 제4칩(600)이 배치될 수 있다. 반도체 제4칩(600)은 제1칩 스택(200), 제2칩 스택(300)을 구성하는 반도체 제1 및 제2칩들(210, 310)과, 제3칩(400)의 동작을 제어하는 콘트롤러(controller) 소자를 포함할 수 있다. 제1칩 스택(200)과 제2칩 스택(300)이 마주보는 부분에 위치하는 사이 공간(D)에 반도체 제4칩(600)이 배치될 수 있으므로, 반도체 제4칩(600)이 제1칩 스택(200) 바깥이나 또는 제2칩 스택(300) 바깥에 위치하는 경우에 비해 패키지 기판(100)의 폭을 줄일 수 있다. 즉, 패키지 기판(100)의 공간을 보다 효율적으로 활용할 수 있어, 반도체 패키지(40)의 크기를 줄이는 것이 가능하다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100 : 패키지 기판,
200, 300 : 칩 스택,
400: 제3칩,
501, 502, 503: 본딩 와이어,
1450: 재배선.

Claims (20)

  1. 패키지 기판 상에 제1칩들이 오프셋(offset) 적층된 제1칩 스택(chip stack);
    상기 패키지 기판 상에 제2칩들이 오프셋(offset) 적층된 제2칩 스택; 및
    상기 제1칩 스택 및 제2칩 스택에 걸쳐져 지지되는 제3칩을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1칩들과 상기 제2칩들은 서로 반대 방향으로 오프셋 적층된 반도체 패키지.
  3. 제1항에 있어서,
    상기 제3칩은
    제1반도체 소자가 집적된 제1서브 칩 영역;
    제2반도체 소자가 집적된 제2서브 칩 영역; 및
    상기 제1서브 칩 영역에 상기 제2서브 칩 영역을 연결시키는 중간 결합 영역을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1칩 스택은
    상기 제2칩 스택과 실질적으로 동일한 높이를 가지는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1칩은
    상기 제2칩 및 상기 제3칩과 동일한 기능을 가지는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1칩 스택과
    상기 제2칩 스택 사이에 위치하는 상기 패키지 기판 부분 상에 배치된 제4칩을 더 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1칩 스택 및 제2칩 스택, 상기 제3칩을 덮는 봉지층을 더 포함하고,
    상기 제1칩 스택은 제1정방향 계단면이 상기 봉지층의 제1측면을 바라보도록 배치되고,
    상기 제2칩 스택은 제2정방향 계단면이 상기 봉지층의 제1측면에 반대되는 제2측면을 바라보도록 배치된 반도체 패키지.
  8. 패키지 기판 상에 제1칩들이 오프셋(offset) 적층된 제1칩 스택(chip stack);
    상기 패키지 기판 상에 제2칩들이 오프셋(offset) 적층된 제2칩 스택;
    상기 제1칩 스택 및 제2칩 스택에 동시에 지지되는 제3칩;
    상기 제1칩들을 상기 패키지 기판에 전기적으로 연결하는 제1본딩 와이어(bonding wire);
    상기 제1본딩 와이어로부터 연장되고 상기 제1칩과 상기 제3칩을 연결하는 제1본딩 와이어 연장 부분; 및
    상기 제2칩들을 상기 패키지 기판에 전기적으로 연결하는 제2본딩 와이어를 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 및 제2칩 스택들은
    동일한 평면 상에서 수평 방향으로 상호 이격되어 배치된 반도체 패키지.
  10. 제8항에 있어서,
    상기 제1칩들은 상기 제1본딩 와이어가 접속되는 제1칩 접속 패턴들을 에지 부분(edge portion)들에 각각 배치하고,
    상기 제1칩들은 상기 제1칩 접속 패턴들을 각각 노출하도록 오프셋 적층된 반도체 패키지.
  11. 제8항에 있어서,
    상기 제3칩은
    상기 제1본딩 와이어 연장 부분이 접속되는 제1서브 칩 접속 패턴을 배치한 제1서브 칩 영역;
    상기 제1서브 칩 접속 패턴에 대응되는 제2서브 칩 접속 패턴을 배치한 제2서브 칩 영역; 및
    상기 제1서브 칩 영역에 상기 제2서브 칩 영역을 연결시키는 중간 결합 영역을 포함하고,
    상기 제2서브 칩 접속 패턴을 상기 제1서브 칩 접속 패턴에 접속시키는 제3본딩 와이어를 더 포함하는 반도체 패키지.
  12. 제8항에 있어서,
    상기 제3칩은
    상기 제1본딩 와이어 연장 부분이 접속되는 제1서브 칩 접속 패턴을 배치한 제1서브 칩 영역;
    상기 제1서브 칩 접속 패턴에 대응되는 제2서브 칩 접속 패턴을 배치한 제2서브 칩 영역; 및
    상기 제1서브 칩 영역에 상기 제2서브 칩 영역을 연결시키는 중간 결합 영역을 포함하고,
    상기 제2서브 칩 접속 패턴을 상기 제1서브 칩 접속 패턴에 접속시키는 재배선(RDL)을 더 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 재배선은
    상기 제1서브 칩 접속 패턴을 덮도록 연장되는 제1접속 부분;
    상기 제2서브 칩 접속 패턴을 덮도록 연장되는 제2접속 부분; 및
    상기 제1접속 부분에 상기 제2접속 부분이 연결되도록 연장되는 연장 부분을 포함하고,
    상기 제1접속 부분에 상기 제1본딩 와이어가 접속되도록 상기 제1접속 부분을 노출하고 상기 제2접속 부분 및 상기 연장 부분을 덮는 유전층을 더 포함하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 제1서브 칩 접속 패턴은
    상기 제1칩 접속 패턴에 인근하는 상기 제1서브 칩 영역의 에지 부분에 배치되고,
    상기 제2서브 칩 접속 패턴은
    상기 중간 결합 영역에 인근하는 에지 부분에 배치되는 반도체 패키지.
  15. 제12항에 있어서,
    상기 제1서브 칩 영역과 상기 제2서브 칩 영역은
    실질적으로 동일한 반도체 소자가 집적된 영역들인 반도체 패키지.
  16. 제8항에 있어서,
    상기 제1칩들과 상기 제2칩들은 서로 반대 방향으로 오프셋 적층된 반도체 패키지.
  17. 제8항에 있어서,
    상기 제1칩 스택은
    상기 제2칩 스택과 실질적으로 동일한 높이를 가지는 반도체 패키지.
  18. 제8항에 있어서,
    상기 제1칩은
    상기 제2칩 및 상기 제3칩과 동일한 기능을 가지는 반도체 패키지.
  19. 제8항에 있어서,
    상기 제1칩 스택과
    상기 제2칩 스택 사이에 위치하는 상기 패키지 기판 부분 상에 배치된 제4칩을 더 포함하는 반도체 패키지.
  20. 제8항에 있어서,
    상기 제1칩 스택 및 제2칩 스택, 상기 제3칩을 덮는 봉지층을 더 포함하고,
    상기 제1칩 스택은 제1정방향 계단면이 상기 봉지층의 제1측면을 바라보도록 배치되고,
    상기 제2칩 스택은 제2정방향 계단면이 상기 봉지층의 제1측면에 반대되는 제2측면을 바라보도록 배치된 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11862603B2 (en) 2019-11-27 2024-01-02 Samsung Electronics Co., Ltd. Semiconductor packages with chips partially embedded in adhesive

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102576764B1 (ko) * 2016-10-28 2023-09-12 에스케이하이닉스 주식회사 비대칭 칩 스택들을 가지는 반도체 패키지
US10276545B1 (en) * 2018-03-27 2019-04-30 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
JP2020035957A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体装置
KR102628536B1 (ko) * 2019-02-01 2024-01-25 에스케이하이닉스 주식회사 적층 칩 구조를 가지는 반도체 패키지
JP2020145231A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
JP7242366B2 (ja) 2019-03-22 2023-03-20 キオクシア株式会社 半導体装置
KR20210019226A (ko) * 2019-08-12 2021-02-22 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20210044508A (ko) * 2019-10-15 2021-04-23 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
JP2021089932A (ja) * 2019-12-03 2021-06-10 キオクシア株式会社 半導体記憶装置
CN110993590A (zh) * 2019-12-19 2020-04-10 华天科技（西安）有限公司 一种减小3d nand产品尺寸的封装结构及其制造方法
CN111816625B (zh) * 2020-08-25 2020-12-04 甬矽电子(宁波)股份有限公司 多层芯片堆叠结构和多层芯片堆叠方法
US11309281B2 (en) 2020-08-26 2022-04-19 Micron Technology, Inc. Overlapping die stacks for NAND package architecture
KR20220055112A (ko) 2020-10-26 2022-05-03 삼성전자주식회사 반도체 칩들을 갖는 반도체 패키지
KR20220067572A (ko) * 2020-11-16 2022-05-25 삼성전자주식회사 메모리 패키지 및 이를 포함하는 저장 장치
KR20220085617A (ko) 2020-12-15 2022-06-22 삼성전자주식회사 메모리 카드
KR20230015409A (ko) * 2021-02-05 2023-01-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플립-칩 적층 구조 및 이를 형성하기 위한 방법
JP2022129462A (ja) * 2021-02-25 2022-09-06 キオクシア株式会社 半導体装置および半導体装置の製造方法
JP2022135727A (ja) 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置
CN113903374A (zh) 2021-09-30 2022-01-07 武汉新芯集成电路制造有限公司 存储器件及其制备方法
US11830849B2 (en) * 2021-11-04 2023-11-28 Western Digital Technologies, Inc. Semiconductor device with unbalanced die stackup

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049129A (en) * 1997-12-19 2000-04-11 Texas Instruments Incorporated Chip size integrated circuit package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP2004063767A (ja) * 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
KR101141707B1 (ko) * 2006-02-24 2012-05-04 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
US8178978B2 (en) * 2008-03-12 2012-05-15 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US8354742B2 (en) * 2008-03-31 2013-01-15 Stats Chippac, Ltd. Method and apparatus for a package having multiple stacked die
US8896126B2 (en) * 2011-08-23 2014-11-25 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
KR20100114421A (ko) * 2009-04-15 2010-10-25 삼성전자주식회사 적층 패키지
KR101601847B1 (ko) * 2009-05-21 2016-03-09 삼성전자주식회사 반도체 패키지
JP5963671B2 (ja) * 2009-06-26 2016-08-03 インヴェンサス・コーポレーション ジグザクの構成でスタックされたダイに関する電気的相互接続
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
KR101703747B1 (ko) * 2009-12-30 2017-02-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 반도체 메모리 장치, 반도체 패키지 및 시스템
US8415808B2 (en) * 2010-07-28 2013-04-09 Sandisk Technologies Inc. Semiconductor device with die stack arrangement including staggered die and efficient wire bonding
KR101805146B1 (ko) * 2011-05-03 2017-12-05 삼성전자주식회사 반도체 칩, 메모리 칩, 메모리 제어 칩, 반도체 패키지, 그리고 메모리 시스템
KR20120135626A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 칩 패키지의 제조 방법
KR101887084B1 (ko) * 2011-09-22 2018-08-10 삼성전자주식회사 멀티-칩 반도체 패키지 및 그 형성 방법
CN102629604B (zh) * 2012-04-06 2014-09-03 天水华天科技股份有限公司 一种bt基板的悬梁式ic芯片堆叠封装件及其生产方法
US9082632B2 (en) * 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
KR102190382B1 (ko) * 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
KR102144367B1 (ko) * 2013-10-22 2020-08-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
KR20160006032A (ko) * 2014-07-08 2016-01-18 삼성전자주식회사 칩, 이를 이용하는 칩 적층 패키지 및 그 제조방법
KR102497239B1 (ko) * 2015-12-17 2023-02-08 삼성전자주식회사 고속 신호 특성을 갖는 반도체 모듈

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11862603B2 (en) 2019-11-27 2024-01-02 Samsung Electronics Co., Ltd. Semiconductor packages with chips partially embedded in adhesive

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US10262972B2 (en) 2019-04-16
CN108933110B (zh) 2022-07-26
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US20180342481A1 (en) 2018-11-29

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