KR20220067572A - 메모리 패키지 및 이를 포함하는 저장 장치 - Google Patents

메모리 패키지 및 이를 포함하는 저장 장치 Download PDF

Info

Publication number
KR20220067572A
KR20220067572A KR1020200152800A KR20200152800A KR20220067572A KR 20220067572 A KR20220067572 A KR 20220067572A KR 1020200152800 A KR1020200152800 A KR 1020200152800A KR 20200152800 A KR20200152800 A KR 20200152800A KR 20220067572 A KR20220067572 A KR 20220067572A
Authority
KR
South Korea
Prior art keywords
memory
memory chips
chip
package
group
Prior art date
Application number
KR1020200152800A
Other languages
English (en)
Inventor
김주환
변진도
손영훈
최영돈
최정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200152800A priority Critical patent/KR20220067572A/ko
Priority to US17/361,780 priority patent/US11657860B2/en
Priority to EP21195302.1A priority patent/EP4002458A1/en
Priority to CN202111317541.3A priority patent/CN114512470A/zh
Publication of KR20220067572A publication Critical patent/KR20220067572A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H01L27/11556—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

본 발명의 일 실시예에 따른 메모리 패키지는, 복수의 신호 경로들을 제공하는 재배선층, 및 상기 재배선층과 연결되는 본딩 패드들을 포함하는 패키지 기판, 상기 패키지 기판에 실장되며, 복수의 메모리 채널들에 대응하는 복수의 칩 패드들을 포함하는 버퍼 칩, 및 상기 패키지 기판 상에 적층되며, 상기 복수의 메모리 채널들에 대응하는 복수의 그룹들로 구분되는 복수의 메모리 칩들을 포함하며, 상기 복수의 메모리 칩들 중 제1 그룹의 메모리 칩들은 제1 와이어를 통해 상기 복수의 칩 패드들 중 제1 칩 패드와 연결되고, 상기 복수의 메모리 칩들 중 제2 그룹의 메모리 칩들은 제2 와이어, 및 상기 신호 경로들 중 하나를 통해 상기 복수의 칩 패드들 중 제2 칩 패드와 연결된다.

Description

메모리 패키지 및 이를 포함하는 저장 장치{MEMORY PACKAGE AND STORAGE DEVICE INCLUDING THE SAME}
본 발명은 메모리 패키지 및 이를 포함하는 저장 장치에 관한 것이다.
메모리 패키지는 패키지 기판에 실장되는 복수의 메모리 칩들을 포함하며, 저장 장치는 하나 이상의 메모리 패키지를 포함할 수 있다. 저장 장치는 메모리 패키지를 제어하기 위한 장치 컨트롤러를 포함하며, 장치 컨트롤러는 메모리 패키지에 포함되는 버퍼 칩을 통해 복수의 메모리 칩들을 제어할 수 있다. 다양한 전자 기기에서 요구하는 데이터 저장 공간이 늘어남에 따라, 버퍼 칩과 메모리 칩들을 효율적으로 배치한 메모리 패키지, 및 저장 장치에 대한 수요가 점차 증가하는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 패키지 기판 및/또는 시스템 기판의 재배선층을 이용하여 여러 메모리 칩들을 효과적으로 연결한 메모리 패키지 및 저장 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 패키지는, 복수의 신호 경로들을 제공하는 재배선층, 및 상기 재배선층과 연결되는 본딩 패드들을 포함하는 패키지 기판, 상기 패키지 기판에 실장되며, 복수의 메모리 채널들에 대응하는 복수의 칩 패드들을 포함하는 버퍼 칩, 및 상기 패키지 기판 상에 적층되며, 상기 복수의 메모리 채널들에 대응하는 복수의 그룹들로 구분되는 복수의 메모리 칩들을 포함하며, 상기 복수의 메모리 칩들 중 제1 그룹의 메모리 칩들은 제1 와이어를 통해 상기 복수의 칩 패드들 중 제1 칩 패드와 연결되고, 상기 복수의 메모리 칩들 중 제2 그룹의 메모리 칩들은 제2 와이어, 및 상기 신호 경로들 중 하나를 통해 상기 복수의 칩 패드들 중 제2 칩 패드와 연결된다.
본 발명의 일 실시예에 따른 저장 장치는, 시스템 기판, 상기 시스템 기판에 실장되는 장치 컨트롤러, 및 상기 시스템 기판에 실장되며, 상기 장치 컨트롤러로부터 수신하는 제어 커맨드에 응답하여 동작하는 복수의 메모리 패키지들을 포함하며, 상기 복수의 메모리 패키지들 각각은, 상기 시스템 기판과 연결되는 패키지 기판, 상기 패키지 기판에 실장되며 상기 장치 컨트롤러로부터 상기 제어 커맨드를 수신하고, 상기 제어 커맨드를 복수의 메모리 채널들 중 적어도 하나로 출력하는 하나의 버퍼 칩, 및 상기 복수의 메모리 채널들을 통해 상기 버퍼 칩과 연결되는 복수의 메모리 칩들을 포함하고, 상기 버퍼 칩은 복수의 칩 패드들을 포함하며, 상기 복수의 칩 패드들 각각은 와이어를 통해 상기 패키지 기판 내부의 재배선층 또는 상기 복수의 메모리 칩들 중 적어도 하나와 연결된다.
본 발명의 일 실시예에 따른 저장 장치는, 재배선층을 포함하는 시스템 기판, 상기 시스템 기판에 실장되는 장치 컨트롤러, 및 상기 시스템 기판에 실장되며, 상기 장치 컨트롤러로부터 수신하는 제어 커맨드에 응답하여 동작하는 메모리 패키지들를 포함하며, 상기 메모리 패키지들 각각은, 상기 시스템 기판과 연결되고 복수의 본딩 패드들을 포함하는 패키지 기판, 상기 패키지 기판에 실장되는 복수의 메모리 칩들을 포함하고, 상기 메모리 패키지들 중 적어도 하나는, 복수의 채널들을 통해 상기 메모리 칩들과 연결되며, 상기 장치 컨트롤러로부터 수신하는 상기 제어 커맨드를 상기 채널들 중 적어도 하나를 통해 상기 메모리 칩들로 전송하는 버퍼 칩을 포함하며, 상기 버퍼 칩은 복수의 칩 패드들을 포함하며, 상기 칩 패드들 중 적어도 하나는 와이어, 및 상기 재배선층을 통해, 상기 메모리 패키지들 중에서 상기 버퍼 칩을 포함하지 않는 메모리 패키지의 상기 메모리 칩들과 연결된다.
본 발명의 일 실시예에 따르면, 패키지 기판의 재배선층을 이용하여 하나의 버퍼 칩에 연결되는 메모리 칩들의 개수를 늘릴 수 있으며, 따라서 메모리 패키지의 저장 공간을 효과적으로 증가시킬 수 있다. 또한 저장 장치에 포함되는 시스템 기판의 재배선층을 이용하여 서로 다른 메모리 패키지들이 하나의 버퍼 칩을 공유할 수 있으며, 버퍼 칩 및/또는 장치 컨트롤러의 개수 증가 없이 저장 장치의 저장 공간을 증가시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 저장 장치를 간단하게 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 패키지에 포함되는 버퍼 칩을 간단하게 나타낸 도면이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 메모리 패키지를 간단하게 나타낸 도면들이다.
도 10은 본 발명의 일 실시예에 따른 저장 장치의 외관을 간단하게 나타낸 도면이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 저장 장치를 간단하게 나타낸 도면들이다.
도 13은 본 발명의 일 실시예에 따른 저장 장치의 외관을 간단하게 나타낸 도면이다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 저장 장치를 간단하게 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 패키지 및 저장 장치에 적용 가능한 메모리 장치를 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 저장 장치를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 저장 장치(1)는 메모리 영역(10) 및 장치 컨트롤러(20)를 포함할 수 있다. 장치 컨트롤러(20)는 메모리 영역(10)의 동작을 제어하기 위한 메모리 컨트롤러일 수 있다. 저장 장치(1)는 복수의 채널들(CH1~CHm)을 지원할 수 있으며, 메모리 영역(10)과 메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 저장 장치(1)는 SSD(Solid State Drive) 장치 등을 포함할 수 있다.
메모리 영역(10)은 복수의 메모리 패키지들(101-10m)을 포함할 수 있다. 복수의 메모리 패키지들(101-10m)은 복수의 채널들(CH1-CHm)을 통해 장치 컨트롤러(20)와 연결되며, 복수의 메모리 패키지들(101-10m) 각각은 복수의 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 복수의 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 제1 메모리 패키지(101)에 포함되는 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 제2 메모리 패키지(102)에 포함되는 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다.
예시적인 실시예에서, 복수의 메모리 장치들(NVM11~NVMmn) 각각은 장치 컨트롤러(20)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 복수의 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 복수의 메모리 장치들(NVM11~NVMmn) 각각이 칩 또는 다이로 구현되는 경우, 복수의 메모리 패키지들(101-10m) 각각에서 복수의 메모리 장치들(NVM11~NVMmn)은 서로 적층될 수 있다.
장치 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 메모리 영역(10)과 신호들을 송수신할 수 있다. 예를 들어, 장치 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 영역(10)으로 전송하거나, 메모리 영역(10)으로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
일 실시예에서, 복수의 메모리 패키지들(101-10m) 중 적어도 하나는 버퍼 칩을 포함하며, 버퍼 칩은 복수의 메모리 장치들(NVM11~NVMmn)과 장치 컨트롤러(20) 사이에서 신호를 전달할 수 있다. 일례로, 프로그램 동작에서 장치 컨트롤러(20)는 메모리 영역(10)에 저장하고자 하는 데이터, 및 어드레스 신호를 버퍼 칩에 전달할 수 있다. 버퍼 칩은 어드레스 신호에 기초하여 복수의 메모리 장치들(NVM11~NVMmn) 중 하나에 데이터를 전송할 수 있다.
복수의 메모리 패키지들(101-10m) 중 적어도 하나가 버퍼 칩을 포함하는 경우, 장치 컨트롤러(20)가 버퍼 칩에 전송하는 데이터 및 어드레스 신호에 따라, 버퍼 칩이 복수의 채널들(CH1-CHm) 중 적어도 하나로 데이터 및 어드레스 신호를 출력할 수 있다. 다시 말해, 버퍼 칩은 장치 컨트롤러(20)와 복수의 메모리 장치들(NVM11~NVMmn) 사이에서 신호의 전달 경로를 분기하고, 제공할 수 있다.
장치 컨트롤러(20)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(20)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
장치 컨트롤러(20)는 서로 다른 채널들을 통해 메모리 영역(10)과 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 장치 컨트롤러(20)는 제1 채널(CH1)을 통해 제1 메모리 패키지(101)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 제2 메모리 패키지(102)로 커맨드(CMDb)를 전송할 수 있다. 이를 위해, 제1 메모리 패키지(101)와 제2 메모리 패키지(102) 각각이 버퍼 칩을 포함할 수도 있다. 또는, 제1 메모리 패키지(101)와 제2 메모리 패키지(102)가 공유하는 하나의 버퍼 칩을 통해, 장치 컨트롤러(20)가 제1 채널(CH1)과 제2 채널(CH2)을 통해 커맨드들(CMDa, CMDb)를 동시에 전송할 수도 있다. 예를 들어, 장치 컨트롤러(20)가 제1 채널(CH1)을 통해 제1 메모리 패키지(101)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 제2 메모리 패키지(102)로부터 데이터(DATAb)를 수신할 수 있다.
장치 컨트롤러(20)는 메모리 영역(10)의 전반적인 동작을 제어할 수 있다. 장치 컨트롤러(20)는 복수의 채널들(CH1~CHm)로 신호를 전송하여 복수의 채널들(CH1~CHm)에 연결된 복수의 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 장치 컨트롤러(20)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 복수의 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
복수의 메모리 장치들(NVM11~NVMmn) 각각은 장치 컨트롤러(20)의 제어에 따라 동작할 수 있다. 예를 들어, 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 장치 컨트롤러(20)로 전송할 수 있다.
도 1에는 메모리 영역(10)이 m개의 채널을 통해 장치 컨트롤러(20)와 통신하고, 메모리 영역(10)이 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 2는 본 발명의 일 실시예에 따른 저장 장치(100)를 간단하게 나타낸 도면일 수 있다. 도 2를 참조하면, 저장 장치(100)는 장치 컨트롤러(110)와 메모리 패키지(120)를 포함할 수 있다. 메모리 패키지(120)는 버퍼 칩(130) 및 복수의 메모리 칩들을 포함하며, 복수의 메모리 칩들은 복수의 그룹들(140, 150)로 구분될 수 있다. 도 2에 도시한 일 실시예에서는 그룹들(140, 150) 각각에 포함되는 메모리 칩들의 개수가 같은 것으로 설명하나, 이와 달리 그룹들(140, 150) 중 적어도 일부에 포함되는 메모리 칩들의 개수가 서로 다를 수도 있다.
복수의 그룹들(140, 150) 각각에 포함되는 메모리 칩들은, 서로 다른 경로들을 통해 버퍼 칩(130)과 연결될 수 있다. 일례로, 제1 그룹(140)에 포함되는 복수의 메모리 칩들은 제1 와이어(W1)를 통해 서로 연결되며, 또한 버퍼 칩(130)과 연결될 수 있다. 제2 그룹(150)에 포함되는 복수의 메모리 칩들은 제2 와이어(W2)를 통해 서로 연결되며, 또한 버퍼 칩(130)과 연결될 수 있다. 도 2에는 간략하게 도시하였으나, 제1 그룹(140)과 제2 그룹(150) 각각을 버퍼 칩(130)과 연결하기 위해, 제1 와이어(W1)와 제2 와이어(W2) 각각은 복수 개가 마련될 수 있다. 또한 실시예들에 따라, 와이어들(W1, W2)이 아닌 다른 연결 수단에 의해 메모리 칩들이 서로 연결되거나, 또는 메모리 칩들이 버퍼 칩(130)과 연결될 수도 있다. 일례로, 제1 그룹(140)의 메모리 칩들은 쓰루 실리콘 비아(Through Silicon Via, TSV)를 통해 서로 연결되고, 버퍼 칩(130)과는 제1 와이어(W1)를 통해 연결될 수 있다.
버퍼 칩(130)은 장치 컨트롤러(110)와 메모리 패키지(120)의 신호 교환을 중개하는 칩일 수 있다. 버퍼 칩(130)은 복수의 칩 패드들(PAD1, PAD2)을 통해 와이어들(W1, W2)과 연결될 수 있다. 복수의 칩 패드들(PAD1, PAD2)은 선택 회로(131)와 연결되며, 선택 회로(131)는 장치 컨트롤러(110)로부터의 명령에 따라 복수의 칩 패드들(PAD1, PAD2) 중 적어도 하나를 선택할 수 있다.
일례로, 장치 컨트롤러(110)는 제1 그룹(140)에 포함되는 메모리 칩들과, 제2 그룹(150)에 포함되는 메모리 칩들 중 적어도 하나를 선택하는 어드레스 신호를 버퍼 칩(130)에 전달할 수 있다. 버퍼 칩(130)은 어드레스 신호에 기초하여, 제1 칩 패드(PAD1)와 제2 칩 패드(PAD2) 중 적어도 하나를 선택하고, 데이터를 메모리 칩들에 전송하거나 메모리 칩들이 출력하는 데이터를 수신할 수 있다. 저장 장치(100)가 레이턴시 감소 등을 위한 멀티 채널 동작을 지원하는 경우, 장치 컨트롤러(110)가 생성한 어드레스 신호, 및 그에 대응하는 제어 커맨드는 제1 그룹(140)과 제2 그룹(150)에 동시에 전송될 수 있다.
예를 들어, 장치 컨트롤러(110)가 프로그램 동작, 읽기 동작 등의 제어 동작을 실행하기 위해 제어 커맨드를 생성하면, 제어 커맨드에는 제어 동작을 실행하기 위한 메모리 칩을 지정하는 어드레스 정보가 포함될 수 있다. 버퍼 칩(130)의 선택 회로(131)는, 제어 커맨드에 포함된 어드레스 정보에 따라, 복수의 칩 패드들(PAD1, PAD2) 중 적어도 하나를 선택하고, 나머지는 선택하지 않을 수 있다.
실시예들에 따라, 복수의 칩 패드들(PAD1, PAD2) 각각에는 데이터 및/또는 신호를 메모리 칩들로 내보내기 위한 트랜스미터와, 데이터를 메모리 칩으로부터 수신하기 위한 리시버 중 적어도 하나가 연결될 수 있다. 선택 회로(131)는, 장치 컨트롤러(110)로부터 수신한 어드레스 정보에 기초하여, 복수의 칩 패드들(PAD1, PAD2) 중 적어도 하나를 선택하고, 선택한 적어도 하나의 칩 패드와 연결된 트랜스미터 및/또는 리시버를 활성화시킬 수 있다. 또한 선택 회로는, 복수의 칩 패드들(PAD1, PAD2) 중에서 선택하지 않은 칩 패드와 연결된 트랜스미터 및 리시버를 비활성화시킬 수 있다.
일례로, 선택 회로(131)는 멀티플렉서와 디멀티플렉서 등을 포함할 수 있다. 따라서 선택 회로(131)는 장치 컨트롤러(110)로부터 수신한 데이터 및 신호를, N개의 그룹들(N은 2 이상의 자연수)로 구분되는 복수의 메모리 칩들에 선택적으로 전송할 수 있다. 본 발명의 일 실시예에서는 하나의 버퍼 칩(130)을 통해 3개 이상의 그룹들로 구분된 복수의 메모리 칩들에 선택적으로 데이터 및 신호를 전달할 수 있으며, 따라서 버퍼 칩(130)과 장치 컨트롤러(110)의 개수 증가 없이 대용량의 저장 장치(100)를 구현할 수 있다.
본 발명의 일 실시예에서는, 저장 장치(100)가 복수의 메모리 패키지들을 포함할 수 있으며, 복수의 메모리 패키지들 중 일부만 버퍼 칩(130)을 포함할 수도 있다. 이 경우, 버퍼 칩(130)을 포함하지 않는 메모리 패키지의 메모리 칩들은, 다른 메모리 패키지의 버퍼 칩(130)을 통해 장치 컨트롤러(110)와 연결될 수 있다. 따라서, 장치 컨트롤러(110)의 설계 변경 없이, 장치 컨트롤러(110)에 연결되는 메모리 패키지들의 개수를 증가시켜 대용량의 저장 장치(100)를 구현할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 3을 참조하면, 메모리 장치(200)는 제어 로직 회로(220), 메모리 셀 어레이(230), 페이지 버퍼부(240), 전압 생성기(250), 및 로우 디코더(260)를 포함할 수 있다. 메모리 장치(200)는 동작에 필요한 신호 및 데이터 등을 입출력하기 위한 메모리 인터페이스 회로(210)를 더 포함할 수 있으며, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(220)는 메모리 장치(200) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(220)는 메모리 인터페이스 회로(210)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(220)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(230)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(230)는 비트 라인들(BL)을 통해 페이지 버퍼부(240)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(260)에 연결될 수 있다.
예시적인 실시예에서, 메모리 셀 어레이(230)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시예에서, 메모리 셀 어레이(230)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(240)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(240)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(240)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(240)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(240)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(250)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(250)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(260)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(260)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 패키지에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 메모리 패키지에 포함되는 메모리 장치들이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 메모리 장치들을 구성하는 복수의 메모리 블록 각각은 도 8에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 4에 도시된 메모리 블록(BLK)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLK)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 블록(BLK)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 4에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 4에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 5는 본 발명의 일 실시예에 따른 메모리 패키지에 포함되는 버퍼 칩을 간단하게 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 버퍼 칩(300)은 복수의 칩 패드들(301-320)을 포함할 수 있다. 복수의 칩 패드들(301-320) 중 일부는 메모리 패키지 외부의 장치 컨트롤러와 연결되며, 나머지 일부는 버퍼 칩(300)과 함께 메모리 패키지에 포함되는 복수의 메모리 칩들과 연결될 수 있다.
장치 컨트롤러와 연결되는 일부의 칩 패드들(301-309)을 통해, 버퍼 칩(300)은 데이터 스트로브 신호(DQS), 데이터 신호(DQ), 칩 인에이블 신호(nCE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(nWE), 읽기 인에이블 신호(nRE), 레디 비지 신호(nR/B), 및 선택 신호(SEL)를 장치 컨트롤러와 주고받을 수 있다. 데이터 신호(DQ)를 주고받기 위한 칩 패드(302)는, 복수 개로 구현될 수 있다. 데이터 신호(DQ)를 통해 메모리 칩들을 제어하기 위한 커맨드, 어드레스, 및 데이터가 전송될 수 있다.
또한 버퍼 칩(300)은 메모리 패키지에 포함되는 메모리 칩들과 연결되는 일부의 칩 패드들(310-320)을 통해, 데이터 스트로브 신호(DQS), 데이터 신호(DQ1-DQ4), 칩 인에이블 신호(nCE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(nWE), 읽기 인에이블 신호(nRE), 레디 비지 신호(nR/B) 등을 메모리 칩들과 주고받을 수 있다. 일 실시예에서, 버퍼 칩(300)은 4개의 그룹들로 구분되는 메모리 칩들과 연결되며, 장치 컨트롤러로부터 수신한 데이터 신호(DQ)를 제1 내지 제4 그룹들에 대응하는 제1 내지 제4 데이터 신호(DQ1-DQ4) 중 적어도 하나로 출력하거나, 메모리 칩들로부터 수신한 제1 내지 제4 데이터 신호(DQ1-DQ4) 중 적어도 하나를 데이터 신호(DQ)로서 장치 컨트롤러에 출력할 수 있다. 다시 말해, 도 5에 도시한 일 실시예에서 버퍼 칩(300)은, 4개의 그룹들로 구분되는 메모리 칩들과 4개의 채널들을 통해 연결될 수 있다. 다만, 버퍼 칩(300)과 메모리 칩들을 연결하는 채널들의 개수는, 실시예들에 따라 다양하게 변형될 수 있다.
도 5를 참조하면, 버퍼 칩(300)은 메모리 패키지 외부의 장치 컨트롤러로부터 수신한 신호 및/또는 데이터를 메모리 패키지 내부의 메모리 칩들로 전달하는 로직 회로(330)를 포함할 수 있다. 로직 회로(330)는 복수의 칩 패드들(301-320) 사이에서 신호와 데이터의 전달 경로를 제공할 수 있다. 예시로 버퍼 칩(300)에 연결되는 장치 컨트롤러의 개수와 메모리 칩들의 개수는 서로 다르며, 메모리 칩들의 개수가 장치 컨트롤러의 개수보다 더 많을 수 있다. 따라서, 버퍼 칩(300)은, 장치 컨트롤러로부터의 제어 커맨드에 응답하여 메모리 칩들에 연결된 칩 패드들(310-320) 중 신호 및/또는 데이터를 전송할 일부를 활성화시킬 수 있다.
도 5를 참조하면, 로직 회로(330)는 선택 회로(340) 및 전송 회로(350) 등을 포함할 수 있다. 전송 회로(350)는 메모리 칩들과 버퍼 칩(300)을 연결하는 채널들에 대응하는 복수의 단위 전송 회로들(351-354)을 포함할 수 있다. 예를 들어, 복수의 단위 전송 회로들(351-354)은 제1 내지 제4 채널들을 통해 제1 내지 제4 데이터 신호들(DQ1-DQ4)을 전송하기 위한 칩 패드들(311-314)에 연결될 수 있다. 복수의 단위 전송 회로들(351-354) 각각은, 트랜스미터(Tx)와 리시버(Rx)를 포함할 수 있다.
선택 회로(340)는 장치 컨트롤러로부터 수신하는 선택 신호(SEL)에 응답하여, 복수의 단위 전송 회로들(351-354) 중 적어도 하나를 선택하여 활성화시키고, 나머지를 비활성화시킬 수 있다. 버퍼 칩(300)을 포함하는 메모리 패키지가 멀티 채널 동작을 지원하는 경우, 복수의 단위 전송 회로들(351-354) 중 둘 이상이 동시에 활성화될 수도 있다.
일례로, 장치 컨트롤러가 제1 채널을 통해 버퍼 칩(300)과 연결되는 메모리 칩들에 데이터를 저장하고자 하는 경우, 선택 회로(340)는 선택 신호(SEL)에 따라 제1 단위 전송 회로(351)를 활성화시키고 나머지 단위 전송 회로들(352-354)은 비활성화시킬 수 있다. 제1 단위 전송 회로(351)에서는 트랜스미터(Tx)가 활성화되며, 장치 컨트롤러로부터 수신한 데이터 신호(DQ)가 제1 데이터 신호(DQ1)로서 칩 패드(311)를 통해 제1 그룹의 메모리 칩들에 전송될 수 있다.
일 실시예에서, 장치 컨트롤러가 메모리 패키지로부터 읽어오고자 하는 데이터가 제4 채널을 통해 버퍼 칩(300)과 연결된 메모리 칩들에 저장되어 있는 경우, 선택 회로(340)는 선택 신호(SEL)에 따라 제4 단위 전송 회로(354)를 활성화시키고, 나머지 단위 전송 회로들(351-353)은 비활성화시킬 수 있다. 제4 단위 전송 회로(354)에서는 리시버(Rx)가 활성화되어 제4 그룹의 메모리 칩들로부터 제4 데이터 신호(DQ4)를 수신하며, 제4 데이터 신호(DQ4)는 칩 패드(302)를 통해 데이터 신호(DQ)로서 장치 컨트롤러로 출력될 수 있다.
상기 설명한 바와 같이, 본 발명의 일 실시예에 따른 버퍼 칩(300)은, 장치 컨트롤러와 메모리 칩들 사이에서 1:N 멀티플렉서/디멀티플렉서로 기능할 수 있다. 또한 버퍼 칩(300)은 하나의 장치 컨트롤러와 3개 이상의 그룹들로 구분되는 메모리 칩들 사이의 신호 분기를 제공할 수 있다. 따라서, 하나의 장치 컨트롤러에 연결되는 메모리 칩들의 개수 및 메모리 칩들을 제어하기 위한 채널들의 개수를 하나의 버퍼 칩(300)으로 증가시킬 수 있으며, 메모리 패키지 및 이를 포함하는 저장 장치의 저장 공간을 효율적으로 증가시키고 관리할 수 있다.
일 실시예에서, 버퍼 칩(300)에 연결되는 메모리 칩들 중 적어도 일부는, 서로 다른 메모리 패키지들에 포함될 수도 있다. 예시로서, 제1 및 제2 채널들을 통해 버퍼 칩(300)에 연결되는 메모리 칩들은 버퍼 칩(300)과 함께 제1 메모리 패키지에 포함되고, 제3 및 제4 채널들을 통해 버퍼 칩(300)에 연결되는 메모리 칩들은 제1 메모리 패키지와 별개인 제2 메모리 패키지에 포함될 수도 있다. 예시로서 제2 메모리 패키지의 메모리 칩들은, 제1 메모리 패키지와 제2 메모리 패키지가 실장되는 시스템 기판 내부의 재배선층 등을 통해 버퍼 칩(300)과 연결될 수 있다. 시스템 기판 내부의 재배선층은, 다양한 신호 경로들을 제공하는 배선들로 구현될 수 있다. 이와 같이, 1:N의 신호 분기가 가능한 하나의 버퍼 칩(300)을 장치 컨트롤러와 메모리 칩들 사이에 연결함으로써, 메모리 패키지의 설계 자유도를 개선할 수 있다.
또한, 본 발명의 일 실시예에 따른 버퍼 칩(300)은 복수의 채널들에 대응하는 신호들을 주고받기 위한 복수의 단위 전송 회로들(351-354)을 포함할 수 있다. 복수의 단위 전송 회로들(351-354) 각각은 하나의 채널을 통해 메모리 칩들과 연결되며, 하나의 전송 회로가 두 개 이상의 채널들을 통해 메모리 칩들과 연결되는 방식과 비교하여 복수의 단위 전송 회로들(351-354) 각각의 부하(load)가 감소할 수 있다. 따라서, 버퍼 칩(300)을 통해 높은 주파수의 신호를 이용하는 고속 신호 동작을 구현할 수 있다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 메모리 패키지를 간단하게 나타낸 도면들이다.
먼저 도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(400)는 복수의 메모리 칩들(MC), 버퍼 칩(430), 및 패키지 기판(440) 등을 포함할 수 있다. 복수의 메모리 칩들(MC)은 제1 그룹(410) 및 제2 그룹(420)으로 구분될 수 있으며, 제1 그룹(410)의 메모리 칩들(MC)과 제2 그룹(420)의 메모리 칩들(MC)은 패키지 기판(440)의 상면에 평행한 방향에서 서로 다른 위치에 배치될 수 있다. 제1 그룹(410)과 제2 그룹(420) 각각에서 메모리 칩들(MC)은 서로 단차를 형성하며 계단 형상으로 적층될 수 있다.
메모리 칩들(MC) 각각은, 반도체 기판(411) 및 반도체 기판(411) 상에 적층되는 제1 구조물(412) 및 제2 구조물(413)을 포함할 수 있다. 일례로, 제1 구조물(412)은 메모리 칩들(MC) 각각의 동작에 필요한 주변 회로들, 예를 들어 로우 디코더, 페이지 버퍼, 전압 생성기 등이 배치되는 주변 회로 영역을 포함할 수 있다. 제2 구조물(413)은 공통 소스 라인(414), 공통 소스 라인(414) 상에 적층된 게이트 전극층들을 갖는 게이트 적층 구조물(415), 게이트 적층 구조물(415)을 관통하는 채널 구조체들(416), 채널 구조체들(416)과 전기적으로 연결되는 비트라인들(417) 등이 배치되는 셀 영역을 포함할 수 있다.
메모리 칩들(MC) 각각은, 제1 구조물(412) 내부의 주변 회로들과 연결되며, 제2 구조물(413) 내에서 연장되는 관통 배선(418)을 포함할 수 있다. 관통 배선(418)은 메모리 칩들(MC) 각각의 상부에 배치되는 입출력 패드(2210)와 연결될 수 있다. 제1 그룹(410)에 포함되는 메모리 칩들(MC) 각각의 입출력 패드(419)는, 제1 와이어(W1)에 연결되며, 제2 그룹(420)에 포함되는 메모리 칩들(MC) 각각의 입출력 패드(419)는 제2 와이어(W2)와 연결될 수 있다. 따라서, 제1 그룹(410)과 제2 그룹(420) 각각에 포함되는 메모리 칩들(MC)이 서로 전기적으로 연결될 수 있다.
단면도를 도시한 도 6을 참조하면 메모리 칩들(MC) 각각에서 관통 배선(418)은 하나로 도시되었으나, 메모리 칩들(MC) 각각은 복수의 관통 배선들을 포함할 수 있다. 복수의 관통 배선들은 복수의 입출력 패드들을 통해, 복수의 제1 와이어들과 연결될 수 있다.
복수의 메모리 칩들(MC)과 버퍼 칩(430)은 패키지 기판(440) 상에 실장될 수 있다. 패키지 기판(440)은 복수의 본딩 패드들(441, 443), 및 복수의 신호 경로들을 제공하는 재배선층들(442, 444) 등을 포함할 수 있다. 재배선층들(442, 444)은 외부의 장치 컨트롤러와 버퍼 칩(430) 사이의 신호 경로들, 및/또는 버퍼 칩(430)과 메모리 칩들(MC) 사이의 신호 경로들을 제공할 수 있다. 재배선층들(442, 444) 중 적어도 일부는 본딩 패드들(441, 443)을 통해 버퍼 칩(430)과 패키지 기판(440)을 연결하는 칩 범프들(435), 및/또는 패키지 기판(440) 하부의 패키지 범프들(445)과 연결될 수 있다.
재배선층들(442, 444) 중 일부의 재배선층(442)은 상부 본딩 패드(441)와 하부 본딩 패드(441)를 연결하며, 패키지 기판(440) 하부의 하부 범프들(445)을 통해 외부의 장치 컨트롤러과 버퍼 칩(430)이 신호를 주고받는 신호 경로를 제공할 수 있다. 재배선층들(444) 중 일부의 재배선층(444)은, 제2 와이어(W2)와 상부 본딩 패드(441)를 연결하며, 제2 그룹(420)의 메모리 칩들(MC)과 버퍼 칩(430)이 신호를 주고받는 신호 경로를 제공할 수 있다. 다시 말해, 재배선층들(444) 중 일부의 재배선층(444)은, 제2 와이어(W2), 및 버퍼 칩(430)의 하부 칩 패드(432) 사이에서 신호 경로를 제공할 수 있다.
도 6을 참조하면, 제1 그룹(410)의 메모리 칩들(MC)은 제1 와이어(W1)에 의해 버퍼 칩(430)과 연결될 수 있다. 일례로 버퍼 칩(430)은 복수의 칩 패드들(431, 432)을 포함하며, 제1 칩 패드(431)가 제1 와이어(W1)와 연결될 수 있다. 제1 칩 패드(431)는, 제1 와이어(W1)와 연결될 수 있도록 버퍼 칩(430)의 상면에 형성되는 상부 칩 패드일 수 있다. 일 실시예에서, 버퍼 칩(430)과 제1 그룹(410)의 메모리 칩들(MC)은 복수의 제1 와이어들(W1)을 통해 서로 연결되며, 제1 칩 패드(431)와 메모리 칩들(MC) 각각의 입출력 패드(419) 역시 복수 개일 수 있다.
반면, 제1 그룹(410)과 달리, 제2 그룹(420)의 메모리 칩들(MC)은 제2 와이어(W2) 및 재배선층들(442, 444) 중 일부가 제공하는 신호 경로를 통해 버퍼 칩(430)의 제2 칩 패드(432)와 연결될 수 있다. 제2 칩 패드(432)는, 제1 칩 패드(431)와 달리 버퍼 칩(430)의 하면에 형성되는 하부 칩 패드일 수 있으며, 칩 범프(435)를 통해 패키지 기판(440)의 상부 본딩 패드(441)와 연결될 수 있다.
다시 말해, 도 6에 도시한 일 실시예에서, 제1 그룹(410)의 메모리 칩들(MC)은 제1 와이어(W1)를 통해 버퍼 칩(430)과 직접 연결되고, 제2 그룹(420)의 메모리 칩들(MC)은 제2 와이어(W2) 및 패키지 기판(440) 내부의 재배선층들(442, 444)이 제공하는 신호 경로들 중 하나를 통해 버퍼 칩(430)과 연결될 수 있다. 따라서, 메모리 패키지(400) 내에서 하나의 버퍼 칩(430)에 연결되는 메모리 칩들(MC)의 개수와 배치, 및 메모리 칩들(MC)을 구분하는 그룹들(410, 420)의 개수를 자유롭게 설계할 수 있다.
일 실시예에서, 메모리 칩들(MC)을 구분하는 그룹들(410, 420)은 장치 컨트롤러가 메모리 패키지(400)를 제어하는 데에 필요한 채널들에 대응할 수 있다. 도 6에 도시한 일 실시예의 경우, 장치 컨트롤러는 메모리 칩들(MC)을 제1 채널과 제2 채널로 구분하여 제어할 수 있다. 본 발명의 일 실시예에서는, 1:N의 신호 분기가 가능한 버퍼 칩(430)을 메모리 패키지(400)에 적용함으로써, 메모리 칩들(MC)을 구분하기 위한 채널들의 개수를 하나의 버퍼 칩(430)만으로 충분히 확보할 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(500)는 복수의 메모리 칩들(MC), 버퍼 칩(550), 및 패키지 기판(560) 등을 포함할 수 있다. 복수의 메모리 칩들(MC)은 제1 내지 제4 그룹(510-540)으로 구분될 수 있으며, 제1 내지 제4 그룹들(510-540) 각각에서 메모리 칩들(MC)은 서로 단차를 형성하며 계단 형상으로 적층될 수 있다. 도 7에 도시한 일 실시예에서, 제1 및 제3 그룹들(510, 530)의 메모리 칩들(MC)이 서로 적층되고, 제2 및 제4 그룹들(520, 540)의 메모리 칩들(MC)이 서로 적층될 수 있다. 따라서, 제1 및 제2 그룹들(510, 520) 각각의 메모리 칩들은 패키지 기판(560)의 상면에 수직한 방향에서 같은 높이에 배치될 수 있다.
메모리 칩들(MC) 각각의 구조는 앞서 도 6을 참조하여 설명한 바와 유사할 수 있다. 예를 들어, 메모리 칩들(MC) 각각은 와이어들(W1-W4) 중 하나와 연결되는 입출력 패드(519)를 포함할 수 있다. 제1 그룹(510)의 메모리 칩들(MC)은 제1 와이어(W1)를 통해 버퍼 칩(550)의 제1 칩 패드들(551)과 직접 연결되며, 제3 그룹(530)의 메모리 칩들(MC)은 제3 와이어(W3)를 통해 버퍼 칩(550)의 제1 칩 패드들(551)과 직접 연결될 수 있다. 제1 와이어(W1)와 제3 와이어(W3)는 제1 칩 패드들(551) 중 서로 다른 칩 패드들에 연결될 수 있다. 한편, 메모리 칩들(MC)이 제1 와이어(W1) 또는 제3 와이어(W3)를 통해 버퍼 칩(550)과 직접 연결된다는 것은, 제1 와이어(W1) 또는 제3 와이어(W3)가 아닌, 신호 전송을 위한 다른 구조체를 통하지 않는다는 의미로 이해될 수 있을 것이다.
한편, 제2 그룹(520)의 메모리 칩들(MC)은 제2 와이어(W2)에 연결되고, 제4 그룹(540)의 메모리 칩들(MC)은 제4 와이어(W4)에 연결될 수 있다. 제2 와이어(W2)와 제4 와이어(W4)는 패키지 기판(560)의 상면에 형성되는 상부 본딩 패드(561)를 통해, 패키지 기판(560) 내부의 재배선층들(562, 564) 중 일부와 연결될 수 있다. 다시 말해, 제2 그룹(520)과 제4 그룹(540)의 메모리 칩들(MC)은, 제2 및 제4 와이어들(W2, W4) 외에 패키지 기판(560) 내부의 재배선층들(562, 564) 중 일부가 제공하는 신호 경로를 통해 버퍼 칩(550)과 연결될 수 있다.
앞서 도 6을 참조하여 설명한 바와 마찬가지로, 재배선층들(562, 564)은 상부 본딩 패드(561) 및 하부 본딩 패드(563) 중 적어도 하나와 연결될 수 있다. 또한, 제2 및 제4 와이어들(W2, W4)과 연결되는 일부의 재배선층들(564)은, 버퍼 칩(550)의 제2 칩 패드들(552)과 칩 범프(555)를 통해 연결될 수 있다. 따라서, 제2 그룹(520)과 제4 그룹(540)의 메모리 칩들(MC)은, 제2 및 제4 와이어들(W2, W4), 및 재배선층들(562, 564) 중 일부를 통해 버퍼 칩(550)과 신호를 주고받을 수 있다.
도 7에 도시한 일 실시예에서는 4개의 그룹들(510-540)로 메모리 칩들(MC)이 구분되며, 버퍼 칩(550)은 메모리 칩들(MC)이 4개의 그룹들(510-540)로 구분될 수 있도록 4개의 채널들을 제공할 수 있다. 다시 말해, 버퍼 칩(550)은 하나의 장치 컨트롤러와 메모리 패키지(500)에 포함되는 메모리 칩들(MC) 사이에서 신호를 중개하기 위해, 1:4로 신호를 분기할 수 있다. 예를 들어, 장치 컨트롤러로부터 수신한 신호를 4개의 채널들 중 적어도 하나의 선택 채널로 전송하거나, 4개의 채널들 중 적어도 하나의 채널로부터 수신한 신호를 장치 컨트롤러에 전송할 수 있다. 메모리 칩들(MC)의 개수가 증가하거나, 메모리 칩들(MC)을 그룹핑하는 방식에 따라, 메모리 패키지(500)에 포함되는 채널들의 개수는 다양하게 변형될 수 있다.
다음으로 도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(600)는 복수의 메모리 칩들(MC), 버퍼 칩(630), 및 패키지 기판(640) 등을 포함할 수 있다. 복수의 메모리 칩들(MC)은 제1 및 제2 그룹들(610, 620)로 구분될 수 있으며, 제1 및 제2 그룹들(610, 620) 각각에서 메모리 칩들(MC)은 서로 적층될 수 있다.
메모리 칩들(MC) 각각의 구조는 앞서 도 6 및 도 7을 참조하여 설명한 바와 유사할 수 있다. 다만 도 8에 도시한 일 실시예에서는, 제1 및 제2 그룹들(610, 620) 각각에서 메모리 칩들(MC)이 서로 단차 없이 적층될 수 있다. 따라서, 메모리 칩들(MC)은 제1 와이어(W1) 또는 제2 와이어(W2)가 아닌, 관통 배선(618)에 의해 서로 연결될 수 있다. 도 8에 도시한 일 실시예에서 관통 배선(618)은, 도 6 및 도 7에 도시한 실시예들의 관통 배선들(418, 518)과 달리 서로 적층된 메모리 칩들(MC)을 연결하기 위한 쓰루 실리콘 비아(Through Silicon Via, TSV)일 수 있다.
제1 및 제2 그룹들(610, 620) 각각의 메모리 칩들(MC)을 버퍼 칩(630)과 연결하는 방식은, 앞서 도 6을 참조하여 설명한 바와 유사할 수 있다. 제1 그룹(610)의 메모리 칩들(MC)은 제1 와이어(W1)를 통해 버퍼 칩(630)과 직접 연결될 수 있다. 일례로, 제1 와이어(W1)는 버퍼 칩(630)의 상면에 형성되는 제1 칩 패드(631)와 연결될 수 있다. 제2 그룹(620)의 메모리 칩들(MC)은 제2 와이어(W2), 및 패키지 기판(660) 내부에 형성되는 재배선층들(662, 664) 중 일부가 제공하는 신호 경로를 통해 버퍼 칩(630)과 연결될 수 있다. 일례로, 제2 그룹(620)의 메모리 칩들(MC)은 재배선층들(662, 664) 중 일부가 제공하는 신호 경로를 통해, 버퍼 칩(630)의 하면에 형성되는 제2 칩 패드(632)와 연결될 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 패키지(700)는 복수의 메모리 칩들(MC), 버퍼 칩(750), 및 패키지 기판(760) 등을 포함할 수 있다. 복수의 메모리 칩들(MC)은 제1 내지 제4 그룹들(710-740)로 구분될 수 있으며, 제1 내지 제4 그룹들(710-740) 각각에서 메모리 칩들(MC)은 서로 적층될 수 있다. 일례로, 제1 및 제3 그룹들(710, 730)의 메모리 칩들(MC)이 서로 적층되며, 제2 및 제4 그룹들(720, 740)의 메모리 칩들(MC)이 서로 적층될 수 있다.
패키지 기판(760)의 상면에 수직하는 방향에서, 상대적으로 상부에 배치되는 메모리 칩들(MC), 예를 들어 제1 및 제2 그룹들(710, 720)의 메모리 칩들(MC)은 와이어들(W1, W2)을 통해 버퍼 칩(750)과 연결될 수 있다. 일례로, 제1 그룹(710)의 메모리 칩들(MC)은 제1 와이어(W1)를 통해 버퍼 칩(750)과 직접 연결되며, 제2 그룹(720)의 메모리 칩들(MC)은 제2 와이어(W2), 및 패키지 기판(760) 내부의 재배선층들(762, 764) 중 적어도 일부가 제공하는 신호 경로를 통해 버퍼 칩(750)과 연결될 수 있다.
한편, 패키지 기판(760)의 상면에 수직하는 방향에서, 상대적으로 하부에 배치되는 메모리 칩들(MC), 예를 들어 제3 및 제4 그룹들(730, 740)의 메모리 칩들(MC)은 와이어들(W1, W2)을 통하지 않고 버퍼 칩(750)과 연결될 수 있다. 일례로, 제3 및 제4 그룹들(730, 740) 각각의 메모리 칩들(MC)은 와이어 없이 재배선층들(762, 764) 중 적어도 일부가 제공하는 신호 경로를 통해 버퍼 칩(750)과 연결될 수 있다. 이때, 신호 경로를 제공하는 재배선층들(762, 764)의 배치를 고려하여, 제2 와이어(W2)에 연결되는 상부 본딩 패드(761)와, 제4 그룹(740)의 메모리 칩들(MC)에 연결되는 상부 본딩 패드(761)는 패키지 기판(760)의 상면에 평행한 일 방향에서 서로 분리되어 배치될 수 있다.
메모리 칩들(MC)의 구조는 앞서 도 6 내지 도 9를 참조하여 설명한 바와 유사할 수 있다. 다만, 제1 및 제2 그룹들(710, 720)에 포함되는 메모리 칩들(MC)과, 제3 및 제4 그룹들(730, 740)에 포함되는 메모리 칩들(MC)의 구조가 서로 다를 수 있다. 일례로, 상대적으로 상부에 배치되는 제1 및 제2 그룹들(710, 720)의 메모리 칩들(MC)은 관통 배선(718)을 통해 메모리 칩들(MC) 상부의 입출력 패드(719)와 연결될 수 있다. 반면, 제3 및 제4 그룹들(730, 740)의 메모리 칩들(MC)은 관통 배선(718)을 통해 메모리 칩들(MC)의 하부에 형성되는 입출력 패드(719)와 연결될 수 있다.
도 10은 본 발명의 일 실시예에 따른 저장 장치의 외관을 간단하게 나타낸 도면이다.
도 10에 도시한 일 실시예에 따른 저장 장치(800)는 솔리드 스테이트 드라이버(Solid State Drive, SSD)일 수 있다. 저장 장치(800)는 M.2 표준에 따른 폼팩터를 가질 수 있으며, PCIe(Peripheral Component Interconnect Express) 프로토콜에 따라 외부의 중앙 처리 장치, 시스템-온-칩, 애플리케이션 프로세서 등과 통신할 수 있다. 다만 실시예들에 따라 저장 장치(800)의 폼팩터 및 외부의 다른 장치와 통신하기 위한 프로토콜은 달라질 수 있다. 일례로, 저장 장치(800)는 2.5인치 디스크 드라이브와 같은 폼팩터를 가질 수 있으며, SATA(Serial Advanced Technology Attachment) 프로토콜에 따라 외부의 다른 장치와 통신할 수 있다.
저장 장치(800)는 시스템 기판(801), 시스템 기판(801)에 형성되는 커넥터 핀들(802)과 부품 소자들(803), 시스템 기판(801)에 실장되는 장치 컨트롤러(810), 메모리 패키지들(820), DRAM(830), 및 PMIC(840) 등을 포함할 수 있다. 커넥터 핀들(802)은 저장 장치(800)가 장착되는 컴퓨터 장치, 및/또는 서버 장치의 핀들과 접촉할 수 있다. 부품 소자들(803)은 저장 장치(800)의 동작에 필요한 저항, 커패시터 등과 같은 수동 소자들을 포함할 수 있다.
장치 컨트롤러(810)는 컴퓨터 장치 및/또는 서버 장치로부터의 제어 커맨드에 따라 저장 장치(800)를 제어할 수 있다. 장치 컨트롤러(810)는 커넥터 핀들(802)을 통해 수신한 데이터를 메모리 패키지들(820) 및/또는 DRAM(830)에 저장하거나, 메모리 패키지들(820) 및/또는 DRAM(1030)에 저장된 데이터를 읽어와서 컴퓨터 장치 및/또는 서버 장치로 출력할 수 있다. PMIC(840)는 커넥터 핀들(802)로 공급받은 전원을 장치 컨트롤러(810), 메모리 패키지들(820), 및 DRAM(830) 등에 분배할 수 있다.
메모리 패키지들(820) 각각은, 앞서 설명한 실시예들에 따른 메모리 패키지들로 구현될 수 있다. 일례로, 메모리 패키지들(820) 중 적어도 하나는 버퍼 칩 및 복수의 메모리 칩들을 포함할 수 있다. 실시예들에 따라, 메모리 패키지들(820) 중 하나에만 버퍼 칩이 포함되고, 나머지 메모리 패키지들은 메모리 칩들만을 포함할 수도 있다. 이 경우, 서로 다른 메모리 패키지들(820)에 포함되는 메모리 칩들이, 메모리 패키지들(820) 중 하나에 포함되는 버퍼 칩을 공유할 수 있다.
서로 다른 메모리 패키지들(820)에 포함되는 메모리 칩들이 메모리 패키지들(820) 중 하나에 포함되는 버퍼 칩을 공유하기 위해서는, 서로 다른 메모리 패키지들(820)에 포함되는 메모리 칩들을 연결하는 배선들이 필요할 수 있다. 본 발명의 일 실시예에서는, 시스템 기판(801) 내부에 형성되는 배선들 중 일부를, 서로 다른 메모리 패키지들(820)에 포함되는 메모리 칩들을 연결하기 위한 재배선층으로 이용할 수 있다. 이하, 도 11 및 도 12를 참조하여 더욱 상세히 설명하기로 한다.
도 11 및 도 12는 본 발명의 실시예들에 따른 저장 장치를 간단하게 나타낸 도면들이다.
먼저 도 11을 참조하면, 본 발명의 일 실시예에 따른 저장 장치(900)는 메모리 패키지들(910, 920)과 장치 컨트롤러(930), 및 시스템 기판(940) 등을 포함할 수 있다. 장치 컨트롤러(930)는 칩 범프들(935)을 통해 시스템 기판(940)에 실장되며, 메모리 패키지들(910, 920)은 패키지 범프들(918, 928)을 통해 시스템 기판(940)에 실장될 수 있다. 장치 컨트롤러(930)와 메모리 패키지들(910, 920)은 시스템 기판(940)의 내부에 형성되는 배선들(942)을 통해 서로 전기적으로 연결되어 신호를 주고받을 수 있다. 일례로, 장치 컨트롤러(930)가 메모리 패키지들(910, 920)을 제어하기 위하여 생성하는 신호, 및 메모리 패키지들(910, 920) 내부의 메모리 칩들에 저장하고자 하는 데이터 등은, 배선들(942), 및 버퍼 칩들(915, 925)을 통해 메모리 칩들로 전송될 수 있다.
메모리 패키지들(910, 920)은 서로 같은 구성을 가질 수 있다. 제1 메모리 패키지(910)를 예시로서 설명하면, 복수의 메모리 칩들과 버퍼 칩(915), 및 제1 패키지 기판(916)이 제1 메모리 패키지(910)에 포함될 수 있다. 버퍼 칩(915)과 복수의 메모리 칩들은 제1 패키지 기판(916) 상부의 보호층(919)으로 커버될 수 있다.
복수의 메모리 칩들은 복수의 그룹들(911-914)로 구분되어 버퍼 칩(915)에 연결되며, 버퍼 칩(915)은 복수의 그룹들(911-914)에 채널들을 할당하여 장치 컨트롤러(930)와 복수의 메모리 칩들 사이의 신호 송수신을 중개할 수 있다. 일례로, 제1 내지 제4 그룹들(911-914)의 메모리 칩들은 버퍼 칩(915)의 제1 내지 제4 채널들에 각각 연결될 수 있다. 복수의 그룹들(911-914) 각각에서 메모리 칩들은 서로 적층되며, 메모리 칩들을 관통하는 쓰루 실리콘 비아 등과 같은 관통 배선에 의해 서로 연결될 수 있다. 다만, 실시예들에 따라, 복수의 그룹들(911-914) 각각에 포함되는 메모리 칩들은 관통 배선이 아닌 와이어에 의해 서로 연결될 수도 있다.
도 11에 도시한 일 실시예에서, 상대적으로 상부에 위치하는 제1 그룹(911) 및 제2 그룹(912)의 메모리 칩들은 제1 와이어(W1)와 제2 와이어(W2)를 통해 버퍼 칩(915)과 연결될 수 있다. 제1 그룹(911)의 메모리 칩들은 제1 와이어(W1)를 통해 버퍼 칩(915)에 직접 연결될 수 있다. 제2 그룹(912)의 메모리 칩들은 제2 와이어(W2)와 제1 패키지 기판(916) 내부의 재배선층(917)을 통해 버퍼 칩(915)에 연결될 수 있다. 한편, 상대적으로 하부에 위치하는 제3 그룹(913)과 제4 그룹(914)의 메모리 칩들은 제1 패키지 기판(916) 내부의 재배선층(917)을 통해 버퍼 칩(915)과 연결될 수 있다. 제1 내지 제4 그룹들(911-914)의 메모리 칩들과의 연결 경로를 확보하기 위해, 버퍼 칩(915)의 상면과 하면 모두에 칩 패드들이 형성될 수 있다.
일례로, 재배선층(917)은 패키지 범프들(918)과는 전기적으로 분리될 수 있다. 재배선층(917)은 제1 메모리 패키지(910)에서 제3 및 제4 그룹들(913, 914)에 포함되는 메모리 칩들을 버퍼 칩(915)과 연결할 수 있다. 따라서 재배선층(917)은, 메모리 패키지(910)를 시스템 기판(940) 및 시스템 기판(940)에 실장되는 다른 구성 요소들, 예를 들어 장치 컨트롤러(930) 등과 연결하는 패키지 범프들(918)과는 전기적으로 연결되지 않을 수 있다.
제1 패키지 기판(916)의 하면에는 패키지 범프들(918)이 형성되며, 패키지 범프들(918)은 시스템 기판(940)의 상부 본딩 패드(941) 및 배선들(942)을 통해 장치 컨트롤러(930)의 칩 범프들(935)과 연결될 수 있다. 따라서, 제1 메모리 패키지(910)가 장치 컨트롤러(930)와 연결될 수 있다. 도 11에 도시한 일 실시예에서, 제2 메모리 패키지(920)는 제1 메모리 패키지(910)와 동일한 구조를 가질 수 있다.
도 12에 도시한 일 실시예에 따른 저장 장치(900A)에서는, 제1 메모리 패키지(910A)와 제2 메모리 패키지(920A)가 서로 다른 구조를 가질 수 있다. 도 12를 참조하면, 제1 메모리 패키지(910A)만이 버퍼 칩(915A)을 포함하며, 제2 메모리 패키지(920A)는 복수의 그룹들(921-924)로 구분되는 복수의 메모리 칩들만을 포함할 수 있다. 제2 메모리 패키지(920A)에 포함되는 복수의 메모리 칩들은, 제2 패키지 기판(926) 및 시스템 기판(940)을 통해 제1 메모리 패키지(910A)의 버퍼 칩(915A)과 연결될 수 있다. 일례로, 제2 패키지 기판(926)의 재배선층(927), 및 시스템 기판(940)의 배선들(942) 중 일부가 제공하는 재배선층을 통해 제2 메모리 패키지(920A)의 메모리 칩들이 버퍼 칩(915A)과 연결될 수 있다. 따라서, 장치 컨트롤러(930)가 제2 메모리 패키지(920A)를 제어하기 위해 생성하는 신호 및/또는 데이터 등은, 제1 메모리 패키지(910A)의 버퍼 칩(915A)을 통해 제2 메모리 패키지(920A)의 메모리 칩들에 전송될 수 있다.
도 12에 도시한 일 실시예에서 버퍼 칩(915A)은, 앞서 도 11에 도시한 일 실시예에 따른 버퍼 칩(915)보다 더 많은 채널들을 제어할 수 있다. 일례로, 버퍼 칩(915A)은 제1 메모리 패키지(910A)에 포함되는 제1 내지 제4 그룹들(911-914)의 메모리 칩들을 제1 내지 제4 채널들로 제어하고, 제2 메모리 패키지(920A)에 포함되는 제1 내지 제4 그룹들(921-924)의 메모리 칩들을 제5 내지 제8 채널들로 제어할 수 있다. 버퍼 칩(915A)은 장치 컨트롤러(930)로부터 수신한 신호 중에서 어드레스 신호를 참조하여 제1 내지 제8 채널들 중 적어도 하나를 선택하고, 선택한 채널로 신호 및 데이터를 송신하거나, 선택한 채널을 통해 메모리 칩들로부터 데이터를 수신하여 장치 컨트롤러(930)에 전달할 수 있다.
도 13은 본 발명의 일 실시예에 따른 저장 장치의 외관을 간단하게 나타낸 도면이다.
도 13에 도시한 일 실시예에 따른 저장 장치(1000)는 도 10을 참조하여 설명한 일 실시예와 마찬가지로 솔리드 스테이트 드라이버(Solid State Drive, SSD)일 수 있다. 저장 장치(1000)는 외부의 중앙 처리 장치, 시스템-온-칩, 애플리케이션 프로세서 등과 통신할 수 있으며, 저장 장치(1000)의 폼팩터 및 외부 장치와 통신하기 위한 프로토콜 등은 다양하게 변형될 수 있다.
저장 장치(1000)는 시스템 기판(1001), 시스템 기판(1001)에 형성되는 커넥터 핀들(1002)과 부품 소자들(1003), 시스템 기판(1001)에 실장되는 장치 컨트롤러(1010), 메모리 패키지들(1020), DRAM(1030), 및 PMIC(1040) 등을 포함할 수 있다. 도 13에 도시한 일 실시예에서는, 시스템 기판(1001)의 양면에 메모리 패키지들(1020)이 실장될 수 있다.
시스템 기판(1001)의 양면에 메모리 패키지들(1020)을 실장함으로써 저장 장치(1000)의 용량을 증가시킬 수 있다. 실시예들에 따라, 메모리 패키지들(1020) 각각이 모두 버퍼 칩을 포함하거나, 또는 메모리 패키지들(1020) 중 적어도 하나만이 버퍼 칩을 포함할 수도 있다. 이 경우, 버퍼 칩을 포함하지 않는 메모리 패키지들(1020)의 메모리 칩들에 의해, 버퍼 칩이 공유될 수 있다. 일례로, 시스템 기판(1001) 내부에 배치되는 재배선층을 통해, 시스템 기판(1001)의 제1면에 실장된 메모리 패키지들(1020)의 메모리 칩들과, 제2면에 실장된 메모리 패키지들(1020)의 메모리 칩들이 하나의 버퍼 칩을 공유할 수 있다. 이하, 도 14 내지 도 16을 참조하여 더욱 상세히 설명하기로 한다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 저장 장치를 간단하게 나타낸 도면이다.
먼저 도 14를 참조하면, 본 발명의 일 실시예에 따른 저장 장치(1100)는 메모리 패키지들(1110, 1120)과 장치 컨트롤러(1130), 및 시스템 기판(1140) 등을 포함할 수 있다. 장치 컨트롤러(1130)는 칩 범프들(1135)을 통해 시스템 기판(1140)에 실장되며, 메모리 패키지들(1110, 1120)은 패키지 범프들(1118, 1128)을 통해 시스템 기판(1140)의 양면에 각각 실장될 수 있다. 일례로, 제1 메모리 패키지(1110)는 장치 컨트롤러(1130)와 함께 시스템 기판(1140)의 제1면에 실장되고, 제2 메모리 패키지(1120)는 시스템 기판(1140)의 제2면에 실장될 수 있다. 제1면과 제2면은, 도 14에 도시한 바와 같이 서로 마주볼 수 있다.
장치 컨트롤러(1130)와 메모리 패키지들(1110, 1120)은 시스템 기판(1140)의 내부에 형성되는 배선들(1142)을 통해 서로 전기적으로 연결되어 신호를 주고받을 수 있다. 일례로, 장치 컨트롤러(1130)가 메모리 패키지들(1110, 1120)을 제어하기 위하여 생성하는 신호, 및 메모리 패키지들(1110, 1120)과 주고받는 데이터 등이 배선들(1142)을 통해 전송될 수 있다.
메모리 패키지들(1110, 1120)은 서로 같은 구성을 가질 수 있다. 제1 메모리 패키지(1110)를 예시로서 설명하면, 복수의 메모리 칩들과 버퍼 칩(1115), 및 제1 패키지 기판(1116)이 제1 메모리 패키지(1110)에 포함될 수 있다. 버퍼 칩(1115)과 복수의 메모리 칩들은 제1 패키지 기판(1116) 상부의 보호층(1119)으로 커버될 수 있다. 복수의 메모리 칩들과 버퍼 칩(1115)의 연결 방식은, 앞서 도 11을 참조하여 설명한 바와 유사할 수 있다.
장치 컨트롤러(1130)는 데이터를 메모리 칩들에 저장하거나 메모리 칩들에 저장된 데이터를 읽어오기 위한 제어 커맨드를 포함하는 신호를 생성하고, 이를 버퍼 칩들(1115, 1125) 중 적어도 하나에 전달할 수 있다. 버퍼 칩들(1115, 1125)은 수신한 신호에 포함된 어드레스 정보에 기초하여, 메모리 칩들 중 적어도 하나에 데이터를 저장하거나, 데이터를 읽어오라는 제어 커맨드를 전달할 수 있다.
도 14에 도시한 일 실시예에서, 제1 버퍼 칩(1115)과 제2 버퍼 칩(1125)은 같은 개수의 채널들을 통해 메모리 칩들을 제어할 수 있다. 도 14를 참조하면, 메모리 칩들은 메모리 패키지들(1110, 1120) 각각에서 4개의 그룹들로 구분될 수 있다. 따라서, 제1 버퍼 칩(1115)과 제2 버퍼 칩(1125) 각각은 4개의 채널들을 통해 메모리 칩들과 장치 컨트롤러(1130) 사이의 신호 송수신을 중개할 수 있다.
다음으로 도 15를 참조하면, 본 발명의 일 실시예에 따른 저장 장치(1200)는 메모리 패키지들(1210, 1220), 장치 컨트롤러(1230), 및 시스템 기판(1240) 등을 포함할 수 있다. 도 15에 도시한 일 실시예에서는, 제1 메모리 패키지(1210)와 제2 메모리 패키지(1220)가 서로 다른 구조를 가질 수 있다. 일례로, 제1 메모리 패키지(1210)는 버퍼 칩(1215)을 포함하는 반면, 제2 메모리 패키지(1220)는 버퍼 칩을 포함하지 않을 수 있다.
버퍼 칩을 포함하지 않는 제2 메모리 패키지(1220)의 메모리 칩들은, 시스템 기판(1240) 내부의 배선들(1242)을 통해 제1 메모리 패키지(1210)의 버퍼 칩(1215)에 연결될 수 있다. 장치 컨트롤러(1230)는 제2 메모리 패키지(1220)의 메모리 칩들을 제어하기 위한 제어 커맨드를 포함하는 신호를 버퍼 칩(1215)으로 전송하며, 버퍼 칩(1215)은 신호에 포함된 어드레스 정보 등을 참조하여 해당 신호를 제2 메모리 패키지(1220)의 메모리 칩들에 전송할 수 있다. 제2 메모리 패키지(1220)의 메모리 칩들은, 시스템 기판(1240) 내부의 배선들(1242)과 패키지 기판들(1216, 1226) 내부의 재배선층들(1217, 1227), 및 칩 범프(1218) 등을 통해 버퍼 칩(1215)의 하면에 형성된 칩 패드들과 연결될 수 있다.
따라서, 도 14에 도시한 일 실시예와 비교하여 도 15에 도시한 일 실시예에서는, 하나의 버퍼 칩(1215)과 메모리 칩들을 연결하는 채널들의 개수가 증가할 수 있다. 도 15에 도시한 일 실시예에서, 메모리 패키지들(1210, 1220) 각각에서 메모리 칩들은 4개의 그룹들로 구분되며, 따라서 버퍼 칩(1215)은 메모리 칩들과 8개의 채널들을 통해 연결될 수 있다. 버퍼 칩(1215)은 8개의 채널들 중 적어도 하나를 선택하는 선택 회로를 포함할 수 있다.
도 15를 참조하면, 제1 메모리 패키지(1210)의 메모리 칩들 중 일부는 제1 와이어(W1)를 통해 버퍼 칩(1215)과 연결될 수 있다. 제2 메모리 패키지(1220)의 메모리 칩들 중 일부, 예를 들어 제1 및 제2 그룹들(1221, 1222)의 메모리 칩들은 제2 와이어(W2)와 제3 와이어(W3)를 통해 시스템 기판(1240)의 하부 본딩 패드(1243)와 연결될 수 있다. 일 실시예에서, 제2 와이어(W2)는 메모리 칩들 중 하나를 제2 패키지 기판(1226)과 연결하는 와이어일 수 있으며, 제3 와이어(W3)는 제2 패키지 기판(1226)을 시스템 기판(1240)과 연결하는 와이어일 수 있다. 제3 와이어(W3)의 길이는 제1 와이어(W1) 및 제2 와이어(W2) 보다 짧을 수 있다. 실시예들에 따라, 제3 와이어(W3) 없이, 제2 메모리 패키지(1220)의 메모리 칩들이 제2 패키지 기판(1226) 내부의 재배선층(1227), 및 패키지 범프들(1228)을 통해 시스템 기판(1240)의 배선들(1242)과 연결될 수도 있다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 저장 장치(1300)는 메모리 패키지들(1310, 1320), 장치 컨트롤러(1330), 및 시스템 기판(1340) 등을 포함할 수 있다. 도 16에 도시한 일 실시예에서는, 제1 메모리 패키지(1310)와 제2 메모리 패키지(1320)가 서로 다른 구조를 가질 수 있다. 일례로, 제1 메모리 패키지(1310)는 버퍼 칩(1315)을 포함하는 반면, 제2 메모리 패키지(1320)는 버퍼 칩을 포함하지 않을 수 있다.
일례로, 메모리 패키지들(1310, 1320) 각각에서 메모리 칩들은 4개의 그룹들(1311-1314, 1321-1324)로 구분될 수 있다. 제1 메모리 패키지(1310)에서 제1 및 제2 그룹들(1311, 1312)의 메모리 칩들은 제1 와이어들(W1)을 통해 버퍼 칩(1315)과 연결되며, 제3 및 제4 그룹들(1313, 1314)의 메모리 칩들은 제1 패키지 기판(1316)의 재배선층들(1317)을 통해 버퍼 칩(1315)과 연결될 수 있다. 한편, 제1 내지 제4 그룹들(1311-1314) 각각에서 메모리 칩들은, 쓰루 실리콘 비아 등과 같은 관통 배선에 의해 서로 연결될 수 있다.
한편, 제2 메모리 패키지(1320)의 메모리 칩들은, 모두 제2 와이어들(W2)에 의해 시스템 기판(1340)과 연결될 수 있다. 또한, 제2 메모리 패키지(1320)의 제1 내지 제4 그룹들(1321-1324) 각각에 포함되는 메모리 칩들 역시, 관통 배선이 아닌 제2 와이어들(W2)로 서로 연결될 수 있다. 제2 와이어들(W2)에 의해 메모리 칩들이 서로 연결될 수 있도록, 메모리 칩들은 적어도 일 방향에서 서로 단차를 갖는 계단 형상으로 배치될 수 있다. 따라서, 도 16에 도시한 바와 같이, 제1 메모리 패키지(1310)와 제2 메모리 패키지(1320)가 서로 다른 구조를 가질 수 있다.
한편, 앞서 도 15를 참조하여 설명한 바와 유사하게, 도 16에 도시한 일 실시예에서도 제2 메모리 패키지(1320)의 메모리 칩들은, 제2 와이어(W2)와 제3 와이어(W3)를 통해 시스템 기판(1340) 내부의 배선들(1342)과 연결되며, 배선들(1342)을 통해 버퍼 칩(1315)과 연결될 수 있다. 제2 와이어(W2)는 메모리 칩들과 제2 패키지 기판(1326)을 연결하는 와이어이고, 제3 와이어(W3)는 제2 패키지 기판(1326)을 시스템 기판(1340)과 연결하는 와이어일 수 있다. 제2 와이어(W2)의 길이는, 제3 와이어(W3)의 길이보다 길 수 있다.
도 16을 참조하면, 제2 메모리 패키지(1320)의 메모리 칩들은, 패키지 범프들(1328)을 통해 시스템 기판(1340) 내부의 배선들(1342)과 연결될 수 있다. 다시 말해, 도 15에 도시한 바와 같이 제3 와이어(W3)가 아닌, 패키지 범프들(1328)을 통해 제2 메모리 패키지(1320)의 메모리 칩들이 시스템 기판(1340) 내부의 배선들(1342)과 연결되고, 나아가 버퍼 칩(1315)과 연결될 수 있다. 다만 반드시 이와 같은 형태로 한정되는 것은 아니며, 제2 메모리 패키지(1320)의 메모리 칩들이 도 15에 도시한 것처럼 제3 와이어(W3)를 통해 시스템 기판(1340) 내부의 배선들과 연결될 수도 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 패키지 및 저장 장치에 적용 가능한 메모리 장치를 간단하게 나타낸 도면이다.
도 17를 참조하면, 메모리 장치(1400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1510), 층간 절연층(1515), 제1 기판(1510)에 형성되는 복수의 회로 소자들(1520a, 1520b, 1520c), 복수의 회로 소자들(1520a, 1520b, 1520c) 각각과 연결되는 제1 메탈층(1530a, 1530b, 1530c), 제1 메탈층(1530a, 1530b, 1530c) 상에 형성되는 제2 메탈층(1540a, 1540b, 1540c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1530a, 1530b, 1530c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1540a, 1540b, 1540c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1530a, 1530b, 1530c)과 제2 메탈층(1540a, 1540b, 1540c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1540a, 1540b, 1540c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1540a, 1540b, 1540c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1540a, 1540b, 1540c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1515)은 복수의 회로 소자들(1520a, 1520b, 1520c), 제1 메탈층(1530a, 1530b, 1530c), 및 제2 메탈층(1540a, 1540b, 1540c)을 커버하도록 제1 기판(1510) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1540b) 상에 하부 본딩 메탈(1571b, 1572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1571b, 1572b)은 셀 영역(CELL)의 상부 본딩 메탈(1671b, 1672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1571b, 1572b)과 상부 본딩 메탈(1671b, 1672b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1610)과 공통 소스 라인(1620)을 포함할 수 있다. 제2 기판(1610) 상에는, 제2 기판(1610)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1631-338; 330)이 적층될 수 있다. 워드라인들(1630)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1630)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1610)의 상면에 수직하는 방향으로 연장되어 워드라인들(1630), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1650c) 및 제2 메탈층(1660c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1650c)은 비트라인 컨택일 수 있고, 제2 메탈층(1660c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1660c)은 제2 기판(1610)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 17에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1660c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1660c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1693)를 제공하는 회로 소자들(1520c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1660c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1671c, 1672c)과 연결되며, 상부 본딩 메탈(1671c, 1672c)은 페이지 버퍼(1693)의 회로 소자들(1520c)에 연결되는 하부 본딩 메탈(1571c, 1572c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1630)은 제2 기판(1610)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1641-347; 340)와 연결될 수 있다. 워드라인들(1630)과 셀 컨택 플러그들(1640)은, 제2 방향을 따라 워드라인들(1630) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1630)에 연결되는 셀 컨택 플러그들(1640)의 상부에는 제1 메탈층(1650b)과 제2 메탈층(1660b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1640)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1671b, 1672b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1571b, 1572b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1640)은 주변 회로 영역(PERI)에서 로우 디코더(1694)를 제공하는 회로 소자들(1520b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1694)를 제공하는 회로 소자들(1520b)의 동작 전압은, 페이지 버퍼(1693)를 제공하는 회로 소자들(1520c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1693)를 제공하는 회로 소자들(1520c)의 동작 전압이 로우 디코더(1694)를 제공하는 회로 소자들(1520b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1680)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1680)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1620)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1680) 상부에는 제1 메탈층(1650a)과 제2 메탈층(1660a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1680), 제1 메탈층(1650a), 및 제2 메탈층(1660a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1505, 1605)이 배치될 수 있다. 도 17를 참조하면, 제1 기판(1510)의 하부에는 제1 기판(1510)의 하면을 덮는 하부 절연막(1501) 이 형성될 수 있으며, 하부 절연막(1501) 상에 제1 입출력 패드(1505)가 형성될 수 있다. 제1 입출력 패드(1505)는 제1 입출력 컨택 플러그(1503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1520a, 1520b, 1520c) 중 적어도 하나와 연결되며, 하부 절연막(1501)에 의해 제1 기판(1510)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1503)와 제1 기판(1510) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1503)와 제1 기판(1510)을 전기적으로 분리할 수 있다.
도 17를 참조하면, 제2 기판(1610)의 상부에는 제2 기판(1610)의 상면을 덮는 상부 절연막(1601)이 형성될 수 있으며, 상부 절연막(1601) 상에 제2 입출력 패드(1605)가 배치될 수 있다. 제2 입출력 패드(1605)는 제2 입출력 컨택 플러그(1603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1520a, 1520b, 1520c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1603)가 배치되는 영역에는 제2 기판(1610) 및 공통 소스 라인(1620) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1605)는 제3 방향(Z축 방향)에서 워드라인들(1680)과 오버랩되지 않을 수 있다. 도 17를 참조하면, 제2 입출력 컨택 플러그(1603)는 제2 기판(1610)의 상면에 평행한 방향에서 제2 기판(1610)과 분리되며, 셀 영역(CELL)의 층간 절연층(1615)을 관통하여 제2 입출력 패드(1605)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1505)와 제2 입출력 패드(1605)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1400)는 제1 기판(1501)의 상부에 배치되는 제1 입출력 패드(1505)만을 포함하거나, 또는 제2 기판(1601)의 상부에 배치되는 제2 입출력 패드(1605)만을 포함할 수 있다. 또는, 메모리 장치(1400)가 제1 입출력 패드(1505)와 제2 입출력 패드(1605)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1672a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1672a)과 동일한 형태의 하부 메탈 패턴(1576a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1576a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1540b) 상에는 하부 본딩 메탈(1571b, 1572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1571b, 1572b)은 셀 영역(CELL)의 상부 본딩 메탈(1671b, 1672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1552)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1552)과 동일한 형태의 상부 메탈 패턴(1692)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1692) 상에는 콘택을 형성하지 않을 수 있다.
도 17에 도시한 일 실시예에 따른 메모리 장치(1400)는, 앞서 설명한 실시예들에 따른 메모리 패키지 및 저장 장치 등에 적용될 수 있다. 일례로, 도 8에 도시한 일 실시예에 따른 메모리 패키지(600)에, 도 17을 참조하여 설명한 메모리 장치(1400)가 메모리 칩들(MC)로 적용될 수 있다. 예시로서, 제1 그룹(610) 또는 제2 그룹(620)에 포함되는 메모리 칩들(MC)은 서로 적층되며, 입출력 패드들(205, 305)을 통해 서로 전기적으로 연결될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 100, 800, 900, 900A, 1000, 1100, 1200, 1300: 저장 장치
110, 810, 930, 1010, 1130, 1230, 1330: 장치 컨트롤러
120, 400, 820, 910, 920, 1020, 1110, 1120, 1210, 1220, 1310, 1320: 메모리 패키지
130, 300, 430, 550, 630, 750, 915, 925, 915A, 1115, 1125, 1215, 1315: 버퍼 칩
MC: 메모리 칩

Claims (20)

  1. 복수의 신호 경로들을 제공하는 재배선층, 및 상기 재배선층과 연결되는 본딩 패드들을 포함하는 패키지 기판;
    상기 패키지 기판에 실장되며, 복수의 메모리 채널들에 대응하는 복수의 칩 패드들을 포함하는 버퍼 칩; 및
    상기 패키지 기판 상에 적층되며, 상기 복수의 메모리 채널들에 대응하는 복수의 그룹들로 구분되는 복수의 메모리 칩들; 을 포함하며,
    상기 복수의 메모리 칩들 중 제1 그룹의 메모리 칩들은 제1 와이어를 통해 상기 복수의 칩 패드들 중 제1 칩 패드와 연결되고,
    상기 복수의 메모리 칩들 중 제2 그룹의 메모리 칩들은 제2 와이어, 및 상기 신호 경로들 중 하나를 통해 상기 복수의 칩 패드들 중 제2 칩 패드와 연결되는 메모리 패키지.
  2. 제1항에 있어서,
    상기 버퍼 칩은 외부의 장치 컨트롤러로부터 수신한 제어 커맨드를, 상기 복수의 메모리 채널들 중 둘 이상에 대응하는 둘 이상의 그룹들에 전달하는 메모리 패키지.
  3. 제1항에 있어서,
    상기 복수의 메모리 칩들 중 제3 그룹의 메모리 칩들은 제3 와이어를 통해 상기 복수의 칩 패드들 중 제3 칩 패드와 연결되는 메모리 패키지.
  4. 제3항에 있어서,
    상기 복수의 메모리 칩들 중 제4 그룹의 메모리 칩들은 제4 와이어, 및 상기 신호 경로들 중 다른 하나를 통해 상기 복수의 칩 패드들 중 제4 칩 패드와 연결되는 메모리 패키지.
  5. 제1항에 있어서,
    상기 제1 그룹의 메모리 칩들의 개수와 상기 제2 그룹의 메모리 칩들의 개수는 서로 같은 메모리 패키지.
  6. 제1항에 있어서,
    상기 패키지 기판의 상면에 평행한 방향에서, 상기 제1 그룹의 메모리 칩들과 상기 제2 그룹의 메모리 칩들은 서로 다른 위치에 배치되는 메모리 패키지.
  7. 제6항에 있어서,
    상기 패키지 기판의 상면에 수직한 방향에서, 상기 제1 그룹의 메모리 칩들과 상기 제2 그룹의 메모리 칩들은 같은 높이에 배치되는 메모리 패키지.
  8. 제1항에 있어서,
    상기 제1 그룹의 메모리 칩들은 관통 배선에 의해 서로 연결되며, 상기 관통 배선은 상기 제1 와이어와 연결되는 메모리 패키지.
  9. 제1항에 있어서,
    상기 버퍼 칩은 상기 복수의 칩 패드들에 연결되는 복수의 트랜스미터들과 복수의 리시버들을 포함하며, 상기 복수의 칩 패드들 각각은 상기 복수의 트랜스미터들 중 하나 및 상기 복수의 리시버들 중 하나와 연결되는 메모리 패키지.
  10. 제9항에 있어서,
    상기 버퍼 칩은, 상기 복수의 칩 패드들 중 적어도 하나를 선택하는 선택 회로를 포함하며,
    상기 버퍼 칩은, 상기 복수의 칩 패드들 중에서 상기 선택 회로가 선택한 칩 패드에 연결되는 상기 트랜스미터 및 상기 리시버를 활성화시키고, 상기 선택 회로가 선택하지 않은 칩 패드들에 연결되는 상기 트랜스미터 및 상기 리시버를 비활성화시키는 메모리 패키지.
  11. 제1항에 있어서,
    상기 복수의 칩 패드들은 상기 버퍼 칩의 상면에 배치되는 상부 칩 패드들, 및 상기 버퍼 칩의 하면에 배치되는 하부 칩 패드들을 포함하며,
    상기 상부 칩 패드들은 상기 제1 칩 패드를 포함하는 메모리 패키지.
  12. 제11항에 있어서,
    상기 하부 칩 패드들은 상기 제2 칩 패드를 포함하며, 상기 제2 칩 패드는 상기 신호 경로들과 직접 연결되는 메모리 패키지.
  13. 제11항에 있어서,
    상기 복수의 메모리 칩들 중 제3 그룹의 메모리 칩들은 상기 제2 그룹의 메모리 칩들과 상기 패키지 기판 사이에 배치되며,
    상기 제3 그룹의 메모리 칩들은 상기 신호 경로들을 통해 상기 하부 칩 패드들에 포함되는 제3 칩 패드와 연결되는 메모리 패키지.
  14. 시스템 기판;
    상기 시스템 기판에 실장되는 장치 컨트롤러; 및
    상기 시스템 기판에 실장되며, 상기 장치 컨트롤러로부터 수신하는 제어 커맨드에 응답하여 동작하는 복수의 메모리 패키지들; 을 포함하며,
    상기 복수의 메모리 패키지들 각각은, 상기 시스템 기판과 연결되는 패키지 기판, 상기 패키지 기판에 실장되며 상기 장치 컨트롤러로부터 상기 제어 커맨드를 수신하고, 상기 제어 커맨드를 복수의 메모리 채널들 중 적어도 하나로 출력하는 하나의 버퍼 칩, 및 상기 복수의 메모리 채널들을 통해 상기 버퍼 칩과 연결되는 복수의 메모리 칩들을 포함하고,
    상기 복수의 메모리 칩들 중 제1 그룹의 메모리 칩들은 제1 와이어를 통해 상기 버퍼 칩과 전기적으로 연결되고,
    상기 복수의 메모리 칩들 중 제2 그룹의 메모리 칩들은 제2 와이어 및 상기 패키지 기판 내부의 재배선층을 통해 상기 버퍼 칩과 전기적으로 연결되는 저장 장치.
  15. 제14항에 있어서,
    상기 버퍼 칩은 복수의 칩 패드들을 포함하고, 상기 복수의 칩 패드들은 상기 버퍼 칩의 상면에 배치되는 상부 칩 패드들, 및 상기 버퍼 칩의 하면에 배치되는 하부 칩 패드들을 포함하며,
    상기 상부 칩 패드들은 상기 제1 와이어를 통해 상기 제1 그룹의 메모리 칩들과 전기적으로 연결되고,
    상기 하부 칩 패드들은 상기 제2 와이어 및 상기 재배선층을 통해 상기 제2 그룹의 메모리 칩들과 전기적으로 연결되는 저장 장치.
  16. 제14항에 있어서,
    상기 제1 그룹의 메모리 칩들은 상기 제1 와이어에 의해 서로 연결되고,
    상기 제2 그룹의 메모리 칩들은 상기 제2 와이어에 의해 서로 연결되는 저장 장치.
  17. 제14항에 있어서,
    상기 제1 그룹의 메모리 칩들과 상기 제2 그룹의 메모리 칩들 각각은 쓰루 실리콘 비아(Through Silicon Via, TSV)들을 통해 서로 연결되는 저장 장치.
  18. 제14항에 있어서,
    상기 복수의 메모리 패키지들 각각은, 상기 패키지 기판의 하면에 형성되는 복수의 패키지 범프들을 통해 상기 시스템 기판에 실장되며,
    상기 패키지 범프들과 상기 재배선층은 서로 전기적으로 분리되는 저장 장치.
  19. 재배선층을 포함하는 시스템 기판;
    상기 시스템 기판에 실장되는 장치 컨트롤러; 및
    상기 시스템 기판에 실장되며, 상기 장치 컨트롤러로부터 수신하는 제어 커맨드에 응답하여 동작하는 메모리 패키지들; 를 포함하며,
    상기 메모리 패키지들 각각은, 상기 시스템 기판과 연결되고 복수의 본딩 패드들을 포함하는 패키지 기판, 상기 패키지 기판에 실장되는 복수의 메모리 칩들을 포함하고,
    상기 메모리 패키지들 중 적어도 하나는, 복수의 메모리 채널들을 통해 상기 메모리 칩들과 연결되며, 상기 장치 컨트롤러로부터 수신하는 상기 제어 커맨드를 상기 메모리 채널들 중 적어도 하나를 통해 상기 메모리 칩들로 전송하는 버퍼 칩을 포함하며,
    상기 버퍼 칩은 복수의 칩 패드들을 포함하며,
    상기 칩 패드들 중 적어도 하나는, 와이어 및 상기 재배선층을 통해, 상기 메모리 패키지들 중에서 상기 버퍼 칩을 포함하지 않는 메모리 패키지의 상기 메모리 칩들과 연결되는 저장 장치.
  20. 제19항에 있어서,
    상기 메모리 패키지들은, 상기 버퍼 칩을 포함하는 제1 메모리 패키지, 및 상기 버퍼 칩을 포함하지 않는 제2 메모리 패키지를 포함하고,
    상기 제1 메모리 패키지는 상기 메모리 칩들이 실장되는 제1 패키지 기판을 포함하며, 상기 제2 메모리 패키지는 상기 메모리 칩들이 실장되는 제2 패키지 기판을 포함하는 저장 장치.

KR1020200152800A 2020-11-16 2020-11-16 메모리 패키지 및 이를 포함하는 저장 장치 KR20220067572A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200152800A KR20220067572A (ko) 2020-11-16 2020-11-16 메모리 패키지 및 이를 포함하는 저장 장치
US17/361,780 US11657860B2 (en) 2020-11-16 2021-06-29 Memory package and storage device including the same
EP21195302.1A EP4002458A1 (en) 2020-11-16 2021-09-07 Memory package and storage device including the same
CN202111317541.3A CN114512470A (zh) 2020-11-16 2021-11-08 存储器封装和包括存储器封装的存储设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200152800A KR20220067572A (ko) 2020-11-16 2020-11-16 메모리 패키지 및 이를 포함하는 저장 장치

Publications (1)

Publication Number Publication Date
KR20220067572A true KR20220067572A (ko) 2022-05-25

Family

ID=77774673

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200152800A KR20220067572A (ko) 2020-11-16 2020-11-16 메모리 패키지 및 이를 포함하는 저장 장치

Country Status (4)

Country Link
US (1) US11657860B2 (ko)
EP (1) EP4002458A1 (ko)
KR (1) KR20220067572A (ko)
CN (1) CN114512470A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114333930B (zh) * 2021-12-23 2024-03-08 合肥兆芯电子有限公司 多通道存储器存储装置、控制电路单元及其数据读取方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080126690A1 (en) 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
EP2509075B1 (en) 2006-12-14 2019-05-15 Rambus Inc. Multi-die memory device
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
TWI570879B (zh) 2009-06-26 2017-02-11 英維瑟斯公司 半導體總成及晶粒堆疊總成
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101994930B1 (ko) 2012-11-05 2019-07-01 삼성전자주식회사 일체형 단위 반도체 칩들을 갖는 반도체 패키지
KR102084553B1 (ko) 2013-01-03 2020-03-04 삼성전자주식회사 메모리 시스템
US9361254B2 (en) 2013-08-09 2016-06-07 Nvidia Corporation Memory device formed with a semiconductor interposer
KR102215826B1 (ko) * 2014-12-22 2021-02-16 삼성전자주식회사 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
KR102505206B1 (ko) 2015-12-15 2023-03-03 삼성전자주식회사 반도체 패키지
KR102612003B1 (ko) 2016-07-11 2023-12-08 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 이를 포함하는 저장 시스템
KR20180130043A (ko) * 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지
US10312219B2 (en) 2017-11-08 2019-06-04 Micron Technology, Inc. Semiconductor device assemblies including multiple shingled stacks of semiconductor dies
EP3928318A4 (en) 2019-02-22 2022-10-26 Micron Technology, Inc. MEMORY DEVICE INTERFACE AND METHOD
KR20210034784A (ko) * 2019-09-23 2021-03-31 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그 제조 방법
KR20210044508A (ko) * 2019-10-15 2021-04-23 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
TWI715486B (zh) * 2020-04-20 2021-01-01 瑞昱半導體股份有限公司 半導體封裝

Also Published As

Publication number Publication date
US11657860B2 (en) 2023-05-23
CN114512470A (zh) 2022-05-17
EP4002458A1 (en) 2022-05-25
US20220157353A1 (en) 2022-05-19

Similar Documents

Publication Publication Date Title
CN110931489B (zh) 半导体存储装置
US10929024B2 (en) Solid state drive devices and storage systems having the same
CN107767912B (zh) 半导体装置
US11270759B2 (en) Flash memory device and computing device including flash memory cells
CN112530859A (zh) 存储器件
US11699693B2 (en) Memory device
US11954340B2 (en) Nonvolatile memory device, nonvolatile memory, and operation method of memory controller
US20230230956A1 (en) Semiconductor package and method for fabricating the same
EP4002458A1 (en) Memory package and storage device including the same
US20230171964A1 (en) Nonvolatile memory device
KR20220081167A (ko) 집적회로 소자 및 이를 포함하는 전자 시스템
EP3961631B1 (en) Nonvolatile memory device and nonvolatile memory
EP4167702A1 (en) Non-volatile memory device and method of manufacturing the same
US11315651B1 (en) Non-volatile memory device
US11437349B2 (en) Semiconductor device
US20230369212A1 (en) Nonvolatile memory device and system comprising the same
US20220130849A1 (en) Memory device
KR20230055334A (ko) 비휘발성 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination