KR102505206B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 패키지 기판의 상면에 실장된 메모리 칩들과, 패키지 기판의 상면 및 후면 중 적어도 하나에 배치되며 수직 적층된 컨트롤러 칩들을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 수직 적층된 복수의 메모리 칩들이 실장된 반도체 패키지에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 고집적화 및/또는 고속화에 적합한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 패키지는: 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판; 상기 패키지 기판의 제1 면 상에 실장된 메모리 칩들; 및 상기 메모리 칩들 및 상기 패키지 기판과 전기적으로 연결되며, 상기 패키지 기판의 제1 및 제2 면들 중 적어도 하나에 배치되며, 수직 적층된 컨트롤러 칩들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 컨트롤러 칩들은 상기 패키지 기판의 제1 면 상에 실장되며, 상기 메모리 칩들과 수평 이격되어 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 패키지 기판의 제1 면이 리세스 영역을 가지며, 상기 컨트롤러 칩들은 상기 리세스 영역 내에 실장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 칩들은 상기 패키지 기판의 제1 면의 중앙 부위에 실장되고, 상기 컨트롤러 칩들은 상기 패키지 기판의 제1 면의 가장자리 부위에 실장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 컨트롤러 칩들은 상기 패키지 기판의 제2 면 상에 실장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지는: 상기 패키지 기판의 제2 면에 배치되는 외부 단자들을 더 포함하되, 상기 컨트롤러 칩들은 상기 패키지 기판의 제2 면의 중앙 부위에 실장되고, 상기 외부 단자들은 상기 패키지 기판의 제2 면의 가장자리에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 패키지 기판의 제2 면이 리세스 영역을 가지며, 상기 컨트롤러 칩들은 상기 리세스 영역 내에 실장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 리세스 영역은 상기 패키지 기판의 제2 면의 중앙 부위에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 칩들 각각은 일 측에 칩 패드들을 포함하되, 상기 칩 패드들을 노출시키기 위하여 상기 메모리 칩들 각각이, 아래의 메모리 칩에 대하여 일 방향으로 쉬프트되어 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 칩들은: 하부 그룹의 제1 메모리 칩들; 및 상기 하부 그룹 상에 상부 그룹의 제2 메모리 칩들을 포함하되, 상기 제1 메모리 칩들 각각은 아래의 제1 메모리 칩에 대하여 제1 방향으로 쉬프트되고, 상기 제2 메모리 칩들 각각은 아래의 제2 메모리 칩에 대하여 상기 제1 방향으로 쉬프트되며, 상기 상부 그룹의 최하단 제2 메모리 칩은 상기 하부 그룹의 최상단 제1 메모리 칩에 대하여 상기 제1 방향과 반대인 제2 방향으로 쉬프트될 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 패키지는: 상기 메모리 칩들, 상기 컨트롤러 칩들 및 상기 패키지 기판 사이를 전기적으로 연결하는 연결 부재를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 연결 부재는: 상기 제1 메모리 칩들 사이, 상기 제2 메모리 칩들 사이, 또는 상기 상부 그룹 및 상기 하부 그룹 사이를 전기적으로 연결하는 칩-칩 연결 부재; 상기 제1 메모리 칩들 중 적어도 하나와, 상기 제2 메모리 칩들 중 적어도 하나와, 상기 컨트롤러 칩들 중 적어도 하나를 상기 패키지 기판과 전기적으로 연결하는 칩-기판 연결 부재; 및 상기 제1 및 제2 메모리 칩들 중 적어도 하나와 상기 컨트롤러 칩들 중 적어도 하나를 연결하는 구조물-구조물 연결 부재를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 연결 부재는 본딩 와이어를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 칩들은: 상기 메모리 칩들은: 하부 그룹의 제1 메모리 칩들; 및 상기 하부 그룹 상에 상부 그룹의 제2 메모리 칩들을 포함하며, 상기 제1 메모리 칩들 각각은 아래의 제1 메모리 칩에 대하여 제1 방향으로 쉬프트되고, 상기 제2 메모리 칩들 각각은 아래의 제2 메모리 칩에 대하여 제2 방향으로 쉬프트될 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지는: 상기 제1 메모리 칩들 중 적어도 하나, 상기 제2 메모리 칩들 중 적어도 하나 또는 상기 컨트롤러 칩들 중 적어도 하나를 상기 패키지 기판과 전기적으로 연결하는 연결 부재를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 연결 부재는 본딩 와이어를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 컨트롤러 칩들은 상기 패키지 기판의 제2 면에 실장될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 패키지는: 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판; 상기 패키지 기판의 제1 면 상에 수직 적층된 메모리 칩들을 포함하는 메모리 칩 구조물; 및 상기 패키지 기판의 제2 면 상에 실장되며, 적어도 두 개의 컨트롤러 칩들이 수직 적층된 컨트롤러 칩 구조물을 포함하되, 상기 메모리 칩 구조물은, 상기 메모리 칩들 사이를 전기적으로 연결하는 제1 본딩 와이어들과, 상기 메모리 칩들 중 적어도 하나와 상기 패키지 기판 사이를 전기적으로 연결하는 제2 본딩 와이어들을 더 포함하고, 상기 컨트롤러 칩 구조물은, 상기 컨트롤러 칩들 중 하나와 상기 패키지 기판 사이를 전기적으로 연결하는 제3 본딩 와이어들을 더 포함한다.
본 발명의 일 실시예에 따르면, 상기 패키지 기판의 제2 면에 리세스 영역을 포함하고, 상기 컨트롤러 칩 구조물은 상기 리세스 영역 내에 실장될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 패키지는: 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판; 상기 패키지 기판의 제1 면 상에 수직 적층된 메모리 칩들을 포함하는 메모리 칩 구조물; 상기 패키지 기판의 제1 면 상에 실장되며, 적어도 두 개의 컨트롤러 칩들이 수직 적층된 컨트롤러 칩 구조물; 및 상기 메모리 칩 구조물 및 상기 컨트롤러 칩 구조물 사이를 연결하는 본딩 와이어들을 포함한다.
본 발명의 반도체 패키지에 따르면, 메모리 칩들이 수직 적층된 메모리 칩 구조물이 실장된 패키지 기판의 제1 면 및 제2 면 중 적어도 하나에 수직 적층된 컨트롤러 칩들을 포함하는 컨트롤러 칩 구조물을 실장함으로써, 컨트롤러 칩 구조물이 차지하는 면적을 감소시킬 수 있다. 이로써, 상기 메모리 칩 구조물의 면적을 상대적으로 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2a, 도 2b 및 도 3은 도 1의 반도체 패키지를 I-I' 방향으로 절단한 단면도들이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2a, 도 2b 및 도 3은 도 1의 반도체 패키지를 I-I' 방향으로 절단한 단면도들이다.
도 1, 도 2a, 도 2b 및 도 3을 참조하면, 반도체 패키지는, 패키지 기판(100), 메모리 칩 구조물(MCS), 및 컨트롤러 칩 구조물(CCS)을 포함할 수 있다.
상기 패키지 기판(100)은 인쇄회로기판(printed circuit board: PCB)일 수 있다. 상기 패키지 기판(100)은 상기 메모리 칩 구조물(MCS)이 실장되는 제1 면(110a)과 상기 제1 면(110a)과 대향하는 제2 면(110b)을 포함할 수 있다. 상기 패키지 기판(100)의 제1 면(110a)에는 제1 패드들(105)이 배치되고, 상기 제2 면(110b)에는 제2 패드들(107)이 배치될 수 있다. 상기 패키지 기판(100) 내부에는 다수의 회로 패턴들(도시되지 않음)이 배치될 수 있다.
상기 메모리 칩 구조물(MCS)은 복수의 메모리 칩들(110, 130)과, 상기 메모리 칩들(110, 130) 사이와, 상기 메모리 칩들(110, 130) 중 최하단에 배치된 메모리 칩(110L)과 상기 패키지 기판(100) 사이를 접착하는 제1 칩 접착 필름들(115)을 포함할 수 있다. 상기 메모리 칩들(110, 130)은 상기 패키지 기판(100)의 제1 면(110a)에 대하여 수직 방향으로 적층될 수 있다. 또한, 상기 복수의 메모리 칩들(110, 130)은 상기 칩 패드들(117, 137)을 노출시키기 위하여, 아래의 메모리 칩(110, 130)에 대하여 일 측으로 쉬프트하여(shift) 배치될 수 있다.
상기 복수의 메모리 칩들(110, 130)은, 하부 그룹(LG)을 구성하는 제1 메모리 칩들(110)과, 및 상부 그룹(UG)을 구성하는 제2 메모리 칩들(130)을 포함할 수 있다. 상기 제1 메모리 칩들(110)과 상기 제2 메모리 칩들(130)은 실질적으로 동일한 크기 및 구조를 가질 수 있다. 도 2a 및 도 2b에 도시된 예시와 같이 상기 제1 메모리 칩들(110)은 8개이며, 상기 제2 메모리 칩들(130)도 8개로 설명하기로 한다. 그러나, 본 발명에서 상기 제1 메모리 칩들(110) 및 상기 제2 메모리 칩들(130)의 수량을 이것으로 한정하는 것은 아니다. 상기 복수의 메모리 칩들 각각은 일 측에 칩 패드들(117, 137)이 배치될 수 있다. 상기 하부 그룹(LG)의 제1 메모리 칩들(110) 각각은 제1 칩 패드들(117)을 포함하고, 상기 상부 그룹(UG)의 제2 메모리 칩들(130) 각각은 제2 칩 패드(137)를 포함할 수 있다.
일 실시예에 따르면, 상기 하부 그룹(LG)의 제1 메모리 칩들(110) 각각은 그 아래의 제1 메모리 칩(110)에 대하여 제1 방향(DR1)으로 쉬프트되어 적층되고, 상기 상부 그룹(UG)의 상기 제2 메모리 칩들(130) 각각은 그 아래 제2 메모리 칩(130)에 대하여 상기 제1 방향(DR1)으로 쉬프트 되어 적층될 수 있다. 상기 하부 그룹(LG)의 최상단 제1 메모리 칩(110U) 상에 배치되는 상기 상부 그룹(UG)의 최하단 제2 메모리 칩(130L)은 상기 제1 메모리 칩(110)에 대하여 상기 제2 방향(DR2)으로 이동되어 배치될 수 있다. 상기 하부 그룹(LG)의 제1 칩 패드들(117)은 상기 제1 메모리 칩들(110)의 오른쪽에 배치되고, 상기 상부 그룹(UG)의 상기 제2 칩 패드들(137)도 상기 제2 메모리 칩들(130)의 오른쪽에 배치될 수 있다.
상기 제1 칩 접착 필름들(115) 각각은, 상기 패키지 기판(100)과 상기 제1 메모리 칩들(110) 중 최하단에 배치되는 제1 메모리 칩(110L) 사이를, 인접한 제1 메모리 칩들(110) 사이를, 상기 하부 그룹(LG)의 최상단 제1 메모리 칩(110U)과 상기 상부 그룹(UG) 최하단 제2 메모리 칩(130L) 사이를, 그리고, 인접한 제2 메모리 칩들(130) 사이를 접착시킬 수 있다. 상기 제1 칩 적착 필름들(115) 각각은 바로 상부에 배치되는 제1 메모리 칩(110) 각각 또는 제2 메모리 칩(130) 각각의 크기 및 형상이 실질적으로 동일할 수 있다.
상기 메모리 칩 구조물(MCS)은 상기 메모리 칩들(110, 130), 상기 패키지 기판(100) 및 상기 컨트롤러 칩 구조물(CCS) 중 적어도 두 개 사이를 전기적으로 연결하는 제1 연결 부재(120, 140, 145, 147)를 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 연결 부재(120, 140, 145, 147, 165)는 본딩 와이어(bonding wire)를 포함할 수 있다.
상기 제1 연결 부재(120, 140, 145, 147, 165)는 상기 메모리 칩들(110, 130) 사이를 전기적으로 연결하는 칩-칩 연결 부재(120, 140, 145)와, 상기 메모리 칩들(110, 130) 중 적어도 하나와 상기 패키지 기판(100) 사이를 전기적으로 연결하는 칩-기판 연결 부재(147)와, 상기 메모리 칩 구조물(MCS)과 상기 컨트롤러 칩 구조물(CCS)을 연결하는 구조물-구조물 연결 부재(165)를 포함할 수 있다.
상기 칩-칩 연결 부재(120, 140, 145)는, 상기 하부 그룹(LG)의 제1 메모리 칩들(110) 사이를 연결하는 제1 본딩 와이어들(120)과, 상기 상부 그룹(UG)의 제2 메모리 칩들(130) 사이를 연결하는 제2 본딩 와이어들(140)과, 상기 하부 그룹(LG) 및 상기 상부 그룹(UG)을 연결하는 제3 본딩 와이어(145) 중 적어도 하나를 포함할 수 있다. 상기 제1 본딩 와이어들(120) 각각은 적어도 인접한 두 개의 제1 메모리 칩들(110)의 제1 칩 패드들(117) 사이를 전기적으로 연결할 수 있다. 예컨대, 상기 제1 본딩 와이어들(120)은 2개일 수 있으며, 각각의 제1 본딩 와이어(120)는 연속되는 4개의 제1 메모리 칩들(110)을 전기적으로 연결할 수 있다. 상기 제2 본딩 와이어들(140) 각각은 적어도 인접한 두 개의 제2 메모리 칩들(130)의 제2 칩 패드들(137) 사이를 전기적으로 연결할 수 있다. 예컨대, 상기 제2 본딩 와이어들(140)은 2개일 수 있으며, 각각의 제2 본딩 와이어(140)는 연속되는 4개의 제2 메모리 칩들(130)을 전기적으로 연결할 수 있다. 상기 제3 본딩 와이어(145)는 상기 하부 그룹(LG)의 최하단 제1 메모리 칩(110L)과 상기 상부 그룹(UG)의 최하단 제2 메모리 칩(130L)을 연결할 수 있다. 그러나, 본 발명의 상기 칩-칩 연결 부재(120, 140, 145)를 이로 한정하는 것은 아니다.
상기 칩-기판 연결 부재(147)는 상기 하부 그룹(LG)의 상기 제1 메모리 칩들(110) 중 적어도 하나와 상기 패키지 기판(100)을 전기적으로 연결하는 제1 본딩 와이어(147)와, 상기 상부 그룹(UG)의 상기 제2 메모리 칩들(130) 중 적어도 하나와 상기 패키지 기판(100)을 전기적으로 연결하는 제2 본딩 와이어(도시되지 않음) 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 제1 본딩 와이어(147)는 최하단의 제1 메모리 칩(110L)과 상기 패키지 기판(100)을 전기적으로 연결할 수 있다. 그러나, 본 발명의 상기 칩-기판 연결 부재(147)를 이로 한정하는 것은 아니다.
상기 구조물-구조물 연결 부재(165)는, 상기 하부 그룹(LG)의 상기 제1 메모리 칩들(110) 중 적어도 하나와 상기 컨트롤러 칩 구조물(CCS)을 전기적으로 연결하는 제1 본딩 와이어(도시되지 않음)와, 상기 상부 그룹(UG)의 제2 메모리 칩들(130) 중 적어도 하나와 상기 컨트롤러 칩 구조물(CCS)을 전기적으로 연결하는 제2 본딩 와이어(165) 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 제2 본딩 와이어(165)는 상기 상부 그룹(UG)의 최하단 제2 메모리 칩(130L)과 상기 컨트롤러 칩 구조물(CCS)을 전기적으로 연결할 수 있다. 그러나, 본 발명의 상기 구조물-구조물 연결 부재(165)를 이로 한정하는 것은 아니다.
도 2a를 참조하면, 상기 컨트롤러 칩 구조물(CCS)은 상기 패키지 기판(100)의 제1 면(110a) 상에 실장될 수 있다. 상기 패키지 기판(100)의 제1 면(110a) 상에서 상기 컨트롤러 칩 구조물(CCS)은 상기 메모리 칩 구조물(MCS)과 수평 이격되어 배치될 수 있다. 도 2a에서는 상기 컨트롤러 칩 구조물(CCS)은 상기 메모리 칩 구조물(MCS)에 대하여 오른쪽에 배치되지만, 상기 컨트롤러 칩 구조물(CCS)은 상기 메모리 칩 구조물(MCS)에 대하여 왼쪽에 배치될 수 있다. 본 발명에서, 상기 메모리 칩 구조물(MCS)의 위치를 한정하지는 않는다.
이와는 다르게 도 3을 참조하면, 상기 패키지 기판(100)의 제1 면(110a)의 가장자리 일 측에는 리세스 영역(RC)을 포함하되, 상기 컨트롤러 칩 구조물(CCS)이 상기 패키지 기판(100)의 제1 면(110a)의 리세스 영역(RC) 내에 실장될 수 있다.
도 2a 및 도 3을 참조하면, 상기 컨트롤러 칩 구조물(CCS)은 수직 적층된 컨트롤러 칩들(150U, 150L)을 포함할 수 있다. 이하 설명의 용이함을 위하여 상기 컨트롤러 칩들(150U, 150L)은 2개로 설명하나, 본 발명에서 상기 컨트롤러 칩들(150U, 150L)의 수량을 이로 한정하는 것은 아니다. 상기 컨트롤러 칩들(150U, 150L)은 하부 컨트롤러 칩(150L) 및 상부 컨트롤러 칩(150U)을 포함할 수 있다. 상기 하부 컨트롤러 칩(150L) 가장자리에 제1 칩 패드들(157L)이 제공되고, 상기 상부 컨트롤러 칩(150U) 가장자리에 제2 칩 패드들(157U)이 제공될 수 있다.
상기 컨트롤러 칩 구조물(CCS)은, 상기 패키지 기판(100) 및 상기 하부 컨트롤러 칩(150L) 사이를, 그리고 상기 하부 컨트롤러 칩(150L) 및 상기 상부 컨트롤러 칩(150U) 사이를 접착시키는 제2 칩 접착 필름들(155)을 포함할 수 있다. 상기 제2 칩 접착 필름들(155) 각각은 상기 제1 칩 접착 필름들(115) 각각과 실질적으로 동일한 물질을 포함할 수 있다. 상기 제2 칩 필름들(155) 각각의 두께가 상기 제1 칩 접착 필름들(115) 각각의 두께보다 클 수 있다.
상기 컨트롤러 칩 구조물(CCS)은, 상기 메모리 칩 구조물(MCS) 및 상기 패키지 기판(100)과 전기적으로 연결하는 제2 연결 부재(160)를 포함할 수 있다. 상기 제2 연결 부재(160)는 본딩 와이어를 포함할 수 있다.
상기 제2 연결 부재(160)는 상기 컨트롤 칩들 중 적어도 하나와 상기 패키지 기판(100) 사이를 전기적으로 연결할 수 있다. 예컨대, 상기 상부 컨트롤러 칩(150U)의 제2 칩 패드들(157U)과 상기 패키지 기판(100)의 제2 패드들(107) 각각 연결하는 제1 본딩 와이어들(160U)과, 상기 하부 컨트롤러 칩(150L)의 제1 칩 패드들(157L)과 상기 패키지 기판(100)의 제2 패드들(107)을 연결하는 제2 본딩 와이어들(160L) 중 적어도 하나를 포함할 수 있다.
도 2b를 참조하면, 상기 컨트롤러 칩 구조물(CCS)의 하부 컨트롤러 칩(150L)은 상기 패키지 기판(100)과 하부 솔더 볼들(167L)에 의해 전기적으로 연결되고, 상기 하부 컨트롤러 칩(150L)과 상부 컨트롤러 칩(150U) 사이에는 상부 솔더 볼들(167U)이 배치될 수 있다. 또한, 상기 하부 컨트롤러 칩(150L) 내부에는 다수의 비아 전극들(TSV)이 배치될 수 있다. 상기 하부 컨트롤러 칩(150L) 및 상기 상부 컨트롤러 칩(150U)은 상기 비아 전극들(TSV)에 의해 전기적으로 연결될 수 있다.
이와 같이, 상기 컨트롤러 칩들(150U, 150L)이 수직 적층되어, 상기 패키지 기판(100) 상의 컨트롤러 칩 구조물(CCS)이 차지하는 면적을 감소시킬 수 있어, 상대적으로 메모리 칩 구조물(MCS)의 면적을 증가시킬 수 있다.
상기 반도체 패키지는, 상기 패키지 기판(100)의 제1 면(110a) 상에서, 상기 메모리 칩 구조물(MCS) 및 상기 컨트롤러 칩 구조물(CCS)을 덮는 몰딩부(170)를 더 포함할 수 있다. 또한, 상기 패키지 기판(100)의 상기 제2 면(110b)에 배치된 제2 패드들(107)과 접촉하는 외부 단자들(EXT)이 제공되며, 상기 외부 단자들(EXT) 각각은 솔더 볼일 수 있다.
도 4 및 도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 4 및 도 5를 참조하면, 반도체 패키지는, 패키지 기판(100), 메모리 칩 구조물(MCS) 및 컨트롤러 칩 구조물(CCS)을 포함할 수 있다.
상기 패키지 기판(100)은 상기 메모리 칩 구조물(MCS)이 실장되는 제1 면(110a)과, 상기 제1 면(110a)과 대향하는 제2 면(110b)을 포함할 수 있다. 상기 제1 면(110a)에는 제1 패드들(105)이 배치될 수 있다.
상기 메모리 칩 구조물(MCS)은 복수의 메모리 칩들(110, 130)과, 상기 메모리 칩들(110, 130) 사이와, 상기 메모리 칩들(110, 130) 중 최하단에 배치된 메모리 칩(110L)과 상기 패키지 기판(100) 사이를 접착하는 제1 칩 접착 필름들(115)을 포함할 수 있다. 상기 메모리 칩들(110, 130)은 상기 패키지 기판(100)의 제1 면(110a)에 대하여 수직 방향으로 적층될 수 있다. 또한, 상기 복수의 메모리 칩들(110, 130)은 상기 칩 패드들(117, 137)을 노출시키기 위하여, 아래의 메모리 칩들(110, 130)에 대하여 일 측으로 쉬프트하여 배치될 수 있다.
상기 복수의 메모리 칩들(110, 130)은, 하부 그룹(LG)을 구성하는 8개의 제1 메모리 칩들(110)과, 및 상부 그룹(UG)을 구성하는 8개의 제2 메모리 칩들(130)을 포함할 수 있다. 그러나, 본 발명에서 상기 제1 메모리 칩들(110) 및 상기 제2 메모리 칩들(130)의 수량을 이것으로 한정하는 것은 아니다. 상기 복수의 메모리 칩들(110, 130) 각각은 일 측에 칩 패드들(117, 137)이 배치될 수 있다. 상기 하부 그룹(LG)의 제1 메모리 칩들(110) 각각은 제1 칩 패드들(117)을 포함하고, 상기 상부 그룹(UG)의 제2 메모리 칩들(130) 각각은 제2 칩 패드(137)를 포함할 수 있다.
몇몇 실시예들에 따르면, 상기 하부 그룹(LG)의 상기 제1 메모리 칩들(110) 각각은, 아래의 제1 메모리 칩(110)에 대하여 제1 방향(DR1)으로 쉬프트되어 적층되고, 상기 상부 그룹(UG)의 상기 제2 메모리 칩들(130) 각각은 상기 제2 메모리 칩(130)에 대하여 상기 제1 방향(DR1)과 반대인 제2 방향(DR2)으로 쉬프트 되어 적층될 수 있다. 상기 제1 방향(DR1)은 왼쪽 방향이고, 상기 제2 방향(DR2)은 오른쪽 방향일 수 있다. 이 경우, 상기 하부 그룹(LG)의 상기 제1 칩 패드들(117)은 상기 제1 메모리 칩들(110)의 오른쪽에 배치되고, 상기 상부 그룹(UG)의 상기 제2 칩 패드들(137)은 상기 제2 메모리 칩들(130)의 왼쪽에 배치될 수 있다.
상기 제1 칩 접착 필름들(115) 각각은, 상기 패키지 기판(100)과 상기 제1 메모리 칩들(110) 중 최하단에 배치되는 제1 메모리 칩(110L) 사이를, 인접한 제1 메모리 칩들(110) 사이를, 상기 하부 그룹(LG)의 최상단 제1 메모리 칩(110L)과 상기 상부 그룹(UG) 최하단 제2 메모리 칩(130L) 사이를, 그리고, 인접한 제2 메모리 칩들(130) 사이를 접착시킬 수 있다. 상기 제1 칩 적착 필름들(115) 각각은 바로 상부에 배치되는 제1 메모리 칩(110) 또는 제2 메모리 칩(130)의 크기 및 형상이 실질적으로 동일할 수 있다.
상기 메모리 칩 구조물(MCS)은, 상기 메모리 칩들(110, 130)과 상기 패키지 기판(100) 사이를 전기적으로 연결하는 제1 연결 부재를 더 포함할 수 있다. 상기 제1 연결 부재는 본딩 와이어를 포함할 수 있다.
상기 제1 연결 부재(120, 140, 125L, 125U)는, 상기 메모리 칩들 사이를 전기적으로 연결하는 칩-칩 연결 부재(120, 140)와, 상기 메모리 칩들 중 적어도 하나와 상기 패키지 기판(100) 사이를 전기적으로 연결하는 칩-기판 연결 부재(125L, 125U)를 포함할 수 있다.
상기 칩-칩 연결 부재(120, 140)는, 상기 하부 그룹(LG)의 제1 메모리 칩들(110) 사이를 연결하는 제1 본딩 와이어들(120)과, 상기 상부 그룹(UG)의 제2 메모리 칩들(130) 사이를 연결하는 제2 본딩 와이어들(140) 중 적어도 하나를 포함할 수 있다. 상기 제1 본딩 와이어들(120) 각각은 적어도 인접한 두 개의 제1 메모리 칩들(110)의 제1 칩 패드들(117) 사이를 전기적으로 연결할 수 있다. 예컨대, 상기 제1 본딩 와이어들(120)은 2개일 수 있으며, 각각의 제1 본딩 와이어(120)는 연속되는 4개의 제1 메모리 칩들(110)을 전기적으로 연결할 수 있다. 상기 제2 본딩 와이어들(140) 각각은 적어도 인접한 두 개의 제2 메모리 칩들(130)의 제2 칩 패드들(137) 사이를 전기적으로 연결할 수 있다. 예컨대, 상기 제2 본딩 와이어들(140)은 2개일 수 있으며, 각각의 제2 본딩 와이어(140)는 연속되는 4개의 제2 메모리 칩들(130)을 전기적으로 연결할 수 있다.
상기 칩-기판 연결 부재(125L, 125U)는, 상기 하부 그룹(LG)의 제1 메모리 칩들(110) 중 적어도 하나와 상기 패키지 기판(100)을 연결하는 제1 본딩 와이어들(125L)과, 상기 상부 그룹(UG)의 제2 메모리 칩들(130) 중 적어도 하나와 상기 패키지 기판(100)을 연결하는 제2 본딩 와이어들(125U) 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 제1 본딩 와이어들(125L)은 2개 일 수 있다. 상기 제1 본딩 와이어들(125L) 중 하나는, 상기 하부 그룹(LG)의 최하단에 배치되는 제1 메모리 칩(110L)의 제1 칩 패드(117)와 상기 패키지 기판(100)의 제1 면(110a)의 제1 패드(105) 사이를 전기적으로 연결할 수 있다. 상기 제1 본딩 와이어들(125L) 중 다른 하나는, 상기 하부 그룹(LG)의 다섯 번째 제1 메모리 칩(110F)의 제1 칩 패드(117)와 상기 패키지 기판(100)의 제1 패드(105) 사이를 전기적으로 연결할 수 있다. 예컨대, 상기 제2 본딩 와이어들(125U)은 2개 일 수 있다. 상기 제2 본딩 와이어들(125U) 중 하나는, 상기 상부 그룹(UG)의 최하단에 배치되는 제2 메모리 칩(130L)의 제2 칩 패드(137)와 상기 패키지 기판(100)의 제1 면(110a)의 제1 패드(105) 사이를 전기적으로 연결할 수 있다. 상기 제2 본딩 와이어들(125U) 중 다른 하나는, 상기 상부 그룹(UG)의 다섯 번째 제2 메모리 칩(130F)의 제1 칩 패드(117)와 상기 패키지 기판(100)의 제1 패드(105) 사이를 전기적으로 연결할 수 있다.
상기 반도체 패키지는, 상기 패키지 기판(100)의 제1 면(110a) 상에 상기 메모리 칩 구조물(MCS)을 덮는 제1 몰드부(170)를 더 포함할 수 있다.
상기 패키지 기판(100)의 제2 면(110b)에는 상기 컨트롤러 칩 구조물(CCS)과, 외부 단자들(EXT)이 제공될 수 있다. 상기 컨트롤러 칩 구조물(CCS)은 상기 패키지 기판(100)의 제2 면(110b)의 중앙 부위에 배치되며, 상기 외부 단자들(EXT)은 상기 패키지 기판(100)의 제2 면(110b)의 가장자리에 배치될 수 있다.
도 4를 참조하면, 상기 컨트롤러 칩 구조물(CCS)은 상기 패키지 기판(100)의 제2 면(110b)의 상에 배치될 수 있다. 도 5를 참조하면, 상기 패키지 기판(100)의 제2 면(110b) 중앙 부위에 리세스 영역(RC)을 포함하되, 상기 컨트롤러 칩 구조물(CCS)이 상기 패키지 기판(100)의 제2 면(110b)의 리세스 영역(RC)에 실장될 수 있다.
상기 컨트롤러 칩 구조물(CCS)은 수직 적층된 2개의 컨트롤러 칩들(150L, 150U)을 포함할 수 있다. 상기 컨트롤러 칩들(150L, 150U) 각각은 하부 컨트롤러 칩(150L) 및 상부 컨트롤러 칩(150U)을 포함할 수 있다. 본 발명에서, 상기 컨트롤러 칩들(150L, 150U)의 수량을 이로 한정하는 것은 아니다. 상기 하부 컨트롤러 칩(150L) 가장자리에 제1 칩 패드들(157L)이 제공되고, 상기 상부 컨트롤러 칩(150U) 가장자리에 제2 칩 패드들(157U)이 제공될 수 있다.
상기 컨트롤러 칩 구조물(CCS)은, 상기 패키지 기판(100) 및 상기 하부 컨트롤러 칩(150L) 사이를, 그리고 상기 하부 컨트롤러 칩(150L) 및 상기 상부 컨트롤러 칩(150U) 사이를 접착시키는 제2 칩 접착 필름들(155)을 포함할 수 있다. 상기 제2 칩 접착 필름들(155) 각각은 상기 제1 칩 접착 필름들(115) 각각과 실질적으로 동일한 물질을 포함할 수 있다. 상기 제2 칩 필름들(155) 각각의 두께가 상기 제1 칩 접착 필름들(115) 각각의 두께보다 클 수 있다.
상기 컨트롤러 칩 구조물(CCS)은, 상기 컨트롤러 칩들(150L, 150U)과 상기 패키지 기판(100) 사이를 전기적으로 연결하는 제2 연결 부재(160L, 160U)를 포함할 수 있다. 상기 제2 연결 부재(160L, 160U)는 본딩 와이어를 포함할 수 있다. 또한, 상기 제2 연결 부재(160L, 160U)와 전기적으로 접촉하는 제2 패드들(109)이 상기 패키지 기판(100)의 제2 면(110b)에 제공될 수 있다.
상기 제2 연결 부재(160L, 160U)는, 상기 하부 컨트롤러 칩(150L)의 제1 칩 패드들(157L)과 상기 패키지 기판(100)의 제2 패드들(109)을 각각 전기적으로 연결하는 제1 본딩 와이어들(160L)과, 상기 상부 컨트롤러 칩(150U)의 제2 칩 패드들(157U)과 상기 패키지 제2 패드들(109)을 각각 전기적으로 연결하는 제2 본딩 와이어들(160U)을 포함할 수 있다.
이 경우, 상기 메모리 칩 구조물(MCS)과 상기 컨트롤러 칩 구조물(CCS)은 상기 패키지 기판(100)과 각각 전기적으로 연결됨으로써, 상기 패키지 기판(100)을 통해 상기 메모리 칩 구조물(MCS) 및 상기 컨트롤러 칩 구조물(CCS)을 전기적으로 연결할 수 있다.
상기 반도체 패키지는, 상기 패키지 기판(100)의 제2 면(110b) 상에 상기 컨트롤러 칩 구조물(CCS)을 덮는 제2 몰드부(165)를 더 포함할 수 있다.
상기 패키지 기판(100)의 제2 면(110b) 가장자리에 상기 외부 단자들(EXT)과 각각 전기적으로 접촉하는 제3 패드들(107)이 더 제공될 수 있다. 상기 외부 단자들(EXT) 각각은 솔더 볼일 수 있다.
이와 같이, 상기 컨트롤러 칩 구조물(CCS)이 상기 패키지 기판(100)의 제2 면(110b)에 배치됨으로써, 상기 패키지 기판(100)의 제1 면(110a) 상에 실장되는 메모리 칩 구조물(MCS)의 면적을 증가시킬 수 있다. 또한, 상기 컨트롤러 칩 구조물(CCS) 내 컨트롤러 칩들(150L, 150U)이 수직 적층되어 상기 패키지 기판(100)의 제2 면(110b)에서 차지하는 면적이 크기 않아 외부 단자들(EXT)과 함께 효율적으로 배치될 수 있다.
도 5와 같이 상기 리세스 영역(RC) 내에 컨트롤러 칩 구조물(CCS)이 실장되는 경우, 상기 외부 단자들(EXT) 각각보다 상기 컨트롤러 칩 구조물(CCS)이 돌출되는 것을 방지할 수 있다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6을 참조하면, 패키지 기판(100)의 제1 면(110a) 상에 수직 적층된 복수의 메모리 칩들(110, 130)을 포함하는 메모리 칩 구조물(MCS)을 실장할 수 있다.
일 실시예에 따르면, 하부 그룹(LG)의 8개의 제1 메모리 칩들(110)이 제1 칩 패드들(117)을 노출시키도록, 아래의 제1 메모리 칩(110)에 대하여 제1 방향(DR1)으로 쉬프트하여 배치되고, 상부 그룹(UG)의 8개의 제2 메모리 칩들(130)이 제2 칩 패드들(137)을 노출시키도록, 아래의 제2 메모리 칩(130)에 대하여 상기 제1 방향(DR1)으로 쉬프트 하여 배치될 수 있다. 상기 하부 그룹(LG)의 최상단 제1 메모리 칩(110U)의 기준으로, 상기 상부 그룹(UG)의 최하단 제2 메모리 칩(130L)은 상기 제1 방향(DR1)과 반대인 제2 방향(DR2)으로 쉬프트하여 배치될 수 있다. 예컨대, 상기 제1 방향(DR1)은 왼쪽 방향이고 상기 제2 방향(DR2)은 오른쪽 방향일 수 있다.
상기 패키지 기판(100)과 상기 하부 그룹(LG)의 최하단에 배치된 제1 메모리 칩(110L) 사이, 인접한 두 개의 제1 메모리 칩들(110) 사이, 상기 하부 그룹(LG)의 최상단에 배치된 제1 메모리 칩(110U)과 상기 상부 그룹(UG)의 최하단에 배치된 제2 메모리 칩(130L) 사이, 그리고 인접한 두 개의 제2 메모리 칩들(130) 사이를, 각각 제1 칩 접착 필름들(115)에 의해 접착시킬 수 있다. 상기 제1 칩 접착 필름들(115) 각각은 함침이 가능한 물질을 포함할 수 있다.
상기 패키지 기판(100)의 제1 면(110a) 상에, 수직 적층된 복수의 컨트롤러 칩들(150L, 150U)을 포함하는 컨트롤러 칩 구조물(CCS)을 실장할 수 있다.
예컨대, 하부 컨트롤러 칩(150L)과 상기 패키지 기판(100) 사이, 그리고 하부 컨트롤러 칩(150L) 및 상부 컨트롤러 칩(150U) 사이를 각각 제2 칩 접착 필름들(155)에 의해 접착시킬 수 있다.
다른 실시예에서, 상기 컨트롤러 칩 구조물(CCS)은, 제2 칩 접착 필름들(155)을 대신하여, 상기 상부 컨트롤러 칩(150U) 및 상기 하부 컨트롤러 칩(150L) 사이에 솔더 볼들(167L, 167U)이 배치되고, 상기 하부 컨트롤러 칩(150L) 내에 비아 전극들(TSV) 형성하여, 상기 패키지 기판(100), 상기 하부 컨트롤러 칩(150L) 및 상기 상부 컨트롤러 칩(150U) 각각을 서로 전기적으로 연결할 수 있다.
또 다른 실시예에서, 상기 패키지 기판(100)의 가장자리 일 측에 리세스 영역(RC, 도 3 참조)을 형성한 후, 상기 컨트롤러 칩 구조물(CCS)을 상기 리세스 영역(RC)에 실장할 수 있다. 이후 설명될 공정들을 진행함으로써, 도 3에 도시된 반도체 패키지를 완성시킬 수 있다.도 7을 참조하면, 일차 와이어 본딩 공정을 수행할 수 있다.
예컨대, 상기 하부 그룹(LG) 내 상기 제1 메모리 칩들(110) 사이를 와이어 본딩하여, 상기 제1 메모리 칩들(110) 사이를 전기적으로 연결할 수 있다. 인접한 4개의 제1 메모리 칩들(110)을 연속적으로 연결하여 제1 본딩 와이어들(120)을 형성할 수 있다. 상기 제1 칩 접착 필름들(115)이 함침이 가능하여, 하부 그룹(LG)의 최상단의 제1 메모리 칩(110)의 제1 칩 패드(117)가 상기 제1 칩 접착 필름(115)에 의해 덮이더라도, 상기 제1 본딩 와이어(120)에 의해 전기적으로 접촉할 수 있다.
상기 상부 그룹(UG) 내 상기 제2 메모리 칩들(130) 사이를 와이어 본딩하여, 상기 제2 메모리 칩들(130) 사이를 전기적으로 연결할 수 있다. 인접한 4개의 제2 메모리 칩들(130)을 연속적으로 연결하여 제2 본딩 와이어들(140)을 형성할 수 있다.
그리고, 상기 하부 컨트롤러 칩(150L)의 제1 칩 패드들(157L)과 상기 패키지 기판(100)의 제1 패드들(105) 사이를 각각 와이어 본딩하고, 상기 상부 컨트롤러 칩(150U)의 제2 칩 패드들(157U)과 상기 패키지 기판(100)의 제1 패드들(105) 사이를 각각 와이어 본딩하여 제3 본딩 와이어들(160L, 160U)을 형성할 수 있다.
도 8을 참조하면, 이차 와이어 본딩 공정을 수행할 수 있다.
예컨대, 상기 상부 그룹(UG)의 최하단 제2 메모리 칩(130L)의 제2 칩 패드(137)와 하부 그룹(LG)의 최하단 제1 메모리 칩(110L)의 제1 칩 패드(117) 사이를 와이어 본딩하여 제4 본딩 와이어(145)을 형성할 수 있다. 상기 하부 그룹(LG)의 최하단 제1 메모리 칩(110L)의 제1 칩 패드(117)와 상기 패키지 기판(100)의 제1 패드(105) 사이를 와이어 본딩하여 제5 본딩 와이어(147)을 형성할 수 있다. 또한, 상기 상부 그룹(UG)의 최하단 제2 메모리 칩(130L)의 제2 칩 패드(137)와 상기 상부 컨트롤러 칩(150U)의 제2 칩 패드(137) 사이를 와이어 본딩하여 제6 본딩 와이어(165)를 형성할 수 있다.
이때, 상기 패키지 기판(100)의 제1 패드(105)에는 세 번의 와이어 본딩이 수행될 수 있다. 상기 하부 그룹(LG)의 최하단 제1 메모리 칩(110L)의 제1 칩 패드(117L)에는 세 번의 와이어 본딩이 수행될 수 있다. 또한, 상기 상부 그룹(UG)의 최하단 제2 메모리 칩(130L)의 제2 칩 패드(137L)에는 세 번의 와이어 본딩이 수행될 수 있다. 상기 상부 컨트롤러 칩(150U)의 제2 칩 패드(157U)에는 두 번의 와이어 본딩이 수행될 수 있다.
다시 도 2a를 참조하면, 상기 패키지 기판(100)의 제1 면(110a) 상에 상기 메모리 칩 구조물(MCS) 및 상기 컨트롤러 칩 구조물(CCS)을 덮는 몰딩부(170)를 형성할 수 있다. 이어서, 상기 패키지 기판(100)의 제2 면(110b)에 제공된 제2 패드들(107)에 각각 외부 단자들(EXT)을 형성할 수 있다.
도 9 내지 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 9를 참조하면, 패키기 기판(100)의 제1 면(110a) 상에 수직 적층된 복수의 메모리 칩들을 포함하는 메모리 칩 구조물(MCS)을 실장할 수 있다.
일 실시예에 따르면, 하부 그룹(LG)의 8개의 제1 메모리 칩들(110)이 제1 칩 패드들(117)을 노출시키도록, 아래 제1 메모리 칩(110)에 대하여 제1 방향(DR1)으로 쉬프트하여 배치되고, 상부 그룹(UG)의 8개의 제2 메모리 칩들(130)이 제2 칩 패드들(137)을 노출시키도록, 아래 제2 메모리 칩(130)에 대하여 상기 제1 방향(DR1)과 반대인 제2 방향(DR2)으로 쉬프트 하여 배치될 수 있다. 예컨대, 상기 제1 방향(DR1)은 왼쪽 방향이고 상기 제2 방향(DR2)은 오른쪽 방향일 수 있다.
상기 패키지 기판(100)과 상기 하부 그룹(LG)의 최하단에 배치된 제1 메모리 칩(110L) 사이, 인접한 두 개의 제1 메모리 칩들(110) 사이, 상기 하부 그룹(LG)의 최상단에 배치된 제1 메모리 칩(110U)과 상기 상부 그룹(UG)의 최하단에 배치된 제2 메모리 칩(130L) 사이, 그리고 인접한 두 개의 제2 메모리 칩들(130) 사이를, 각각 제1 칩 접착 필름들(115)에 의해 접착시킬 수 있다.
도 10을 참조하면, 일차 와이어 본딩 공정을 수행할 수 있다.
예컨대, 상기 하부 그룹(LG) 내 상기 제1 메모리 칩들(110) 사이를 와이어 본딩하여, 상기 제1 메모리 칩들(110) 사이를 전기적으로 연결할 수 있다. 인접한 4개의 제1 메모리 칩들(110)을 연속적으로 연결하여 제1 본딩 와이어들(120)을 형성할 수 있다.
상기 상부 그룹(UG) 내 상기 제2 메모리 칩들(130) 사이를 와이어 본딩하여, 상기 제2 메모리 칩들(130) 사이를 전기적으로 연결할 수 있다. 인접한 4개의 제2 메모리 칩들(130)을 연속적으로 연하여 제2 본딩 와이어들(140)을 형성할 수 있다.
도 11을 참조하면, 이차 와이어 본딩 공정을 수행할 수 있다.
예컨대, 상기 하부 그룹(LG)의 첫 번째 및 다섯 번째 제1 메모리 칩들(110L, 110F)의 제1 칩 패드들(117)과 상기 패키지 기판(100)의 제1 패드들(105) 사이를 각각 와이어 본딩하여 제3 본딩 와이어들(125L)을 형성할 수 있다. 상기 상부 그룹(UG)의 첫 번째 및 다섯 번째 제2 메모리 칩들(130L, 130F)의 제2 칩 패드들(137)과 상기 패키지 기판(100)의 제1 패드들(105) 사이를 각각 와이어 본딩하여 제4 본딩 와이어들(125U)을 형성할 수 있다.
이때, 하부 그룹(LG)의 첫 번째 및 다섯 번째 제1 메모리 칩들(110L, 110F)의 제1 칩 패드들(117) 각각과, 상기 상부 그룹(UG)의 첫 번째 및 다섯 번째 제2 메모리 칩들(130L, 130F)의 제2 칩 패드들(137) 각각은 두 번씩 와이어 본딩이 수행될 수 있다.
그리고, 상기 패키지 기판(100)의 제1 면(110a) 상에 상기 메모리 칩 구조물(MCS)을 덮는 제1 몰드부(170)를 형성할 수 있다.
도 12를 참조하면, 상기 패키지 기판(100)의 제2 면(110b) 상에 수직 적층된 복수의 컨트롤러 칩들(150L, 150U)을 포함하는 컨트롤러 칩 구조물(CCS)을 실장할 수 있다.
예컨대, 하부 컨트롤러 칩(150L)과 상기 패키지 기판(100) 사이, 그리고 상기 하부 컨트롤러 칩(150L) 및 상기 상부 컨트롤러 칩(150U) 사이를 각각 제2 칩 접착 필름들(155)에 의해 접착시킬 수 있다.
상기 하부 컨트롤러 칩(150L)의 제1 칩 패드들(117)과 상기 패키지 기판(100)의 제2 패드들(109) 사이를 각각 와이어 본딩하여 제5 본딩 와이어들(160L)을 형성하고, 상기 상부 컨트롤러 칩(150L)의 제2 칩 패드들(137)과 상기 패키지 기판(100)의 제2 패드들(109) 사이를 각각 와이어 본딩하여 제6 본딩 와이어들(160U)을 형성할 수 있다.
상기 패키지 기판(100)의 제2 면(110b) 상에 상기 컨트롤러 칩 구조물(CCS)을 덮는 제2 몰드부(165)를 형성할 수 있다.
다른 실시예에서, 상기 패키지 기판(100)의 제2 면(110b)의 중앙 부위에 리세스 영역(RC, 도 5를 참조)을 형성한 후, 상기 컨트롤러 칩 구조물(CCS)을 상기 리세스 영역(RC)에 실장할 수 있다. 상기 패키지 기판(100)을 사용하면, 도 5에 도시된 반도체 패키지를 완성시킬 수 있다.
다시 도 4를 참조하면, 상기 패키지 기판(100)의 제2 면(110b)에 제공된 제3 패드들(107)에 각각 외부 단자들(EXT)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110, 130: 메모리 칩들
115: 제1 접착 필름
117, 137: 칩 패드
120, 140, 145, 147, 165: 제2 연결 부재
MCS: 메모리 칩 구조물
150U, 150L: 컨트롤러 칩들
155: 제2 접착 필름
160: 연결 부재
CCS: 컨트롤러 칩 구조물
RC: 리세스 영역

Claims (12)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판, 상기 패키지 기판의 제2 면은 리세스 영역을 가지고;
    상기 패키지 기판의 제1 면 상에 실장된 메모리 칩들;
    상기 메모리 칩들 및 상기 패키지 기판과 전기적으로 연결되며, 상기 패키지 기판의 상기 제2 면 상의 상기 리세스 영역에 실장되며, 수직 적층된 컨트롤러 칩들; 및
    상기 패키지 기판의 상기 제2 면 상에 배치되어 상기 컨트롤러 칩들을 덮고, 상기 리세스 영역 내로 연장되는 몰드막을 포함하되,
    상기 몰드막은 상기 패키지 기판을 사이에 두고 상기 메모리 칩들로부터 이격되는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 패키지 기판의 제2 면에 배치되는 외부 단자들을 더 포함하되,
    상기 컨트롤러 칩들은 상기 패키지 기판의 제2 면의 중앙 부위에 실장되고,
    상기 외부 단자들은 상기 패키지 기판의 제2 면의 가장자리에 배치되는 반도체 패키지.
  7. 제6항에 있어서,
    상기 몰드막의 하면은 상기 외부 단자들의 최하부면들보다 높은 레벨에 배치되는 반도체 패키지.
  8. 서로 대향하는 제1 면 및 제2 면을 포함하는 패키지 기판, 상기 패키지 기판의 제2 면은 리세스 영역 및 패드들을 가지고;
    상기 패키지 기판의 제1 면 상에 수직 적층된 메모리 칩들을 포함하는 메모리 칩 구조물;
    상기 패키지 기판의 상기 제2 면 상의 상기 리세스 영역에 실장되며, 적어도 두 개의 컨트롤러 칩들이 수직 적층된 컨트롤러 칩 구조물; 및
    상기 패키지 기판의 상기 제2 면 상에 배치되어 상기 컨트롤러 칩 구조물을 덮고, 상기 리세스 영역 내로 연장되는 몰드막을 포함하되,
    상기 메모리 칩 구조물은, 상기 메모리 칩들 사이를 전기적으로 연결하는 제1 본딩 와이어들과, 상기 메모리 칩들 중 적어도 하나와 상기 패키지 기판 사이를 전기적으로 연결하는 제2 본딩 와이어들을 더 포함하고,
    상기 컨트롤러 칩 구조물은, 상기 컨트롤러 칩들 중 하나와 상기 패드들을 전기적으로 연결하는 제3 본딩 와이어들을 더 포함하고,
    상기 몰드막은 상기 패키지 기판을 사이에 두고 상기 메모리 칩 구조물로부터 이격되는 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서,
    상기 패키지 기판의 제2 면에 배치되는 외부 단자들을 더 포함하되,
    상기 컨트롤러 칩들은 상기 패키지 기판의 제2 면의 중앙 부위에 실장되고,
    상기 외부 단자들은 상기 패키지 기판의 제2 면의 가장자리에 배치되는 반도체 패키지.
  12. 제11항에 있어서,
    상기 몰드막의 하면은 상기 외부 단자들의 최하부면들보다 높은 레벨에 배치되는 반도체 패키지.

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