KR20210025949A - 반도체 패키지 - Google Patents

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KR20210025949A
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hole
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안석근
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Abstract

본 발명의 일 실시예는, 서로 대향하는 제1 면 및 제2 면을 포함하며, 상기 제2 면에는 오목부가 배치되며 상기 오목부의 저면에는 상기 제1 면 및 상기 제2 면을 관통하며 상기 제1 면에서 상기 제2 면을 향하여 점점 좁아지도록 하향 경사진 측면을 갖는 관통홀이 배치되는 패키지 기판; 상기 제1 면에 실장되는 제1 반도체칩들; 상기 오목부에 배치되며 상기 저면에 실장되는 적어도 하나의 제2 반도체칩; 및 상기 제1 반도체칩들 및 상기 제2 반도체칩을 덮으며 상기 관통홀을 채우는 몰딩부;을 포함하며, 상기 제1 반도체칩들은 메모리칩이며, 상기 제2 반도체칩은 어플리케이션 프로세서(Application Processor)인 반도체 패키지를 제공할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 그러나, 이러한 방법은 전체 패키지의 두께가 두꺼워지거나, 접합 안정성이 떨어지는 등의 문제점을 가진다.
본 발명의 해결하고자 하는 과제 중 하나는, 전체 두께를 줄일 수 있으며, 패키지 기판의 양면에 실장된 반도체칩을 한번의 공정으로 몰딩할 수 있는 반도체 패키지를 제공하는데 있다.
다만, 본 발명의 목적은 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결수단이나 실시예로부터 파악될 수 있는 목적이나 효과도 이에 포함된다고 할 것이다.
본 발명의 일 실시예는, 서로 대향하는 제1 면 및 제2 면을 포함하며, 상기 제2 면에는 오목부가 배치되며 상기 오목부의 저면에는 상기 제1 면 및 상기 제2 면을 관통하며 상기 제2 면에서 상기 제1 면을 향하여 점점 좁아지도록 경사진 측면을 갖는 관통홀이 배치되는 패키지 기판; 상기 제1 면에 실장되는 제1 반도체칩들; 상기 저면에 실장되는 적어도 하나의 제2 반도체칩; 및 상기 제1 반도체칩들 및 상기 제2 반도체칩을 덮으며 상기 관통홀을 채우는 몰딩부;을 포함하며, 상기 제1 반도체칩들은 메모리칩이며, 상기 제2 반도체칩은 어플리케이션 프로세서(Application Processor)인 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 서로 대향하는 제1 면 및 제2 면을 포함하며, 상기 제2 면에는 오목부가 배치되며 상기 오목부의 저면에는 상기 제1 면 및 상기 제2 면을 관통하며 상기 제2 면에서 상기 제1 면을 향하여 점점 좁아지도록 경사진 측면을 갖는 관통홀이 배치되고, 상기 오목부의 저면에는 상기 관통홀과 상기 오목부의 측면을 연결하는 트렌치(trench)가 배치된 패키지 기판; 상기 제1 면에 실장되는 제1 반도체칩들; 상기 오목부에 배치되며 상기 저면에 실장되는 적어도 하나의 제2 반도체칩; 및 상기 제1 반도체칩들 및 상기 제2 반도체칩을 덮으며, 상기 관통홀 및 상기 트렌치를 채우는 몰딩부;를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 서로 대향하는 제1 면 및 제2 면을 포함하며, 상기 제1 면은 제1 영역 및 제2 영역을 포함하고 상기 제2 면에는 오목부가 배치되며, 상기 오목부의 저면에는 상기 제1 면 및 상기 제2 면을 관통하며 상기 제2 면에서 상기 제1 면을 향하여 점점 좁아지도록 경사진 측면을 갖는 관통홀이 배치되고, 상기 관통홀은 상기 제2 영역에 배치된 패키지 기판; 상기 제1 영역에 실장되는 제1 반도체칩들; 상기 저면에 실장되며 상기 관통홀과 중첩되는 영역을 갖는 제2 반도체칩; 및 상기 제1 반도체칩들 및 상기 제2 반도체칩을 덮으며 상기 관통홀을 채우는 몰딩부;를 포함하며, 상기 제1 반도체칩들은 메모리칩이며, 상기 제2 반도체칩은 어플리케이션 프로세서(Application Processor)인 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 따른 반도체 패키지는 전체 두께를 줄일 수 있으며, 패키지 기판의 양면에 실장된 반도체칩을 한번의 공정으로 몰딩할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 측단면도이다.
도 2는 도 1의 A부분을 확대한 도면이다.
도 3은 도 1의 상부에서 바라본 반도체 패키지의 레이아웃이다.
도 4는 도 1의 하부에서 바라본 모습을 도시한 도면이다.
도 5는 도 4의 패키지 기판에서 제2 반도체칩을 제거한 모습을 도시한 도면이다.
도 6은 일 실시예에 의한 반도체 패키지의 효과 그래프이다.
도 7 내지 도 9는 도 3의 변형예이다.
도 10은 도 5의 변형예이다.
도 11은 본 발명의 일 실시예에 의한 반도체 패키지의 측단면도이다.
도 12는 도 11의 B부분을 확대한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 측단면도이고, 도 2는 도 1의 A부분을 확대한 도면이다. 도 3은 도 1의 상부에서 반도체 패키지의 레이아웃이고, 도 4는 도 1의 하부에서 바라본 모습을 도시한 도면이다. 도 5는 도 4의 패키지 기판에서 제2 반도체칩을 제거한 모습을 도시한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10)는, 패키지 기판(100), 제1 반도체칩들(200), 제2 반도체칩(300) 및 몰딩부(400)를 포함할 수 있다.
패키지 기판(100)은 서로 대향하는 제1 면(101)및 제2 면(102)을 포함하며, 제2 면(102)에는 오목부(110)가 형성될 수 있다. 패키지 기판(100)은 단층 또는 다층의 인쇄회로기판(printed circuit board)일 수 있으며, 다층 인쇄회로기판인 경우에는 내부에 캐패시터와 같은 수동소자(170)가 배치될 수도 있다. 제2 면(102)에는 볼랜드들(140)이 배치될 수 있으며, 볼랜드들(140)에는 각각 범프(150)가 부착될 수 있다. 일 실시예의 경우, 패키지 기판(100)의 두께(D1)는 최소 460㎛일 수 있다.
도 1 및 도 3을 참조하면, 패키지 기판(100)의 제1 면(101)에는 제1 반도체칩들(200)이 배치되는 제1 영역(101A)과 그 외의 영역인 제2 영역(101B)이 마련될 수 있다. 제1 영역(101A)은 제1 반도체칩들(200)이 부착되는 영역으로, 제1 반도체칩들(200) 중 최하단의 제1 반도체칩(200)과 패키지 기판(100)이 접하는 영역으로 정의될 수 있다. 제2 영역(101B)에는 제1 면(101) 및 제2 면(102)을 관통하는 관통홀(120)이 배치될 수 있다. 또한, 제2 영역(101B)에는 제1 반도체칩들(200)과 와이어 본딩 방식으로 전기적 연결되는 제1 접속 패드들(160)이 배치될 수 있다. 제1 영역(101A)은 오목부(110)와 중첩되는 영역(101C)을 갖도록 배치될 수 있다.
제1 반도체칩들(200)은 동종의 메모리 칩들일 수 있으며, 예를 들면 같은 용량을 가지는 메모리 칩들일 수 있다. 메모리 칩은 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive Random Access Memory), 자기 메모리 장치(MRAM: Magnetic Random Access Memory), 동적 메모리 장치(DRAM: Dynamic Random Access Memory)나 플래시 메모리 장치(Flash Memory) 등일 수 있다. 제1 반도체칩들(200)은 패키지 기판(100)의 제1 면(101)상에 복수의 층으로 적층될 수 있으며, 접착층(220)에 의해 서로 접착 및 고정될 수 있다. 일 실시예에 있어서, 제1 반도체칩들(200)은 각각의 제1 접속 패드들(160)과 와이어 본딩 방식으로 전기적으로 연결될 수 있다. 즉, 제1 반도체칩들(200)의 칩 패드들(210)은 각각 제1 접속 패드들(160)과 와이어(500)에 의해 연결될 수 있다.
도 1 및 도 4를 참조하면, 제2 면(102)의 중앙 영역에는 오목부(110)가 형성될 수 있다. 다만, 오목부(110)는 패키지 기판(100)의 측면과 접하지 않는 위치에 배치되면 충분하고, 제2 면(102)의 중심에 배치되어야 하는 것은 아니다. 도 4에서 제2 반도체칩(300)을 제거한 도 5를 참조하면, 오목부(110)의 저면(111)에는 제2 반도체칩(300)이 실장되는 제2 접속 패드들(130)이 배치될 수 있다. 제2 접속 패드들(130)은 패키지 기판(100)의 내부 내선을 통해 제1 접속 패드들(160)과 전기적으로 연결될 수 있다. 오목부(110)의 둘레에는 범프(150)가 부착되는 볼랜드들(140)이 배치될 수 있다.
오목부(110)는 내부 공간에 제2 반도체칩(300)이 배치되기에 충분한 크기로 마련될 수 있다. 즉, 오목부(110)의 측벽(112)이 제2 반도체칩(300)과 맞닿지 않는 크기로 마련될 수 있다(도 2 참조). 실시예에 따라서는, 오목부(110)는 실장된 제2 반도체칩(300)의 상면(301)이 노출되는 깊이(D2)로 형성될 수 있다. 다만, 오목부(110)의 깊이(D2)는 이에 한정하는 것은 아니며, 제2 반도체칩(300)의 상면(301)이 돌출되거나 함몰되는 깊이로 다양하게 변형될 수 있다.
또한, 도 4에는 오목부(110)가 사각형인 것으로 도시되어 있으나, 이에 한정하는 것은 아니며, 삼각형 및 오각형과 같은 다양한 다각형의 형상으로 마련될 수 있다.
오목부(110)는 제2 반도체칩(300)의 개수와 동일한 개수로 마련될 수 있다. 이 경우, 각각의 오목부(110)는 하나의 제2 반도체칩(300)이 실장되기에 충분한 크기로 마련될 수 있다. 도 1 내지 도 5의 실시예는 하나의 오목부(110) 내에 하나의 제2 반도체칩(300)이 실장된 경우를 예로 들어 설명한 것이다. 도 7 내지 도 9은 도 3의 변형예이다.
도 7을 참조하면, 실시예에 따라서는, 하나의 오목부(2110) 내에 복수의 제2 반도체칩(2300)이 실장될 수도 있다. 반도체 패키지(20)의 제1 면(2101)에 제1 영역(2101A)과 제2 영역(2101B)이 마련되며, 제2 영역(2101B)에 관통홀(2120)이 형성된 점은 앞서 설명한 실시예와 같으므로, 자세한 설명은 생략한다.
또한, 도 8을 참조하면, 실시예에 따라서는, 반도체 패키지(30)의 제2 면(3102)에 복수의 오목부(3110)가 마련될 수 있으며, 각각의 오목부(3110)에는 제2 반도체칩(3300)이 배치될 수 있다. 이 경우, 오목부(3110)는 제1 반도체칩들(3200)의 사이를 연결하도록 배치될 수 있다. 즉, 하나의 오목부(3110)가 두 개의 제1 반도체칩들(3200)과 중첩되는 영역을 갖도록 배치될 수 있다.
제2 반도체칩(300)은 오목부(110)의 저면에 실장될 수 있다. 제2 반도체칩(300)은 일면에 접속을 위한 칩 패드들(310)이 배치될 수 있다. 제2 반도체칩(300)의 칩 패드들(310)은 오목부(110)의 저면(111)에 배치된 제2 접속 패드들(130)에 솔더(320)에 의해 플립 칩 본딩 방식으로 실장될 수 있다. 따라서, 제2 반도체칩(300)은 칩 패드들(310)이 배치된 면이 반도체 패키지(10)의 상면을 향하도록 배치되는 이른바 페이스-업(face-up) 방식으로 오목부(110)의 저면에 실장될 수 있다. 플립 칩 본딩 방식으로 실장된 경우, 제2 반도체칩(300)은 오목부(110)의 저면(111)과 약 45㎛의 간격(D4)을 갖도록 배치될 수 있다.
일 실시예의 경우, 제2 반도체칩(300)은 어플리케이션 프로세서(Application Processor)일 수 있다. 따라서, 일 실시예의 경우, 패키지 기판(100)의 제1 면(101)에는 메모리 칩들이 배치되고, 제2 면(102)의 오목부(110)에는 어플리케이션 프로세서가 배치된 이른 바 시스템-인-패키지(SIP: System In Package) 구조를 이룰 수 있다. 따라서, 메모리 칩과 어플리케이션 프로세서를 각각 별개의 패키지 기판에 실장한 후, 적층하는 이른바 패키지-온-패키지(POP: Package-On-Package) 구조에 비해, 반도체 패키지(10)의 전체 두께를 얇게할 수 있으며, 메모리 칩과 어플리케이션 프로세서 간의 전기적 패스(electrical path)의 개수가 감소될 수 있다. 일 실시예의 경우, 제2 반도체칩(300)의 두께(D3)는 100 내지 200㎛일 수 있다.
도 6은 460㎛의 두께(D1)를 갖는 패키지 기판(100)의 오목부(110)에 다양한 두께(D3)의 제2 반도체칩(300)을 각각 실장하고, 온도 변화 및 두께(D3)에 따라 각각의 반도체 패키지(10)에 발생하는 휨(warpage)을 측정한 그래프이다. x축의 온도 변화는 반도체 패키지의 제조 공정에서의 온도 변화를 반영한 것이다. 온도 변화에도 불구하고, 각각의 반도체 패키지(10)에 +120㎛ 내지 -120㎛ 이내의 휨 만이 발생하는 것을 볼 수 있다.
오목부(110)의 저면(111)에는 제1 면(101)및 제2 면(102)을 관통하는 관통홀(120)이 배치될 수 있다. 관통홀(120)은 몰딩부(400)를 형성하기 위한 수지액이 통과하기에 충분한 크기로 마련될 수 있다. 따라서, 제1 면(101)에 실장된 제1 반도체칩들(200)을 몰딩하는 공정에서, 관통홀(120)을 통해 수지액이 주입되어 오목부(110)에 배치된 제2 반도체칩(300)을 한꺼번에 몰딩할 수 있다. 일 실시예는 관통홀(120)이 오목부(110)의 중앙 영역에 배치된 것으로 도시되어 있으나, 이에 한정하는 것은 아니며, 오목부(110)의 둘레 영역에 배치될 수도 있다. 실시예에 따라서는, 도 9에 도시된 바와 같이, 관통홀(4120)은 복수개가 오목부(4110)의 둘레 영역을 따라 배치될 수 있다. 이 경우, 반도체 패키지(40)를 제조하는 공정에서 수지액이 제2 반도체칩(4300)의 둘레 영역을 통해 주입될 수 있다. 따라서, 관통홀이 중앙 영역에 형성된 경우에 비해, 수지액을 주입하는 공정에서 실장된 제2 반도체칩(4300)에 가해지는 압력이 감소될 수 있다. 또한, 관통홀(4120)은 제1 반도체칩들(4200)과 중첩되지 않도록 배치되어, 수지액을 주입하는 공정에서 실장된 제1 반도체칩(4200)에 압력이 가해지는 것을 방지할 수 있다.
또한, 도 10을 참조하면, 실시예에 따라서는, 오목부(5110)의 저면(5111)에 관통홀(5120)과 연결된 트렌치(trench)(5121)를 형성할 수 있다. 이 경우, 반도체 패키지(50)의 몰딩부를 형성하는 공정에서, 관통홀(5120)을 통해 주입되는 수지액이 트렌치(5121)를 통해 오목부(5110)의 내로 더욱 빠르게 분산될 수 있다. 트렌치(5121)는 관통홀(5120)로부터 오목부(5110)의 측벽까지 연장되도록 형성될 수 있다. 트렌치(5121)는 저면(5111)에 배치된 제2 접속 패드들(5130) 사이에 위치하도록 배치될 수 있다. 일 실시예의 경우, 직선 형태의 4개의 트렌치(5121)가 관통홀(5120)의 둘레에 배치된 경우를 예로 들러 설명하였으나, 이에 한정하는 것은 아니며, 트렌치(5121)의 개수와 배치는 다양하게 변형될 수 있다. 제2 면(5102)에 오목부(5110)가 형성되고, 오목부(5110)의 둘레에 범프(5150)가 배치된 점은 앞서 설명한 실시예와 같으므로, 자세한 설명은 생략한다.
몰딩부(400)는 제1 반도체칩들(200) 및 제2 반도체칩(300)을 덮으며, 관통홀(120)을 채울수 있다. 몰딩부(400)는 에폭시 계열의 수지액을 몰딩하여 형성할 수 있다. 몰딩부(400)는 제1 반도체칩들(200) 및 제2 반도체칩(300)이 실장된 패키지 기판(100)을 금형 내에 배치하고, 수지액을 금형 내에 압입하는 트랜스퍼 몰딩(Transfer molding) 공정을 통해 형성할 수 있다. 수지액은 패키지 기판(100)의 제1 면(101) 방향에서 주입될 수 있으며, 관통홀(120)을 통해 패키지 기판(100)의 제2 면(102)에 형성된 오목부(110)를 채울 수 있다. 따라서, 패키지 기판(100)의 제1 면(101)과 제2 면(102)을 한번의 몰딩 공정을 통해 모두 몰딩할 수 있다.
도 11 및 도 12을 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 11은 본 발명의 일 실시예에 의한 반도체 패키지의 측단면도이고, 도 12은 도 11의 B부분을 확대한 도면이다. 일 실시예는 앞서 설명한 실시예와 비교할 때, 관통홀(6120)의 형상이 상이하며, 패키지 기판(6100)의 제2 면(6102)에 재배선층이 추가된 차이점이 있다. 설명이 중복되는 것을 방지하기 위해, 차이점을 중심으로 설명한다.
일 실시예는, 관통홀(6120)이 패키지 기판(6100)의 제2 면(6102)에서 제1 면(6101)을 향하여 점점 좁아지도록 경사진 측면을 가질 수 있다. 즉, 관통홀(6120)의 측면(6121)은 제2 면(6102)에서 제1 면(6101)을 향하여 하향 경사진 측면을 가질 수 있다. 따라서, 오목부(6110)의 저면에 노출된 관통홀(6120)의 크기(W2)를 제1 면(6101)에 노출된 관통홀(6120)의 크기(W1)보다 크게 할 수 있다. 수지액이 주입되는 제1 면(6101)에 노출된 관통홀(6120)의 크기(W1)가 오목부(6110)의 저면에 노출된 관통홀(6120)의 크기(W2) 보다 작으므로, 수지액이 관통홀(6120)을 통해 제1 면(6101)에서 제2 면(6102)으로 주입되는 과정에서 가해지는 단위 면적 당 압력이 감소될 수 있다. 몰딩부(6400)를 트랜스퍼 몰딩을 통해 형성하는 경우, 패키지 기판(6100)을 금형 내에 배치하고, 수지액을 금형 내에 높은 압력으로 주입하게 된다. 이 과정에서 과도하게 높은 압력이 제2 반도체칩(6300)에 가해지면 솔더(6320)에 균열이 발생하여 제2 반도체칩(6300)이 접촉불량되는 문제가 발생할 수 있다. 관통홀(6120)의 형상을 변형함으로써, 수지액이 주입되는 과정에서 실장된 제2 반도체칩(6300)에 과도한 압력이 가하지는 것을 완화시킬 수 있으며, 제2 면(6102)에 실장된 제2 반도체칩(6300)의 부착력이 약화되는 것을 방지할 수 있다.
재배선층(6500)은 패키지 기판(6100)의 제2 면(6102)에 부착되어, 제2 반도체칩(6300)을 덮도록 배치될 수 있다. 제2 반도체칩(6300)의 하부에 재배선층(6500)이 배치되므로, 제2 반도체칩(6300)의 하부에도 범프(6150) 및 볼랜드들(6140)이 배치될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 반도체 패키지
100: 패키지 기판
101: 제1 면
102: 제2 면
110: 오목부
120: 관통홀
160: 제1 접속 패드들
170: 수동소자
200: 제1 반도체칩들
300: 제2 반도체칩
400: 몰딩부
500: 와이어

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하며, 상기 제2 면에는 오목부가 배치되며 상기 오목부의 저면에는 상기 제1 면 및 상기 제2 면을 관통하며 상기 제2 면에서 상기 제1 면을 향하여 점점 좁아지도록 경사진 측면을 갖는 관통홀이 배치되는 패키지 기판;
    상기 제1 면에 실장되는 제1 반도체칩들;
    상기 저면에 실장되는 적어도 하나의 제2 반도체칩; 및
    상기 제1 반도체칩들 및 상기 제2 반도체칩을 덮으며 상기 관통홀을 채우는 몰딩부;을 포함하며,
    상기 제1 반도체칩들은 메모리칩이며, 상기 제2 반도체칩은 어플리케이션 프로세서(Application Processor)인 반도체 패키지.
  2. 제1항에 있어서,
    상기 오목부를 덮는 재배선층을 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 패키지 기판은 내부에 수동소자가 더 포함된 반도체 패키지.
  4. 제1항에 있어서,
    상기 오목부는 상기 제1 반도체칩들과 중첩되는 영역을 갖는 반도체 패키지.
  5. 제1항에 있어서,
    상기 오목부 및 상기 제2 반도체칩은 각각 복수개로 이루어지며,
    상기 복수의 제2 반도체칩은 상기 복수의 오목부 내에 각각 실장되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 반도체칩은 복수개로 이루어지며,
    상기 복수의 제2 반도체칩은 하나의 오목부 내에 실장되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 패키지 기판은 상기 저면에 배치되는 접속 패드들을 포함하며,
    상기 제2 반도체칩은 상기 접속 패드들과 실장되는 칩 패드들을 포함하며,
    상기 칩 패드들은 상기 관통홀과 중첩되지 않는 영역에 배치된 반도체 패키지.
  8. 제1항에 있어서,
    상기 관통홀은 복수개로 이루어지며,
    상기 복수의 관통홀은 상기 저면의 둘레 영역에 서로 마주보도록 배치된 반도체 패키지.
  9. 제1항에 있어서,
    상기 저면에는,
    상기 관통홀과 상기 오목부의 측면을 연결하는 트렌치(trench)가 배치된 반도체 패키지.
  10. 제9항에 있어서,
    상기 트렌치는 상기 관통홀과 상기 오목부의 측면을 연결하는 반도체 패키지.
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