KR20220009622A - 반도체 패키지 - Google Patents

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KR20220009622A
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semiconductor
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Abstract

본 개시의 일 실시예는, 베이스 기판; 상기 베이스 기판 상에 배치되며 제1 및 제2 개구들이 배치된 제1 영역과 상기 제1 영역 이외의 영역인 제2 영역을 갖는 솔더 레지스트층; 상기 베이스 기판 상에 탑재되며 제1 변에 인접하여 배치된 본딩 패드들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에, 상기 제1 변에 평행한 제2 변을 향해 계단 형상으로 적층된 적어도 하나의 제2 반도체 칩; 및 상기 베이스 기판을 덮어 상기 제1 및 제2 반도체 칩을 봉지하는 몰딩부;를 포함하며, 상기 제1 변의 양단은 상기 제2 영역과 중첩하여 배치되고 상기 제2 변의 양단은 각각 상기 제1 및 제2 개구들과 중첩하여 배치되며, 상기 몰딩부는 상기 제1 및 제2 개구들을 채우는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 맞추어, 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 반도체 패키징 방법이 점점 많이 사용되고 있다. 그러나, 적층되는 반도체 칩이 점점 박형화됨에 따라 제조 공정에서 반도체 칩에 발생하는 휨(warpage)의 수준이 증가하고 있으며, 박형화된 반도체 칩을 채용한 반도체 패키지의 신뢰성이 낮아지는 문제가 발생하고 있다.
본 개시에서 해결하려는 과제는, 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예는, 베이스 기판; 상기 베이스 기판 상에 배치되며 제1 및 제2 개구들이 배치된 제1 영역과 상기 제1 영역 이외의 영역인 제2 영역을 갖는 솔더 레지스트층; 상기 베이스 기판 상에 탑재되며 제1 변에 인접하여 배치된 본딩 패드들을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에, 상기 제1 변에 평행한 제2 변을 향해 계단 형상으로 적층된 적어도 하나의 제2 반도체 칩; 및 상기 베이스 기판을 덮어 상기 제1 및 제2 반도체 칩을 봉지하는 몰딩부;를 포함하며, 상기 제1 변의 양단은 상기 제2 영역과 중첩하여 배치되고 상기 제2 변의 양단은 각각 상기 제1 및 제2 개구들과 중첩하여 배치되며, 상기 몰딩부는 상기 제1 및 제2 개구들을 채우는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 개구들을 포함하는 절연층 패턴이 일 면에 배치된 패키지 기판; 상기 패키지 기판의 상기 일 면과 접하는 제1 면과, 상기 제1 면과 반대되며 일 변에 본딩 패드들이 인접하여 배치된 제2 면을 가지는 적어도 하나의 제1 반도체 칩 - 상기 제1 면은 상기 일 변의 양 단에 배치된 제1 및 제2 코너들과, 상기 일 변과 평행한 타 변의 양단에 배치된 제3 및 제4 코너들을 가짐-; 및 상기 제2 면에 계단 형상으로 적층된 적어도 하나의 제2 반도체 칩;을 포함하며, 상기 절연층 패턴은 상기 개구들로 이루어진 제1 영역 및, 상기 제1 영역 이외의 영역인 제2 영역을 포함하며, 상기 제1 및 제2 코너들은 상기 제2 영역과 중첩하며, 상기 제3 및 제4 코너들은 상기 제1 영역과 중첩하는 반도체 패키지를 제공한다.
반도체 칩의 하부에, 몰딩부가 채워지는 개구들을 형성하여, 몰딩부의 제조공정에서 반도체 칩의 하부에 보이드가 형성되는 것이 방지되는 반도체 패키지를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 의한 반도체 패키지의 개략적인 측단면도이다.
도 2는 도 1의 I 방향에서 바라본 평면도이다.
도 3은 도 2에서 제2 반도체 칩을 제거하고 바라본 평면도이다.
도 4는 도 1의 A부분의 확대도이다.
도 5a 내지 도 5c는 본 개시의 일 실시예에 따른 반도체 패키지에 채용 가능한 다양한 형상의 개구들을 나타내는 평면도이다.
도 6 및 도 7은 본 개시의 실시예에 의한 반도체 패키지의 크랙 방지 효과를 설명하기 위한 도면이다.
도 8은 비교예를 도시한 도면이다.
도 9는 본 개시의 일 실시예에 의한 반도체 패키지의 개략적인 측단면도이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1 내지 도 4를 참조하여, 본 개시의 일 실시에에 의한 반도체 패키지에 대해 설명한다. 도 1은 본 개시의 일 실시예에 의한 반도체 패키지의 개략적인 측면도이고, 도 2는 도 1의 I 방향에서 바라본 평면도이다. 도 3은 도 2에서 제2 반도체 칩을 제거하고 바라본 평면도이이고, 도 4는 도 1의 A부분의 확대도이다.
도 1을 참조하면, 본 개시의 일 실시예에 의한 반도체 패키지(10)는 패키지 기판(100)과, 패키지 기판(100)에 탑재되는 반도체 칩 적층체(200)와, 반도체 칩 적층체(200)를 덮는 몰딩부(300)를 포함할 수 있다. 일 실시예의 반도체 패키지(10)는 FBGA(fine ball grid array) 방식의 패키지 일 수 있다.
패키지 기판(100)은 베이스 기판(110), 회로 패턴 및 절연층(130)을 포함할 수 있다. 일 실시예의 경우, 패키지 기판(100)은 단층 또는 다층의 인쇄회로기판(printed circuit board)일 수 있다.
베이스 기판(110)은 제1 면(111) 및 제2 면(112)을 포함하며, 절연성 물질로 이루어질 수 있다. 베이스 기판(110)의 제2 면(112)에는 외부 접속 단자로 볼랜드들(140)이 배치될 수 있으며, 볼랜드들(140)에는 각각 범프(150)가 부착될 수 있다. 반도체 칩 적층체(200)는 와이어(500)를 통해 패키지 기판(100)의 접속 패드들(120)에 접속될 수 있다.
회로 패턴은 베이스 기판(110)의 제1 면(111) 상에 배치되며 구리(Cu)와 같은 전도성이 높은 금속 물질로 이루어질 수 있으며, 일 영역은 와이어(500)가 본딩되는 접속 패드들(120)을 이룰 수 있다.
절연층(130)은 베이스 기판(110)의 제1 면(111)을 전체적으로 덮도록 배치될 수 있다. 절연층(130)은 수지층일 수 있으며, 일 실시예의 경우, 절연층(130)은 솔더 레지스트층(solder resist layer)일 수 있다. 절연층(130)은 저면에 베이스 기판(110) 또는 회로 패턴이 노출되는 개구들(131)이 배치될 수 있다. 개구들(131)은 몰딩부(300)를 제조하는 과정에서 패키지 기판(100)과 반도체 칩 적층체(200) 사이에 수지액이 침투하여 반도체 칩 적층체(200)의 하부에 보이드(volid)가 형성되는 것을 방지할 수 있다. 이에 관해서는 자세하게 후술한다. 또한, 실시예에 따라서는, 절연층(130)에는 저면에 접속 패드들(120)이 노출되는 개구들(132)이 더 배치될 수 있다.
반도체 칩 적층체(200)는 복수의 반도체 칩(200A ~ 200D)이 계단 형상으로 적층된 구조일 수 있다. 반도체 칩 적층체(200)를 이루는 복수의 반도체 칩들(200A ~ 200D)은 동종의 메모리 칩들일 수 있으며, 예를 들면 같은 용량을 가지는 메모리 칩들일 수 있다. 메모리 칩은 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive Random Access Memory), 자기 메모리 장치(MRAM: Magnetic Random Access Memory), 동적 메모리 장치(DRAM: Dynamic Random Access Memory)나 플래시 메모리 장치(Flash Memory) 등 일 수 있다. 복수의 반도체 칩들(200A ~ 200D)은 패키지 기판(100) 상에 계단 형상으로 적층될 수 있으며, 접착층(220)에 의해 서로 접착 및 고정될 수 있다. 또한, 복수의 반도체 칩들(200A ~ 200D) 중 최하부의 반도체 칩(200A)은 접착층(220)에 의해 패키지 기판(100)에 접착 및 고정될 수 있다. 일 실시예의 경우, 접착층(220)은 다이 접착 필름(die attach film)일 수 있다.
일 실시예는 패키지 기판(100) 상에 하나의 반도체 칩 적층체(200)가 배치된 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며, 실시예에 따라서는 패키지 기판(100) 상에 두 개 이상의 반도체 칩 적층체가 배치될 수도 있다.
반도체 칩 적층체(200)를 구성하는 복수의 반도체 칩(200A ~ 200D)의 본딩 패드들(210)은 와이어(500)를 통해 접속 패드들(120)과 본딩될 수 있다. 일 실시예는 반도체 칩 적층체(200)가 적층된 4개의 반도체 칩(200A ~ 200D)으로 이루어진 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며 적어도 2개 이상의 반도체 칩이 적층되면 충분하다. 이하에서는, 복수의 반도체 칩(200A ~ 200D) 중 패키지 기판(100)과 접하는 최저층의 반도체 칩(200A)을 제1 반도체 칩으로 정의하고, 제1 반도체 칩(200A) 상에 배치된 반도체 칩들(200B ~ 200D)을 제2 반도체 칩으로 정의하고 설명한다.
도 2 및 도 3을 참조하면, 상부에서 보았을 때, 제1 및 제2 반도체 칩(200A ~ 200D)은 각각 제1 내지 제4 변(E1 ~ E4)을 갖는 사각형의 외형을 가질 수 있다. 와이어(500)가 본딩되는 본딩 패드들(210)은 제1 변(E1)에 인접하여 열을 이루어 배치될 수 있다. 제1 변(E1)과 제2 변(E2)은 서로 평행하게 배치되며, 제3 변(E3)과 제4 변(E4)은 제1 변(E1)과 제2 변(E2)의 사이를 연결하도록 배치될 수 있다. 제2 변(E2)의 양단을 각각 제1 코너(C1)와 제2 코너(C2)로 정의하고, 제1 변(E1)의 양단을 각각 제3 코너(C3)와 제4 코너(C4)로 정의하고 설명한다.
반도체 칩 적층체(200)를 이루는 제1 및 제2 반도체 칩(200A ~ 200D)은 각각 상면 및 하면이 평면인 정육면체의 형상으로 제조되는 것이 이상적이나, 제1 및 제2 반도체 칩(200A ~ 200D)을 이루는 물질들의 열팽창 계수 차이로 인해 실제 제조된 제1 및 제2 반도체 칩(200A ~ 200D)은 휨(warpage)을 가지게 된다. 따라서, 반도체 칩 적층체(200)의 내구성을 확보하기 위해, 반도체 칩 적층체(200)를 이루는 각각의 반도체 칩들이 서로 동일한 방향의 휨을 갖도록 제조 공정이 관리되고 있다. 일 실시예의 경우, 제1 및 제2 반도체 칩(200A ~ 200D)은 제1 내지 제4 코너(C1 ~ C4) 부분이 상부 방향으로 휘어진, 이른바 스마일(smile) 형상의 휨이 발생한 경우를 예로 들어 설명한다. 일 실시예의 경우, 제1 및 제2 반도체 칩(200A ~ 200D)에 발생한 휨은 제1 및 제2 반도체 칩(200A ~ 200D)의 일 변의 길이에 대하여 1.25% 이하의 폭을 가질 수 있다.
몰딩부(300)는 패키지 기판(100)을 전체적으로 덮어 반도체 칩 적층체(200)를 봉지할 수 있다. 몰딩부(300)는 절연성 수지를 몰딩하여 형성할 수 있다. 일 실시예의 경우, 몰딩부(300)는 에폭시 몰딩 컴파운드(EMC: epoxy molding compound)를 포함하는 물질로 이루어질 수 있다.
몰딩부(300)는 반도체 칩 적층체(200)가 탑재된 패키지 기판(100)을 금형 내에 배치하고 수지액을 금형 내에 압입하는 트랜스퍼 몰딩(transfer molding) 공정을 통해 형성할 수 있다. 그러나, 수지액을 압입하는 힘에 의해 패키지 기판(100)과 반도체 칩 적층체(200) 사이에 들뜸이 발생하여 보이드가 형성되는 문제가 발생하고 있다. 일 실시예는 절연층(130)에 개구들(131)을 배치하고, 개구들(131)에 수지액이 채워지도록 함으로써, 반도체 칩 적층체(200)와 패키지 기판(100)의 패키지 기판(100)과 반도체 칩 적층체(200) 사이에 들뜸이 발생하는 것을 근본적으로 방지할 수 있다.
이와 관련하여, 도 6 내지 도 8을 참조하여, 자세하게 설명한다. 도 6 및 도 7은 본 개시의 일 실시예에 의한 반도체 패키지의 크랙 방지 효과를 설명하기 위한 도면이고, 도 8은 비교예를 도시한 도면이다.
도 6을 참조하면, 반도체 패키지(10)의 몰딩부(300)를 형성하기 위해 압입된 수지액(R)은 반도체 칩 적층체(200) 및 패키지 기판(100)의 표면에 압력을 가하는 제1 방향(FL1)으로 흐르게 된다. 이 중, 반도체 칩 적층체(200)의 최상부에 배치된 제2 반도체 칩(200D)의 하부 영역(CBA)은 제1 방향(FL1)으로 흐르는 수지액(R)의 흐름이 제2 반도체 칩(200D)에 의해 차단된다. 따라서, 제2 반도체 칩(200D)의 하부 영역(CBA)에서는 수지액(R)의 흐름이 반도체 칩 적층체(200)의 측면을 향하는 제2 방향(FL2)으로 바뀌게 된다. 반도체 칩 적층체(200)의 최하부에 배치된 제1 반도체 칩(200A)과 패키지 기판(100)이 접하는 영역 중 제1 내지 제4 코너(C1 ~ C4)는, 휨으로 인해 측면에서 인가되는 압력에 의해 취약하다. 따라서, 제2 방향(FL2)으로 흐르는 수지액(R)이 제1 반도체 칩(200A)과 패키지 기판(100)이 접한 영역으로 침투하는 현상이 쉽게 발생할 수 있다.
도 8은 절연층(130CP)에 개구가 배치되지 않은 비교예이다. 압입된 수지액은 절연층(130CP)의 표면을 가압하도록 제4 방향(FL4)으로 흐른다. 제1 반도체 칩(200A)이 휜 영역(WP)으로 침투하는 제3 방향(FL3)으로 가압하는 수지액(R)의 흐름으로 인해, 제1 반도체 칩(200A)이 휜 영역(WP)에 힘(F)을 가하여 제1 반도체 칩(200A)과 패키지 기판(100) 사이에서 들뜸이 발생하고, 그 결과, 제1 반도체 칩(200A)과 패키지 기판(100) 사이에 보이드(V2)가 형성된 것을 보여준다. 제1 반도체 칩(200A) 들뜨면서 형성된 보이드(V2)는 점점 두께가 얇아지는 쐐기 형상으로 형성되어 보이드(V2)로 침투하는 수지액은 보이드(V2)를 채우지 못한다. 따라서, 몰딩 공정 후에도 제1 반도체 칩(200A)의 하부에 보이드(V2)가 여전히 존재한다. 이러한 보이드(V2)는 반도체 패키지(10)를 제조하는 공정 중에 수축 및 팽창을 반복하여 제1 반도체 칩(200A)의 하면(200A_S1)에 크랙(CR)이 발생하게 할 수 있다.
도 7은 일 실시예에 의한 반도체 패키지(10)를 도시한 것으로, 수지액이 절연층(130)에 형성된 개구들(131)로 흘러 들어가 보이드(V1)에 수지액이 채워진 것을 보여준다. 앞서 설명한 비교예의 보이드(V2)가 쐐기 모양으로 형성되어 수지액이 채워지기 어려웠던 반면에, 일 실시예의 보이드(V1)는 개구들(131)로 인해 수지액이 쉽게 채워지는 것을 볼 수 있다. 따라서, 일 실시예의 경우, 제1 반도체 칩(200A)의 하부에 크랙이 형성되는 것이 효과적으로 방지될 수 있다.
도 3을 참조하여, 절연층(130)의 개구들(131)에 대해 구체적으로 설명한다. 도 3은 도 2의 반도체 칩 적층체(200)에서 제2 반도체 칩(200B ~ 200D)을 제거하여, 패키지 기판(100)에 제1 반도체 칩(200A) 만 배치된 것을 도시한 도면이다.
도 3을 참조하면, 절연층(130)의 개구들(131)은 제1 반도체 칩(200A)의 제1 내지 제4 코너(C1 ~ C4) 중 제1 및 제2 코너(C1, C2)에만 제한적으로 배치될 수 있다. 몰딩부(300)를 형성하는 과정에서, 제1 반도체 칩(200A)의 제3 및 제4 코너(C3, C4)는 상부에서 유입되는 수지액에 의해 직접 가압된다. 따라서, 제3 및 제4 코너(C3, C4)의 하부에 개구들을 배치하면, 제1 반도체 칩(200A)의 하부를 지지하는 부분이 없어, 오히려 몰딩부(300)를 형성하는 과정에서 제1 반도체 칩(200A)에 크랙이 발생할 수 있다. 일 실시예는, 상부에서 유입되는 수지액에 의해 직접 가압되지 않는 제1 및 제2 코너(C1, C2)의 하부에만 제한적으로 개구들(131)을 배치하여, 제1 반도체 칩(200A)에 크랙이 형성되는 것을 효과적으로 방지할 수 있다.
개구들(131)은 제1 및 제2 코너(C1, C2)에 접한 변들을 따라 소정의 간격 이상의 폭을 가질 수 있다. 예를 들어, 제1 코너(C1)의 하부에 배치된 개구들(131)은 제2 변(E2) 및 제4 변(E4)을 따라 제1 반도체 칩(200A)의 소정의 간격 이상의 폭을 갖도록 배치될 수 있다. 개구들(131)은 전체의 크기(W3, W4)가 제1 반도체 칩(200A)에 휨이 발생한 영역 보다 크게 마련될 수 있다. 개구들(131)의 형상은 이러한 조건을 만족하는 범위에서 다양하게 변형될 수 있다. 도 3에 도시된 바와 같이, 개구들(131)은 'L'자 형상을 가질 수 있으나, 도 5a 내지 도 5c에 도시된 바와 같이, 사각형 개구(131A), 원형 개구(131B), 삼각형 개구(131C)와 같이 다양하게 변형될 수 있다. 또한, 개구들(131)은 서로 동일한 형상을 가지며 제1 반도체 칩(200A)의 제2 변(E2)의 양단에 대칭적으로 배치될 수 있다.
도 4를 참조하면, 개구들(131)은 제1 반도체 칩(200A)과 중첩하는 영역(W1)이, 제1 반도체 칩(200A)의 제2 변(E2)에서 제1 반도체 칩(200A)의 내측 방향으로 10 ~ 40㎛의 폭을 갖도록 배치될 수 있다. 또한, 개구들(131)은 제1 반도체 칩(200A)과 중첩하지 않는 영역(W2)이 제2 반도체 칩(200B)의 측면(E5)에 대응되는 영역(W3)을 넘지 않는 범위 내에서 배치될 수 있다. 구체적으로, 제1 반도체 칩(200A)과 중첩하지 않는 영역(W2)은 제1 반도체 칩(200A)의 제2 변(E2)에서 제1 반도체 칩(200A)의 외측 방향으로 10 ~ 400㎛의 폭을 갖도록 배치될 수 있다.
제1 반도체 칩(200A)과 중첩하는 영역(W1)이 10㎛ 미만인 경우에는 개구들(131)의 공간이 과도하게 작아져 수지액이 채워지기에 충분한 공간을 제공하지 못하며, 40㎛를 초과하는 경우에는 개구들(131)의 공간이 과도하게 커져 수지액이 채워지지 못하는 영역이 발생하여 보이드가 형성될 수 있다. 또한, 제1 반도체 칩(200A)과 중첩하지 않는 영역(W2)이 10㎛ 미만인 경우에는 개구들(131)의 공간이 과도하게 작아져 수지액이 채워지기에 충분한 공간을 제공하지 못하며, 400㎛를 초과하는 경우에는 개구들(131)이 과도하게 커져 반도체 칩 적층체(200)의 최상부에 배치된 제2 반도체 칩(200D)에 의해 차단되었던 제1 방향(FL1)으로 흐르는 수지액의 흐름에 직접적인 영향을 받아 제1 반도체 칩(200A)에 크랙이 발생할 수 있다.
도 9는 본 개시의 일 실시예에 의한 반도체 패키지의 개략적인 측단면도이다. 도 9의 반도체 패키지(20)는 앞서 설명한 실시예와 비교할 때, 패키지 기판(1100) 상에 제1 및 제2 반도체 칩 적층체(1200, 1400)가 배치된 차이점이 있다. 절연층(1130)에 개구들(1131 ~ 1134)이 배치되고, 이 중 제1 및 제2 반도체 칩 적층체(1200, 1400)와 접하여 배치된 개구들(1131, 1133)에 몰딩부(1300)가 채워진 점은 앞서 설명한 실시예와 같으므로, 설명이 중복되는 것을 방지하기 위해 구체적인 설명은 생략한다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 반도체 패키지
100: 패키지 기판
110: 베이스 기판
130: 절연층
131: 개구
200: 반도체 칩 적층체
200A ~ 200D: 제1 내지 제4 반도체 칩
300: 몰딩부

Claims (10)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되며 제1 및 제2 개구들이 배치된 제1 영역과 상기 제1 영역 이외의 영역인 제2 영역을 갖는 솔더 레지스트층;
    상기 베이스 기판 상에 탑재되며 제1 변에 인접하여 배치된 본딩 패드들을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에, 상기 제1 변에 평행한 제2 변을 향해 계단 형상으로 적층된 적어도 하나의 제2 반도체 칩; 및
    상기 베이스 기판을 덮어 상기 제1 및 제2 반도체 칩을 봉지하는 몰딩부;를 포함하며,
    상기 제1 변의 양단은 상기 제2 영역과 중첩하여 배치되고 상기 제2 변의 양단은 각각 상기 제1 및 제2 개구들과 중첩하여 배치되며, 상기 몰딩부는 상기 제1 및 제2 개구들을 채우는 반도체 패키지.
  2. 제1항에 있어서,
    제1 및 제2 개구들은 각각 상기 제1 반도체 칩과 중첩되는 제3 영역과, 상기 제3 영역 이외의 영역인 제4 영역을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제3 영역은 상기 제1 반도체 칩의 상기 제2 변에서 상기 제1 반도체 칩의 내측 방향으로 10㎛ 내지 40㎛ 의 폭을 갖도록 배치되며,
    상기 제4 영역은 상기 제1 반도체 칩의 상기 제2 변에서 상기 제1 반도체 칩의 외측 방향으로 10㎛ 내지 400㎛ 의 폭을 갖도록 배치되는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제4 영역은 상기 적어도 하나의 제2 반도체 칩과 중첩하는 영역을 갖는 반도체 패키지.
  5. 제1항에 있어서,
    상기 본딩 패드들은 상기 제1 변과 평행한 하나의 열을 이루도록 배치된 반도체 패키지.
  6. 제1항에 있어서,
    상기 몰딩부는 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함하는 물질로 이루어진 반도체 패키지.
  7. 개구들을 포함하는 절연층 패턴이 일 면에 배치된 패키지 기판;
    상기 패키지 기판의 상기 일 면과 접하는 제1 면과, 상기 제1 면과 반대되며 일 변에 본딩 패드들이 인접하여 배치된 제2 면을 가지는 적어도 하나의 제1 반도체 칩 - 상기 제1 면은 상기 일 변의 양 단에 배치된 제1 및 제2 코너들과, 상기 일 변과 평행한 타 변의 양단에 배치된 제3 및 제4 코너들을 가짐-; 및
    상기 제2 면에 계단 형상으로 적층된 적어도 하나의 제2 반도체 칩;을 포함하며,
    상기 절연층 패턴은 상기 개구들로 이루어진 제1 영역 및, 상기 제1 영역 이외의 영역인 제2 영역을 포함하며,
    상기 제1 및 제2 코너들은 상기 제2 영역과 중첩하며, 상기 제3 및 제4 코너들은 상기 제1 영역과 중첩하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 반도체 칩의 상기 제3 및 제4 코너들 중 적어도 하나는 상기 제2 면 방향으로 휜 영역을 갖는 반도체 패키지.
  9. 제8항에 있어서,
    상기 휜 영역은 상기 제1 반도체 칩의 상기 일 변의 1.25% 이하의 폭을 갖는 반도체 패키지.
  10. 제7항에 있어서,
    상기 제1 반도체 칩은 상기 패키지 기판 상에 접착층에 의해 부착되며,
    상기 접착층은 다이 접착 필름(die attach film)인 반도체 패키지.

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