KR20070043390A - 노출부가 형성된 반도체 칩을 이용한 적층 패키지 - Google Patents

노출부가 형성된 반도체 칩을 이용한 적층 패키지 Download PDF

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Abstract

본 발명은 노출부가 형성된 반도체 칩을 이용한 적층 패키지에 관한 것으로, 종래기술에 따른 적층 패키지의 경우, 최소 두께의 반도체 칩들 사이에 고가의 칩 접착 필름을 이용한 스페이서를 형성하기 때문에, 반도체 칩을 핸들링하는 과정에서 반도체 칩에 기계적인 스트레스가 가해져 적층 패키지의 신뢰성이 저하되고, 적층 패키지를 제조하는 데 고비용이 요구되는 문제가 발생된다. 본 발명은 상기한 문제를 해결하기 위해서, 반도체 칩의 두께를 반도체 칩의 최소 두께와 반도체 칩들 사이의 본딩 와이어의 형성 높이의 합보다 두껍게 형성하고, 반도체 칩의 하부면에 노출부가 형성되며, 반도체 칩들 사이에는 에폭시 접착층이 형성된 적층 패키지를 제공한다. 본 발명에 따르면, 반도체 칩의 두께가 두꺼워짐으로써, 반도체 칩을 핸들링하는 과정에서 반도체 칩에 가해지는 기계적인 스트레스에 의해 반도체 칩이 쉽게 손상되지 않아 적층 패키지의 신뢰성이 향상될 수 있다. 또한, 저가의 에폭시 접착층으로 반도체 칩들을 접착시킴으로써, 적층 패키지의 제조 비용을 절감시킬 수 있다.
반도체 칩, 하부면, 노출부, 적층, 본딩 와이어. 에폭시 접착층

Description

노출부가 형성된 반도체 칩을 이용한 적층 패키지{STACK PACKAGE USING SEMICONDUCTOR CHIP WITH EXPOSING PART}
도 1은 종래기술에 따른 적층 패키지를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 적층 패키지를 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 적층 패키지의 반도체 칩의 일례를 나타내는 사시도이다.
도 4는 본 발명의 실시예에 따른 적층 패키지의 반도체 칩의 다른 예를 나타내는 사시도이다.
도 5는 본 발명의 다른 실시예에 따른 적층 패키지를 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 배선 기판 11 : 기판 몸체
12 : 금속 배선층 13 : 비아 홀
14 : 절연성 보호층 15 : 기판 패드
16 : 단자 패드 21, 23, 23a, 23b : 반도체 칩
22 : 에지 패드 24 : 노출부
25 : 에폭시 접착층 30 : 본딩 와이어
40 : 수지 봉합부 50 : 외부 접속 단자
60, 70 : 적층 패키지
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 배선 기판에 반도체 칩들이 3차원으로 적층되는 노출부가 형성된 반도체 칩을 이용한 적층 패키지에 관한 것이다.
근래에 들어, 패키지 조립 단계에서 집적도를 향상시킬 수 있는 방안으로 적층 기술(stacking technology)이 활발히 연구되고 있다. 적층 기술은 단위 패키지의 형태로 조립하여 적층하거나 배선 기판에 여러 개의 반도체 칩을 직접 적층하는 기술이다. 이와 같은 적층 기술에 의해 구현된 패키지를 통상적으로 적층 패키지(stack package)라 한다.
그런데, 단위 패키지의 형태로 조립하여 적층 패키지를 구현하는 경우, 고집적화를 이룰 수 있는 반면에, 두께가 두꺼워 반도체 제품의 경박단소화에 대한 대응성이 저하된다. 반면에, 반도체 칩을 적층하여 적층 패키지를 구현하는 경우, 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다. 이에 따라, 배선 기판에 복수개의 반도체 칩을 적층하여 구현된 적층 패키지의 수요가 증가하고 있다.
이와 같은 반도체 칩을 적층한 종래기술에 따른 적층 패키지가 도 1에 도시되어 있다. 도 1을 참조하면, 종래기술에 따른 적층 패키지(160)는 배선 기판(110) 에 실장된 하부 반도체 칩(121) 상부에 상부 반도체 칩(123)이 적층된 구조를 갖는다. 이 때, 배선 기판(110)과 에폭시 접착층(125)에 의해 배선 기판(110)에 접착된 하부 반도체 칩(121)은 본딩 와이어(bonding wire;130)에 의해 전기적으로 연결되기 때문에, 하부 반도체 칩(121) 상부에 하부 반도체 칩(121)보다 크기가 동일하거나 더 큰 상부 반도체 칩(123)이 적층되는 경우에는 상부 반도체 칩(123)과 본딩 와이어(130) 사이의 기계적인 접촉에 의한 전기적 간섭이 발생될 수 있다. 따라서, 상부 반도체 칩(123)의 바닥면이 본딩 와이어(130)와 접촉하지 않도록, 하부 반도체 칩(121)과 상부 반도체 칩(123) 사이에 스페이서(spacer;126)가 형성된다. 스페이서(126)로는 일정 두께를 갖는 칩 접착 필름(die attach film)이 사용된다. 이 때, 스페이서(126)는 본딩 와이어(130)의 형성 높이보다는 높게 형성되어야 한다.
그런데, 종래기술에 따른 적층 패키지는, 반도체 제품의 경박단소화에 대응하기 위해서 최소 두께의 반도체 칩을 적층하기 때문에, 반도체 칩을 핸들링(handling)하는 과정에서 반도체 칩에 기계적인 스트레스(stress)가 가해진다. 이로 인하여, 반도체 칩이 손상되어 적층 패키지의 신뢰성이 저하될 수 있다.
또한, 스페이서로서 사용되는 칩 접착 필름이 고가(高價)이기 때문에, 스페이서를 사용하여 적층 패키지를 제조하는 데 있어서 고비용이 요구된다.
따라서, 본 발명의 제 1 목적은 적층 패키지의 신뢰성을 향상시킬 수 있는 노출부가 형성된 반도체 칩을 이용한 적층 패키지를 제공하는 데 있다.
또한, 본 발명의 제 2 목적은 적층 패키지의 제조 비용을 절감시킬 수 있는 노출부가 형성된 반도체 칩을 이용한 적층 패키지를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 복수개의 에지 패드(edge pad)가 형성된 상부면과 상부면에 반대되는 하부면을 갖는 복수개의 반도체 칩들과, 상부면에 반도체 칩의 하부면이 향하도록 반도체 칩들이 적층되는 배선 기판과, 반도체 칩들의 에지 패드와 배선 기판의 상부면을 전기적으로 연결하는 복수개의 본딩 와이어들과, 배선 기판의 상부면에 적층된 반도체 칩들과 본딩 와이어들을 봉합하는 수지 봉합부 및 배선 기판의 하부면에 형성되는 복수개의 외부 접속 단자를 포함하며, 반도체 칩들의 하부면 가장자리에는 적층된 반도체 칩들 사이의 에지 패드와 본딩 와이어들을 노출시키는 노출부가 형성되어 있는 것을 특징으로 하는 노출부가 형성된 반도체 칩을 이용한 적층 패키지를 제공한다.
본 발명의 실시예에 따른 적층 패키지에 있어서, 노출부의 높이는 본딩 와이어들의 형성 높이보다 높은 것이 바람직하다.
본 발명의 실시예에 따른 적층 패키지는, 배선 기판과 최하부 반도체 칩 및 반도체 칩들 사이는 에폭시 접착층에 의해 접착되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 적층 패키지를 나타내는 단면도이다. 도 3은 본 발명의 실시예에 따른 적층 패키지의 반도체 칩의 일례를 나타내는 사시도이다. 도 4는 본 발명의 실시예에 따른 적층 패키지의 반도체 칩의 다른 예를 나타내 는 사시도이다.
도 2를 참조하면, 본 실시예에 따른 적층 패키지(60)는 하부 반도체 칩(21)이 배선 기판(10)의 상부면에 접착되고, 하부 반도체 칩(21)의 상부면에 노출부(24)가 형성된 하부면을 갖는 상부 반도체 칩(23)이 접착되어 적층된 구조를 갖는다. 이 때, 반도체 칩들(21, 23)과 배선 기판(10)은 본딩 와이어(30)에 의해 전기적으로 연결된다.
본 발명의 실시예에 따른 적층 패키지(60)에 대해서 구체적으로 설명하면, 적층 패키지(60)는 반도체 칩들(21, 23), 배선 기판(10), 에폭시 접착층(25), 본딩 와이어(30), 수지 봉합부(40) 및 외부 접속 단자(50)를 포함한다.
반도체 칩들(21, 23)의 상부면의 가장자리 부분에는 복수개의 에지 패드(22)들이 형성되어 있다. 이러한 반도체 칩들(21, 23)은 하부 반도체 칩(21)과 상부 반도체 칩(23)으로 구성된다. 이 때, 상부 반도체 칩(23)의 두께는 반도체 칩의 최소 두께와 상부 반도체 칩(23)의 하부에 형성될 본딩 와이어(30)의 형성 높이의 합보다 두껍다.
또한, 상부 반도체 칩(23)의 하부면의 가장자리 부분에는 노출부(24)가 형성된다. 노출부(24)는 하부 반도체 칩(21)의 상부면의 에지 패드(22)들에 대응되는 부분이 제거되어 형성된다. 즉, 노출부(24)는, 도 3에 도시된 바와 같이, 상부 반도체 칩(23a) 하부면의 양측부 가장자리 부분에 형성될 수도 있고, 도 4에 도시된 바와 같이, 상부 반도체 칩(23b) 하부면의 가장자리 둘레 부분에 형성될 수도 있다. 이 때, 노출부(24)의 높이는 상부 반도체 칩(23)의 하부에 형성될 본딩 와이어 (30)의 형성 높이보다 높게 형성된다.
한편, 상부 반도체 칩(23)에 노출부(24)를 형성하는 방법은 다음과 같다.
먼저, 상부 반도체 칩(23)의 후면에 포토 레지스트(photo resist) 물질을 도포한다. 이어서, 포토 레지스트 물질이 도포된 상부 반도체 칩(23) 하부면의 가장자리 부분에 노광, 현상 등의 공지 기술을 이용하여 포토 레지스트 패턴(photo resist pattern)을 형성한다. 계속해서, 습식 식각법 또는 건식 식각법을 이용하여 포토 레지스트 패턴이 형성된 상부 반도체 칩(23)의 하부면 가장자리 부분을 선택적으로 제거한다. 마지막으로, 상부 반도체 칩(23) 하부면에 남아있는 포토 레지스트 물질을 완전히 제거하여 상부 반도체 칩(23)의 하부면에 노출부(24)를 형성한다.
또는, 레이저 빔(laser beam)을 이용하여 상부 반도체 칩(23) 하부면의 가장자리 부분을 제거하여 노출부(24)를 형성할 수도 있다.
배선 기판(10)은 하부 반도체 칩(21)의 하부면이 접착되도록 중심 부분에 칩 실장 영역이 형성되어 있다. 이러한 배선 기판(10)은 기판 몸체(11), 금속 배선층(12), 비아 홀(via hole;13) 및 절연성 보호층(14)을 포함한다.
기판 몸체(11)는 반도체 칩들(21, 23)보다 큰 면적과 일정 두께를 갖는다.
금속 배선층(12)은 기판 몸체(11)의 양면에 형성된다. 이러한 금속 배선층(12)은 기판 몸체(11)의 상부면에 형성된 상부 배선층과, 기판 몸체(11)의 하부면에 형성된 하부 배선층을 포함한다. 상부 배선층은 반도체 칩들(21, 23)의 에지 패드와 전기적으로 연결되도록 기판 몸체(11) 상부면의 가장자리 둘레에 형성된 기판 패드(15)를 포함한다. 하부 배선층은 기판 몸체(11) 하부면에 형성된 단자 패드(16)를 포함한다.
비아 홀(13)은 이러한 상부 배선층과 하부 배선층을 전기적으로 연결한다. 비아 홀(13)은 기판 몸체(11)를 관통하여 형성된다.
절연성 보호층(14)은 기판 패드(15), 단자 패드(16)를 제외한 기판 몸체(11)의 양면에 형성된다. 이러한 절연성 보호층(14)은 금속 배선층(12)을 보호하는 역할을 한다. 절연성 보호층(14)으로는 포토 솔더 레지스트(photo solder resist)가 주로 사용된다.
한편, 이러한 배선 기판(10)과 하부 반도체 칩(21) 및 하부 반도체 칩(21)과 상부 반도체 칩(23) 사이에는 에폭시 접착층(25)이 형성된다. 에폭시 접착층(25)은 배선 기판(10)의 상부면에 하부 반도체 칩(21)의 하부면을 접착시키고, 하부 반도체 칩(21)의 상부면에 상부 반도체 칩(23)의 하부면을 접착시킨다.
본딩 와이어(30)는 반도체 칩들(21, 23)의 에지 패드(22)와 배선 기판(10)의 기판 패드(15)를 전기적으로 연결한다.
이 때, 하부 반도체 칩(21)의 에지 패드(22)와 배선 기판(10)을 연결하는 본딩 와이어(30)는 상부 반도체 칩(23)의 노출부(24)를 통해 노출된다.
수지 봉합부(40)는 배선 기판(10) 상부면에 적층된 반도체 칩들(21, 23)의 에지 패드(22), 배선 기판(10)의 기판 패드(15) 및 본딩 와이어(30)를 봉합하여 외부 환경으로부터 보호한다.
외부 접속 단자(50)는 배선 기판(10)의 단자 패드(16)에 형성된다. 외부 접 속 단자(50)로는 솔더 볼(solder ball) 또는 금속 범프(metal bump)가 이용될 수 있다.
한편, 전술한 실시예에서는 배선 기판 상에 두 개의 반도체 칩을 적층한 적층 패키지에 대해서만 개시하였지만, 배선 기판 상에 두 개 이상의 반도체 칩을 적층하여 본 발명의 적층 패키지를 구현할 수 있다. 도 5는 그러한 예로서, 도 5는 본 발명의 다른 실시예에 따른 적층 패키지를 나타내는 단면도이다.
도 5를 참조하면, 적층 패키지(70)의 기본 구조는 전술한 실시예의 적층 패키지(60)와 동일하다. 다만, 본 실시예의 적층 패키지(70)는 하부 반도체 칩(21) 상부면에 복수개의 노출부(24)가 형성된 하부면을 갖는 반도체 칩(23)을 차례로 적층한 구조를 갖는다.
즉, 본 발명의 다른 실시예에 따르면, 배선 기판(10)의 상부면에는 에폭시 접착층(25)을 매개로 최하부 반도체 칩(21)이 접착되고, 최하부 반도체 칩(21) 상부면에는 에폭시 접착층(25)을 매개로 복수개의 노출부(24)가 형성된 하부면을 반도체 칩(23)이 차례로 접착됨으로써, 배선 기판(10) 상에 복수개의 반도체 칩들(21, 23)이 적층된 적층 패키지(70)를 구현할 수 있다. 이 때, 각각의 반도체 칩들(21, 23)과 배선 기판(10)은 본딩 와이어(30)에 의해 전기적으로 연결되며, 최하부 반도체 칩(21)을 제외한 반도체 칩들(21, 23)의 노출부(24)는 본딩 와이어(30)들과 에지 패드(22)들을 노출시킨다.
한편, 최하부 반도체 칩으로 하부면에 노출부가 형성된 반도체 칩이 이용될 수 있다.
따라서, 본 발명의 구조를 따르면, 배선 기판 상에 적층되는 반도체 칩들 사이에 스페이서를 형성하는 대신에, 반도체 칩의 두께를 반도체 칩의 최소 두께와 반도체 칩들 사이의 본딩 와이어의 형성 높이의 합보다 두껍게 형성하고, 반도체 칩의 하부면에 노출부를 형성하여 반도체 칩들 사이의 에지 패드와 본딩 와이어들이 노출시킴으로써, 반도체 칩의 두께가 두꺼워져 반도체 칩을 핸들링하는 과정에서 반도체 칩에 가해지는 기계적인 스트레스에 의해 반도체 칩이 쉽게 손상되지 않는다. 이에 따라, 적층 패키지의 신뢰성이 향상될 수 있다.
또한, 고가의 칩 접착 필름 대신에 배선 기판과 최하부 반도체 칩 사이를 접착시키는 저가의 에폭시 접착층으로 반도체 칩들도 접착시킴으로써, 적층 패키지의 제조 비용을 절감시킬 수 있다.

Claims (3)

  1. 복수개의 에지 패드(edge pad)가 형성된 상부면과 상기 상부면에 반대되는 하부면을 갖는 복수개의 반도체 칩들;
    상부면에 상기 반도체 칩의 하부면이 향하도록 상기 반도체 칩들이 적층되는 배선 기판;
    상기 반도체 칩들의 에지 패드와 상기 배선 기판의 상부면을 전기적으로 연결하는 복수개의 본딩 와이어(bonding wire)들;
    상기 배선 기판의 상부면에 적층된 상기 반도체 칩들과 상기 본딩 와이어들을 봉합하는 수지 봉합부; 및
    상기 배선 기판의 하부면에 형성되는 복수개의 외부 접속 단자;를 포함하며,
    상기 반도체 칩들의 하부면 가장자리에는 적층된 상기 반도체 칩들 사이의 에지 패드와 상기 본딩 와이어들을 노출시키는 노출부가 형성되어 있는 것을 특징으로 하는 노출부가 형성된 반도체 칩을 이용한 적층 패키지.
  2. 제 1항에 있어서, 상기 노출부의 높이는 상기 본딩 와이어들의 형성 높이보다 높은 것을 특징으로 하는 노출부가 형성된 반도체 칩을 이용한 적층 패키지.
  3. 제 1항에 있어서, 상기 배선 기판과 최하부 반도체 칩 및 상기 반도체 칩들 사이는 에폭시 접착층에 의해 접착되는 것을 특징으로 하는 노출부가 형성된 반도 체 칩을 이용한 적층 패키지.
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* Cited by examiner, † Cited by third party
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KR20190082544A (ko) * 2018-01-02 2019-07-10 삼성전자주식회사 반도체 메모리 패키지

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