JP2008187076A - 回路装置およびその製造方法 - Google Patents
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Abstract
【課題】アナログ/デジタル混載の回路素子上に回路素子が積層された回路装置の信頼性を向上させる技術を提供する。
【解決手段】回路装置は、ベース基板となる配線基板40と、この配線基板40上に実装され、デジタルセル11aとアナログセル11bとを含む回路領域を有する第1の回路素子10と、第1の回路素子10上のデジタルセル11aのみに重畳して設けられたスペーサ30と、このスペーサ30上に設けられ、第1の回路素子10上のデジタルセル11aとアナログセル11bにまたがって配置された第2の回路素子20と、各回路素子を封止する封止樹脂層50と、を備える。
【選択図】図1
【解決手段】回路装置は、ベース基板となる配線基板40と、この配線基板40上に実装され、デジタルセル11aとアナログセル11bとを含む回路領域を有する第1の回路素子10と、第1の回路素子10上のデジタルセル11aのみに重畳して設けられたスペーサ30と、このスペーサ30上に設けられ、第1の回路素子10上のデジタルセル11aとアナログセル11bにまたがって配置された第2の回路素子20と、各回路素子を封止する封止樹脂層50と、を備える。
【選択図】図1
Description
本発明は、回路装置およびその製造方法に関し、特に複数の回路素子が積層された回路装置およびその製造方法に関する。
近年、電子機器に使用される回路装置の小型化・高機能化を実現するパッケージ技術として、複数の回路素子(たとえば、半導体チップ)を積層により混載する多段スタック構造(マルチチップパッケージ構造)が知られている(特許文献1参照)。
図11は特許文献1に記載のスタック構造の回路装置を示す概略断面図である。この回路装置は、相対的に面積の大きい第1の半導体チップ110がダイボンド材112により、配線基板(インタポーザ)140上に固定されており、第1の半導体チップ110の電極パッド113に干渉しないように、第2の半導体チップ120がダイボンド材122により第1の半導体チップ110上に固定されている構造である。
第1の半導体チップ110の上面に形成された電極パッド113は、金線などからなるボンディングワイヤ114により配線基板140に形成されたパッド電極143と電気的に接続されている。そして、第2の半導体チップ120の上面のパッド電極123は、ボンディングワイヤ124によりパッド電極143と電気的に接続されている。
配線基板140上に積層された第1の半導体チップ110と第2の半導体チップ120は封止樹脂層150により封止されている。そして、配線基板140の半導体チップ搭載面の裏面(下面)にはパッド電極143と電気的に接続された外部接続端子145が形成されている。
上記構成のスタック構造の回路装置は、プリント配線基板などに実装されて使用される際に、複数の回路素子が平面配置される場合に比べて、平面方向の実装面積を縮小できることから、電子機器の小型化・高集積化の要求に応えることができる。
特開平11−204720号公報
ところで、近年の半導体チップ(回路素子)はアナログセルとデジタルセルの混載である場合が多くなってきている。ここで、アナログセルはアナログ値の信号をデータとして用いる回路の総称であり、たとえば、アナログ/デジタル(A/D)コンバータ回路、デジタル/アナログ(D/A)コンバータ回路、位相ロックループ(PLL)回路、電源回路、チャージポンプ回路、オペアンプ回路、差動アンプ回路、及びカレントミラー回路などが含まれる。デジタルセルはデジタル値の信号をデータとして用いる回路の総称であり、各種の論理回路によって構成される演算回路やメモリなどが含まれる。
一般に半導体チップ(アナログセル、デジタルセル)に形成されるトランジスタはその性能特性が応力の影響により変動することが知られている。特にデジタルセルに比べてこうした変動に敏感なアナログセルでは、その回路を構成するトランジスタの一部に偏って応力が加わると、応力の程度により所定のトランジスタ性能から変動してしまい、アナログセルが所定の動作をしなくなることがある。
上記特許文献1に記載の回路装置では、第2の半導体チップ120は接着層(接着剤)
122を介して第1の半導体チップ110上に固着されている。こうした接着層122は第1の半導体チップ110との接着面に微小凹凸(多数の微細空隙)を有するので、微小凹凸に起因して生じる応力が第1の半導体チップ110に対して不均一に作用する。このため、第1の半導体チップ110にアナログセルが含まれ、アナログセル上に第2の半導体チップを積層する場合には、第2の半導体チップを固定する接着層に起因して、こうした半導体チップを有する回路装置の信頼性が低下してしまうという問題が生じる。一方、第1の半導体チップ110にアナログセルが含まれ、第2の半導体チップ120をその外縁部がアナログセル上にかかるように配置されると、接着層の要因に加え、アナログセル上の第2の半導体チップ120の有無の差に起因した応力が第1の半導体チップ110に対して不均一に作用し、こうした半導体チップを有する回路装置の信頼性をさらに低下させるという問題もある。
122を介して第1の半導体チップ110上に固着されている。こうした接着層122は第1の半導体チップ110との接着面に微小凹凸(多数の微細空隙)を有するので、微小凹凸に起因して生じる応力が第1の半導体チップ110に対して不均一に作用する。このため、第1の半導体チップ110にアナログセルが含まれ、アナログセル上に第2の半導体チップを積層する場合には、第2の半導体チップを固定する接着層に起因して、こうした半導体チップを有する回路装置の信頼性が低下してしまうという問題が生じる。一方、第1の半導体チップ110にアナログセルが含まれ、第2の半導体チップ120をその外縁部がアナログセル上にかかるように配置されると、接着層の要因に加え、アナログセル上の第2の半導体チップ120の有無の差に起因した応力が第1の半導体チップ110に対して不均一に作用し、こうした半導体チップを有する回路装置の信頼性をさらに低下させるという問題もある。
したがって、アナログ/デジタル混載の半導体チップ(回路素子)上に半導体チップを積層して搭載する場合には、下層の半導体チップのアナログセルに対して応力が不均一に作用するのを抑制する必要がある。
本発明はこうした状況に鑑みてなされたものであり、その目的は、アナログ/デジタル混載の回路素子上に回路素子が積層された回路装置の信頼性を向上させる技術を提供することにある。
上記課題を解決するために、本発明に係る回路装置は、デジタルセルと、第1のアナログセルと、第2のアナログセルとを含む回路領域を有する第1の回路素子と、デジタルセルおよび第1のアナログセルの上に重畳して設けられたスペーサと、スペーサ上に設けられた第2の回路素子と、を備えることを特徴とする。
上記課題を解決するために、本発明に係る別の回路装置は、デジタルセルとアナログセルとを含む回路領域を有する第1の回路素子と、デジタルセルのみの上に設けられたスペーサと、スペーサ上に設けられ、デジタルセルとアナログセルにまたがって配置された第2の回路素子と、を備えることを特徴とする。
上記構成において、第1の回路素子および第2の回路素子を封止する樹脂層をさらに備えていてもよい。
上記構成において、スペーサは第1の回路素子と同じ熱膨張係数を有する材質であることが好ましい。
上記課題を解決するために、本発明に係る回路装置の製造方法は、デジタルセルとアナログセルとを含む回路領域が形成された第1の回路素子を用意する第1の工程と、第1の回路素子上のデジタルセルのみに重畳してスペーサを配置する第2の工程と、スペーサ上に第2の回路素子を搭載する際に、この第2の回路素子をデジタルセルとアナログセルとにまたがって配置する第3の工程と、を備えることを特徴とする。
本発明によれば、信頼性を低下させることなく、アナログ/デジタル混載の回路素子上に回路素子が積層された回路装置の信頼性を向上させる技術が提供される。
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1実施形態)
図1は第1実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図2は同回路装置の平面図(上面図)である。また、図3は同回路装置において下層に位置するアナログ/デジタル混載の回路素子のレイアウトを示す平面図(上面図)である。
図1は第1実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図2は同回路装置の平面図(上面図)である。また、図3は同回路装置において下層に位置するアナログ/デジタル混載の回路素子のレイアウトを示す平面図(上面図)である。
第1実施形態の回路装置は、配線基板40と、配線基板40上に実装され、デジタルセル11aとアナログセル11bとを含む回路領域を有する第1の回路素子10と、第1の回路素子10上のデジタルセル11aのみに重畳して設けられたスペーサ30と、スペーサ30上に設けられ、第1の回路素子10上のデジタルセル11aとアナログセル11bにまたがって配置された第2の回路素子20と、各回路素子を封止する封止樹脂層50と、を備える。
配線基板40は配線層と絶縁層が交互に複数形成された多層配線構造のベース基板が採用される。配線基板40の上面(回路素子搭載面)には、銅(Cu)、ニッケル(Ni)、及び金(Au)からなる複数のパッド電極43が形成され、配線基板40の下面(回路素子搭載面と反対側の面)には、内部の配線層(図示せず)を介してパッド電極43と電気的に接続された外部接続端子(はんだボール)45が形成されている。
第1の回路素子10は、たとえば、P型シリコン基板などの半導体基板の上面(表面)にデジタルセルとアナログセルとが形成された回路素子(アナログ/デジタル混載の回路素子)であり、配線基板40上の所定の領域にダイアタッチフィルムなどの接着層12を介して実装されている。
具体的には、第1の回路素子10は、図3に示すように、回路領域の一部分がデジタルセル11a、別の部分がアナログセル11bとなっている。ここでは、第1の回路素子10の形状が略長方形であり、第1の回路素子10の中心部分を含む領域に1つの大面積のデジタルセル11aが配置され、その周囲領域に3箇所のアナログセル11bが配置されている。また、こうしたデジタルセル11aとアナログセル11bを含む回路領域の外周部には、デジタルセル11aやアナログセル11bと電気的に接続され、回路素子外部との信号授受を行うための複数のパッド電極13が配置されている。このパッド電極13は、図1および図2に示すように、金などのボンディングワイヤ14によって配線基板40の上面のパッド電極43と電気的に接続されている。
スペーサ30は、たとえば、第1の回路素子10と同じP型シリコン基板が採用され、ダイアタッチフィルムなどの接着層32を介して第1の回路素子10上のデジタルセル11aのみに重畳して配置されている。スペーサ30の形状は、上面から見て略長方形であり、そのサイズ(外形寸法)は第1の回路素子10のデジタルセル11aが占有する領域内に納まる範囲の大きさに設定されている。なお、スペーサ30の材質を第1の回路素子10と同じシリコン(Si)としたことで、両者が実質的に同じ熱膨張係数となるので、回路装置(第1の回路素子10あるいは第2の回路素子20)の動作時に、熱膨張係数の差に起因して両者の間に働く熱応力を抑制することができる。
第2の回路素子20は、たとえば、P型シリコン基板などの半導体基板の上面(表面)にデジタルセルとアナログセルとが形成された回路素子(アナログ/デジタル混載の回路素子)であり、スペーサ30上にダイアタッチフィルムなどの接着層22を介して実装されている。この結果、第2の回路素子20は第1の回路素子10の上面の回路領域との間に所定の間隔H1を有して配置される。なお、スペーサ30の厚みを調整することでこの間隔H1を容易に制御することができる。
具体的には、第2の回路素子20の形状は、上面から見て略長方形であり、そのサイズ(外形寸法)は、第1の回路素子10の回路領域よりも小さく、且つ、第1の回路素子1
0のデジタルセル11aが占有する領域内に納まらない大きさである。このため、第2の回路素子20は、第1の回路素子10上のデジタルセル11aとアナログセル11bにまたがって配置され、上面から見て第2の回路素子20の外縁部がアナログセル11bの一部を覆い隠す状態となっている。そして、第2の回路素子20の上面の外周部には、第1の回路素子10と同様、回路素子外部との信号授受を行うための複数のパッド電極23が配置されている。このパッド電極23は、金などのボンディングワイヤ24によって配線基板40の上面のパッド電極43と電気的に接続されている。
0のデジタルセル11aが占有する領域内に納まらない大きさである。このため、第2の回路素子20は、第1の回路素子10上のデジタルセル11aとアナログセル11bにまたがって配置され、上面から見て第2の回路素子20の外縁部がアナログセル11bの一部を覆い隠す状態となっている。そして、第2の回路素子20の上面の外周部には、第1の回路素子10と同様、回路素子外部との信号授受を行うための複数のパッド電極23が配置されている。このパッド電極23は、金などのボンディングワイヤ24によって配線基板40の上面のパッド電極43と電気的に接続されている。
封止樹脂層50は、配線基板40上の全面を覆うように形成され、第1の回路素子10および第2の回路素子20を封止している。この封止樹脂層50は各回路素子を外部環境から保護する機能を有する。
なお、デジタルセル11aは本発明の「デジタルセル」、アナログセル11bは本発明の「アナログセル」、第1の回路素子10は本発明の「第1の回路素子」、スペーサ30は本発明の「スペーサ」、第2の回路素子20は本発明の「第2の回路素子」、及び封止樹脂層50は本発明の「樹脂層」の一例である。
(製造方法)
図4は第1実施形態に係る積層された回路素子を有する回路装置の製造プロセスを説明するための概略断面図である。
図4は第1実施形態に係る積層された回路素子を有する回路装置の製造プロセスを説明するための概略断面図である。
まず、図4(A)に示すように、周知の技術により配線層と絶縁層が交互に複数形成された多層配線構造(図示せず)を有し、その上面(回路素子搭載面)に銅、ニッケル、及び金からなる複数のパッド電極43が形成された配線基板40を用意する。そして、同じく周知の技術によりP型シリコン基板などの半導体基板の上面にデジタルセル11aとアナログセル11bを含む回路領域、及びその回路領域の外周部に配置された複数のパッド電極13が形成された第1の回路素子10を用意し、この第1の回路素子10を配線基板40上の所定の領域にダイアタッチフィルムなどの接着層12を介して実装する。なお、接着層12は第1の回路素子10と実質的に同じサイズ(外形寸法)となっている。
図4(B)に示すように、周知の技術によりP型シリコン基板などの半導体基板を所定のサイズ(外形寸法)に加工したスペーサ30を用意し、このスペーサ30を、ダイアタッチフィルムなどの接着層32を介して第1の回路素子10のデジタルセル11a上のみに重畳するように設置する。また、このスペーサ30の平面的な配置は上記した通りである。なお、接着層32はスペーサ30と実質的に同じサイズ(外形寸法)であり、第1の回路素子10上のデジタルセル11aが占有する領域内に納まっている。
図4(C)に示すように、周知の技術によりP型シリコン基板などの半導体基板の上面にデジタルセルとアナログセルを含む回路領域(図示せず)、及びその回路領域の外周部に配置された複数のパッド電極23が形成された第2の回路素子20を用意し、この第2の回路素子20をスペーサ30上にダイアタッチフィルムなどの接着層22を介して実装する。この際、第2の回路素子20は、第1の回路素子10上のデジタルセル11aが占有する領域内に納まらないサイズ(外形寸法)であるため、第1の回路素子10上のデジタルセル11aとアナログセル11bにまたがって配置され、上面から見て第2の回路素子20の外縁部がアナログセル11bの一部を覆い隠す状態となっている。また、第2の回路素子20は第1の回路素子10の上面の回路領域との間に所定の間隔H1を有して配置される。なお、本実施形態の接着層22はスペーサ30と実質的に同じサイズ(外形寸法)としているが、第2の回路素子20と実質的に同じサイズの接着層となるようにしてもよい。
図4(D)に示すように、第1の回路素子10のパッド電極13とこれに対応して配線基板40の上面に設けられたパッド電極43との間を金などのボンディングワイヤ14により電気的に接続する。そして、第2の回路素子20のパッド電極23とこれに対応して配線基板40の上面に設けられたパッド電極43との間を金などのボンディングワイヤ24により電気的に接続する。
最後に、図1に示したように、配線基板40上に設けられた第1の回路素子10や第2の回路素子20などを保護するために、圧力注入法を用いて封止樹脂材料を導入し、封止樹脂層50を配線基板40上の全面を覆うように形成する。なお、圧力注入法では、加圧することで封止樹脂層50中の微細空隙(マイクロボイド)が容易に消失するので、封止樹脂層50を第1の回路素子10との接着面に微小凹凸(多数の微細空隙)のない樹脂とすることができる。そして、はんだ印刷法を用いて配線基板40の下面(回路素子搭載面と反対側の面)に、内部の配線層(図示せず)を介してパッド電極43と電気的に接続された外部接続端子(はんだボール)45を形成する。
これらの工程により、先の図1に示した第1実施形態の回路装置が製造される。
この第1実施形態の回路装置およびその製造方法によれば、以下のような効果を得ることができるようになる。
(1)第1の回路素子10上のデジタルセル11aとアナログセル11bにまたがる位置に第2の回路素子20を積層する場合でも、デジタルセル11aのみに重畳して設けたスペーサ30により第2の回路素子20の外縁部が第1の回路素子10上のアナログセル11bから所定の間隔H1で離されるので、第2の回路素子20の外縁部あるいはスペーサ30の外縁部に起因して生じる応力がアナログセル11bに対して不均一にかかるのを防ぐことができ、アナログセル11bの特性変動を抑制することができる。このため、積層した回路素子を有する回路装置の信頼性を向上させることができる。
(2)デジタルセル11aのみに重畳して配置するスペーサ30をこれと同一サイズの接着層32を介して第1の回路素子10上に固着したことで、接着層32はアナログセル11b上に形成されず、その接着面の微小凹凸(多数の微細空隙)に起因して生じる不均一な応力がアナログセル11bに対して作用するのが防止される。したがって、アナログセル11bの特性変動を抑制することができ、積層した回路素子を有する回路装置の信頼性を向上させることができる。
(3)第1の回路素子10および第2の回路素子20を封止する封止樹脂層50を設ける場合、アナログセル11bの全面が封止樹脂層50により覆われ、封止樹脂層50とスペーサ30(接着層32)との界面はデジタルセル11a上に位置している。このため、アナログセル11bに対してこうした界面近傍で生じる不均一な応力(界面を挟む各材料の異なる応力)が作用するのが防止され、アナログセル11bの特性変動を防止することができる。したがって、積層した回路素子を有する回路装置の信頼性を向上させることができる。
(4)スペーサ30を第1の回路素子10と同じ熱膨張係数を有する材質(シリコン)としたことで、回路装置(第1の回路素子10、第2の回路素子など)の動作時に、スペーサ30と第1の回路素子10との熱膨張係数の差に起因した両者の間に働く熱応力を抑制することができる。このため、スペーサ30からの距離に応じて不均一にアナログセル11bに伝播していた熱応力が低減され、アナログセル11bの特性変動を抑制することができる。したがって、積層した回路素子を有する回路装置の信頼性をさらに向上させることができる。
(5)本製造方法によれば、第1の回路素子10上のデジタルセル11aとアナログセル11bにまたがる位置に第2の回路素子20を積層する場合でも、第2の回路素子20の外縁部あるいはスペーサ30の外縁部に起因して生じる応力がアナログセル11bに対して不均一にかかるのが防止され、信頼性の向上した回路装置を製造することができる。
(6)スペーサ30上に第2の回路素子20を搭載する工程において、第2の回路素子20を搭載する際に生じる第1の回路素子10への荷重(圧力)負荷が、第2の回路素子20がアナログセル11bにまたがって配置されていても、デジタルセル11aのみに重畳して設けたスペーサ30を介してデジタルセル11aに集中して作用するため、アナログセル11bにはこうした荷重負荷は加わらず、アナログセル11bの特性変動(トランジスタへの物理的ダメージ)が防止される。これにより、積層した回路素子を有する回路装置の製造歩留まりを向上させることができ、回路装置の低コスト化を図ることが可能となる。
(第2実施形態)
図5は第2実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図6は回路素子上のスペーサの位置を示す平面図(上面図)である。第1実施形態と異なる箇所は、デジタルセル11aに重畳して配置されたスペーサ30が同一サイズ(外形寸法)に加工された複数のスペーサ30aで構成されていることである。それ以外については先の第1実施形態と同様である。なお、複数のスペーサ30aは本発明の「スペーサ」の一例である。
図5は第2実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図6は回路素子上のスペーサの位置を示す平面図(上面図)である。第1実施形態と異なる箇所は、デジタルセル11aに重畳して配置されたスペーサ30が同一サイズ(外形寸法)に加工された複数のスペーサ30aで構成されていることである。それ以外については先の第1実施形態と同様である。なお、複数のスペーサ30aは本発明の「スペーサ」の一例である。
第2実施形態の回路装置におけるスペーサ30aは、第1の回路素子10と同じP型シリコン基板が採用され、複数のスペーサ30aはすべて同一形状(同一サイズ)に加工されている。ここでは、スペーサ30aとして正方形の上面を有する角柱のスペーサを採用している。なお、スペーサ30aのサイズは、多種多様の回路装置に採用される回路素子内のデジタルセルの占有面積や配置(レイアウト)がある程度変化した場合でも共通使用して搭載できる大きさにしている。
複数のスペーサ30aはいずれもダイアタッチフィルムなどの接着層32aを介して第1の回路素子10上のデジタルセル11aのみに重畳して配置されている。スペーサ30aは、図6に示すように、デジタルセル11aの占有領域内の85箇所に配置されている。ここで、接着層32aはスペーサ30aと実質的に同じサイズ(外形寸法)である。
そして、複数のスペーサ30a上にダイアタッチフィルムなどの接着層22aを介して第2の回路素子20が実装されている。これにより、第2の回路素子20は第1の回路素子10の上面の回路領域(たとえば、アナログセル11b)との間に所定の間隔H2を有して配置される。ここで、複数のスペーサ30aは、デジタルセル11aと第2の回路素子20との共通領域(上面から見て両者が重なる領域)内で、その上に搭載する第2の回路素子20を安定して固定できるように配置されている。なお、接着層22aはスペーサ30aと実質的に同じサイズ(外形寸法)であるが、複数の接着層22aを共通化して、たとえば、第2の回路素子20と実質的に同じサイズの接着層を採用してもよい。
上記スペーサ30aは、第1実施形態のスペーサ30と同様、周知の技術によりP型シリコン基板などの半導体基板を加工することにより容易に形成することができる。また、こうしたスペーサ30aを採用して第1実施形態と同じ製造プロセスを経ることにより、先の図5に示した第2実施形態の回路装置が製造される。
この第2実施形態の回路装置およびその製造方法によれば、上記(1)〜(6)の効果に加え、以下のような効果を得ることができるようになる。
(7)共通使用できる範囲のサイズ(外形寸法)に調整されたスペーサ30aを採用したことで、回路装置(第1の回路素子10上のデジタルセル11aのレイアウト)ごとにスペーサを形成する場合に比べて、スペーサの製造コストを低減することができ、回路装置の製造コストを低減することが可能となる。
(第3実施形態)
図7は第3実施形態に係る積層された回路素子を有する回路装置の概略断面図である。第1実施形態と異なる箇所は、ボンディングワイヤ14による第1の回路素子10のパッド電極13と配線基板40のパッド電極43との間の電気的な接続が、はんだバンプ15による第1の回路素子10aの下面に引き出された貫通電極13aと配線基板40aのパッド電極43aとの間の電気的な接続になっていることである。ここで、貫通電極13aは、デジタルセル11aやアナログセル11bと電気的に接続され、回路素子外部との信号授受を行うための外部端子であり、第1の回路素子10aの上面からその内部を貫通して下面(裏面)に引き出された電極となっている。それ以外については先の第1実施形態と同様である。
図7は第3実施形態に係る積層された回路素子を有する回路装置の概略断面図である。第1実施形態と異なる箇所は、ボンディングワイヤ14による第1の回路素子10のパッド電極13と配線基板40のパッド電極43との間の電気的な接続が、はんだバンプ15による第1の回路素子10aの下面に引き出された貫通電極13aと配線基板40aのパッド電極43aとの間の電気的な接続になっていることである。ここで、貫通電極13aは、デジタルセル11aやアナログセル11bと電気的に接続され、回路素子外部との信号授受を行うための外部端子であり、第1の回路素子10aの上面からその内部を貫通して下面(裏面)に引き出された電極となっている。それ以外については先の第1実施形態と同様である。
なお、こうした貫通電極13aを有する第1の回路素子10aは周知の製造プロセス技術により形成することができる。そして、第1の回路素子10aを採用して第1実施形態と同じ製造プロセスを経ることにより、第3実施形態の回路装置が製造される。
この第3実施形態の回路装置およびその製造方法によれば、上記(1)〜(6)の効果に加え、以下のような効果を得ることができるようになる。
(8)貫通電極13aを有する第1の回路素子10aを採用したことで、第1の回路素子10aと電気的な接続をするためのパッド電極43aを、第1の回路素子10aの直下に設けることができる。これにより、配線基板40aを小面積化することができ、これに対応して回路装置の小型化を図ることが可能となる。
(第4実施形態)
図8は第4実施形態に係る積層された回路素子を有する回路装置の概略断面図である。第1実施形態と異なる箇所は、上面(表面)にデジタルセル21aとアナログセル21bを含む回路領域を有する第2の回路素子20上に、スペーサ70を介して第3の回路素子60がさらに実装され、3つの回路素子が3層構造に積層されていることである。それ以外については先の第1実施形態と同様である。
図8は第4実施形態に係る積層された回路素子を有する回路装置の概略断面図である。第1実施形態と異なる箇所は、上面(表面)にデジタルセル21aとアナログセル21bを含む回路領域を有する第2の回路素子20上に、スペーサ70を介して第3の回路素子60がさらに実装され、3つの回路素子が3層構造に積層されていることである。それ以外については先の第1実施形態と同様である。
具体的には、スペーサ70は、たとえば、第2の回路素子20と同じP型シリコン基板が採用され、ダイアタッチフィルムなどの接着層72を介して第2の回路素子20上のデジタルセル21aのみに重畳して配置されている。スペーサ70の形状は、上面から見て略長方形であり、そのサイズ(外形寸法)は第2の回路素子20のデジタルセル21aが占有する領域内に納まる範囲の大きさに設定されている。なお、スペーサ70の材質を第2の回路素子20と同じシリコンとしたことで、両者を実質的に同じ熱膨張係数とすることができるので、回路装置の動作時に、熱膨張係数の差に起因して両者の間に働く熱応力を抑制することができる。
第3の回路素子60は、たとえば、P型シリコン基板などの半導体基板の上面(表面)にデジタルセルとアナログセルとが形成された回路素子(アナログ/デジタル混載の回路素子)であり、そのサイズ(外形寸法)は第2の回路素子20とほぼ同じ大きさを有する。
第3の回路素子60はスペーサ70上にダイアタッチフィルムなどの接着層72を介して実装されている。この際、上面から見て第2の回路素子20と略一致するように配置し
ているため、第3の回路素子60は第2の回路素子20全面を覆い隠す状態となる。そして、スペーサ70の厚み(高さ)を調整して、第3の回路素子60が第2の回路素子20の上面の回路領域との間に所定の間隔H3を有するように配置されている。この所定の間隔H3により、第2の回路素子20のボンディングワイヤ24が第3の回路素子60の下面(裏面)に接触しないようにボンディングのための空間が確保される。すなわち、スペーサ70により、第3の回路素子60のサイズに影響を受けることなく、第2の回路素子20への第3の回路素子60の積層を可能としている。
ているため、第3の回路素子60は第2の回路素子20全面を覆い隠す状態となる。そして、スペーサ70の厚み(高さ)を調整して、第3の回路素子60が第2の回路素子20の上面の回路領域との間に所定の間隔H3を有するように配置されている。この所定の間隔H3により、第2の回路素子20のボンディングワイヤ24が第3の回路素子60の下面(裏面)に接触しないようにボンディングのための空間が確保される。すなわち、スペーサ70により、第3の回路素子60のサイズに影響を受けることなく、第2の回路素子20への第3の回路素子60の積層を可能としている。
第3の回路素子60の上面の外周部には、第1の回路素子10や第2の回路素子20と同様、回路素子外部との信号授受を行うための複数のパッド電極63が配置されている。このパッド電極63は、金などのボンディングワイヤ64によって配線基板40bの上面のパッド電極43bと電気的に接続されている。
封止樹脂層50aは、配線基板40b上の全面を覆うように形成され、第1の回路素子10、第2の回路素子20、及び第3の回路素子60を封止している。
(製造方法)
まず、先の図4(C)までに示した工程を経て形成された第2の回路素子20まで実装した状態の配線基板40bを用意する。次に、図4(B)および図4(C)で示した工程を繰り返して、第2の回路素子20上にスペーサ70および第3の回路素子60を順に実装配置する。その後、図4(D)以降で示した工程を経ることにより、第4実施形態の回路装置が製造される。
まず、先の図4(C)までに示した工程を経て形成された第2の回路素子20まで実装した状態の配線基板40bを用意する。次に、図4(B)および図4(C)で示した工程を繰り返して、第2の回路素子20上にスペーサ70および第3の回路素子60を順に実装配置する。その後、図4(D)以降で示した工程を経ることにより、第4実施形態の回路装置が製造される。
この第4実施形態の回路装置およびその製造方法によれば、各回路素子間において上記(1)〜(6)の効果を享受することができる。
(第5実施形態)
図9は第5実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図10は回路素子上のスペーサの位置を示す平面図(上面図)である。第2実施形態と異なる箇所は、デジタルセル11aのみに重畳して配置されたスペーサ30aを、デジタルセル11aおよび複数のアナログセルの内のアナログセル11b1に選択的に重畳して配置されたスペーサ30bとし、第1の回路素子10にスペーサ30bが配置されたアナログセル11b1とスペーサ30bが配置されていないアナログセル11b2が含まれていることである。それ以外については先の第2実施形態と同様である。なお、複数のスペーサ30bは本発明の「スペーサ」、アナログセル11b1は本発明の「第1のアナログセル」、及びアナログセル11b2は本発明の「第2のアナログセル」の一例である。
図9は第5実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図10は回路素子上のスペーサの位置を示す平面図(上面図)である。第2実施形態と異なる箇所は、デジタルセル11aのみに重畳して配置されたスペーサ30aを、デジタルセル11aおよび複数のアナログセルの内のアナログセル11b1に選択的に重畳して配置されたスペーサ30bとし、第1の回路素子10にスペーサ30bが配置されたアナログセル11b1とスペーサ30bが配置されていないアナログセル11b2が含まれていることである。それ以外については先の第2実施形態と同様である。なお、複数のスペーサ30bは本発明の「スペーサ」、アナログセル11b1は本発明の「第1のアナログセル」、及びアナログセル11b2は本発明の「第2のアナログセル」の一例である。
こうしたスペーサ30bを有する回路装置は、第2実施形態で示した製造過程においてスペーサ搭載時のレイアウトを変更することにより容易に製造される。
この第5実施形態の回路装置およびその製造方法によれば、少なくともスペーサ30bが配置されていないアナログセル11b2においては、上記(1)〜(7)の効果を享受することができるようになる。
なお、本発明は、上記した各実施形態に限定されるものではなく、各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。たとえば、各実施形態の構成を適宜組み合わせてもよい。
上記実施形態では、各回路素子を封止する封止樹脂層を形成した回路装置の例を示したが、本発明はこれに限らず、たとえば、封止樹脂層は必ずしも設ける必要はなく、封止樹脂層を設けていない回路装置であってもよい。
上記実施形態では、スペーサとして略長方形や正方形の上面を有する角柱のスペーサを
採用した例を示したが、本発明はこれに限らず、たとえば、円柱状あるいは円錐台状(円錐形の先端部を除去し、その断面が台形状)のスペーサを採用してもよい。この場合にも上記効果を享受することができる。
採用した例を示したが、本発明はこれに限らず、たとえば、円柱状あるいは円錐台状(円錐形の先端部を除去し、その断面が台形状)のスペーサを採用してもよい。この場合にも上記効果を享受することができる。
上記実施形態では、スペーサとしてP型シリコン基板を採用した例を示したが、本発明はこれに限らず、たとえば、N型シリコン基板を採用してもよい。あるいは、ガリウム砒素などの化合物半導体基板や銅(Cu)などの金属板を採用してもよい。こうした場合にも上記効果を享受することができる。また、スペーサとして絶縁性の樹脂材料からなる樹脂基板を採用してもよい。この場合には少なくとも上記(4)以外の効果を享受することができる。
上記第1実施形態では、第2の回路素子20の全体が第1の回路素子10の内側に位置する例を示したが、本発明はこれに限らず、たとえば、第2の回路素子20の一部が第1の回路素子10の外縁部から外側に突出するように配置していてもよい。この場合にも上記効果を享受することができる。
上記第1実施形態では、スペーサ30の厚み(高さ)をボンディングワイヤ14の最上部の位置よりも高くなるようにした例を示したが、本発明はこれに限らず、たとえば、第2の回路素子20の全体が第1の回路素子10の回路領域(パッド電極13が設けられた外周部を避けた領域)内に配置される場合には、スペーサ30の厚み(高さ)をボンディングワイヤ14の最上部の位置よりも低くしてもよい。この場合には、上記効果に加え、回路装置を薄型化することができるようになる。
上記実施形態では、2層または3層構造の回路素子が形成された回路装置に適用した例を示したが、本発明はこれに限らず、たとえば、4層構造以上の回路素子が形成された回路装置に適用してもよい。また、1つの回路素子上に複数の回路素子が配置された回路装置に適用してもよい。この場合にも各回路素子間で上記効果を享受することができる。
10・・・第1の回路素子、11a・・・デジタルセル、11b・・・アナログセル、12・・・接着層、13・・・パッド電極、14・・・ボンディングワイヤ、20・・・第2の回路素子、22・・・接着層、23・・・パッド電極、24・・・ボンディングワイヤ、30・・・スペーサ、32・・・接着層、40・・・配線基板、43・・・パッド電極、45・・・外部接続端子(はんだボール)、50・・・封止樹脂層。
Claims (5)
- デジタルセルと、第1のアナログセルと、第2のアナログセルとを含む回路領域を有する第1の回路素子と、
前記デジタルセルおよび前記第1のアナログセルの上に重畳して設けられたスペーサと、
前記スペーサ上に設けられた第2の回路素子と、
を備えることを特徴とする回路装置。 - デジタルセルとアナログセルとを含む回路領域を有する第1の回路素子と、
前記デジタルセルのみの上に設けられたスペーサと、
前記スペーサ上に設けられ、前記デジタルセルと前記アナログセルにまたがって配置された第2の回路素子と、
を備えることを特徴とする回路装置。 - 前記第1の回路素子および前記第2の回路素子を封止する樹脂層をさらに備えることを特徴とする請求項1または2に記載の回路装置。
- 前記スペーサは前記第1の回路素子と同じ熱膨張係数を有する材質であることを特徴とする請求項1〜3のいずれか一項に記載の回路装置。
- デジタルセルとアナログセルとを含む回路領域が形成された第1の回路素子を用意する第1の工程と、
前記第1の回路素子上の前記デジタルセルのみに重畳してスペーサを配置する第2の工程と、
前記スペーサ上に第2の回路素子を搭載する際に、この第2の回路素子を前記デジタルセルと前記アナログセルとにまたがって配置する第3の工程と、
を備えることを特徴とする回路装置の製造方法。
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