JP2007250916A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】パッド電極部の直下へのダメージ低減とその接続信頼性を満足できる半導体装置を提供することを目的とする。
【解決手段】第１，第２の半導体素子２ｃ，２ｂは、互いの電極パット部７ｂ，７ｃを対向させて配設され、第１の半導体素子２ｃの内周側の電極パッド部７ｃとこの内周側の電極パッド部７ｃよりも外周側の電極パッド部７ｄのうちの内周側の電極パッド部７ｃと第２の半導体素子２ｂの電極パッド部７ｂとがバンプ１０ａを介して電気的に接続され、第１の半導体素子２ｃの外周側の電極パッド部７ｄは、第１の半導体素子２ｃを収容する凹部１ｂに形成された配線電極部４ｂと電気的に接続されている。
【選択図】図１

Description

本発明は、ＥＳＤ（Electro Static Discharge、静電気放電）保護素子の上に電極パッド部を形成したパッドオンエレメント（ＰＯＥ）と称するパッド構造や、回路形成領域のアクティブ領域に電極パッド部を形成したエリアパッド構造を有した半導体素子を積層させた半導体装置とその製造方法に関するものである。
図７は従来の半導体装置を示す。
この半導体装置は、多層回路基板１に半導体素子２ａ，２ｂ，２ｃが積層して実装されている。２１はアンダーフィル樹脂，２２ａ，２２ｂは接着剤、２３はモールド用の封止樹脂である。
多層回路基板１の上面には、内側に配置された配線電極部２４ａとその外側に配設された配線電極部２４ｂが形成されており、配線電極部２４ａ，２４ｂは多層回路基板１の内部配線を介して相互間が接続されたり、多層回路基板１の下面に形成されている半田ボール２５に接続されている。
半導体素子２ａは電極パット部２６ａを多層回路基板１の上面側に向けて配置されており、電極パッド部２６ａは、多層回路基板１の配線電極部２４ａにバンプ２７を介してフリップチップ接続されている。
半導体素子２ａの上には、半導体素子２ｂが回路形成面を上向きに実装され、パッド電極部２６ｂが、多層回路基板１の配線電極部２４ｂとワイヤー配線２８ａで接続されている。半導体素子２ｂの上には、半導体素子２ｃが回路形成面を上向きに実装され、パッド電極部２６ｃが、多層回路基板１の配線電極部２４ｂとワイヤー配線２８ｂで接続されている。
図８は別の従来例を示している。
図７に示した半導体装置では、中央の半導体素子２ｂが回路形成面を上向きに実装されていたが、図８に示した半導体装置では、回路形成面を下向きにした半導体素子２ｂが半導体素子２ａの上に取り付けられている点が異なっている。半導体素子２ｂのパッド電極部２６ｂは、多層回路基板１の配線電極部２４ｃとバンプ２９で接続されている。
図７と図８に示した構造は、数個程度の半導体素子を積層するのに適しているが、更なる高機能のために、半導体素子の積層数が増加し、多ピン化した場合には、積層化する半導体素子の寸法サイズに大きな制約が発生する。
すなわち、半導体素子の積層上層部になるにつれ、半導体素子が小さくなり、積層化に限界を有した積層構造となり、更なる高機能化、多ピン化が図れない。
そこで、積層化における半導体素子の制約を回避できる図９に示した別の従来例がある。この従来例の多層回路基板１には、下層から上層に向かって各層の面積が大きくなるように階段状の凹部が形成されている。この凹部は下層から上層に向かって第１凹部１ａ，第２凹部１ｂ，第３凹部１ｃ，第４凹部１ｄとで構成されている。
第１凹部１ａの底部には回路形成面を上にした半導体素子２ａがダイスボンドされている。この半導体素子２ａの電極パッド部２６ａは、それぞれＡｕ等のワイヤ−配線３０ａで多層回路基板１の配線電極部３１ａに接続されて、エポキシ系樹脂材３２ａで充填被覆されている。
エポキシ系樹脂材３２ａで覆われた界面上に、半導体素子２ｂがダイシボンドされ、半導体素子２ｂの電極パッド部２６ｂは、多層回路基板１の配線電極部３１ａよりは一段上の左右階段上にある複数の配線電極部３１ｂに、それぞれワイヤ−配線３０ｂで接続されて、エポキシ系樹脂材３２ｂで充填被覆されている。
エポキシ系樹脂材３２ｂで覆われた界面上に、半導体素子２ｃがダイシボンドされ、半導体素子２ｃの電極パッド部３１ｃは、 多層回路基板１の配線電極部３１ｂよりは一段上の左右階段上にある複数の配線電極部３１ｃに、それぞれワイヤ−配線３０ｃで接続されて、エポキシ系樹脂材３２ｃで充填被覆して積層化した構造を有している。
特開２００１−２１７３８４公報 特開２００１−２９１８１８公報
しかしながら図７，図８に示した半導体装置では、半導体素子の寸法サイズの制約があり、積層することができる半導体素子の数量が限定され、更なる高機能化の実現が非常に困難な積層構造である。
一方、図９に示したように、下層から上層に向かって各層の面積が大きくなるように複数の凹部１ａ〜１ｄが形成された多層回路基板１を用いて積層するため、積層する半導体素子の数量には制約はなくなったが、昨今、技術的に注目されているエリアパッド構造を有した半導体素子の回路形成面の内周に電極パッド部を設けたアクティブエリアパッド構造では、ワイヤーボンド接続時に発生する超音波や高温熱、高荷重等の負荷により、電極パッド部直下の層間膜クラックやトランジスタ特性変動などの不具合が発生する。
また、積層上層部でのワイヤー配線の配線長は、積層最下面部のワイヤー配線の配線長に比べ長くなるので、積層間での電気的信号処理能力である遅延速度等が大きく異なり、製品本来の電気特性を確保することが困難である。
また半導体素子と樹脂硬化を繰り返すことで多大な積層工程を有し、生産性が非常に悪く低コスト生産の実現が非常に困難である。更に、積層化した従来構造では、各半導体素子で発熱する熱の放熱効率が非常に低い構造であり、半導体素子の熱的破壊が頻繁に発生する致命的な積層型構造である。
本発明は、特に前述したエリアパッド構造の電極パッド部にフリップチップ実装方式でバンプ形成とパッケージ組み立てを実施した際の、パッド電極部の直下へのダメージ低減とその接続信頼性を満足できる半導体装置とその製造方法を提供することを目的とする。
さらに、高い機能特性と高放熱構造を有した半導体装置とその製造方法を提供することを目的とする。
本発明の請求項１記載の半導体装置は、複数の半導体素子を積層して多層回路基板に形成された凹部に実装した半導体装置において、多層回路基板に形成された前記凹部が、下層から上層に向かって各層の面積が大きくなるように形成され、前記複数の半導体素子のうちの第１，第２の半導体素子は、互いの電極パット部を対向させて配設され、第１の半導体素子の内周側の電極パッド部とこの内周側の電極パッド部よりも外周側の電極パッド部のうちの前記内周側の電極パッド部と第２の半導体素子の電極パッド部とがバンプを介して電気的に接続され、第１の半導体素子の前記外周側の電極パッド部は、多層回路基板の前記凹部のうちの第１の半導体素子を収容する凹部に形成された配線電極部と電気的に接続されたことを特徴とする。
本発明の請求項２記載の半導体装置は、請求項１において、第１の半導体素子の内周側の電極パッド部は回路形成領域に形成されており、第１の半導体素子の内周側の電極パッド部と第２の半導体素子の電極パッド部との間の前記バンプを、第１の半導体素子の前記外周側の電極パッド部と多層回路基板の前記配線電極部との間のバンプよりも低荷重で変形する材質で形成したことを特徴とする。
本発明の請求項３記載の半導体装置は、請求項１において、第１の半導体素子の内周側の電極パッド部は回路形成領域に形成されており、第１の半導体素子の内周側の電極パッド部と第２の半導体素子の電極パッド部との間の前記バンプと、第１の半導体素子の前記外周側の電極パッド部と多層回路基板の前記配線電極部との間のバンプとの材質が同じであることを特徴とする。
本発明の請求項４記載の半導体装置は、請求項１において、第１の半導体素子の内周側の電極パッド部は回路形成領域に形成されており、第１の半導体素子の内周側の電極パッド部と第２の半導体素子の電極パッド部との間の前記バンプを、第１の半導体素子と第２の半導体素子の側の少なくとも一方の半導体素子側に、半田メッキのバンプを形成して構成したことを特徴とする。
本発明の請求項５記載の半導体装置は、請求項１において、多層回路基板に形成された前記凹部と前記複数の半導体素子の間に絶縁性樹脂材を充填塗布し、かつ、多層回路基板に形成された前記凹部の開口部を放熱機能を有する放熱板で閉塞すると共に、最上層に配置された半導体素子を前記放熱板に熱結合したことを特徴とする。
本発明の請求項６記載の半導体装置は、請求項１において、多層回路基板に形成された前記凹部と前記複数の半導体素子の間に、最上層部にある前記半導体素子を超えない範囲で絶縁性樹脂材を充填塗布したことを特徴とする。
本発明の請求項７記載の半導体装置は、請求項１において、多層回路基板に形成された前記凹部の開口部と最上層部にある前記半導体素子との間に、絶縁性樹脂材の充填用に隙間を形成すると共に、多層回路基板に形成された前記凹部と前記複数の半導体素子の間に絶縁性樹脂材を充填塗布したことを特徴とする。
本発明の請求項８記載の半導体装置は、請求項１において、多層回路基板に形成された前記凹部の底部に前記半導体素子の一つで回路形成領域の外周辺部のみに電極パッド部が形成された半導体素子を、フリップチップ実装したことを特徴とする。
本発明の請求項９記載の半導体装置は、請求項１において、第１の半導体素子の前記外周側の電極パッド部を、多層回路基板の前記凹部のうちの第１の半導体素子を収容する凹部に形成された配線電極部に、ダイレクトに接続または導電性接着剤を介して電気的に接続されたことを特徴とする。
本発明の請求項１０記載の半導体装置の製造方法は、多層回路基板に下層から上層に向かって各層の面積が大きくなるように形成された凹部の最下層に形成された配線電極部の上に、第１の半導体素子をフリップチップ実装し、第２の半導体素子の内周側の電極パッド部とこの内周側の電極パッド部よりも外周側の電極パッド部のうちの前記内周側の電極パッド部に第３の半導体素子をフリップチップ実装した積層体を、多層回路基板の前記凹部に、第３の半導体素子の裏面が第１の半導体素子の裏面に対向するように実装して、第２の半導体素子の前記外周側の電極パッド部を、多層回路基板の前記凹部のうちの第１の半導体素子を収容する凹部に形成された配線電極部と電気的に接続することを特徴とする。
本発明の請求項１１記載の半導体装置の製造方法は、請求項１０において、第２の半導体素子の内周側の電極パッド部に第３の半導体素子を、半田メッキ等の低ダメージバンプでフリップチップ実装して積層体を形成したことを特徴とする。
本発明の請求項１２記載の半導体装置の製造方法は、請求項１１において、第３の半導体素子の裏面を第１の半導体素子の裏面に熱結合し、第２の半導体素子の裏面に放熱板を熱結合させることを特徴とする。
本発明の請求項１３記載の半導体装置の製造方法は、請求項１２において、第１の半導体素子の裏面と第３の半導体素子の裏面の間に放熱性と接着性を有した第１の接着材を介装して実装し、第２の半導体素子の裏面と前記放熱板との間に放熱性と接着性を有した第２の接着材を介装して実装し、多層回路基板の前記凹部と前記半導体素子の間に充填された絶縁性樹脂と前記第１，第２の接着剤とを、最終段階で同時に一括硬化させることを特徴とする。
この構成によると、回路形成領域である半導体素子内部のアクティブ回路形成領域にあるパッド電極部に負荷するダメージを大きく低減させる接続プロセスを介して、もう一つの半導体装置の電極パッド部と電気的に接続された半導体素子の積層体が、何段階の凹型形状を有する多層回路基板上に積み上げ実装することにより、更なる高機能、多ピン化を図ることができる。
以下、本発明の各実施の形態を図１〜図６に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置を示し、図２（ａ）〜図２（ｅ）はその製造方法を示している。
図１に示す実施の形態１の半導体装置は、下層から上層に向かって各層の面積が大きくなるように階段状の凹部が形成された多層回路基板１に、半導体素子２ａ，２ｂ，２ｃが実装されている。多層回路基板１の凹部は、下層から上層に向かって第１凹部１ａと第２凹部１ｂで構成されている。多層回路基板１の外側の底部には必要数の外部端子３が形成されている。多層回路基板１の第１凹部１ａの底部には、複数の配線電極部４ａが形成されており、この配線電極部４ａは多層回路基板１に設けられた内層ビア５ａを介して外部端子３に接続されている。多層回路基板１の第２凹部１ｂの底部には、複数の配線電極部４ｂが形成されており、この配線電極部４ｂは多層回路基板１に設けられた内層ビア５ｂを介して外部端子３に接続されている。６は放熱板で、多層回路基板１の開口部を閉塞するように取り付けられている。
半導体素子２ａ，２ｂ，２ｃは図２（ａ）〜図２（ｅ）の工程で実装されている。
図２（ａ）に示すように、半導体素子２ａを、半導体素子２ａの電極パッド部７ａに形成されたＡｕ等のバンプ８ａが、多層回路基板１の第１凹部１ａに設けられた配線電極部４ａに当接するように、第１凹部１ａの中央部にフリップチップ接続する。具体的には、配線電極部４ａに貼り付けたシール状のエポキシ系樹脂材９の上から半導体素子２ａを多層回路基板１の第１凹部１ａの底部に押し付けて、半導体素子２ａがフリップチップ接続されている。なお、この半導体素子２ａは回路形成領域の外周辺部のみに電極パッド部７ａが形成されている。
次に、半導体素子２ｂと半導体素子２ｃとの接続を行う。図２（ｂ）はその途中工程を示している。回路形成領域に電極パッド部７ｂを設けたアクティブエリアパッド構造を有した半導体素子２ｂと、回路形成領域に電極パッド部７ｃを設けたアクティブエリアパッド構造を有した半導体素子２ｃは、それぞれの電極パッド部７ｂ，７ｃが向き合う状態で、半田あるいはＮｉメッキ等の低荷重負荷のバンプ１０ａを介して図２（ｃ）に示すように電気的に接続した積層体１１ａとする。半導体素子２ｃの外周の電極パッド部７ｄには、Ａｕ等のバンプ１２ａが形成されている。バンプ１０ａはバンプ１２ａより低荷重で変形する材質である。さらに、バンプ１０ａを詳しく説明すると、バンプ１０ａは、各電極パッド部７ｂの上と各電極パッド部７ｃの上にそれぞれ形成されており、下記の何れかの組み合わせで構成されている。
・ 接触する一方の電極パッドに半田メッキ、他方の電極パッドにＮｉメッキの場合
・ 接触する一方の電極パッドと他方の電極パッドが共に半田メッキの場合
なお、バンプ１２ａについて、バンプ１０ａはバンプ１２ａより低荷重で変形する材質である具体例を記載したが、バンプ１０ａとバンプ１２ａは何れも半田などの低荷重で変形する同一材質で構成しても実施できる。
この積層体１１ａは、図２（ｃ）の工程を経て図２（ｄ）に示すように、半導体素子２ｂの裏面側を下にして、半導体素子２ａの裏面側に塗布した放熱性接着剤１３ａを介して、積層体１１ａと半導体素子２ａとを接着する。この際に半導体素子２ｃのバンプ１２ａは、多層回路基板１の第２凹部１ｂに設けられた配線電極部４ｂに導電性接着材１４ａを介してフリップチップ実装される。なお、アクティブエリアパッド構造部以外でのバンプと多層回路基板上の配線電極部とが導電性接着剤を介する場合と介さずにシール状のエポキシ系樹脂材を介して接続される場合、またはダイレクトにバンプのみを形成した場合のどちらの接続方法でも適用が可能である。
更に図２（ｄ）では、積層された最上層部にある半導体素子２ｃと多層回路基板１との隙間部１５より絶縁性樹脂としてのエポキシ系樹脂材１６を注入塗布する。
最後に、図２（ｅ）に示すように、積層された最上層部にある半導体素子２ｃの裏面に、放熱性接着剤１３ｂを介して放熱板６を貼り合わせ、エポキシ系樹脂材１６と放熱性接着剤１３ｂ等の熱処理を同時に一括で対応することが可能な熱硬化処理を実施する。放熱板６の裏面にはマークインク１７で品名や製造密番等が記載されている。
このようにして実装された半導体装置は、複数の半導体素子２ａ，２ｂ，２ｃの電気回路が、多層回路基板１の内層ビア５ａ，５ｂを通じて、外部端子３または半田ボール１８に接続された構造を有している。
具体的には、回路形成領域である半導体素子内部のアクティブ回路形成領域にあるパッド電極部に負荷するダメージを大きく低減させるメッキバンプ工法を採用し、耐ダメージ性への影響度合いが低い部分には、Ａｕ等のスタッドバンプ工程を介して、もう一つの半導体装置の電極パッド部と、が電気的に接続された半導体素子の積層体が少なくとも一つ以上で構成された積層体が、何段階の凹型形状を有する多層回路基板上に積み上げ実装することにより、更なる高機能、多ピン化を図ることができるものである。
また、半導体素子の回路形成領域内部に存在する回路コア周辺部に入出力Ｉ／Ｏセル上に電極パッド部を形成する構成を有することにより、従来の回路コア部から半導体素子外周部の電極パッド部への配線長を極端に短くすることができるため、回路コア部の出力電圧が降下するＩＲドロップ現象を防止することもでき、半導体素子の更なる高速化の実現をも図り、今後更に進展してゆく微細プロセスに対するデバイス性能の向上化の実現に確実に寄与できる。
また、多層回路基板に設けた複数の階段状の凹部形状は、上層部になるにつれ広がっており、半導体素子の寸法サイズの制約や積層する半導体素子の数量制約をも回避することができる。
また、多層回路基板の配線電極部と積層する各半導体素子の電極パッド部は、従来のワイヤ−配線と異なり、フリップチップ実装方式でバンプ接続されているので、接続信号配線の長さが短く且つ均一な構成により、電気的な信号処理能力に大きなバラツキ差は生じない電気特性上の利点を有している。
また、発熱する複数の積層半導体素子からの熱エネルギーをフリップチップ実装側のＢＧＡ面と最上層に設けた放熱板および放熱接着剤を介して効率よく熱放散させることができ、半導体素子の熱的破壊を防止し、且つ半導体素子及び半導体装置の低消費電力化をも実現できる構成を有しているものである。これにより、半導体装置の高い信頼性向上を図ることができるものである。
また、エポキシ系樹脂と放熱性接着剤の熱硬化工程を最終段階で同時に一括して硬化することにより、従来の多大な熱硬化工程の繰り返しによる工程数と生産タクトを短縮化することが可能となり、大幅に生産性を向上することが可能となる。これにより複数の半導体素子を積層する高機能且つ高コストを有する積層型半導体装置の製造コストを大幅に低減することが可能となり、積層型半導体装置の製品コストの低減化を実現できるものである。
なお、上記の説明では多層回路基板１の開口部は放熱板６で閉塞されていたが、図３に示すように放熱板６を設けない構成でも実施できる。具体的には、積層した最上層部にあたる半導体素子２ｃを超えない範囲で、エポキシ系樹脂材１６が塗布硬化された構造を有しているものである。完成した半導体装置の重さは、図１の放熱板６を取り付けた構造に比べ、軽量化が図れる利点を有している。その他は図１と同じである。
（実施の形態２）
図４は本発明の実施の形態２の半導体装置を示し、図５（ａ）〜図５（ｄ）はその製造方法を示している。図１では半導体素子２ａ，２ｂ，２ｃの積層構造であったが、この実施の形態２では半導体素子２ａ，２ｂ，２ｃの上に、更に半導体素子２ｄ，２ｅを積み重ねた積層構造である。
具体的には、多層回路基板１としては、下層から上層に向かって各層の面積が大きくなるように第１凹部１ａ，第２凹部１ｂと第３凹部１ｃが形成されたものを使用している。さらに、多層回路基板１の外側の底部に形成された外部端子３と第１凹部１ａの配線電極部４ａとを接続する内層ビア５ａ，多層回路基板１の外側の底部に形成された外部端子３と第２凹部１ｂの配線電極部４ｂとを接続する内層ビア５ｂに加えて、多層回路基板１の外側の底部に形成された外部端子３と第３凹部１ｃの配線電極部４ｃとを接続する内層ビア５ｃが設けられている。
多層回路基板１の第１凹部１ａには、図１と同様に半導体素子２ａ，２ｂが実装されている。第２凹部１ｂには、半導体素子２ｃ，２ｄが実装されている。第３凹部１ｃには、半導体素子２ｅが実装されている。
半導体素子２ｃの上に半導体素子２ｄを実装するまでは実施の形態１と同じである。図５（ｂ）に示す工程に先立って、半導体素子２ｄ，２ｅの積層体１１ｂを作成する。
図５（ａ）はその途中工程を示しており、回路形成領域に電極パッド部７ｅを設けたアクティブエリアパッド構造を有した半導体素子２ｄと、回路形成領域に電極パッド部７ｆを設けたアクティブエリアパッド構造を有した半導体素子２ｅは、それぞれの電極パッド部７ｅ，７ｆが向き合う状態で、半田あるいはＮｉメッキ等の低荷重負荷のバンプ１０ｂを介して図５（ｂ）に示すように電気的に接続した積層体１１ｂとする。半導体素子２ｅの外周の電極パッド部７ｇには、Ａｕ等のバンプ１２ｃが形成されている。
バンプ１０ｂはバンプ１２ｃより低荷重で変形する材質である。バンプ１０ｂは、各電極パッド部７ｅの上と各電極パッド部７ｆの上にそれぞれ形成されており、下記の何れかの組み合わせで構成されている。バンプ１０ａの場合と同様である。
・ 接触する一方の電極パッドに半田メッキ、他方の電極パッドにＮｉメッキの場合
・ 接触する一方の電極パッドと他方の電極パッドが共に半田メッキの場合
なお、バンプ１２ｂについて、バンプ１０ｂはバンプ１２ｂより低荷重で変形する材質である具体例を記載したが、バンプ１０ｂとバンプ１２ｂは何れも半田などの低荷重で変形する同一材質で構成しても実施できる。
このようにして形成された積層体１１ｂは、図５（ｂ）の工程を経て図５（ｃ）に示すように、半導体素子２ｄの裏面側を下にして、半導体素子２ｃの裏面側に塗布した放熱性接着剤１３ｂを介して、前記積層体１１ｂと前記半導体素子２ｃとを接着する。この際に半導体素子２ｅのバンプ１２ｂは、多層回路基板１の第３凹部１ｃに設けられた配線電極部４ｃに導電性接着材９を介してフリップチップ実装される。なお、アクティブエリアパッド構造部以外でのバンプ７ｇと多層回路基板１上の配線電極部４ｃとが導電性接着剤１４ｂを介す場合と介さずにシール状のエポキシ系樹脂材を介して接続される場合、またはダイレクトにバンプ１２ｂのみを形成した場合のどちらの接続方法でも適用が可能である。
更に図５（ｃ）では、積層された最上層部にある半導体素子２ｅと多層回路基板１との隙間部１５より、絶縁性樹脂としてのエポキシ系樹脂材１６を注入塗布する。この注入されたエポキシ系樹脂材１６は、複数の半導体素子２ａ〜２ｅをサージ等から保護している。
最後に、図５（ｄ）に示すように、積層された最上層部にある半導体素子２ｅの裏面に、放熱性接着剤１３ｃを介して放熱板６を貼り合わせ、エポキシ系樹脂材１６と放熱性接着剤１３ａ，１３ｂ，１３ｃ等の熱処理を同時に一括で対応することが可能な熱硬化処理を実施する。放熱板６の裏面にはマークインク１７で品名や製造密番等が記載されている。
このようにして実装された半導体装置は、複数の半導体素子２ａ，２ｂ，２ｃ，２ｄ，２ｅの電気回路が、多層回路基板１の内層ビア５ａ，５ｂ，５ｃを通じて、外部端子３または半田ボール１８に接続されている。
なお、上記の説明では多層回路基板１の開口部は放熱板６で閉塞されていたが、図６に示すように放熱板６を設けない構成でも実施できる。具体的には、積層した最上層部にあたる半導体素子２ｅを超えない範囲で、エポキシ系樹脂材１６が塗布硬化された構造を有しているものである。完成した半導体装置の重さは、図４の放熱板６を取り付けた構造に比べ、軽量化が図れる利点を有している。その他は図４と同じである。
本発明は微細プロセスなどの半導体装置のデバイス性能の向上化に寄与できる。
本発明の実施の形態１の半導体装置の断面図 同実施の形態の製造工程図 同実施の形態の別の実施例の断面図 本発明の実施の形態２の半導体装置の断面図 同実施の形態の製造工程図 同実施の形態の別の実施例の断面図 第１の従来例の断面図 第２の従来例の断面図 第３の従来例の断面図
符号の説明
１ 多層回路基板
１ａ，１ｂ，１ｃ 第１，第２，第３凹部
２ａ，２ｂ，２ｃ，２ｄ，２ｅ 半導体素子
３ 外部端子
４ａ，４ｂ，４ｃ 配線電極部
５ａ，５ｂ，５ｃ 内層ビア
６ 放熱板
７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ 電極パッド部
８ａ，１０ａ，１０ｂ，１２ａ，１２ｂ バンプ
１１ａ，１１ｂ 積層体
１３ａ，１３ｂ 放熱性接着剤
１４ａ，１４ｂ 導電性接着材
１５ 半導体素子２ｃと多層回路基板１との隙間部
１６ エポキシ系樹脂材

Claims (13)

  1. 複数の半導体素子を積層して多層回路基板に形成された凹部に実装した半導体装置において、
    多層回路基板に形成された前記凹部が、下層から上層に向かって各層の面積が大きくなるように形成され、
    前記複数の半導体素子のうちの第１，第２の半導体素子は、互いの電極パット部を対向させて配設され、第１の半導体素子の内周側の電極パッド部とこの内周側の電極パッド部よりも外周側の電極パッド部のうちの前記内周側の電極パッド部と第２の半導体素子の電極パッド部とがバンプを介して電気的に接続され、
    第１の半導体素子の前記外周側の電極パッド部は、多層回路基板の前記凹部のうちの第１の半導体素子を収容する凹部に形成された配線電極部と電気的に接続された
    半導体装置。
  2. 第１の半導体素子の内周側の電極パッド部は回路形成領域に形成されており、第１の半導体素子の内周側の電極パッド部と第２の半導体素子の電極パッド部との間の前記バンプを、第１の半導体素子の前記外周側の電極パッド部と多層回路基板の前記配線電極部との間のバンプよりも低荷重で変形する材質で形成した
    請求項１記載の半導体装置。
  3. 第１の半導体素子の内周側の電極パッド部は回路形成領域に形成されており、第１の半導体素子の内周側の電極パッド部と第２の半導体素子の電極パッド部との間の前記バンプと、第１の半導体素子の前記外周側の電極パッド部と多層回路基板の前記配線電極部との間のバンプとの材質が同じである
    請求項１記載の半導体装置。
  4. 第１の半導体素子の内周側の電極パッド部は回路形成領域に形成されており、第１の半導体素子の内周側の電極パッド部と第２の半導体素子の電極パッド部との間の前記バンプを、
    第１の半導体素子と第２の半導体素子の側の少なくとも一方の半導体素子側に、半田メッキのバンプを形成して構成した
    請求項１記載の半導体装置。
  5. 多層回路基板に形成された前記凹部と前記複数の半導体素子の間に絶縁性樹脂材を充填塗布し、かつ、
    多層回路基板に形成された前記凹部の開口部を放熱機能を有する放熱板で閉塞すると共に、最上層に配置された半導体素子を前記放熱板に熱結合した
    請求項１記載の半導体装置。
  6. 多層回路基板に形成された前記凹部と前記複数の半導体素子の間に、
    最上層部にある前記半導体素子を超えない範囲で絶縁性樹脂材を充填塗布した
    請求項１記載の半導体装置。
  7. 多層回路基板に形成された前記凹部の開口部と最上層部にある前記半導体素子との間に、絶縁性樹脂材の充填用に隙間を形成すると共に、
    多層回路基板に形成された前記凹部と前記複数の半導体素子の間に絶縁性樹脂材を充填塗布した
    請求項１記載の半導体装置。
  8. 多層回路基板に形成された前記凹部の底部に前記半導体素子の一つで回路形成領域の外周辺部のみに電極パッド部が形成された半導体素子を、フリップチップ実装した
    請求項１記載の半導体装置。
  9. 第１の半導体素子の前記外周側の電極パッド部を、多層回路基板の前記凹部のうちの第１の半導体素子を収容する凹部に形成された配線電極部に、ダイレクトに接続または導電性接着剤を介して電気的に接続された
    請求項１記載の半導体装置。
  10. 多層回路基板に下層から上層に向かって各層の面積が大きくなるように形成された凹部の最下層に形成された配線電極部の上に、第１の半導体素子をフリップチップ実装し、
    第２の半導体素子の内周側の電極パッド部とこの内周側の電極パッド部よりも外周側の電極パッド部のうちの前記内周側の電極パッド部に第３の半導体素子をフリップチップ実装した積層体を、多層回路基板の前記凹部に、第３の半導体素子の裏面が第１の半導体素子の裏面に対向するように実装して、第２の半導体素子の前記外周側の電極パッド部を、多層回路基板の前記凹部のうちの第１の半導体素子を収容する凹部に形成された配線電極部と電気的に接続する
    半導体装置の製造方法。
  11. 第２の半導体素子の内周側の電極パッド部に第３の半導体素子を、半田メッキ等の低ダメージバンプでフリップチップ実装して積層体を形成した
    請求項１０記載の半導体装置の製造方法。
  12. 第３の半導体素子の裏面を第１の半導体素子の裏面に熱結合し、
    第２の半導体素子の裏面に放熱板を熱結合させる
    請求項１１記載の半導体装置の製造方法。
  13. 第１の半導体素子の裏面と第３の半導体素子の裏面の間に放熱性と接着性を有した第１の接着材を介装して実装し、
    第２の半導体素子の裏面と前記放熱板との間に放熱性と接着性を有した第２の接着材を介装して実装し、
    多層回路基板の前記凹部と前記半導体素子の間に充填された絶縁性樹脂と前記第１，第２の接着剤とを、最終段階で同時に一括硬化させる
    請求項１２記載の半導体装置の製造方法。
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