CN111863790A - 一种半导体封装器件 - Google Patents

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陶玉娟
姜艳
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Abstract

本申请公开了一种半导体封装器件，属于半导体技术领域。本申请公开的半导体器件中第一封装元件的电连接结构与主芯片的焊盘电连接，且具有从第一封装元件的上下表面露出的部分，进而通过焊料将该外露的部分与其他第一封装元件以及封装基板电连接，以使多个主芯片与封装基板之间相互电连接。其中，第一封装元件在堆叠时以层叠的方式并未交错，因此节约了横向空间，减小了整体的体积，主芯片上并未打孔提高了主芯片的良品率和可靠性，相互层叠的第一封装元件通过焊料互连并与封装基板连接，使封装器件内部的连接更牢固，可靠性更高。

Description

一种半导体封装器件
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体封装器件。
背景技术
随着电子产品的更新换代，愈发要求电子产品的功能更多元化而体积更精小化，因此对于能够实现不能功能的芯片的堆叠方式需要尽可能压缩其堆叠后的体积。
现有技术中，在3D堆叠时，通常采用硅通孔技术(TSV，Through Silicon Via)在堆叠后的芯片上打一个贯穿的通孔，在通孔内填充导电材料以使芯片上的焊盘能够与其他芯片的焊盘电连接；或者，采用交错层叠的方式，将芯片正面的焊盘露出，进而通过打线的方式使芯片与芯片之间的焊盘能够电连接。
但是，硅通孔技术的对于工艺的精度要求极高，且会降低芯片的良品率，减小芯片的强度，而交错层叠再打线的方式，芯片交错层叠后所占的体积较大，并且打线连接存在不牢固的问题。
发明内容
本申请主要解决的技术问题是提供一种半导体封装器件，能够减小主芯片堆叠后所占用的空间并提高主芯片与封装基板连接的可靠性。
为解决上述技术问题，本申请采用的一个技术方案是：
提供一种半导体封装器件，包括：封装基板；多个第一封装元件，层叠设置于所述封装基板上，所述第一封装元件包括主芯片和电连接结构，所述电连接结构与所述主芯片的功能面上的焊盘电连接，且具有从所述第一封装元件的上下表面外露的部分；其中，相邻所述第一封装元件中外露的所述电连接结构通过焊料相互电连接，且最靠近所述封装基板的所述第一封装元件中外露的所述电连接结构通过焊料与所述封装基板电连接。
其中，所述第一封装元件还包括第一塑封层和保护层；其中，所述第一塑封层位于所述主芯片的侧面和功能面，所述主芯片的所述焊盘从所述第一塑封层中露出，所述电连接结构具有从所述第一塑封层的上下表面外露的部分；所述保护层位于所述第一塑封层远离所述主芯片的一侧，且所述保护层未覆盖所述电连接结构从所述第一塑封层表面外露的部分，以使相邻所述第一封装元件的所述电连接结构能够相互电连接。
其中，所述电连接结构覆盖所述第一塑封层远离所述主芯片的一侧表面以及所述第一塑封层的侧面。
其中，位于所述主芯片侧面的所述第一塑封层设置有至少一个过孔，所述电连接结构覆盖所述第一塑封层远离所述主芯片的一侧表面以及所述过孔。
其中，所述电连接结构包括第一溅射金属层和第一导电柱；其中，所述第一溅射金属层位于所述第一塑封层远离所述主芯片的一侧表面，与所述主芯片的所述焊盘电连接；所述第一导电柱位于所述主芯片侧面，与所述第一溅射金属层电连接，且所述第一导电柱位置处的所述电连接结构具有从所述第一塑封层的上下表面外露的部分。
其中，所述保护层为图案化的钝化层，所述钝化层对应所述第一导电柱的位置设置有第一通孔。
其中，所述保护层为图案化的绝缘胶层，所述绝缘胶层对应所述第一导电柱的位置设置有第一通孔。
其中，所述保护层包括图案化的第一平坦化层和第二塑封层，所述第一平坦化层和所述第二塑封层对应所述第一导电柱的位置设置有第一通孔。
其中，所述主芯片的厚度小于或等于预设值。
其中，所述半导体封装器件还包括多个散热片，相邻所述第一封装元件之间设置有一个所述散热片，所述散热片未覆盖所述电连接结构从所述第一封装元件的上下表面外露的部分。
本申请的有益效果是：区别于现有技术的情况，本申请中第一封装元件的电连接结构与主芯片的焊盘电连接，且具有从第一封装元件的上下表面露出的部分，进而通过焊料将该外露的部分与其他第一封装元件以及封装基板电连接，以使多个主芯片与封装基板之间相互电连接。其中，第一封装元件在堆叠时以层叠的方式并未交错，因此节约了横向空间，减小了整体的体积，主芯片上并未打孔提高了主芯片的良品率和可靠性，相互层叠的第一封装元件通过焊料互连并与封装基板连接，使封装器件内部的连接更牢固，可靠性更高。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请半导体封装器件一实施方式的结构示意图；
图2为图1中第一封装元件一实施方式的结构示意图；
图3为本申请半导体封装器件另一实施方式的结构示意图；
图4为图3中第一封装元件一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
请参阅图1和图2，图1为本申请半导体封装器件一实施方式的结构示意图，图2为图1中第一封装元件一实施方式的结构示意图，该半导体封装器件包括：封装基板101和多个第一封装元件100，该多个第一封装元件100层叠设置于封装基板101上，第一封装元件100包括主芯片11和电连接结构12，该电连接结构12与主芯片11的功能面上的焊盘111电连接，且具有从第一封装元件100的上下表面外露的部分，例如图2中箭头A1和A2所指的部分即为电连接结构12从第一封装元件100的上下表面外露的部分，通过该外露的部分可与其他电气元件电连接。
其中，主芯片11的厚度小于或等于预设值。为了最大限度减小最终形成的半导体封装器件的厚度，可将主芯片11的厚度控制在小于或等于预设值，同时还要保证主芯片11的功能性不受损。
其中，在层叠方向上，相邻第一封装元件100中外露的电连接结构12通过焊料102相互电连接，且最靠近封装基板101的第一封装元件100中外露的电连接结构12通过焊料102与封装基板101电连接。多个第一封装元件100层叠设置在封装基板101上可节省横向空间，减小形成的封装器件的体积。图1仅是示意性画出四个第一封装元件100与封装基板101电连接的情况，还可根据实际需要选择第一封装元件100的数量，其中，第一封装元件100的主芯片11的种类也可根据实际需要选择，比如主芯片11可以是ASIC芯片、CPU芯片、GPU芯片、FPGA芯片、MCU芯片中的一种或者几种。
进一步地，半导体封装器件还包括多个散热片103，相邻第一封装元件100之间设置有一个散热片103，散热片103未覆盖电连接结构12从第一封装元件100的上下表面外露的部分。即多个第一封装元件100和多个散热片103依次交替层叠设置于封装基板101上。散热片103具体可为双面带凹槽的金属片，或者双面带倾斜角的金属片使散热效果更佳，以使主芯片11工作时产生的热量能尽快散出，提高主芯片11的可靠性，延长其使用寿命。其中，在固定散热片103时，通过在散热片103的两侧与第一封装元件100接触的表面涂覆非导电胶，使相邻的第一封装元件100固定。
本实施方式中第一封装元件的电连接结构与主芯片的焊盘电连接，且具有从第一封装元件的上下表面露出的部分，进而通过焊料将该外露的部分与其他第一封装元件以及封装基板电连接，以使多个主芯片与封装基板之间相互电连接。其中，第一封装元件在堆叠时以层叠的方式并未交错，因此节约了横向空间，减小了整体的体积，主芯片上并未打孔提高了主芯片的良品率和可靠性，相互层叠的第一封装元件通过焊料互连并与封装基板连接，使封装器件内部的连接更牢固，可靠性更高。
具体地，请继续参阅图1和图2，第一封装元件100还包括第一塑封层13和保护层14。
其中，第一塑封层13位于主芯片11的侧面和功能面，主芯片11的焊盘111从第一塑封层13中露出，为了将焊盘111引出，可在焊盘111位置处形成金属凸块112，该金属凸块112的上表面从第一塑封层13中露出。电连接结构12具有从第一塑封层13的上下表面外露的部分(例如A1和A2)，本实施方式中电连接结构12覆盖第一塑封层13远离主芯片11的一侧表面以及第一塑封层13的侧面，即电连接结构12还具有从第一封装元件100的侧面外露的部分。
具体地，电连接结构12包括第一溅射金属层121和第一导电柱122当第一溅射金属层121和第一导电柱122的材质相同(例如均为铜)时，两者之间没有明显的分界线，本申请附图中仅是示意性地画出第一溅射金属层121和第一导电柱122之间的分界线。其中，第一溅射金属层121位于第一塑封层13远离主芯片11的一侧表面，与主芯片11的焊盘111电连接。且第一溅射金属层121的金属较为细密，和树脂材料的第一塑封层13有良好的接触，界面结合较强。当焊盘111位置处设置有金属凸块112时，第一溅射金属层121与金属凸块112电连接。其中，第一溅射金属层121为图案化的，相邻金属凸块112之间的第一溅射金属层121被刻蚀掉，避免内部短路。第一导电柱122位于主芯片11侧面，与第一溅射金属层121电连接，且第一导电柱122位置处的电连接结构12具有从第一塑封层13的上下表面外露的部分。而且本申请半导体封装器件的实际制备过程中需要考虑器件整体的强度而设计电连接结构12的尺寸，并非限于如图1和图2所示的尺寸。
其中，保护层14位于第一塑封层13远离主芯片11的一侧，且保护层14未覆盖电连接结构12从第一塑封层13表面外露的部分，以使相邻第一封装元件100的电连接结构12能够相互电连接。本实施方式中保护层14为图案化的钝化层，例如氧化硅、氮化硅等绝缘材料，钝化层对应第一导电柱122的位置设置有第一通孔(未标示)，保护未被第一导电柱122覆盖的第一溅射金属层121，避免不必要的导通，提高本申请半导体封装器件的可靠性。
在其他实施方式中，保护层14还可以为图案化的绝缘胶层，绝缘胶层对应第一导电柱122的位置同样设置有第一通孔，保护未被第一导电柱122覆盖的第一溅射金属层121。保护层14还可以包括图案化的第一平坦化层和第二塑封层，该第一平坦化层和第二塑封层同样对应第一导电柱122的位置设置有第一通孔，起到保护未被第一导电柱122覆盖的第一溅射金属层121的作用。
本实施方式中第一封装元件的电连接结构与主芯片的焊盘电连接，且具有从第一封装元件的上下表面露出的部分，进而通过焊料将该外露的部分与其他第一封装元件以及封装基板以堆叠的形式电连接，从而实现多个主芯片与封装基板之间的相互电连接。
进一步地，请继续参阅图1和图2，本实施方式中半导体封装器件还包括底填胶104和塑封层105。底填胶104分布在最靠近封装基板的第一封装元件100与封装基板101之间，起到保护焊料102的作用，同时使半导体封装器件整体的结构更加稳定。塑封层105分布在堆叠设置的多个第一封装元件100的侧面和上表面，保护侧面和上表面外露的电连接结构12，避免半导体封装器件与其他电气元件横向导通，提高本申请半导体封装器件的可靠性。
另一实施方式中，请参阅图3和图4，图3为本申请半导体封装器件另一实施方式的结构示意图，图4为图3中第一封装元件一实施方式的结构示意图，该半导体封装器件包括：封装基板201和多个第一封装元件200，该多个第一封装元件200层叠设置于封装基板201上，第一封装元件200包括主芯片21和电连接结构22，该电连接结构22与主芯片21的功能面上的焊盘211电连接，且具有从第一封装元件200的上下表面外露的部分，例如图4中箭头B1和B2所指的部分即为电连接结构22从第一封装元件200的上下表面外露的部分，通过该外露的部分可与其他电气元件电连接。
其中，主芯片21的厚度小于或等于预设值。为了最大限度减小最终形成的半导体封装器件的厚度，可将主芯片21的厚度控制在小于或等于预设值，同时还要保证主芯片21的功能性不受损。
其中，在层叠方向上，相邻第一封装元件200中外露的电连接结构22通过焊料202相互电连接，且最靠近封装基板201的第一封装元件200中外露的电连接结构22通过焊料202与封装基板201电连接。多个第一封装元件200层叠设置在封装基板201上可节省横向空间，减小形成的封装器件的体积。图3仅是示意性画出四个第一封装元件200与封装基板201电连接的情况，还可根据实际需要选择第一封装元件200的数量，其中，第一封装元件200的主芯片21的种类也可根据实际需要选择，比如主芯片21可以是ASIC芯片、CPU芯片、GPU芯片、FPGA芯片、MCU芯片中的一种或者几种。
进一步地，半导体封装器件还包括多个散热片203，相邻第一封装元件200之间设置有一个散热片203，散热片203未覆盖电连接结构22从第一封装元件200的上下表面外露的部分。即多个第一封装元件200和多个散热片203依次交替层叠设置于封装基板201上。散热片203具体可为双面带凹槽的金属片，或者双面带倾斜角的金属片使散热效果更佳，以使主芯片21工作时产生的热量能尽快散出，提高主芯片21的可靠性，延长其使用寿命。其中，在固定散热片203时，通过在散热片203的两侧与第一封装元件200接触的表面涂覆非导电胶，使相邻的第一封装元件200固定。
本实施方式中第一封装元件的电连接结构与主芯片的焊盘电连接，且具有从第一封装元件的上下表面露出的部分，进而通过焊料将该外露的部分与其他第一封装元件以及封装基板电连接，以使多个主芯片与封装基板之间相互电连接。其中，第一封装元件在堆叠时以层叠的方式并未交错，因此节约了横向空间，减小了整体的体积，主芯片上并未打孔提高了主芯片的良品率和可靠性，相互层叠的第一封装元件通过焊料互连并与封装基板连接，使封装器件内部的连接更牢固，可靠性更高。
具体地，请继续参阅图3和图4，第一封装元件200还包括第一塑封层23和保护层24。
其中，第一塑封层23位于主芯片21的侧面和功能面，主芯片21的焊盘211从第一塑封层23中露出，为了将焊盘211引出，可在焊盘211位置处形成金属凸块212，该金属凸块212的上表面从第一塑封层23中露出。电连接结构22具有从第一塑封层23的上下表面外露的部分(例如B1和B2)，本实施方式中位于主芯片21侧面的第一塑封层23设置有至少一个过孔(未标示)，电连接结构22覆盖第一塑封层23远离主芯片21的一侧表面以及该过孔。即电连接结构22仅具有从第一封装元件200的上下表面外露的部分，其余部分均被第一塑封层23覆盖。图4示意性画出主芯片22的两个侧各有一个过孔的情况。
具体地，电连接结构22包括第一溅射金属层221和第一导电柱222当第一溅射金属层221和第一导电柱222的材质相同(例如均为铜)时，两者之间没有明显的分界线，本申请附图中仅是示意性地画出第一溅射金属层221和第一导电柱222之间的分界线。其中，第一溅射金属层221位于第一塑封层23远离主芯片21的一侧表面以及过孔内，与主芯片21的焊盘211电连接。且第一溅射金属层221的金属较为细密，和树脂材料的第一塑封层23有良好的接触，界面结合较强。当焊盘211位置处设置有金属凸块212时，第一溅射金属层221与金属凸块212电连接。其中，第一溅射金属层221为图案化的，相邻金属凸块212之间的第一溅射金属层221被刻蚀掉，避免内部短路。第一导电柱222位于主芯片21侧面的过孔内，与第一溅射金属层221电连接，且第一导电柱222位置处的电连接结构22具有从第一塑封层23的上下表面外露的部分。而且本申请半导体封装器件的实际制备过程中需要考虑器件整体的强度而设计电连接结构22的尺寸，并非限于如图3和图4所示的尺寸。
其中，保护层24位于第一塑封层23远离主芯片21的一侧，且保护层24未覆盖电连接结构22从第一塑封层23表面外露的部分，以使相邻第一封装元件200的电连接结构22能够相互电连接。本实施方式中保护层24为图案化的钝化层，例如氧化硅、氮化硅等绝缘材料，钝化层对应第一导电柱222的位置设置有第一通孔(未标示)，保护未被第一导电柱222覆盖的第一溅射金属层221，避免不必要的导通，提高本申请半导体封装器件的可靠性。
在其他实施方式中，保护层24还可以为图案化的绝缘胶层，绝缘胶层对应第一导电柱222的位置同样设置有第一通孔，保护未被第一导电柱222覆盖的第一溅射金属层221。保护层24还可以包括图案化的第一平坦化层和第二塑封层，该第一平坦化层和第二塑封层同样对应第一导电柱222的位置设置有第一通孔，起到保护未被第一导电柱222覆盖的第一溅射金属层221的作用。
本实施方式中第一封装元件的电连接结构与主芯片的焊盘电连接，且具有从第一封装元件的上下表面露出的部分，进而通过焊料将该外露的部分与其他第一封装元件以及封装基板以堆叠的形式电连接，从而实现多个主芯片与封装基板之间的相互电连接。
进一步地，请继续参阅图3和图4，本实施方式中半导体封装器件还包括塑封层205，分布在最远离封装基板201的一个第一封装元件200的上表面，保护从上表面外露的电连接结构22，避免半导体封装器件与其他电气元件导通，提高本申请半导体封装器件的可靠性。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种半导体封装器件，其特征在于，包括：
封装基板；
多个第一封装元件，层叠设置于所述封装基板上，所述第一封装元件包括主芯片和电连接结构，所述电连接结构与所述主芯片的功能面上的焊盘电连接，且具有从所述第一封装元件的上下表面外露的部分；
其中，在层叠方向上，相邻所述第一封装元件中外露的所述电连接结构通过焊料相互电连接，且最靠近所述封装基板的所述第一封装元件中外露的所述电连接结构通过焊料与所述封装基板电连接。
2.根据权利要求1所述的半导体封装器件，其特征在于，
所述第一封装元件还包括第一塑封层和保护层；
其中，所述第一塑封层位于所述主芯片的侧面和功能面，所述主芯片的所述焊盘从所述第一塑封层中露出，所述电连接结构具有从所述第一塑封层的上下表面外露的部分；所述保护层位于所述第一塑封层远离所述主芯片的一侧，且所述保护层未覆盖所述电连接结构从所述第一塑封层表面外露的部分，以使相邻所述第一封装元件的所述电连接结构能够相互电连接。
3.根据权利要求2所述的半导体封装器件，其特征在于，
所述电连接结构覆盖所述第一塑封层远离所述主芯片的一侧表面以及所述第一塑封层的侧面。
4.根据权利要求2所述的半导体封装器件，其特征在于，
位于所述主芯片侧面的所述第一塑封层设置有至少一个过孔，所述电连接结构覆盖所述第一塑封层远离所述主芯片的一侧表面以及所述过孔。
5.根据权利要求2所述的半导体封装器件，其特征在于，
所述电连接结构包括第一溅射金属层和第一导电柱；
其中，所述第一溅射金属层位于所述第一塑封层远离所述主芯片的一侧表面，与所述主芯片的所述焊盘电连接；所述第一导电柱位于所述主芯片侧面，与所述第一溅射金属层电连接，且所述第一导电柱位置处的所述电连接结构具有从所述第一塑封层的上下表面外露的部分。
6.根据权利要求5所述的半导体封装器件，其特征在于，所述保护层为图案化的钝化层，所述钝化层对应所述第一导电柱的位置设置有第一通孔。
7.根据权利要求5所述的半导体封装器件，其特征在于，所述保护层为图案化的绝缘胶层，所述绝缘胶层对应所述第一导电柱的位置设置有第一通孔。
8.根据权利要求5所述的半导体封装器件，其特征在于，所述保护层包括图案化的第一平坦化层和第二塑封层，所述第一平坦化层和所述第二塑封层对应所述第一导电柱的位置设置有第一通孔。
9.根据权利要求1-8任一项所述的半导体封装器件，其特征在于，所述主芯片的厚度小于或等于预设值。
10.根据权利要求1所述的半导体封装器件，其特征在于，所述半导体封装器件还包括多个散热片，相邻所述第一封装元件之间设置有一个所述散热片，所述散热片未覆盖所述电连接结构从所述第一封装元件的上下表面外露的部分。
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