JP6564565B2 - 半導体パッケージ及びその製造方法 - Google Patents

Description

本発明は、半導体パッケージ及びその製造方法に係り、さらに詳細には、複数の半導体チップを含む積層半導体パッケージ及びその製造方法に関する。

電子産業の飛躍的な発展及びユーザの要求により、電子機器は、さらに小型化、軽量化及び多機能化されている。

従って、電子機器に使用される半導体パッケージも、小型化、軽量化及び多機能化が要求されており、それにより、１つの半導体パッケージに、複数の半導体チップが含まれる積層半導体パッケージが要求されている。

しかし、異種の半導体チップを含む積層半導体パッケージの場合、半導体チップの大きさにより、積層順序に制約があるために、各半導体チップの性能を考慮した積層半導体パッケージを具現するのに困難さが伴う。

本発明の技術的課題は、前述の問題点を解決するものであり、半導体チップの大きさと係わりなく、半導体チップを積層することができる半導体パッケージ及びその製造方法を提供するところにある。

前記技術的課題を達成するために、本発明は、次のような半導体パッケージを提供する。本発明による半導体パッケージは、パッケージベース基板；前記パッケージベース基板上に配置された少なくとも１つの第１半導体チップ；前記少なくとも１つの第１半導体チップと同一レベルに配置され、前記少なくとも１つの第１半導体チップの上面を覆わない第１モールディング部材；前記少なくとも１つの第１半導体チップ上と、前記第１モールディング部材上とにまたがるように、前記少なくとも１つの第１半導体チップ上に積層された少なくとも１つの第２半導体チップ；及び前記少なくとも１つの第２半導体チップと同一レベルに配置された第２モールディング部材；を含むが、前記少なくとも１つの第１半導体チップと、前記第１モールディング部材の少なくとも一部分は、前記パッケージベース基板、及び前記少なくとも１つの第２半導体チップの間に配置され、前記第２モールディング部材は、前記第１モールディング部材と界面で接し、前記第１モールディング部材は、第１ヤング率を有する物質から形成され、前記第２モールディング部材は、前記第１ヤング率より大きい第２ヤング率を有する物質から形成される。

前記第１モールディング部材は、前記少なくとも１つの第１半導体チップの側面を覆い包むことができる。

前記第１モールディング部材の上面と、前記少なくとも１つの第１半導体チップの上面は、前記パッケージベース基板の上面から同一レベルに形成されてもよい。

前記第２モールディング部材は、前記少なくとも１つの第２半導体チップの上面を覆わなくともよい。

前記第２モールディング部材は、前記少なくとも１つの第２半導体チップの側面を覆い包むことができる。

前記第２モールディング部材は、前記少なくとも１つの第２半導体チップの上面及び側面を覆うことができる。

前記第１モールディング部材を形成する物質は、前記第１モールディング部材が、前記第１ヤング率を有するように第１フィラーパーティクルが含まれた第１物質であり、前記第２モールディング部材を形成する物質は、前記第２モールディング部材が、前記第２ヤング率を有するように第２フィラーパーティクルが含まれた前記第１物質であってもよい。

前記第２モールディング部材を形成する物質は、前記少なくとも１つの第２半導体チップの側面を覆い、前記少なくとも１つの第１半導体チップと、前記少なくとも１つの第２半導体チップとの間の空間を充填することができる。

前記第２モールディング部材を形成する物質は、前記少なくとも１つの第２半導体チップの側面を覆い、前記少なくとも１つの第１半導体チップと、前記少なくとも１つの第２半導体チップとの間の空間を充填する異なる物質をさらに含み、前記少なくとも１つの第２半導体チップと、前記異なる物質とが前記第１モールディング部材の最上面を共に覆うことができる。

前記少なくとも１つの第１半導体チップは、貫通電極をさらに含み、前記少なくとも１つの第２半導体チップは、前記貫通電極を介して、前記パッケージベース基板と電気的に連結されてもよい。

前記少なくとも１つの第２半導体チップの上面は、前記少なくとも１つの第１半導体チップの上面より大きく、前記パッケージベース基板の上面と平行する第１方向における前記少なくとも１つの第２半導体チップの幅は、前記少なくとも１つの第１半導体チップの幅より広くなってもよい。

前記第１モールディング部材の外側面と、前記第２モールディング部材の外側面は、同一平面をなすことができる。

また、本発明による半導体パッケージは、パッケージベース基板；前記パッケージベース基板上に付着された第１半導体チップ；前記第１半導体チップ上に積層され、前記第１半導体チップにオーバーハング（ｏｖｅｒｈａｎｇ）された第２半導体チップ；第１半導体チップを垂直に貫通し、前記パッケージベース基板と、前記第２半導体チップとを電気的に連結する第１貫通電極；前記第１半導体チップと同一レベルで、前記第１半導体チップの側面を覆い包む第１モールディング部材；及び前記第２半導体チップと同一レベルで、前記第２半導体チップの側面を覆い包む第２モールディング部材；を含むが、前記第２半導体チップは、前記第１モールディング部材の少なくとも一部分と垂直にオーバーラップしている。

前記第１モールディング部材と、前記第２モールディング部材との界面で、前記第１モールディング部材の最上面と、前記第２モールディング部材の最下面とが接することができる。

前記第１モールディング部材は、第１弾性（ｅｌａｓｔｉｃｉｔｙ）を有し、前記第２モールディング部材は、前記第１弾性より小さい第２弾性を有することができる。

前記第１モールディング部材と前記第２モールディング部材は、異なる量または異なるサイズのフィラーを有する同じ物質、または異なる物質から形成されてもよい。

前記第２モールディング部材は、前記第１半導体チップと、前記第２半導体チップとの間の空間を充填することができる。

また、本発明による半導体パッケージは、パッケージベース基板；前記パッケージベース基板上に付着された、貫通電極を有する第１半導体チップ；前記パッケージベース基板の上面を覆い、前記第１半導体チップの上面と同一平面をなす上面を有する第１モールディング部材；前記第１半導体チップ上に積層され、前記貫通電極を介して、前記パッケージベース基板と電気的に連結され、前記パッケージベース基板の上面に対して垂直方向から見て、前記第１モールディング部材の一部分と重畳している第２半導体チップ；及び前記第２半導体チップの少なくとも一部分を覆い包み、前記パッケージベース基板の上面に対して垂直方向に、前記第１モールディング部材の側面から延長された側面を有する第２モールディング部材；を含む。

前記第２モールディング部材の外側面と、前記第１モールディング部材の外側面は、同一平面をなすことができる。

本発明による半導体パッケージの製造方法は、貫通電極を有する第１半導体チップをパッケージベース基板上に付着させる段階と、第１半導体チップの側面を覆い包んで上面を覆わない第１モールディング部材を形成する段階と、前記第１半導体チップ上に、第２半導体チップを積層する段階と、前記第２半導体チップを覆い包む第２モールディング部材を形成する段階と、を含むが、前記第１半導体チップ上に、前記第２半導体チップを積層する段階において、前記第２半導体チップが、前記貫通電極と電気的に連結され、前記第２半導体チップの少なくとも一部分が、前記第１モールディング部材上に配置されるようにする。

前記第１モールディング部材を形成する段階は、平坦な下面を有するモールディング金型を、前記第１半導体チップの上面に付着させる段階と、前記パッケージベース基板の上面及び前記第１半導体チップの側面を覆うように、モールディング物質を注入する段階と、前記モールディング金型を除去する段階と、を含んでもよい。

前記第２半導体チップを積層する段階は、前記第２半導体チップの下面を覆う非伝導性フィルムを付着させる段階と、前記貫通電極と電気的に連結されるように、前記第２半導体チップを、前記第１半導体チップ上に付着させる段階と、を含んでもよい。

前記第２半導体チップを積層する段階後、前記第１半導体チップと、前記第２半導体チップとの間に毛細管アンダーフィル法によって、アンダーフィル層を形成する段階をさらに含んでもよい。

前記第２モールディング部材を形成する段階は、前記第２モールディング部材が、前記第１半導体チップと、前記第２半導体チップとの間を充填させてもよい。

前記第２モールディング部材を形成する段階は、前記第２モールディング部材が、前記第２半導体チップの側面を覆い包むが、前記第２半導体チップの上面を覆わないようにし、前記第２モールディング部材を形成する段階後、前記第２半導体チップの上面を覆う放熱部材を付着させる段階をさらに含んでもよい。

本発明による半導体パッケージ及びその製造方法は、半導体パッケージ内に積層される２個以上の半導体チップのうち上部半導体チップが、下部半導体チップの外側に突出する（ｏｖｅｒｈａｎｇ）場合、半導体パッケージを形成する過程で発生しうる上部半導体チップの物理的な損傷を防止することができる。

従って、半導体チップの大きさにかかわらず、半導体チップを積層して半導体パッケージを形成することができる。従って、各半導体チップの大きさにかかわらず、各半導体チップの性能及び特性を考慮して、半導体チップの積層手順を選択することができ、高性能な半導体パッケージ及びその製造方法を提供することができる。

本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第１実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第１実施形態による半導体パッケージの完成された様子を示す断面図である。 本発明の第１実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の第１実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の第１実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の第１実施形態の変形による半導体パッケージを示す断面図である。 本発明の第２実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第２実施形態による半導体パッケージの製造方法を示す断面図である。 本発明の第２実施形態による半導体パッケージの完成された様子を示す断面図である。 本発明の第２実施形態の変形による半導体パッケージを示す断面図である。 本発明の第３実施形態による半導体パッケージの製造方法、及び完成された半導体パッケージを示す断面図である。 本発明の第３実施形態による半導体パッケージの製造方法、及び完成された半導体パッケージを示す断面図である。 本発明の第３実施形態による半導体パッケージの製造方法、及び完成された半導体パッケージを示す断面図である。 本発明の第３実施形態による半導体パッケージの完成された様子を示す断面図である。 本発明の第３実施形態の変形による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の他の実施形態による半導体パッケージを示す断面図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の他の実施形態による半導体パッケージの様相を示す平面配置図である。 本発明の実施形態による半導体パッケージを含むメモリモジュールを示す平面図である。 本発明の実施形態による半導体パッケージを含むシステムを示す構成図である。 本発明の実施形態による半導体パッケージを含むメモリカードを示す構成図である。

本発明の構成及び効果を十分に理解するために、添付された図面を参照し、本発明の望ましい実施形態について説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、さまざまな形態で具現可能であり、多様な変更を加えることができる。ただし、本実施形態に係わる説明は、本発明の開示を完全なものにし、本発明が属する技術分野の当業者に、発明の範疇を完全に知らせるために提供されるものである。添付された図面における構成要素は、説明の便宜のために、その大きさが実際より拡大されて図示されており、各構成要素の比率は、誇張されたり縮小されたりもしている。

ある構成要素が他の構成要素に対して、「上に」あったり、あるいは「接して」いたりすると記載された場合、他の構成要素に対して、上に直接当接していたり、あるいは連結されていたりもするが、中間に他の構成要素が存在することもあると理解されなければならない。一方、ある構成要素が他の構成要素の「真上に」あったり、あるいは「直接接して」したりすると記載された場合には、中間に他の構成要素が存在しないと理解される。構成要素間の関係について説明する他の表現、例えば、「〜間に」や「直接〜の間に」なども同様に解釈される。

第１、第２のような用語は、多様な構成要素について説明するのに使用されるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、１つの構成要素を他の構成要素から区別する目的のみに使用される。例えば、本発明の権利範囲を外れずに、第１構成要素は、第２構成要素と命名され、同様に、第２構成要素も、第１構成要素と命名されてもよい。

単数の表現は、文脈上明白に取り立てて表現しない限り、複数の表現を含む。「含む」または「有する」というような用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはそれらの組み合わせが存在するということを指定するためのものであり、一つまたはそれ以上の他の特徴、数字、段階、動作、構成要素、部分品、またはそれらの組み合わせが付加されてもよいと解釈される。

本発明の実施形態として使用される用語は、取り立てて定義されない限り、当該技術分野における当業者に、一般的に知られている意味に解釈される。

特別に言及されない限り、本発明の明細書において、半導体チップの下面という用語は、パッケージベース基板に相対する半導体チップの一面を意味し、半導体チップの上面という用語は、パッケージベース基板の反対方向に相対する半導体チップの他面を意味する。

また、特別に言及されない限り、本発明の明細書において、半導体チップの前面は、半導体チップに半導体素子が形成された活性面を意味し、半導体チップの構成要素のうち、「前面」という用語が含まれる構成要素は、半導体チップの活性面、すなわち、前面に形成される構成要素を意味する。そして、半導体チップの背面は、半導体チップの活性面に対して反対になる面を意味し、半導体チップの構成要素のうち、「背面」という用語が含まれる構成要素は、半導体チップの背面に形成される構成要素を意味する。

また、特別に言及されない限り、本発明の明細書において、パッケージベース基板の上面は、半導体チップが積層されるパッケージベース基板の一面を意味し、パッケージベース基板の下面は、パッケージベース基板の上面に対して反対になる面であり、外部連結端子が付着されるパッケージベース基板の他面を意味する。

以下、添付された図面を参照し、本発明の望ましい実施形態について説明することにより、本発明について詳細に説明する。

図１ないし図９は、本発明の第１実施形態による、半導体パッケージの製造方法、及び完成された半導体パッケージを示す断面図である。

図１は、本発明の第１実施形態による第１半導体チップを示す断面図である。

図１を参照すれば、第１半導体チップＣ１は、第１半導体基板１００に、第１半導体素子１１０が形成される。第１半導体チップＣ１は、第１半導体素子１１０が形成された活性面、すなわち、前面、及び活性面に対して反対になる非活性面、すなわち、背面を有することができる。

第１半導体基板１００は、例えば、シリコン（Ｓｉ）を含んでもよい。または、第１半導体基板１００は、ゲルマニウム（Ｇｅ）のような半導体元素、またはＳｉＣ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰのような化合物半導体を含んでもよい。または、第１半導体基板１００は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有することができる。例えば、第１半導体基板１００は、ＢＯＸ層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ）を含んでもよい。第１半導体基板１００は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）、または不純物がドーピングされた構造物を含んでもよい。また、第１半導体基板１００は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を有することができる。

第１半導体素子１１０は、多種の複数の個別素子（ｉｎｄｉｖｉｄｕａｌ ｄｅｖｉｃｅｓ）を含んでもよい。前記複数の個別素子は、多様な微細電子素子（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ）、例えば、ＣＭＯＳトランジスタ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ）のようなＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）；システムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）；ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）のようなイメージセンサ；ＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏ−ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、能動素子、受動素子などを含んでもよい。前記複数の個別素子は、第１半導体基板１００の前記導電領域に、電気的に連結されてもよい。第１半導体素子１１０は、前記複数の個別素子のうち少なくとも２個、または前記複数の個別素子と、第１半導体基板１００の前記導電領域とを電気的に連結する導電性配線または導電性プラグをさらに含んでもよい。また、前記複数の個別素子は、それぞれ絶縁膜によって隣接する他の個別素子と電気的に分離される。

第１半導体素子１１０は、前記複数の個別素子を、第１前面パッド１３４と連結させるための配線構造を含んでもよい。前記配線構造は、金属配線層及びビアプラグを含んでもよい。前記金属配線層及び前記ビアプラグは、配線用バリア膜及び配線用金属層からなる。前記配線用バリア膜は、Ｔｉ、ＴｉＮ、ＴａまたはＴａＮのうちから選択される少なくとも１つの物質を含んでもよい。前記配線用金属層は、Ｗ、ＡｌまたはＣｕのうちから選択される少なくとも１つの金属を含んでもよい。前記金属配線層及び前記ビアプラグは、互いに同一の材料から構成されてもよい。または、前記金属配線層及び前記ビアプラグのうち少なくとも一部が互いに異なる材料を含むように構成されてもよい。前記金属配線層及び／または前記ビアプラグは、複数個が多層構造をなすことができる。すなわち、前記配線構造は、２個以上の前記金属配線層、または２個以上の前記ビアプラグが、交互に積層される多層構造であってもよい。第１半導体チップＣ１の第１半導体素子１１０上には、第１半導体素子１１０を外部衝撃や湿気から保護するための第１前面保護層１３２が形成されてもよい。

第１貫通電極１２０は、第１半導体基板１００を貫通することができる。第１貫通電極１２０は、第１半導体基板１００を貫通する柱状であってもよい。第１貫通電極１２０は、柱形状の表面に形成されるバリア膜、及び前記バリア膜内部を充填する埋め込み導電層からなってもよい。前記バリア膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ及びＮｉＢのうちから選択される少なくとも１つの物質を含み、前記埋め込み導電層は、Ｃｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷなどのＣｕ合金；Ｗ；Ｗ合金；Ｎｉ；Ｒｕ；及びＣｏ；のうちから選択される少なくとも１つの物質を含んでもよい。第１半導体基板１００と、第１貫通電極１２０との間には、第１絶縁膜（図示せず）が介在されてもよい。前記第１絶縁膜は、酸化膜、窒化膜、炭化膜、またはそれらの組み合あわせからなってもよい。前記第１絶縁膜は、約１，５００〜２，５００Åの厚さを有するように形成される。

第１貫通電極１２０は、単独で、第１半導体基板１００全体を貫通することもできるが、前記金属配線層及び前記ビアプラグのうち一部と共に、第１半導体基板１００全体を貫通することもできる。本明細書において、第１貫通電極１２０は、第１半導体基板１００全体を貫通する柱状の導電物質または前記配線層、及び前記ビアプラグのうち一部と、前記柱状の導電物質とをいずれも指すことができる。第１貫通電極１２０は、第１半導体素子１１０と、第１半導体チップＣ１内において、電気的に連結されたり、あるいは絶縁されたりする。例えば、第１貫通電極１２０は、第１半導体チップＣ１内において、複数個が形成され、複数個の第１貫通電極１２０のうち一部は、第１半導体チップＣ１内で、第１半導体素子１１０と電気的に絶縁され、複数個の第１貫通電極１２０のうち残りは、第１半導体素子１１０と電気的に連結される。または、複数個の第１貫通電極１２０全部が、第１半導体チップＣ１内で、第１半導体素子１１０と電気的に絶縁されたり、あるいは複数個の第１貫通電極１２０全部が、第１半導体チップＣ１内で第１半導体素子１１０と電気的に連結されたりもする。

第１前面パッド１３４は、第１半導体チップＣ１の活性面上に形成され、第１前面保護層１３２によって露出される。第１前面パッド１３４は、前記配線構造と電気的に連結され、前記配線構造を介して、第１半導体素子１１０と電気的に連結される。または、第１前面パッド１３４は、前記配線構造のうち第１前面保護層１３２によって露出される部分であってもよい。

第１前面パッド１３４は、第１貫通電極１２０と電気的に連結される。第１前面パッド１３４は、複数個が形成され、複数個の第１前面パッド１３４のうち一部は、第１貫通電極１２０と電気的に連結されずに、第１半導体素子１１０と電気的に連結される前記配線構造と電気的に連結されてもよい。第１前面パッド１３４上には、第１連結バンプ１５０が形成される。

第１背面パッド１４４は、第１半導体基板１００の非活性面、すなわち、背面上に形成され、第１貫通電極１２０と電気的に連結される。第１半導体基板１００の非活性面上には、第１背面保護層１４２が形成され、第１半導体基板１００の非活性面を覆うことができる。第１背面保護層１４２は、第１貫通電極１２０を露出させることができる。第１背面パッド１４４は、第１背面保護層１４２によって露出される第１貫通電極１２０上に形成される。第１背面パッド１４４は、省略され、第１貫通電極１２０の第１背面保護層１４２上に、一部分が突出してもよい。

図２は、本発明の第１実施形態による、パッケージベース基板上に、第１半導体チップを付着させる段階を示す断面図である。

図２を参照すれば、パッケージベース基板１０上に、第１半導体チップＣ１を付着させる。第１半導体チップＣ１は、パッケージベース基板１０の上面に付着され、パッケージベース基板１０と電気的に連結される。第１半導体チップＣ１は、活性面がパッケージベース基板１０に相対するように、パッケージベース基板１０の上面に付着される。

第１半導体チップＣ１は、第１半導体素子１１０が形成された活性面、すなわち、前面がパッケージベース基板１０に相対するように、パッケージベース基板１０上に付着される。従って、第１半導体チップＣ１の活性面または前面は、下面と称することができる。同様に、第１半導体チップＣ１の非活性面または背面は、上面と称することができる。

第１半導体チップＣ１の下面には、非導電性フィルム（図示せず）が付着されてもよい。前記非導電性フィルムは、パッケージベース基板１０と、第１半導体チップＣ１との間の空間を充填するアンダーフィル層の機能が行うことができる。しかし、後述するが、第１半導体チップＣ１の下面に、前記非導電性フィルムが付着されていない状態で、第１半導体チップＣ１が、パッケージベース基板１０上に付着されもする。

パッケージベース基板１０は、例えば、印刷回路基板またはリードフレームでもある。パッケージベース基板１０が印刷回路基板である場合、パッケージベース基板１０は、基板ベース１２、上下面にそれぞれ形成された第１接触端子１４ａ及び第２接触端子１４ｂを含んでもよい。第１接触端子１４ａ及び第２接触端子１４ｂは、それぞれ基板ベース１２の上下面を覆う第１ソルダレジスト層１６ａ及び第２ソルダレジスト層１６ｂによって露出される。

基板ベース１２は、フェノール樹脂、エポキシ樹脂、ポリイミドのうちから選択される少なくとも１つの物質からなってもよい。例えば、基板ベース１２は、ＦＲ４、四官能性エポキシ、ポリフェニレンエーテル、エポキシ／ポリ酸化フェニレン、ＢＴ（ｂｉｓｍａｌｅｉｍｉｄｅ ｔｒｉａｚｉｎｅ）、サーマウント（ｔｈｅｒｍｏｕｎｔ）、シアネートエステル（ｃｙａｎａｔｅ ｅｓｔｅｒ）、ポリイミド及び液晶高分子のうちから選択される少なくとも１つの物質を含んでもよい。第１接触端子１４ａ及び第２接触端子１４ｂは、銅、ニッケル、ステンレススチールまたはベリリウム銅からなってもよい。基板ベース１２内には、第１接触端子１４ａ及び第２接触端子１４ｂと電気的に連結される内部接触端子（図示せず）が形成される。

第１接触端子１４ａ及び第２接触端子１４ｂは、基板ベース１２の上下面に、銅箔を被せた後でパターニングされた回路配線のうち、それぞれ第１ソルダレジスト層１６ａ及び第２ソルダレジスト層１６ｂによって露出された部分でもある。

第１連結バンプ１５０は、第１接触端子１４ａと、第１前面パッド１３４との間に配置され、第１接触端子１４ａと、第１前面パッド１３４とを電気的に連結することができる。第１連結バンプ１５０と、第１接触端子１４ａは、熱圧着ボンディング（ｔｈｅｒｍｏ ｃｏｍｐｒｅｓｓｉｏｎ ｂｏｎｄｉｎｇ）またはリフローボンディング（ｒｅｆｌｏｗ ｂｏｎｄｉｎｇ）によって連結される。第１半導体チップＣ１は、第１連結バンプ１５０を介して、パッケージベース基板１０と電気的に連結される。

図３は、本発明の第１実施形態による、第１半導体チップの上面に、モールディング金型を付着させる段階を示す断面図である。

図３を参照すれば、パッケージベース基板１０上に付着された第１半導体チップＣ１上に、モールディング金型９００を付着させる。モールディング金型９００は、平坦な下面を有し、第１半導体チップＣ１の上面をいずれも覆うように、第１半導体チップＣ１の上面に付着される。

第１半導体チップＣ１の上面は、巨視的な観点では、平坦であるが、微視的な観点では、段差が形成されている。そのような段差は、工程均一性、半導体素子１１０の構造、第１背面パッド１４４と、第１背面保護層１４２との段差などによって発生しうる。従って、第１半導体チップＣ１の上面に微視的に存在する段差により、モールド金型９００と、第１半導体チップＣ１との間に空間が生ずることを防止するために、モールディング金型９００は、金型本体９１０、及び金型本体９１０の下面に付着された緩衝層９２０を含む。緩衝層９２０は、相対的に伸縮性があるために、モールディング金型９００と、半導体チップＣ１とが密着する。

モールディング金型９００によって、第１半導体チップＣ１の上面は、露出されなくなり、第１半導体チップＣ１の下面及び側面の周りにのみ空間が形成される。

図４は、本発明の第１実施形態による、第１モールディング物質を注入する段階を示す断面図である。

図４を参照すれば、パッケージベース基板１０に付着された第１半導体チップＣ１と、モールディング金型９００とが形成する空間に、第１モールディング物質を注入し、第１モールディング部材６１０を形成する。第１モールディング部材６１０は、前記第１モールディング物質を硬化させて形成することができる。第１モールディング部材６１０を形成した後、モールディング金型９００を除去する。第１モールディング部材６１０は、第１半導体チップＣ１の側面を覆うことができる。あるいは、第１モールディング部材６１０は、第１半導体チップＣ１の側面をいずれも覆うことができる。

第１半導体チップＣ１と、パッケージベース基板１０との間の空間には、アンダーフィル層（図示せず）で充填されてもよい。前記アンダーフィル層は、毛細管アンダーフィル法によっても形成される。または、第１半導体チップＣ１と、パッケージベース基板１０との間の空間には、図示されているように、第１モールディング部材６１０が、ＭＵＦ（ｍｏｌｄｅｄ ｕｎｄｅｒｆｉｌｌ）工程を介して充填されもよい。

第１半導体チップＣ１と、パッケージベース基板１０との間の空間を充填する方法ついては、図８、図１４、図１８及び図１９において説明する第２半導体チップＣ２と、第１半導体チップＣ１との間の空間を充填する方法と類似しているので、詳細な説明は省略する。

図２で説明したように、第１半導体チップＣ１と、パッケージベース基板１０との間の空間には、非導電性フィルムが、アンダーフィル層の機能を行うことも可能であり、毛細管アンダーフィル法によって、アンダーフィル層が形成されることも可能であり、ＭＵＦ工程を介して、第１モールディング部材６１０が充填されもよい。

図５は、本発明の第１実施形態による、第１モールディング部材を形成する段階を示す断面図である。

図５を参照すれば、第１モールディング部材６１０は、パッケージベース基板１０上に形成され、第１半導体チップＣ１を覆い包むことができる。第１モールディング部材６１０は、例えば、ＥＭＣ（ｅｐｏｘｙ ｍｏｌｄ ｃｏｍｐｏｕｎｄ）からなってもよい。第１モールディング部材６１０は、第１半導体チップＣ１の側面を覆い包むが、第１半導体チップＣ１の上面、すなわち、非活性面を露出させることができる。第１モールディング部材６１０は、第１半導体チップＣ１の側面をいずれも覆い包むことができる。すなわち、第１半導体チップＣ１の側面は、第１モールディング部材６１０によっていずれも覆われることができる。第１モールディング部材６１０の上面は、第１半導体チップＣ１の上面と同一平面をなすことができる。すなわち、第１モールディング部材６１０の上面と、第１半導体チップＣ１の上面は、パッケージベース基板１０の上面から同一レベルであってもよい。

第１モールディング部材６１０は、１ＧＰａ未満、例えば、数十〜数百ＭＰａのヤング率（Ｙｏｕｎｇ’ｓ ｍｏｄｕｌｕｓ）を有することができる。第１モールディング部材６１０は、例えば、シリコン系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理（ｕｌｔｒａｖｉｏｌｅｔ ｃｕｒａｂｌｅ）物質などから形成される。熱硬化性物質の場合、フェノール型、酸無水物型、アミン型の硬化剤と、アクリルポリマーの添加剤とを含んでもよい。

また、第１モールディング部材６１０は、レジンから形成されるが、フィラーを比較的少なく含んでもよい。または、第１モールディング部材６１０は、レジンから形成されるが、相対的に小サイズのフィラーを含んでもよい。ここで、フィラーは、シリカフィラーである。

図６は、本発明の第１実施形態による、第１半導体チップ上に付着される第２半導体チップを示す断面図である。

図６を参照すれば、第２半導体チップＣ２は、第２半導体基板２００に、第２半導体素子２１０が形成される。

第２半導体基板２００は、例えば、シリコン（Ｓｉ）を含んでもよい。または、第２半導体基板２００は、ゲルマニウム（Ｇｅ）のような半導体元素、またはＳｉＣ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰのような化合物半導体を含んでもよい。または、第２半導体基板２００は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有することができる。例えば、第２半導体基板２００は、ＢＯＸ層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ）を含んでもよい。第２半導体基板２００は、導電領域、例えば、不純物がドーピングされたウェル、または不純物がドーピングされた構造物を含んでもよい。また、第２半導体基板２００は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を有することができる。

第２半導体素子２１０は、多種の複数の個別素子を含んでもよい。前記複数の個別素子は、多様な微細電子素子、例えば、ＣＭＯＳトランジスタ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ）のようなＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、ＣＩＳ（ＣＭＯＳ ｉｍａｇｉｎｇ ｓｅｎｓｏｒ）のようなイメージセンサ、ＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏ−ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、能動素子、受動素子などを含んでもよい。前記複数の個別素子は、第２半導体基板２００の前記導電領域に電気的に連結される。第２半導体素子２１０は、前記複数の個別素子のうち少なくとも２個、または、前記複数の個別素子と、第２半導体基板２００の前記導電領域とを電気的に連結する導電性配線または導電性プラグをさらに含んでもよい。また、前記複数の個別素子は、それぞれ絶縁膜によって、隣接する他の個別素子と電気的に分離される。

第２半導体素子２１０は、前記複数の個別素子を、第２前面パッド２３４と連結させるための配線構造を含んでもよい。前記配線構造は、金属配線層及びビアプラグを含む。前記金属配線層及び前記ビアプラグは、配線用バリア膜及び配線用金属層からなってもよい。前記配線用バリア膜は、Ｔｉ、ＴｉＮ、ＴａまたはＴａＮのうちから選択される少なくとも１つの物質を含んでもよい。前記配線用金属層は、Ｗ、ＡｌまたはＣｕのうちから選択される少なくとも１つの金属を含んでもよい。前記金属配線層及び前記ビアプラグは、互いに同一の材料から構成されてもよい。または、前記金属配線層及び前記ビアプラグのうち少なくとも一部が、互いに異なる材料を含むように構成されてもよい。前記金属配線層及び／または前記ビアプラグは、複数個が多層構造をなすことができる。すなわち、前記配線構造は、２個以上の前記金属配線層、または２個以上の前記ビアプラグが、交互に積層される多層構造であってもよい。第２半導体チップＣ２上には、第２半導体素子２１０を、外部衝撃や湿気から保護するための第２前面保護層２３２が形成されてもよい。

第２前面パッド２３４は、第２半導体チップＣ２の活性面上に形成され、第２前面保護層２３２によって露出される。第２前面パッド２３４は、前記配線構造と電気的に連結され、前記配線構造を介して、第２半導体素子２１０と電気的に連結される。または、第２前面パッド２３４は、前記配線構造のうち、第２前面保護層２３２によって露出される部分であってもよい。第２前面パッド２３４上には、第２連結バンプ２５０が形成される。

第２半導体チップＣ２の活性面、すなわち、前面は、パッケージベース基板１０に相対するように、第１半導体チップＣ１上に付着されるので、第２半導体チップＣ２の下面と称することができる。また、第２半導体チップＣ２の非活性面、すなわち、背面は、第２半導体チップＣ２の上面と称することができる。

図７は、本発明の第１実施形態による、第１半導体チップ上に、第２半導体チップを付着させる段階を示す断面図である。

図７を参照すれば、第１半導体チップＣ１上に、第２半導体チップＣ２を付着させる。第２半導体チップＣ２は、第１半導体チップＣ１の上面に付着され、第１半導体チップＣ１の第１貫通電極１２０と電気的に連結される。

第２半導体チップＣ２は、第２半導体素子２１０が形成された活性面、すなわち、前面が第１半導体チップＣ１に相対するように、第１半導体チップＣ１及び第１モールディング部材６１０上に付着される。

第２連結バンプ２５０は、第１背面パッド１４４と、第２前面パッド２３４との間に配置され、第１背面パッド１４４と、第２前面パッド２３４を電気的に連結することができる。第２連結バンプ２５０と、第１背面パッド１４４は、熱圧着ボンディング（ｔｈｅｒｍｏ ｃｏｍｐｒｅｓｓｉｏｎ ｂｏｎｄｉｎｇ）またはリフローボンディング（ｒｅｆｌｏｗ ｂｏｎｄｉｎｇ）によって連結される。第２半導体チップＣ２は、第２連結バンプ２５０を介して、第１貫通電極１２０と電気的に連結される。第２半導体チップＣ２は、第１貫通電極１２０を介して、パッケージベース基板１０と電気的に連結される。

第２半導体チップＣ２の上面の面積は、第１半導体チップＣ１の上面の面積より大きくなってもよい。例えば、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の上面をいずれも覆い、第１半導体チップＣ１に隣接する第１モールディング部材６１０の上面の一部分を共に覆うことができる。または、パッケージベース基板１０の上面と平行する第１方向（例えば、図７において、水平方向）への第２半導体チップＣ２の幅は、第１半導体チップＣ１の幅より広くなってもよい。例えば、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の上面の一部分を覆い、第１半導体チップＣ１に隣接する第１モールディング部材６１０の上面の一部分を共に覆うことができる。

すなわち、第２半導体チップＣ２は、第１半導体チップＣ１上に積層され、パッケージベース基板１０の上面に対して垂直方向から見て、第１モールディング部材６１０の一部分と重畳されてもよい。従って、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の少なくとも一部分、及び第１モールディング部材６１０の一部分と重畳される。

図８は、本発明の第１実施形態による、第２モールディング部材を形成する段階を示す断面図である。

図８を参照すれば、第２半導体チップＣ２の側面を覆い包むが、第２半導体チップＣ２の上面、すなわち、非活性面を露出させる第２モールディング部材６２０を形成する。第２モールディング部材６２０は、第２半導体チップＣ２の側面をいずれも覆い包むことができる。すなわち、第２半導体チップＣ２の側面は、第２モールディング部材６２０によって、いずれも覆われる。第２モールディング部材６２０の上面は、第２半導体チップＣ２の上面と同一平面をなすことができる。すなわち、第２モールディング部材６２０の上面と、第２半導体チップＣ２の上面は、パッケージベース基板１０の上面から同一レベルであってもよい。

第２モールディング部材６２０の側面は、パッケージベース基板１０の上面に対して垂直方向に、第１モールディング部材６１０の側面から延長されてもよい。第２モールディング部材６２０は、第１モールディング部材６１０の上面をいずれも覆うことができる。

第２モールディング部材６２０は、図３ないし図５で説明した第１モールディング部材６１０の形成方法と同一の方法で形成することができ、詳細な説明は省略することにする。

第１モールディング部材６１０と、第２モールディング部材６２０は、同一物質からなってもよい。または、第１モールディング部材６１０と、第２モールディング部材６２０は、互いに異なる種類の物質からなってもよい。または、第１モールディング部材６１０と、第２モールディング部材６２０は、構成成分（ｃｏｍｐｏｎｅｎｔ）の物理的特性が異なってもよい。

第２モールディング部材６２０は、１ＧＰａ以上、例えば、数〜数十ＧＰａのヤング率を有することができる。第２モールディング部材６２０は、例えば、エポキシ系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理物質などから形成される。熱硬化性物質の場合、フェノール型、酸無水物型、アミン型の硬化剤と、アクリルポリマーの添加剤とを含んでもよい。

また、第２モールディング部材６２０は、レジンから形成されるが、フィラーを比較的多く含んでもよい。例えば、第２モールディング部材６２０は、シリカフィラーを８０％ほど含んだエポキシ系物質から形成することができる。一方、前述のように、第１モールディング部材６１０と、第２モールディング部材６２０とを同一レジンから形成した場合、含有されるフィラーの量、すなわち、フィラーの密度によって、ヤング率を調節することができ、それによって、第１モールディング部材６１０を構成するレジンに、比較的少量または小サイズのフィラーを含有させることにより、ヤング率を小さくし、第２モールディング部材６２０を構成するレジンに、比較的多くの量または大サイズのフィラーを含有させることにより、ヤング率を大きくすることができる。

一方、第２モールディング部材６２０も、ＭＵＦ工程を介して形成され、それにより、第２半導体チップＣ２の側面を覆う物質と、第１半導体チップＣ１と第２半導体チップＣ２との間を充填する物質とが同一であってもよい。

第１モールディング部材６１０と、第２モールディング部材６２０との界面６１５において、第１モールディング部材６１０の最上面と、第２モールディング部材６２０の最下面は、接することができる。

図９は、本発明の第１実施形態による半導体パッケージを示す断面図である。

図９を参照すれば、半導体パッケージ１は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１及び第２半導体チップＣ２を含む。

パッケージベース基板１０の下面に形成された第２接触端子１４ｂ上には、外部連結端子１８が付着されてもよい。外部連結端子１８は、例えば、ソルダボール、バンプなどである。外部連結端子１８は、半導体パッケージ１と外部装置とを電気的に連結することができる。

第１半導体チップＣ１は、パッケージベース基板１０の上面に付着され、パッケージベース基板１０と電気的に連結される。第１半導体チップＣ１は、活性面がパッケージベース基板１０に相対するように、パッケージベース基板１０の上面に付着される。第１半導体チップＣ１は、第１半導体素子１１０が形成された活性面、すなわち、前面がパッケージベース基板１０に相対するように、パッケージベース基板１０上に付着される。

第１連結バンプ１５０は、第１接触端子１４ａと、第１前面パッド１３４との間に配置され、第１接触端子１４ａと、第１前面パッド１３４とを電気的に連結することができる。第１連結バンプ１５０と、第１接触端子１４ａは、熱圧着ボンディングまたはリフローボンディングによって連結される。第１半導体チップＣ１は、第１連結バンプ１５０を介して、パッケージベース基板１０と電気的に連結される。

第１モールディング部材６１０は、パッケージベース基板１０上に形成され、第１半導体チップＣ１を覆い包むことができる。第１モールディング部材６１０は、例えば、ＥＭＣからなってもよい。第１モールディング部材６１０は、第１半導体チップＣ１の側面を覆い包むが、第１半導体チップＣ１の上面、すなわち、非活性面を露出させることができる。第１モールディング部材６１０は、第１半導体チップＣ１の側面をいずれも覆い包むことができる。すなわち、第１半導体チップＣ１は、側面は、第１モールディング部材６１０によっていずれも覆われる。第１モールディング部材６１０の上面は、第１半導体チップＣ１の上面と同一平面をなすことができる。すなわち、第１モールディング部材６１０の上面と、第１半導体チップＣ１の上面は、パッケージベース基板１０の上面から同一レベルであってもよい。

第２半導体チップＣ２は、第１半導体チップＣ１上に積層されてもよい。第２半導体チップＣ２は、第１半導体チップＣ１上と、第１モールディング部材６１０上とにまたがるように、第１半導体チップＣ１上に積層されてもよい。第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１モールディング部材６１０の一部分と重畳されてもよい。

第２半導体チップＣ２の上面の面積は、第１半導体チップＣ１の上面の面積より大きくなってもよい。例えば、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の上面をいずれも覆い、第１半導体チップＣ１に隣接する第１モールディング部材６１０の上面の一部分を共に覆うことができる。または、パッケージベース基板１０の上面と平行する第１方向（例えば、図９において、水平方向）への第２半導体チップＣ２の幅は、第１半導体チップＣ１の幅より広くなってもよい。例えば、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の上面の一部分を覆い、第１半導体チップＣ１に隣接する第１モールディング部材６１０の上面の一部分を共に覆うことができる。

第２半導体チップＣ２は、第２半導体基板２００に、第２半導体素子２１０が形成される。第２半導体チップＣ２は、第２半導体素子２１０が形成された活性面、すなわち、前面が第１半導体チップＣ１に相対するように、第１半導体チップＣ１及び第１モールディング部材６１０上に付着される。

第２前面パッド２３４は、第２半導体チップＣ２の活性面上に形成され、第２前面保護層２３２によって露出される。第２前面パッド２３４上には、第２連結バンプ２５０が形成される。第２連結バンプ２５０は、第１背面パッド１４４と、第２前面パッド２３４との間に配置され、第１背面パッド１４４と、第２前面パッド２３４とを電気的に連結することができる。第２連結バンプ２５０と、第１背面パッド１４４は、熱圧着ボンディングまたはリフローボンディングによって連結される。第２半導体チップＣ２は、第２連結バンプ２５０を介して、第１貫通電極１２０と電気的に連結される。第２半導体チップＣ２は、第１貫通電極１２０を介して、パッケージベース基板１０と電気的に連結される。

第２モールディング部材６２０は、第１モールディング部材６１０上に形成され、第２半導体チップＣ２を覆い包むことができる。第２モールディング部材６２０は、例えば、ＥＭＣからなってもよい。第２モールディング部材６２０は、第２半導体チップＣ２の側面を覆い包むが、第２半導体チップＣ２の上面、すなわち、非活性面を露出させることができる。第２モールディング部材６２０は、第２半導体チップＣ２の側面をいずれも覆い包むことができる。すなわち、第２半導体チップＣ２は、側面は、第２モールディング部材６２０によっていずれも覆われる。第２モールディング部材６２０の上面は、第２半導体チップＣ２の上面と同一平面をなすことができる。すなわち、第２モールディング部材６２０の上面と、第２半導体チップＣ２の上面は、パッケージベース基板１０の上面から同一レベルであってもよい。

第２モールディング部材６２０の側面は、パッケージベース基板１０の上面に対して垂直方向に、第１モールディング部材６１０の側面から延長されてもよい。第２モールディング部材６２０は、第１モールディング部材６１０の上面をいずれも覆うことができる。

第１モールディング部材６１０と、第２モールディング部材６２０は、同一物質からなってもよい。または、第１モールディング部材６１０と、第２モールディング部材６２０は、互いに異なる種類の物質からなってもよい。または、第１モールディング部材６１０と、第２モールディング部材６２０は、構成成分の物理的特性が異なってもよい。

第１モールディング部材６１０は、１ＧＰａ未満、例えば、数十〜数百ＭＰａのヤング率を有することができる。第１モールディング部材６１０は、例えば、シリコン系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理物質などから形成される。熱硬化性物質の場合、フェノール型、酸無水物型、アミン型の硬化剤と、アクリルポリマーの添加剤とを含んでもよい。

また、第１モールディング部材６１０は、レジンから形成されるが、フィラーを比較的少なく含んでもよい。ここで、「比較的少なく」という意味は、第２モールディング部材６２０に比べて相対的に少ないということを意味し、正確には、単位体積当たりフィラーの量、すなわち、フィラーの密度が相対的に低いということを意味する。さらに具体的には、第１モールディング部材６１０と、第２モールディング部材６２０とを同一レジンから形成した場合、含有されるフィラーの量によって、ヤング率を調節することができ、それにより、第１モールディング部材６１０を構成するレジンに、比較的少量のフィラーを含有させることにより、ヤング率を小さくし、第２モールディング部材６２０を構成するレジンに、比較的多くのフィラーを含有させることにより、ヤング率を大きくすることができる。または、第１モールディング部材６１０は、相対的に小サイズのフィラーを含み、第２モールディング部材６２０は、相対的に大サイズのフィラーを含んでもよい。参考までに、ヤング率は、弾性係数を示すものであり、ヤング率が小さい物質は、柔軟または柔らかく、ヤング率が大きい物質は、堅固または硬いことを示す。ここで、フィラーは、シリカフィラーであってもよい。

一方、第１モールディング部材６１０は、ＭＵＦ工程を介して形成される。それにより、第１半導体チップＣ１の側面を覆う物質と、第１半導体チップＣ１とパッケージベース基板１０との間を充填する物質とが同一であってもよい。

第１モールディング部材６１０は、前述のように、比較的小さいヤング率を有することにより、モールディング工程以後の工程でのハンドリングが容易であり、また反り（ｗａｒｐａｇｅ）発生を最小化することができる。

第２モールディング部材６２０は、第２半導体チップＣ２の側面と、第１モールディング部材６１０の上面とを覆うことができる。第２モールディング部材６２０は、１ＧＰａ以上、例えば、数〜数十ＧＰａのヤング率を有することができる。第２モールディング部材６２０は、例えば、エポキシ系物質、熱硬化性物質、熱可塑性物質、ＵＶ処理物質などから形成される。熱硬化性物質の場合、フェノール型、酸無水物型、アミン型の硬化剤と、アクリルポリマーの添加剤とを含んでもよい。

また、第２モールディング部材６２０は、レジンから形成されるが、フィラーを比較的多く含んでもよい。例えば、第２モールディング部材６２０は、シリカフィラーを８０％ほど含んだエポキシ系物質から形成することができる。一方、前述のように、第１モールディング部材６１０と、第２モールディング部材６２０とを同一レジンから形成した場合、含有されるフィラーの量、すなわち、フィラーの密度によって、ヤング率を調節することができ、それにより、第１モールディング部材６１０を構成するレジンに、比較的少量または小サイズのフィラーを含有させることにより、ヤング率を小さくし、第２モールディング部材６２０を構成するレジンに、比較的多くの量または大サイズのフィラーを含有させることにより、ヤング率を大きくすることができる。

一方、第２モールディング部材６２０も、ＭＵＦ工程を介して形成され、それにより、第２半導体チップＣ２の側面を覆う物質と、第１半導体チップＣ１と第２半導体チップＣ２との間を充填する物質とが同一であってもよい。

本実施形態による半導体パッケージは、第１半導体チップＣ１の側面を覆い包む第１モールディング部材６１０と、第２半導体チップＣ２の側面を覆い包む第２モールディング部材６２０とを互いに異なるヤング率を有する物質から形成することにより、反り発生問題を解決することができる。すなわち、パッケージ工程において、第１モールディング部材６１０は、小さいヤング率物質から形成し、第２モールディング部材６２０は、大きいヤング率物質から形成することにより、第１半導体チップＣ１に加えられるストレスを緩和することができ、また、第１半導体チップＣ１及び第１モールディング部材６１０を堅固に維持させることができる。それにより、第１半導体チップＣ１上に、第１半導体チップＣ１の上面の面積より大きい面積の上面を有する第２半導体チップＣ２、または第１半導体チップＣ１の前記第１方向の幅より広幅を有する第２半導体チップＣ２を積層する場合、第２半導体チップＣ２が、第１半導体チップＣ１の外側に突出し、第２半導体チップＣ２におけるクラック発生を防止することができる。

また、第１半導体チップＣ１の上面の面積と、第２半導体チップＣ２の上面の面積とが異なったり、あるいは第１半導体チップＣ１の幅と、第２半導体チップＣ２の幅とが異なったりすることにより、半導体パッケージ１の下側、すなわち、第１半導体チップＣ１が配置された部分と、上側、すなわち、第２半導体チップＣ２の配置された部分とにおいて、収縮または膨脹の程度が異なる場合に発生しうる反りを防止するために、第１モールディング部材６１０と、第２モールディング部材６２０とを互いに異なるヤング率を有する物質から形成することができる。例えば、第１モールディング部材６１０を、第２モールディング部材６２０よりヤング率が大きい物質から形成したり、あるいは第２モールディング部材６２０を、第１モールディング部材６１０よりヤング率が大きい物質から形成し、半導体パッケージ１の下側と上側とで、収縮または膨脹の程度を、類似したものになるように調節する反り制御（ｗａｒｐａｇｅ ｃｏｎｔｒｏｌ）が可能である。

半導体パッケージ１は、第２半導体チップＣ２の上面を覆う放熱部材８００をさらに含んでもよい。放熱部材８００は、第２半導体チップＣ２の上面と、第２モールディング部材６２０の上面とをいずれも覆うことができる。放熱部材８００は、ヒートスラッグ（ｈｅａｔ ｓｌｕｇ）またはヒートシンク（ｈｅａｔ ｓｉｎｋ）のような放熱板８１０でもある。また、放熱部材は、放熱板８１０と第２半導体チップＣ２との間に配置される熱伝導素材（ＴＩＭ：ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ）８２０をさらに含んでもよい。熱伝導素材８２０は、ペーストまたはフィルムなどからなってもよい。熱伝導素材８２０は、第２半導体チップＣ２と放熱板８１０との間に発生しうる空隙を充填し、第２半導体チップＣ２から放熱板８１０への熱伝逹効率を向上させることができる。

選択的には、図８に図示されているように、放熱部材８００を付着していない状態で、半導体パッケージを完成することもできる。その場合、第２モールディング部材６２０によって露出される第２半導体チップＣ２の上面を介して、熱が排出される。

図１０ないし図１２は、本発明の第１実施形態による半導体パッケージの様相を示す平面配置図である。具体的には、図１０ないし図１２は、本発明の第１実施形態による半導体パッケージが含む第１半導体チップと、第２半導体チップとの平面配置を示す平面配置図である。従って、パッケージベース基板１０、第１半導体チップＣ１及び第２半導体チップＣ２以外の構成要素は省略されている。

図１０を参照すれば、半導体パッケージ１−１は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、及び第２半導体チップＣ２を含む。第２半導体チップＣ２の上面の面積は、第１半導体チップＣ１の上面の面積より大きくなってもよい。例えば、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の上面をいずれも覆い包む。

図１１を参照すれば、半導体パッケージ１−２は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、及び第２半導体チップＣ２を含む。パッケージベース基板１０の上面と平行する第１方向（例えば、図１１において、水平方向）への第２半導体チップＣ２の幅は、第１半導体チップＣ１の幅より広くなってもよい。例えば、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の上面の一部分を覆うことができる。

図１２を参照すれば、半導体パッケージ１−３は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、及び第２半導体チップＣ２を含む。パッケージベース基板１０の上面と平行する第１方向（例えば、図１２で水平方向）への第２半導体チップＣ２の幅は、第１半導体チップＣ１の幅より広くなってもよい。例えば、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の上面の一部分を覆うことができる。

図１０ないし図１２を共に参照すれば、半導体パッケージ１−１，１−２，１−３に含まれる第２半導体チップＣ２のエッジのうち少なくとも一部は、第１半導体チップＣ１のエッジから外側に突出してもよい。また、図１０ないし図１２には、第２半導体チップＣ２のエッジのうち２個ないし４個のエッジが、第１半導体チップＣ１のエッジから外側に突出しているように図示されているが、第２半導体チップＣ２のエッジのうち１個のエッジが第１半導体チップＣ１のエッジから外側に突出することも可能である。

図９ないし図１２を共に参照すれば、第２半導体チップＣ２のエッジのうち、第１半導体チップＣ１のエッジから外側に突出する部分の下には、第１モールディング部材６１０が配置される。従って、第２モールディング部材６２０を形成する過程において、モールディング金型（図示せず）が第２半導体チップＣ２上に付着され、第２半導体チップＣ２に圧力を加える場合、第２半導体チップＣ２のエッジのうち、第１半導体チップＣ１のエッジから外側に突出する部分に加えられる機械的損傷が最小化される。

第１モールディング部材６１０をまず形成した後、第２モールディング部材６２０を後で形成することにより、第２半導体チップＣ２が、第１半導体チップＣ１に比べて突出する構造を有する場合、第２半導体チップＣ２に発生しうるクラックなどの機械的な損傷を防止することができる。

図１３は、本発明の第１実施形態の変形による半導体パッケージを示す断面図である。図１３に示される半導体パッケージ１ａに関する説明において、図９に示された半導体パッケージ１に係わる説明と同一の内容は省略される。

図９及び図１３を共に参照すれば、半導体パッケージ１ａは、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、及び第２半導体チップＣ２を含む。

第１半導体チップＣ１上に、第２半導体チップＣ２を積層した後、第２モールディング部材６２０ａを形成する。第２モールディング部材６２０ａは、第２半導体チップＣ２の上面及び側面を覆うことができる。第２モールディング部材６２０ａは、第２半導体チップＣ２の上面及び側面をいずれも覆い、第２半導体チップＣ２を完全に覆い包むことができる。

従って、第１半導体チップＣ１及び第２半導体チップＣ２は、第１モールディング部材６１０及び第２モールディング部材６２０ａによって完全に覆い包まれ、外部衝撃や湿気から保護される。

図１４ないし図１６は、本発明の第２実施形態による、半導体パッケージの製造方法、及び完成された半導体パッケージを示す断面図である。具体的には、図１４は、図７以後の段階を示す断面図である。

図１４は、本発明の第２実施形態による、アンダーフィル層を形成する段階を示す断面図である。

図１４を参照すれば、第１半導体チップＣ１と、第２半導体チップＣ２との間の空間にアンダーフィル層７１０を形成し、第１半導体チップＣ１と、第２半導体チップＣ２との間を充填することができる。アンダーフィル層７１０は、毛細管アンダーフィル法によって形成することができる。

アンダーフィル層７１０は、例えば、エポキシ樹脂からなってもよい。アンダーフィル層７１０は、フィラーまたはフラックス（ｆｌｕｘ）が混合される。前記フィラーは、例えば、シリカからなってもよい。前記フィラーは、例えば、０．１μｍないし数μｍ以下の大きさを有することができ、平均約０．３ないし１μｍの大きさを有することができる。アンダーフィル層７１０は、例えば、約５５％ないし７５％前後の質量を有するフィラーが混合される。アンダーフィル層７１０に含まれたフィラーの比率は、約５５ｗｔ％ないし７５ｗｔ％でもある。

アンダーフィル層７１０は、第１半導体チップＣ１に隣接する第１モールディング部材６１０の上面の一部分を覆うことができる。アンダーフィル層７１０の側面は、第２半導体チップＣ２の側面に対して、第２半導体チップＣ２の外側に突出する形状を有することができる。第２半導体チップＣ２の外側に突出するアンダーフィル層７１０の部分は、突出する部分の下側部が上側部よりさらに突出してもよい。

図１５は、本発明の第２実施形態による、第２モールディング部材を形成する段階を示す断面図である。

図１５を参照すれば、第２半導体チップＣ２の側面を覆い包むが、第２半導体チップＣ２の上面、すなわち、非活性面を露出させる第２モールディング部材６２０を形成する。第２モールディング部材６２０は、第２半導体チップＣ２の側面をいずれも覆い包むことができる。すなわち、第２半導体チップＣ２の側面は、第２モールディング部材６２０によっていずれも覆われる。

第２半導体チップＣ２の側面に対して、第２半導体チップＣ２の外側に突出するアンダーフィル層７１０の部分は、第２モールディング部材６２０によっていずれも覆われる。従って、第２半導体チップＣ２の側面は、第２モールディング部材６２０によって覆い包まれ、第２半導体チップＣ２の下面は、アンダーフィル層７１０によって覆い包まれる。

第２モールディング部材６２０の上面は、第２半導体チップＣ２の上面と同一平面をなすことができる。すなわち、第２モールディング部材６２０の上面と、第２半導体チップＣ２の上面は、パッケージベース基板１０の上面から同一レベルであってもよい。

第２モールディング部材６２０の側面は、パッケージベース基板１０の上面に対して垂直方向に、第１モールディング部材６１０の側面から延長されてもよい。第２モールディング部材６２０は、第１モールディング部材６１０の上面をいずれも覆うことができる。

第２モールディング部材６２０は、図３ないし図５で説明した第１モールディング部材６１０の形成方法と同一の方法で形成することができ、詳細な説明は省略することにする。

図１６は、本発明の第２実施形態による半導体パッケージを示す断面図である。図１６に示される半導体パッケージ２に係わる説明において、図９に示された半導体パッケージ１に係わる説明と同一の内容は省略される。

図１６を参照すれば、半導体パッケージ２は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、及び第２半導体チップＣ２を含む。

図９及び図１６を共に参照すれば、図１６に示された半導体パッケージ２は、第１半導体チップＣ１と、第２半導体チップＣ２との間の空間を、毛細管アンダーフィル法によって形成した別途のアンダーフィル層７１０によって充填するが、図９に示された半導体パッケージ１は、ＭＵＦ工程を介して形成した第２モールディング部材６２０によって充填することができる。

第１モールディング部材６１０と、第２モールディング部材６２０とを別途に形成せず、第２半導体チップＣ２が、第１半導体チップＣ１上に積層された後、モールディング部材を一度に形成する場合、アンダーフィル層７１０は、第１半導体チップＣ１の側面と接する。しかし、本発明の実施形態による半導体パッケージ２は、アンダーフィル層７１０の下面が、第１半導体チップＣ１の上面、及び第１モールディング部材６１０の上面と接するので、アンダーフィル層７１０は、第１半導体チップＣ１の側面と接することがない。

図１７は、本発明の第２実施形態の変形による半導体パッケージを示す断面図である。

図１７に示される半導体パッケージ２ａに係わる説明において、図１６に示された半導体パッケージ２に係わる説明と同一の内容は省略される。

図１７を参照すれば、半導体パッケージ２ａは、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、及び第２半導体チップＣ２を含む。

第１半導体チップＣ１上に、第２半導体チップＣ２を積層した後、第２モールディング部材６２０ａを形成する。第２モールディング部材６２０ａは、第２半導体チップＣ２の上面及び側面を覆うことができる。第２モールディング部材６２０ａは、第２半導体チップＣ２の上面及び側面をいずれも覆い、第２半導体チップＣ２を完全に覆い包むことができる。

従って、第１半導体チップＣ１及び第２半導体チップＣ２は、第１モールディング部材６１０及び第２モールディング部材６２０ａによって完全に覆い包まれ、外部衝撃や湿気から保護される。

図１８ないし図２１は、本発明の第３実施形態による、半導体パッケージの製造方法、及び完成された半導体パッケージを示す断面図である。具体的には、図１８は、図５以後の段階を示す断面図である。

図１８は、本発明の第３実施形態による、第１半導体チップ上に付着される第２半導体チップを示す断面図である。

図１８を参照すれば、第２半導体チップＣ２は、第２半導体基板２００に、第２半導体素子２１０が形成される。第２半導体チップＣ２の下面には、アンダーフィル層７２０が付着されてもよい。アンダーフィル層７２０は、例えば、ＮＣＦ（ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）、ＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）のようなフィルム形状であってもよい。

アンダーフィル層７２０は、後続工程において、第１半導体チップＣ１と、第２半導体チップＣ２との間をいずれも充填するように、第２連結バンプ２５０をいずれも覆い包むことができる。

ＮＣＦは、普通の接着フィルムであり、絶縁性を有するフィルムである。そのようなＮＣＦを利用すれば、圧着する方式で、上部チップを下部チップに積層することができる。

ＡＣＦは、異方性の伝導フィルムであり、絶縁接着フィルム内に、導電性粒子が分散している構造を有し、接続時、電極方向、すなわち、垂直方向にのみ通電させ、電極と電極との間の方向、すなわち、水平方向には絶縁される異方性の電気的特性を有することができる。そのような、ＡＣＦは、熱と圧力と加えて接着剤を溶融させれば、導電粒子は、対峙する電極間（例えば、第２連結バンプ２５０と第１背面パッド１４４との間）に配列されて導電性が発生する一方、隣接する電極間（例えば、第２連結バンプ２５０間）には、接着剤が充填されて絶縁される。

図１９は、本発明の第３実施形態による、第１半導体チップ上に、第２半導体チップを付着させる段階を示す断面図である。

図１９を参照すれば、第１半導体チップＣ１上に、第２半導体チップＣ２を付着させる。第２半導体チップＣ２は、第１半導体チップＣ１の上面に付着され、第１半導体チップＣ１の第１貫通電極１２０と電気的に連結される。

第２半導体チップＣ２は、第２半導体素子２１０が形成された活性面、すなわち、前面が第１半導体チップＣ１に相対するように、第１半導体チップＣ１及び第１モールディング部材６１０上に付着される。

第２半導体チップＣ２の下面、すなわち、活性面に付着されたフィルム状のアンダーフィル層７２０により、第１半導体チップＣ１と、第２半導体チップＣ２との間の空間を充填することができる。

アンダーフィル層７２０は、第１半導体チップＣ１に隣接する第１モールディング部材６２０の上面の一部分を覆うことができる。第２半導体チップＣ２を、第１半導体チップＣ１上に付着させるために、圧力を加えて圧着することができる。その場合、アンダーフィル層７２０の側面は、第２半導体チップＣ２の外側に突出する形状を有することができる。第２半導体チップＣ２の外側に突出するアンダーフィル層７２０の部分は、第２半導体チップＣ２の側面に対して凸状に突出する形状を有することができる。

図２０は、本発明の第３実施形態による、第２モールディング部材を形成する段階を示す断面図である。

図２０を参照すれば、第２半導体チップＣ２の側面を覆い包むが、第２半導体チップＣ２の上面、すなわち、非活性面を露出させる第２モールディング部材６２０を形成する。第２モールディング部材６２０は、第２半導体チップＣ２の側面をいずれも覆い包むことができる。すなわち、第２半導体チップＣ２の側面は、第２モールディング部材６２０によっていずれも覆われる。

第２半導体チップＣ２の側面に対して、第２半導体チップＣ２の外側に突出するアンダーフィル層７２０の部分は、第２モールディング部材６２０によっていずれも覆われる。従って、第２半導体チップＣ２の側面は、第２モールディング部材６２０によって覆い包まれ、第２半導体チップＣ２の下面は、アンダーフィル層７２０によって覆い包まれる。

第２モールディング部材６２０の上面は、第２半導体チップＣ２の上面と同一平面をなすことができる。すなわち、第２モールディング部材６２０の上面と、第２半導体チップＣ２の上面は、パッケージベース基板１０の上面から同一レベルであってもよい。

第２モールディング部材６２０の側面は、パッケージベース基板１０の上面に対して垂直方向に、第１モールディング部材６１０の側面から延長されてもよい。第２モールディング部材６２０は、第１モールディング部材６１０の上面のうち、アンダーフィル層７２０外側で露出される部分をいずれも覆うことができる。

第２モールディング部材６２０は、図３ないし図５で説明した第１モールディング部材６１０の形成方法と同一の方法で形成することができ、詳細な説明は省略することにする。

図２１は、本発明の第３実施形態による半導体パッケージを示す断面図である。図２１に示される半導体パッケージ３に係わる説明において、図９及び図１６に示された半導体パッケージ１，２に係わる説明と同一の内容は省略される。

図２１を参照すれば、半導体パッケージ３は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、及び第２半導体チップＣ２を含む。

図９、図１６及び図２１を共に参照すれば、図２１に示された半導体パッケージ３は、第１半導体チップＣ１と、第２半導体チップＣ２との間の空間を、フィルム状のアンダーフィル層７２０によって充填し、図１６に示された半導体パッケージ２は、第１半導体チップＣ１と、第２半導体チップＣ２との間の空間を、毛細管アンダーフィル法によって形成した別途のアンダーフィル層７１０によって充填し、図９に示された半導体パッケージ１は、ＭＵＦ工程を介して形成した第２モールディング部材６２０によって充填することができる。

第１モールディング部材６１０と、第２モールディング部材６２０とを別途に形成せず、第２半導体チップＣ２が、第１半導体チップＣ１上に積層された後、モールディング部材を一度に形成する場合、アンダーフィル層７２０は、第１半導体チップＣ１の側面と接することができる。しかし、本発明の実施形態による半導体パッケージ３は、アンダーフィル層７２０の下面が、第１半導体チップＣ１の上面、及び第１モールディング部材６１０の上面と接するので、アンダーフィル層７２０は、第１半導体チップＣ１の側面と接することはない。

図２２は、本発明の第３実施形態の変形による半導体パッケージを示す断面図である。

図２２に示される半導体パッケージ３ａに係わる説明において、図２１に示された半導体パッケージ３に係わる説明と同一の内容は省略される。

図２２を参照すれば、半導体パッケージ３ａは、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、及び第２半導体チップＣ２を含む。

第１半導体チップＣ１上に、第２半導体チップＣ２を積層した後、第２モールディング部材６２０ａを形成する。第２モールディング部材６２０ａは、第２半導体チップＣ２の上面及び側面を覆うことができる。第２モールディング部材６２０ａは、第２半導体チップＣ２の上面及び側面をいずれも覆い、第２半導体チップＣ２を完全に覆い包むことができる。

従って、第１半導体チップＣ１及び第２半導体チップＣ２０は、第１モールディング部材６１０及び第２モールディング部材６２０ａによって完全に覆い包まれ、外部衝撃や湿気から保護される。

図１３、図１６、図１７、図２１及び図２２に示された半導体パッケージ１ａ，２，２ａ，３，３ａの第１半導体チップＣ１と、第２半導体チップＣ２との平面配置も、図１０ないし図１２に示された半導体パッケージ１−１，１−２，１−３の平面配置と同一であってもよく、重複される説明は省略することにする。

図２３ないし図３９は、本発明の他の実施形態による、半導体パッケージを示す断面図、及び半導体パッケージの様相を示す平面配置図である。具体的には、図２３ないし図３９は、３個の半導体チップを含む半導体パッケージを示す断面図、及び半導体パッケージの様相を示す平面配置図である。

図２３は、本発明の第４実施形態による半導体パッケージを示す断面図である。

図２３を参照すれば、半導体パッケージ４は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、第２半導体チップＣ２及び第３半導体チップＣ３を含む。

第２半導体チップＣ２は、第１半導体チップＣ１の第１貫通電極１２０、第１背面保護層１４２及び第１背面パッド１４４と同様に、第２貫通電極２２０、第２背面保護層２４２及び第２背面パッド２４４を含む。第３半導体チップＣ３は、第３半導体基板３００に、第３半導体素子３１０が形成される。第３前面パッド３３４は、第３前面チップの活性面上に形成され、第３前面保護層３３２によって露出される。第３前面パッド３３４上には、第３連結バンプが形成される。第３半導体チップＣ３は、図９に示された第２半導体チップＣ２と類似の構成を有するので、重複される説明は省略することにする。

第３半導体チップＣ３は、第２貫通電極２２０及び第１貫通電極１２０を介して、パッケージベース基板１０と電気的に連結される。第１貫通電極１２０のうち一部は、第２半導体チップＣ２と電気的に連結され、第１貫通電極１２０のうち残りは、第２貫通電極２２０を介して、第３半導体チップＣ３と電気的に連結される。

第２半導体チップＣ２の上面の面積は、第１半導体チップＣ１の上面の面積より大きくなってもよい。または、パッケージベース基板１０の上面と平行する第１方向（例えば、図２３において、水平方向）への第２半導体チップＣ２の幅は、第１半導体チップＣ１の幅より広くなってもよい。

第３半導体チップＣ３の上面の面積は、第２半導体チップＣ２の上面の面積より狭くともよい。例えば、第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、第３半導体チップＣ３の下面をいずれも覆い包む。

すなわち、第２半導体チップＣ２は、第１半導体チップＣ１の外側に突出するが、第３半導体チップＣ３は、第２半導体チップＣ２の外側に突出しない。

第１モールディング部材６１０は、第１半導体チップＣ１を覆い包むことができる。第２モールディング部材６２０は、第２半導体チップＣ２及び第３半導体チップＣ３を覆い包むことができる。

すなわち、下部チップ（例えば、第１半導体チップＣ１）上に積層される上部チップ（例えば、第２半導体チップＣ２）が、下部チップの外側に突出する場合、下部チップを覆い包む下部モールディング部材（例えば、第１モールディング部材６１０）と、上部チップを覆い包む上部モールディング部材（例えば、第２モールディング部材６２０）は、別途に形成することができる。

一方、すなわち、下部チップ（例えば、第２半導体チップＣ２）上に積層される上部チップ（例えば、第３半導体チップＣ３）が、下部チップの外側に突出しない場合、下部チップと上部チップとを覆い包むモールディング部材（例えば、第２モールディング部材６２０）は、一度に形成することができる。

図２４は、本発明の第４実施形態の変形による半導体パッケージを示す断面図である。

図２４を参照すれば、半導体パッケージ４ａは、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、第２半導体チップＣ２及び第３半導体チップＣ３を含む。

第２半導体チップＣ２の上面の面積は、第１半導体チップＣ１の上面の面積より大きくなってもよい。または、パッケージベース基板１０の上面と平行する第１方向（例えば、図２４において、水平方向）への第２半導体チップＣ２の幅は、第１半導体チップＣ１の幅より広くなってもよい。

第３半導体チップＣ３の上面の面積は、第２半導体チップＣ２の上面の面積と同一であってもよい。例えば、第２半導体チップＣ２と第３半導体チップＣ３は、パッケージベース基板１０の上面に対して垂直方向から見て、互いに重畳されてもよい。

すなわち、第２半導体チップＣ２は、第１半導体チップＣ１の外側に突出するが、第３半導体チップＣ３は、第２半導体チップＣ２の外側に突出しない。

従って、第３半導体チップＣ３が、第２半導体チップＣ２の外側に突出しないために、第２半導体チップＣ２と、第３半導体チップＣ３とを覆い包むモールディング部材、すなわち、第２モールディング部材６２０は、一度に形成することができる。

図２５は、本発明の第５実施形態による半導体パッケージを示す断面図である。

図２５を参照すれば、半導体パッケージ５は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、第２半導体チップＣ２及び第３半導体チップＣ３を含む。図２５に係わる説明において、図２３と重複される説明は省略することにする。

第２半導体チップＣ２の上面の面積は、第１半導体チップＣ１の上面の面積より狭くともよい。例えば、第１半導体チップＣ１は、パッケージベース基板１０の上面に対して垂直方向から見て、第２半導体チップＣ２の下面をいずれも覆い包む。

第３半導体チップＣ３の上面の面積は、第２半導体チップＣ２の上面の面積より大きくなってもよい。または、パッケージベース基板１０の上面と平行する第１方向（例えば、図２５において、水平方向）への第３半導体チップＣ３の幅は、第２半導体チップＣ２の幅より広くなってもよい。

すなわち、第３半導体チップＣ３は、第２半導体チップＣ２の外側に突出するが、第２半導体チップＣ２は、第１半導体チップＣ１の外側に突出しない。

従って、第２半導体チップＣ２が、第１半導体チップＣ１の外側に突出しないために、第１半導体チップＣ１と、第２半導体チップＣ２とを覆い包むモールディング部材、すなわち、第１モールディング部材６１０は、一度に形成することができる。

第１モールディング部材６１０は、第１半導体チップＣ１及び第２半導体チップＣ２を覆い包むことができる。第２モールディング部材６２０は、第３半導体チップＣ３を覆い包むことができる。

図２６は、本発明の第５実施形態の変形による半導体パッケージを示す断面図である。

図２６を参照すれば、半導体パッケージ５ａは、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、第２半導体チップＣ２及び第３半導体チップＣ３を含む。

第２半導体チップＣ２の上面の面積は、第１半導体チップＣ１の上面の面積と同一であってもよい。例えば、第１半導体チップＣ１と第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、互いに重畳されてもよい。

第３半導体チップＣ３の上面の面積は、第２半導体チップＣ２の上面の面積より大きくなってもよい。または、パッケージベース基板１０の上面と平行する第１方向（例えば、図２６において、水平方向）への第３半導体チップＣ３の幅は、第２半導体チップＣ ２の幅より広くなってもよい。

すなわち、第３半導体チップＣ３は、第２半導体チップＣ２の外側に突出するが、第２半導体チップＣ２は、第１半導体チップＣ１の外側に突出しない。

従って、第２半導体チップＣ２が、第１半導体チップＣ１の外側に突出しないために、第１半導体チップＣ１と、第２半導体チップＣ２とを覆い包むモールディング部材、すなわち、第１モールディング部材６１０は、一度に形成することができる。

第１モールディング部材６１０は、第１半導体チップＣ１及び第２半導体チップＣ２を覆い包むことができる。第２モールディング部材６２０は、第３半導体チップＣ３を覆い包むことができる。

図２７は、本発明の第６実施形態による半導体パッケージを示す断面図である。

図２７を参照すれば、半導体パッケージ６は、パッケージベース基板１０、パッケージベース基板１０の上面に順次に積層された第１半導体チップＣ１、第２半導体チップＣ２及び第３半導体チップＣ３を含む。

第２半導体チップＣ２の上面の面積は、第１半導体チップＣ１の上面の面積より大きくなってもよい。または、パッケージベース基板１０の上面と平行する第１方向（例えば、図２７で水平方向）への第２半導体チップＣ２の幅は、第１半導体チップＣ１の幅より広くなってもよい。

第３半導体チップＣ３の上面の面積は、第２半導体チップＣ２の上面の面積より大きくなってもよい。または、パッケージベース基板１０の上面と平行する第１方向（例えば、図２７において、水平方向）への第３半導体チップＣ３の幅は、第２半導体チップＣ２の幅より広くなってもよい。

すなわち、第３半導体チップＣ３は、第２半導体チップＣ２の外側に突出し、第２半導体チップＣ２は、第１半導体チップＣ１の外側に突出することができる。従って、第１半導体チップＣ１、第２半導体チップＣ２及び第３半導体チップＣ３をそれぞれ覆い包むモールディング部材は、別途に形成することができる。

第１モールディング部材６１０は、第１半導体チップＣ１を覆い包むことができる。第２モールディング部材６２０は、第２半導体チップＣ２を覆い包むことができる。第３モールディング部材６３０は、第３半導体チップＣ３を覆い包むことができる。

図２３ないし図２７に示された半導体パッケージ４，４ａ，５，５ａ，６において、下部チップと、下部チップの外側に突出する上部チップとの平面配置も、図１０ないし図１２に示された半導体パッケージ１−１，１−２，１−３の平面配置と同一であってもよく、重複される説明は省略することにする。

図２８は、本発明の第７実施形態による半導体パッケージを示す断面図である。

図２８を参照すれば、半導体パッケージ７は、パッケージベース基板１０、パッケージベース基板１０の上面に付着された第１半導体チップＣ１、及び第１半導体チップＣ１上に積層された２個の第２半導体チップＣ２ａ，Ｃ２ｂを含む。

２個の第２半導体チップＣ２ａ，Ｃ２ｂは、パッケージベース基板１０の上面から同一レベルに配置されてもよい。

２個の第２半導体チップＣ２ａ，Ｃ２ｂそれぞれの上面の面積は、第１半導体チップＣ１の上面の面積より大きくともよく、それと同じでもよく、あるいはそれより小さくともよい。しかし、１個の半導体チップＣ１の上面に、２個の第２半導体チップＣ２ａ，Ｃ２ｂが付着されながら、２個の第２半導体チップＣ２ａ，Ｃ２ｂのうちの一つ、あるいはそのどちらもが第１半導体チップＣ１の外側に突出する。

従って、第１半導体チップＣ１を覆い包む第１モールディング部材６１０と、２個の第２半導体チップＣ２ａ，Ｃ２ｂを覆い包む第２モールディング部材６２０は、別途に形成することができる。

第１モールディング部材６１０は、第１半導体チップＣ１を覆い包むことができる。第２モールディング部材６２０は、２個の第２半導体チップＣ２ａ，Ｃ２ｂを覆い包むことができる。

図２９ないし図３１は、本発明の第７実施形態による半導体パッケージの様相を示す平面配置図である。具体的には、図２９ないし図３１は、本発明の第７実施形態による、半導体パッケージが含む第１半導体チップと２個の第２半導体チップの間の平面配置を示す平面配置図である。従って、パッケージベース基板１０、第１半導体チップＣ１、及び２個の第２半導体チップＣ２ａ，Ｃ２ｂ以外の構成要素は省略されている。

図２９を参照すれば、半導体パッケージ７−１は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された第１半導体チップＣ１、及び第１半導体チップＣ１の上面に積層された２個の第２半導体チップＣ２ａ，Ｃ２ｂを含む。２個の第２半導体チップＣ２ａ，Ｃ２ｂは、パッケージベース基板１０の上面に対して垂直方向から見て、第１半導体チップＣ１の上面のうち、２個の第２半導体チップＣ２ａ，Ｃ２ｂ間の空間を除いた全ての部分を覆うことができる。

従って、２個の第２半導体チップＣ２ａ，Ｃ２ｂそれぞれのエッジのうち３個のエッジが、第１半導体チップＣ１のエッジから外側に突出している。

図３０を参照すれば、半導体パッケージ７−２は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された第１半導体チップＣ１、及び第１半導体チップＣ１の上面に積層された２個の第２半導体チップＣ２ａ，Ｃ２ｂを含む。

２個の第２半導体チップＣ２ａ，Ｃ２ｂそれぞれのエッジのうち１個のエッジが第、１半導体チップＣ１のエッジから外側に突出している。

図３１を参照すれば、半導体パッケージ７−３は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された第１半導体チップＣ１、及び第１半導体チップＣ１の上面に積層された２個の第２半導体チップＣ２ａ，Ｃ２ｂを含む。

２個の第２半導体チップＣ２ａ，Ｃ２ｂそれぞれのエッジのうち２個のエッジが、第１半導体チップＣ１のエッジから外側に突出している。

図２９ないし図３１には、２個の第２半導体チップＣ２ａ，Ｃ２ｂそれぞれの２個ないし４個のエッジに隣接する部分が、第１半導体チップＣ１のエッジから外側に突出しているように図示されているが、２個の第２半導体チップＣ２ａ，Ｃ２ｂのうち１個の第２半導体チップＣ２ａまたはＣ２ｂのエッジのみ、第１半導体チップＣ１のエッジから外側に突出することも可能である。また、第１半導体チップＣ１のエッジから外側に突出する２個の第２半導体チップＣ２ａ，Ｃ２ｂそれぞれのエッジの個数が異なることも可能である。

図３２は、本発明の第８実施形態による半導体パッケージを示す断面図である。

図３２を参照すれば、半導体パッケージ８は、パッケージベース基板１０、パッケージベース基板１０の上面に付着された２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び２個の第１半導体チップＣ１ａ，Ｃ１ｂ上にまたがって積層された第２半導体チップＣ２を含む。

２個の第１半導体チップＣ１ａ，Ｃ１ｂは、パッケージベース基板１０の上面から同一レベルに配置されてもよい。

第２半導体チップＣ２は、２個の第１半導体チップＣ１ａ，Ｃ１ｂいずれの外側、または１つの第１半導体チップＣ１ａまたはＣ１ｂの外側にも突出する。

従って、２個の第１半導体チップＣ１ａ，Ｃ１ｂを覆い包む第１モールディング部材６１０と、第２半導体チップＣ２を覆い包む第２モールディング部材６２０は、別途に形成することができる。

第１モールディング部材６１０は、２個の第１半導体チップＣ１ａ，Ｃ１ｂを覆い包むことができる。第２モールディング部材６２０は、第２半導体チップＣ２を覆い包むことができる。

図３３ないし図３５は、本発明の第８実施形態による半導体パッケージの様相を示す平面配置図である。具体的には、図３３ないし図３５は、本発明の第８実施形態による、半導体パッケージが含む２個の第１半導体チップと、第２半導体チップとの平面配置を示す平面配置図である。従って、パッケージベース基板１０、２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び第２半導体チップＣ２以外の構成要素は省略されている。

図３３を参照すれば、半導体パッケージ８−１は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び２個の第１半導体チップＣ１ａ、Ｃ１ｂの上面にかけて積層された第２半導体チップＣ２を含む。第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、２個の第１半導体チップＣ１ａ，Ｃ１ｂの上面をいずれも覆い包む。

従って、第２半導体チップＣ２のエッジのうち４個のエッジが、２個の第１半導体チップＣ１ａ，Ｃ１ｂのエッジから外側に突出している。

図３４を参照すれば、半導体パッケージ８−２は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び２個の第１半導体チップＣ１ａ、Ｃ１ｂの上面にかけて積層された第２半導体チップＣ２を含む。第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、２個の第１半導体チップＣ１ａ，Ｃ１ｂの上面の一部分を覆うことができる。

従って、第２半導体チップＣ２のうち、２個の第１半導体Ｃ１ａ，Ｃ１ｂ間の上にある部分と、２個のエッジが２個の第１半導体チップＣ１ａ，Ｃ１ｂのエッジから外側に突出している。

図３５を参照すれば、半導体パッケージ８−３は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び２個の第１半導体チップＣ１ａ、Ｃ１ｂの上面にかけて積層された第２半導体チップＣ２を含む。第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、２個の第１半導体チップＣ１ａ，Ｃ１ｂの上面の一部分を覆うことができる。

従って、第２半導体チップＣ２のち、２個の第１半導体Ｃ１ａ，Ｃ１ｂ間の上にある部分と、３個のエッジとが、２個の第１半導体チップＣ１ａ，Ｃ１ｂのエッジから外側に突出している。

図３６は、本発明の第８実施形態の変形による半導体パッケージを示す断面図である。

図３６を参照すれば、半導体パッケージ８ａは、パッケージベース基板１０、パッケージベース基板１０の上面に付着された２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び２個の第１半導体チップＣ１ａ，Ｃ１ｂ上にわたって積層された第２半導体チップＣ２を含む。

２個の第１半導体チップＣ１ａ，Ｃ１ｂは、パッケージベース基板１０の上面から同一レベルに配置されてもよい。

パッケージベース基板１０の上面と平行する第１方向（例えば、図３６において、水平方向）への第２半導体チップＣ２の幅は、２個の第１半導体チップＣ１ａ，Ｃ１ｂが共に占める幅より狭くともよい。

しかし、第２半導体チップＣ２の一部分は、２個の第１半導体チップＣ１ａ，Ｃ１ｂの外側のうち、２個の第１半導体チップＣ１ａ，Ｃ１ｂ間の上に存在することができる。

従って、２個の第１半導体チップＣ１ａ，Ｃ１ｂを覆い包む第１モールディング部材６１０と、第２半導体チップＣ２を覆い包む第２モールディング部材６２０は、別途に形成することができる。

第１モールディング部材６１０は、２個の第１半導体チップＣ１ａ，Ｃ１ｂを覆い包むことができる。第２モールディング部材６２０は、第２半導体チップＣ２を覆い包むことができる。

図３７ないし図３９は、本発明の第８実施形態の変形による半導体パッケージの様相を示す平面配置図である。具体的には、図３７ないし図３９は、本発明の第８実施形態の変形による半導体パッケージが含む２個の第１半導体チップと、第２半導体チップとの平面配置を示す平面配置図である。従って、パッケージベース基板１０、２個の第１半導体チップＣ１ａ，Ｃ１ｂ及び第２半導体チップＣ２以外の構成要素は省略されている。

図３７を参照すれば、半導体パッケージ８ａ−１は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び２個の第１半導体チップＣ１ａ、Ｃ１ｂの上面にかけて積層された第２半導体チップＣ２を含む。第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、２個の第１半導体チップＣ１ａ，Ｃ１ｂの上面の一部を覆うことができる。

従って、第２半導体チップＣ２のエッジが、２個の第１半導体チップＣ１ａ，Ｃ１ｂのエッジから外側に突出しないが、第２半導体チップＣ２の中心の一部分が、２個の第１半導体チップＣ１ａ，Ｃ１ｂのエッジから外側に、２個の第１半導体チップＣ１ａ，Ｃ１ｂ間の上に突出している。

図３８を参照すれば、半導体パッケージ８ａ−２は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び２個の第１半導体チップＣ１ａ、Ｃ１ｂの上面にかけて積層された第２半導体チップＣ２を含む。第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、２個の第１半導体チップＣ１ａ，Ｃ１ｂそれぞれの反対側エッジを除いた上面の部分を覆うことができる。

従って、第２半導体チップＣ２は、２個のエッジが、２個の第１半導体チップＣ１ａ，Ｃ１ｂのエッジから外側に突出している。

図３９を参照すれば、半導体パッケージ８ａ−３は、パッケージベース基板１０、パッケージベース基板１０の上面に積層された２個の第１半導体チップＣ１ａ，Ｃ１ｂ、及び２個の第１半導体チップＣ１ａ、Ｃ１ｂの上面にかけて積層された第２半導体チップＣ２を含む。第２半導体チップＣ２は、パッケージベース基板１０の上面に対して垂直方向から見て、２個の第１半導体チップＣ１ａ，Ｃ１ｂそれぞれの同一方向のエッジを含む対面の部分を覆うことができる。

従って、第２半導体チップＣ２は、１個のエッジが、２個の第１半導体チップＣ１ａ，Ｃ１ｂのエッジから外側に突出している。

図９ないし図１３、図１６、図１７、図２１ないし図３９に示された半導体パッケージ１，１−１，１−２，１−３，１ａ，２，２ａ，２ｂ，３，３ａ，４，４ａ，５，５ａ，６，７，７−１，７−２，７−３，８，８−１，８−２，８−３，８ａ，８ａ−１，８ａ−２，８ａ−３には、２個または３個の半導体チップを含むように例示されているが、４個またはそれ以上の半導体チップを含む半導体パッケージを具現することも可能である。例えば、パッケージベース基板１０上に、順次に４個以上の半導体チップを積層する半導体パッケージ、または同一レベルに３個以上の半導体チップが付着される積層半導体パッケージを具現することも可能である。

また、パッケージベース基板１０の上面に対して垂直方向から見て、下部半導体チップの外側に突出する上部半導体チップがある場合にのみ、モールディング部材を別途に形成するように例示されているが、下部半導体チップと上部半導体チップとが互いに重畳されたり、あるいは上部半導体チップが下部半導体チップにいずれも重畳されたりする場合にも、モールディング部材を別途に形成し、半導体パッケージを形成することも可能である。

図２３ないし図２６に示された半導体パッケージ４，４ａ，５，５ａは、第１半導体チップＣ１と、第２半導体チップＣ２との間、または第２半導体チップＣ２と、第３半導体チップＣ３との間の空間を、ＭＵＦ工程を介して、第１モールディング部材６１０または第２モールディング部材６２０が充填するように図示されているが、図１６または図２１に示された半導体パッケージ２または３のように、アンダーフィル層７１０または７２０によって形成することも可能である。

同様に、図２７に示された半導体パッケージ６は、第１半導体チップＣ１と、第２半導体チップＣ２との間の空間と、第２半導体チップＣ２と第３半導体チップＣ３の間の空間とを、ＭＵＦ工程を介して、それぞれ第２モールディング部材６２０と第３モールディング部材６３０とが充填し、図２８に示された半導体パッケージ７は、第１半導体チップＣ１と、第２半導体チップＣ２ａ，Ｃ２ｂとの間の空間を、図３２及び図３６に示された半導体パッケージ８，８ａは、第１半導体チップＣ１ａ，Ｃ１ｂと、第２半導体チップＣ２との間の空間を、ＭＵＦ工程を介して、第２モールディング部材６１０が充填するように図示されているが、図１６または図２１に示された半導体パッケージ２または３のように、アンダーフィル層７１０または７２０によって形成することも可能である。

図４０は、本発明の実施形態による半導体パッケージを含むメモリモジュールを示す平面図である。

図４０を参照すれば、メモリモジュール１１００は、モジュール基板１１１０と、前記モジュール基板１１１０に付着された複数の半導体パッケージ１１２０と、を含む。

半導体パッケージ１１２０は、本発明の一実施形態による半導体パッケージを含む。例えば、半導体パッケージ１１２０は、図９ないし図１３、図１６、図１７、図２１ないし図３９に例示された半導体パッケージ１，１−１，１−２，１−３，１ａ，２，２ａ，２ｂ，３，３ａ，４，４ａ，５，５ａ，６，７，７−１，７−２，７−３，８，８−１，８−２，８−３，８ａ，８ａ−１，８ａ−２，８ａ−３を含んでもよい。

モジュール基板１１１０の一側には、マザーボードのソケットに嵌め込まれる接続部１１３０が配置される。モジュール基板１１１０上には、セラミックス・デカップリング・キャパシタ１１４０が配置される。本発明によるメモリモジュール１１００は、図４０に例示された構成にのみ限定されるものではなく、多様な形態に製作されてもよい。

図４１は、本発明の実施形態による半導体パッケージを含むシステムを示す構成図である。

図４１を参照すれば、システム１２００は、制御器１２１０、入出力装置１２２０、メモリ１２３０、及びインターフェース１２４０を含む。システム１２００は、モバイルシステムまたは情報を伝送したり送信されたりするシステムであってもよい。一部実施形態において、前記モバイルシステムは、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、携帯用コンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線フォン（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）またはメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）である。制御器１２１０は、システム１２００での実行プログラムを制御するためのものであり、マイクロプロセッサ、デジタル信号処理器（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ、またはそれと類似した装置からなってもよい。入出力装置１２２０は、システム１２００のデータを入出力するのに利用される。システム１２００は、入出力装置１２２０を利用して、外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換することができる。入出力装置１２２０は、例えば、キーパッド、キーボードまたは表示装置でもある。
メモリ１２３０は、制御器１２１０の動作のためのコード及び／またはデータを保存したり、あるいは制御器１２１０で処理されたデータを保存したりすることができる。メモリ１２３０は、本発明の実施形態による半導体パッケージを含む。例えば、メモリ１２３０は、図９ないし図１３、図１６、図１７、図２１ないし図３９に例示された半導体パッケージ１，１−１，１−２，１−３，１ａ，２，２ａ，２ｂ，３，３ａ，４，４ａ，５，５ａ，６，７，７−１，７−２，７−３，８，８−１，８−２，８−３，８ａ，８ａ−１，８ａ−２，８ａ−３を含んでもよい。

インターフェース１２４０は、システム１２００と、外部の他の装置とのデータ伝送通路であってもよい。制御器１２１０、入出力装置１２２０、メモリ１２３０及びインターフェース１２４０は、バス１２５０を介して互いに通信することができる。システム１２００は、モバイルフォン、ＭＰ３プレーヤ、ナビゲーション、携帯用マルチメディア再生機（ＰＭＰ：ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、固相ディスク（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家電製品（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に利用されてもよい。

図４２は、本発明の実施形態による半導体パッケージを含むメモリカードを示す構成図である。

図４２を参照すれば、メモリカード１３００は、メモリ１３１０及びメモリ制御器１３２０を含む。

メモリ１３１０は、データを保存することができる。一部実施形態において、メモリ１３１０は、電源供給が中断されても、保存されたデータをそのまま維持することができる不揮発性特性を有する。メモリ１３１０は、本発明の実施形態による半導体パッケージを含む。例えば、メモリ１３１０は、図９ないし図１３、図１６、図１７、図２１ないし図３９に例示された半導体パッケージ１，１−１，１−２，１−３，１ａ，２，２ａ，２ｂ，３，３ａ，４，４ａ，５，５ａ，６，７，７−１，７−２，７−３，８，８−１，８−２，８−３，８ａ，８ａ−１，８ａ−２，８ａ−３を含んでもよい。

メモリ制御器１３２０は、ホスト１３３０の読み取り／書き込み要請に応答し、前記メモリ１３１０に保存されたデータを読み取ったり、あるいはメモリ１３１０のデータを保存したりすることができる。

以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想及び範囲内で、当分野で当業者によって、さまざまな変形及び変更が可能である。

本発明の半導体パッケージ及びその製造方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。

１，１−１，１−２，１−３，１ａ，２，２ａ，２ｂ，３，３ａ，４，４ａ，５，５ａ，６，７，７−１，７−２，７−３，８，８−１，８−２，８−３，８ａ，８ａ−１，８ａ−２，８ａ−３，１１２０ 半導体パッケージ
１０ パッケージベース基板
１２ 基板ベース
１４ａ 第１接続端子
１４ｂ 第２接続端子
１６ａ 第１ソルダレジスト層
１６ｂ 第２ソルダレジスト層
１８ 外部連結端子
１００ 第１半導体基板
１１０ 第１半導体素子
１２０ 第１貫通電極
１３２ 第１前面保護層
１３４ 第１前面パッド
１４２ 第１背面保護層
１４４ 第１背面パッド
１５０ 第１連結バンプ
２００ 第２半導体基板
２１０ 第２半導体素子
２３２ 第２前面保護層
２３４ 第２前面パッド
２４２ 第２背面保護層
２４４ 第２背面パッド
２５０ 第２連結バンプ
３００ 第３半導体基板
３１０ 第３半導体素子
３３２ 第３前面保護層
３３４ 第３前面パッド
３５０ 第３連結バンプ
６１０ 第１モールディング部材
６１５ 第１モールディング部材と第２モールディング部材との界面
６２０，６２０ａ 第２モールディング部材
６３０ 第３モールディング部材
７１０，７２０ アンダーフィル層
８００ 放熱部材
８１０ 放熱板
８２０ 熱伝導素材
９００ モールディング金型
９１０ 金型本体
９２０ 緩衝層
１１００ メモリモジュール
１１１０ モジュール基板
１１３０ 接続部
１１４０ セラミックス・デカップリング・キャパシタ
１２００ システム
１２１０ 制御器
１２２０ 入出力装置
１２３０，１３１０ メモリ
１２４０ インターフェース
１２５０ バス
１３００ メモリカード
１３２０ メモリ制御器
１３３０ ホスト
Ｃ１，Ｃ１ａ，Ｃ１ｂ 第１半導体チップ
Ｃ２，Ｃ２ａ，Ｃ２ｂ 第２半導体チップ
Ｃ３ 第３半導体チップ

Claims (23)

1. パッケージベース基板と、
   前記パッケージベース基板上に配置された少なくとも１つの第１半導体チップと、
   前記少なくとも１つの第１半導体チップの上面と同一レベルに配置され、前記少なくとも１つの第１半導体チップの上面を覆わない第１モールディング部材と、
   前記少なくとも１つの第１半導体チップ上と、前記第１モールディング部材上とにまたがるように、前記少なくとも１つの第１半導体チップ上に積層された少なくとも１つの第２半導体チップと、
   前記少なくとも１つの第２半導体チップの上面と同一レベルに配置された第２モールディング部材と、
   前記第２半導体チップ及び第２モールディング部材の上面を覆うように配置された放熱部材と、を含むが、
   前記少なくとも１つの第１半導体チップと、前記第１モールディング部材の少なくとも一部分は、前記パッケージベース基板、及び前記少なくとも１つの第２半導体チップの間に配置され、
   前記第２モールディング部材は、前記第１モールディング部材と界面で接し、
   前記第１モールディング部材は、第１ヤング率を有する物質から形成され、前記第２モールディング部材は、前記第１ヤング率より大きい第２ヤング率を有する物質から形成されており、
   前記少なくとも１つの第２半導体チップの上面は、前記少なくとも１つの第１半導体チップの上面より大きく、
   前記パッケージベース基板の上面と平行する第１方向における前記少なくとも１つの第２半導体チップの幅は、前記少なくとも１つの第１半導体チップの幅より広いことを特徴とする半導体パッケージ。
2. 前記第１モールディング部材は、前記少なくとも１つの第１半導体チップの側面を覆い包んでいることを特徴とする請求項１に記載の半導体パッケージ。
3. 前記第１モールディング部材の上面と、前記少なくとも１つの第１半導体チップの上面は、前記パッケージベース基板の上面から同一レベルに形成されていることを特徴とする請求項１に記載の半導体パッケージ。
4. 前記第２モールディング部材は、前記少なくとも１つの第２半導体チップの上面を覆わないことを特徴とする請求項１に記載の半導体パッケージ。
5. 前記第２モールディング部材は、前記少なくとも１つの第２半導体チップの側面を覆い包んでいることを特徴とする請求項４に記載の半導体パッケージ。
6. 前記第２モールディング部材は、前記少なくとも１つの第２半導体チップの上面及び側面を覆っていることを特徴とする請求項１に記載の半導体パッケージ。
7. 前記第１モールディング部材を形成する物質は、前記第１モールディング部材が、前記第１ヤング率を有するように第１フィラーパーティクルが含まれた第１物質であり、
   前記第２モールディング部材を形成する物質は、前記第２モールディング部材が、前記第２ヤング率を有するように第２フィラーパーティクルが含まれた前記第１物質であることを特徴とする請求項１に記載の半導体パッケージ。
8. 前記第２モールディング部材を形成する物質は、前記少なくとも１つの第２半導体チップの側面を覆い、前記少なくとも１つの第１半導体チップと、前記少なくとも１つの第２半導体チップとの間の空間を充填していることを特徴とする請求項１に記載の半導体パッケージ。
9. 前記第２モールディング部材を形成する物質は、前記少なくとも１つの第２半導体チップの側面を覆い、
   前記少なくとも１つの第１半導体チップと、前記少なくとも１つの第２半導体チップとの間の空間を充填する異なる物質をさらに含み、 前記少なくとも１つの第２半導体チップと、前記異なる物質とが前記第１モールディング部材の最上面を共に覆っていることを特徴とする請求項１に記載の半導体パッケージ。
10. 前記少なくとも１つの第１半導体チップは、貫通電極をさらに含み、
    前記少なくとも１つの第２半導体チップは、前記貫通電極を介して、前記パッケージベース基板と電気的に連結されていることを特徴とする請求項１に記載の半導体パッケージ。
11. 前記第１モールディング部材の外側面と、前記第２モールディング部材の外側面は、同一平面をなしていることを特徴とする請求項１に記載の半導体パッケージ。
12. パッケージベース基板と、
    前記パッケージベース基板上に付着された第１半導体チップと、
    前記第１半導体チップ上に積層され、前記第１半導体チップから突出した第２半導体チップと、
    第１半導体チップを垂直に貫通し、前記パッケージベース基板と、前記第２半導体チップとを電気的に連結する第１貫通電極と、
    前記第１半導体チップの上面と同一レベルで、前記第１半導体チップの側面を覆い包む第１モールディング部材と、
    前記第２半導体チップの上面と同一レベルで、前記第２半導体チップの側面を覆い包む第２モールディング部材と、
    前記第２半導体チップ及び第２モールディング部材の上面を覆うように配置された放熱部材と、を含むが、
    前記第２半導体チップは、前記第１モールディング部材の少なくとも一部分と垂直にオーバーラップし、
    前記第１モールディング部材は、第１ヤング率を有する物質から形成され、前記第２モールディング部材は、前記第１ヤング率より大きい第２ヤング率を有する物質から形成されており、
    前記第２半導体チップの上面は、前記第１半導体チップの上面より大きく、
    前記パッケージベース基板の上面と平行する第１方向における前記第２半導体チップの幅は、前記第１半導体チップの幅より広い半導体パッケージ。
13. 前記第１モールディング部材と、前記第２モールディング部材との界面で、前記第１モールディング部材の最上面と、前記第２モールディング部材の最下面とが接していることを特徴とする請求項１２に記載の半導体パッケージ。
14. 前記第１モールディング部材と前記第２モールディング部材は、異なる量または異なるサイズのフィラーを有している同じ物質、または異なる物質から形成されたことを特徴とする請求項１２に記載の半導体パッケージ。
15. 前記第２モールディング部材は、前記第１半導体チップと、前記第２半導体チップとの間の空間を充填していることを特徴とする請求項１２に記載の半導体パッケージ。
16. パッケージベース基板と、
    前記パッケージベース基板上に付着された、貫通電極を有する第１半導体チップと、
    前記パッケージベース基板の上面を覆い、前記第１半導体チップの上面と同一平面をなす上面を有する第１モールディング部材と、
    前記第１半導体チップ上に積層され、前記貫通電極を介して、前記パッケージベース基板と電気的に連結され、前記パッケージベース基板の上面に対して垂直方向から見て、前記第１モールディング部材の一部分と重畳している第２半導体チップと、
    前記第２半導体チップの少なくとも一部分を覆い包み、前記パッケージベース基板の上面に対して垂直方向に、前記第１モールディング部材の側面から延長された側面を有する第２モールディング部材と、
    前記第２半導体チップ及び第２モールディング部材の上面を覆うように配置された放熱部材と、を含み、
    前記第１モールディング部材は、第１ヤング率を有する物質から形成され、前記第２モールディング部材は、前記第１ヤング率より大きい第２ヤング率を有する物質から形成されており、
    前記第２半導体チップの上面は、前記第１半導体チップの上面より大きく、
    前記パッケージベース基板の上面と平行する第１方向における前記第２半導体チップの幅は、前記第１半導体チップの幅より広い半導体パッケージ。
17. 前記第２モールディング部材の外側面と、前記第１モールディング部材の外側面は、同一平面をなしていることを特徴とする請求項１６に記載の半導体パッケージ。
18. 貫通電極を有する第１半導体チップをパッケージベース基板上に付着させる段階と、
    第１半導体チップの側面を覆い包み、上面を覆わない第１モールディング部材を形成する段階と、
    前記第１半導体チップ上に、第２半導体チップを積層する段階と、
    前記第２半導体チップを覆い包む第２モールディング部材を形成する段階と、
    前記第２モールディング部材を形成する段階後、前記第２半導体チップ及び第２モールディング部材の上面を覆う放熱部材を付着させる段階と、を含むが、
    前記第１半導体チップ上に、前記第２半導体チップを積層する段階において、前記第２半導体チップが、前記貫通電極と電気的に連結され、前記第２半導体チップの少なくとも一部分が、前記第１モールディング部材上に配置され、
    前記第１モールディング部材は、第１ヤング率を有する物質から形成され、前記第２モールディング部材は、前記第１ヤング率より大きい第２ヤング率を有する物質から形成され、
    前記第２半導体チップの上面は、前記第１半導体チップの上面より大きく、
    前記パッケージベース基板の上面と平行する第１方向における前記第２半導体チップの幅は、前記第１半導体チップの幅より広いことを特徴とする半導体パッケージの製造方法。
19. 前記第１モールディング部材を形成する段階は、
    平坦な下面を有するモールディング金型を、前記第１半導体チップの上面に付着させる段階と、
    前記パッケージベース基板の上面、及び前記第１半導体チップの側面を覆うように、モールディング物質を注入する段階と、
    前記モールディング金型を除去する段階と、を含むことを特徴とする請求項１８に記載の半導体パッケージの製造方法。
20. 前記第２半導体チップを積層する段階は、
    前記第２半導体チップの下面を覆う非伝導性フィルムを付着させる段階と、
    前記貫通電極と電気的に連結されるように、前記第２半導体チップを、前記第１半導体チップ上に付着させる段階と、を含むことを特徴とする請求項１８に記載の半導体パッケージの製造方法。
21. 前記第２半導体チップを積層する段階後、
    前記第１半導体チップと、前記第２半導体チップとの間に毛細管アンダーフィル法によって、アンダーフィル層を形成する段階をさらに含むことを特徴とする請求項１８に記載の半導体パッケージの製造方法。
22. 前記第２モールディング部材を形成する段階は、
    前記第２モールディング部材が、前記第１半導体チップと、前記第２半導体チップとの間を充填することを特徴とする請求項１８に記載の半導体パッケージの製造方法。
23. 前記第２モールディング部材を形成する段階は、
    前記第２モールディング部材が、前記第２半導体チップの側面を覆い包むが、前記第２半導体チップの上面を覆わないようにする段階をさらに含むことを特徴とする請求項１８に記載の半導体パッケージの製造方法。

Images