KR102379704B1 - 반도체 패키지 - Google Patents

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강선원
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Abstract

대용량을 제공하면서도 박형화가 가능한 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 상면 및 하면에 각각 본딩 패드와 연결 패드를 가지는 패키지 베이스 기판, 패키지 베이스 기판 상에 부착되며 제1A 반도체 칩, 제1B 반도체 칩, 제2A 반도체 칩 및 제2B 반도체 칩으로 이루어지며 각각의 상면의 제1 에지에 인접하도록 배치되는 복수개의 칩 패드를 가지는 4개의 반도체 칩 및 칩 패드와 본딩 패드를 전기적으로 연결하는 본딩 와이어를 포함하며, 4개의 반도체 칩은 각각의 제1 에지가 패키지 베이스 기판의 서로 다른 에지를 향하도록 패키지 베이스 기판 상에 배치된다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 패키지 베이스 기판 상에 배치되는 복수의 반도체 칩들을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 경량화 및 대용량화되고 있다. 이에 따라 전자기기에 포함되는 반도체 패키지도 소형화, 경량화 및 대용량화가 요구되고 있다.
특히 모바일 기기들은 고성능화와 함께 화면 크기가 대형화되면서도 휴대성을 유지/향상시키기 위하여 박형화 및 경량화가 요구되고 있다.
본 발명의 기술적 과제는 모바일 기기와 같은 전자기기의 소형화, 경량화 및 대용량화를 달성하기 위하여, 대용량을 제공하면서도 박형화가 가능한 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 상면 및 하면에 각각 본딩 패드와 연결 패드를 가지는 패키지 베이스 기판, 상기 패키지 베이스 기판 상에 부착되며 제1A 반도체 칩, 제1B 반도체 칩, 제2A 반도체 칩 및 제2B 반도체 칩으로 이루어지며 각각의 상면의 제1 에지에 인접하도록 배치되는 복수개의 칩 패드를 가지는 4개의 반도체 칩 및 상기 칩 패드와 상기 본딩 패드를 전기적으로 연결하는 본딩 와이어를 포함하며, 상기 4개의 반도체 칩은 각각의 상기 제1 에지가 상기 패키지 베이스 기판의 서로 다른 에지를 향하도록 상기 패키지 베이스 기판 상에 배치된다.
상기 제1A 반도체 칩과 상기 제1B 반도체 칩은, 각각의 상기 제1 에지가 상기 패키지 베이스 기판의 서로 대향하는 에지를 향하도록 상기 패키지 베이스 기판 상에 배치될 수 있다.
상기 제1A 반도체 칩과 상기 제1B 반도체 칩은, 각각의 상기 제1 에지가 상기 패키지 베이스 기판의 서로 대향하는 에지에 인접하도록 향하도록 상기 패키지 베이스 기판 상에 배치될 수 있다.
상기 제2A 반도체 칩과 상기 제2B 반도체 칩은, 각각의 상기 제1 에지가 상기 패키지 베이스 기판의 서로 대향하는 에지에 인접하도록 상기 패키지 베이스 기판 상에 배치될 수 있다.
상기 4개의 반도체 칩은, 각각의 상기 제1 에지에 반대되는 제2 에지가 상기 패키지 베이스 기판의 서로 다른 에지에 인접하도록 상기 패키지 베이스 기판 상에 배치될 수 있다.
상기 제1A 반도체 칩과 상기 제1B 반도체 칩의 사이를 연결하는 제1 매칭 배선, 및 상기 제2A 반도체 칩과 상기 제2B 반도체 칩의 사이를 연결하는 제2 매칭 배선을 더 포함하며, 상기 제1A 반도체 칩과 상기 제1B 반도체 칩을 포함하는 제1 반도체 칩 및, 상기 제2A 반도체 칩과 상기 제2B 반도체 칩을 포함하는 제2 반도체 칩은, 상기 제1 매칭 배선 및 상기 제2 매칭 배선에 의하여 각각 하나의 반도체 칩의 기능을 수행할 수 있다.
상기 제1 매칭 배선 및 상기 제2 매칭 배선은 각각 상기 패키지 베이스 기판에 형성된 내부 배선일 수 있다.
상기 제1 매칭 배선 및 상기 제2 매칭 배선은, 상기 패키지 베이스 기판에서 동일한 레벨을 따라서 서로 교차하지 않으며 연장될 수 있다.
상기 제1 매칭 배선 및 상기 제2 매칭 배선은 상기 패키지 베이스 기판에서 서로 다른 레벨을 따라서 연장하여, 상기 패키지 베이스 기판의 주면에 대하여 수직 방향으로 서로 교차할 수 있다.
상기 제1 매칭 배선은 상기 패키지 베이스 기판에 형성된 내부 배선이고, 상기 제2 매칭 배선은, 상기 패키지 베이스 기판 상으로 연장되는 연결 본딩 와이어일 수 있다.
상기 제1A 반도체 칩 및 상기 제1B 반도체 칩 각각의 상기 복수개의 칩 패드 중, 적어도 하나는 상기 제1 매칭 배선과, 나머지는 상기 연결 패드와 각각 전기적으로 연결되고, 상기 제2A 반도체 칩 및 상기 제2B 반도체 칩 각각의 상기 복수개의 칩 패드 중, 적어도 하나는 상기 제2 매칭 배선과, 나머지는 상기 연결 패드와 각각 전기적으로 연결될 수 있다.
상면 및 하면에 각각 복수개의 본딩 패드와 복수개의 연결 패드를 가지고, 내부에 제1 매칭 배선, 및 제2 매칭 배선을 포함하며, 네 개의 에지가 있는 패키지 베이스 기판, 상기 제1 매칭 배선에 의하여 전기적으로 연결되는 제1A 반도체 칩과 제1B 반도체 칩, 및 상기 제2 매칭 배선에 의하여 전기적으로 연결되는 제2A 반도체 칩 및 제2B 반도체 칩으로 이루어지고, 각각의 상면의 제1 에지에 인접하도록 배치되는 복수개의 칩 패드를 가지며 상기 패키지 베이스 기판의 상면에 부착되는 4개의 반도체 칩, 상기 칩 패드와 상기 본딩 패드를 전기적으로 연결하는 본딩 와이어 및 상기 연결 패드에 부착되는 연결 단자를 포함하며, 상기 제1A 반도체 칩, 제1B 반도체 칩, 제2A 반도체 칩 및 제2B 반도체 칩으로 이루어지는 상기 4개의 반도체 칩은, 각각의 상기 제1 에지가 상기 패키지 베이스 기판의 네 개의 상기 에지 중 서로 다른 에지를 향하도록 상기 패키지 베이스 기판 상에 배치된다.
상기 제1 매칭 배선 및 상기 제2 매칭 배선은, 상기 패키지 베이스 기판 내에서 상기 연결 패드와 전기적으로 절연되며, 상기 제1A 반도체 칩 및 상기 제1B 반도체 칩 각각의 상기 복수개의 칩 패드 중 적어도 하나는 상기 제1 매칭 배선과, 나머지는 상기 연결 패드와 각각 전기적으로 연결되고, 상기 제2A 반도체 칩 및 상기 제2B 반도체 칩 각각의 상기 복수개의 칩 패드 중 적어도 하나는 상기 제2 매칭 배선과, 나머지는 상기 연결 패드와 각각 전기적으로 연결될 수 있다.
메인 패키지 베이스 기판, 상기 메인 패키지 베이스 기판 상에 부착되는 메인 반도체 칩 및 상기 메인 패키지 기판의 하면에 부착되는 메인 외부 연결 단자를 더 포함하며, 상기 연결 단자는 상기 메인 패키지 기판의 상면과 연결되어, 상기 4개의 반도체 칩이 부착된 상기 패키지 베이스 기판은, 상기 메인 반도체 칩이 부착된 상기 메인 패키지 베이스 기판 상에 PoP(Package-on-Package) 구조로 이루며 부착될 수 있다.
상기 4개의 반도체 칩은 메모리 반도체 칩이고, 상기 메인 반도체 칩은 프로세스 유닛일 수 있다.
본 발명에 따른 반도체 패키지는, 하나의 반도체 칩의 기능을 수행하는 한쌍의 반도체 칩을 이용하여, 반도체 패키지의 두께를 감소하고, 본딩 와이어 형성 과정에서 불량이 발생하지 않을 수 있다. 또한 패키지 베이스 기판 내의 내부 배선이 단순해지거나 길이가 감소하여 반도체 패키지의 특성 저하가 발생하지 않을 수 있다. 따라서 신뢰성이 향상된 반도체 패키지를 형성할 수 있다.
이를 통하여, 본 발명에 따른 반도체를 포함하는 전자기기의 소형화, 경량화 및 대용량화를 달성할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 반도체 패키지의 평면 배치도이다. 구체적으로, 도 2b는 반도체 패키지에 포함되는 반도체 칩들의 배치를 나타내는 평면 배치도이고, 도 2c는 반도체 패키지에 포함되는 패키지 베이스 기판의 본딩 패드, 및 패키지 베이스 기판에 부착되는 연결 단자와 본딩 패드 사이의 연결 관계를 나타내는 평면 배치도이다.
도 3a는 본 발명의 일 실시 예에 따른 반도체 패키지에 포함되는 패키지 베이스 기판의 제1 본딩 패드들 사이의 연결 관계를 개략적으로 나타내는 평면도이다.
도 3b는 본 발명의 일 실시 예에 따른 반도체 패키지에 포함되는 패키지 베이스 기판의 제1 본딩 패드들 사이의 연결 관계를 개략적으로 나타내는 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 반도체 패키지의 평면 배치도이다. 구체적으로, 도 4b는 반도체 패키지에 포함되는 반도체 칩들의 배치를 나타내는 평면 배치도이고, 도 4c는 반도체 패키지에 포함되는 패키지 베이스 기판의 본딩 패드, 및 패키지 베이스 기판에 부착되는 연결 단자와 본딩 패드 사이의 연결 관계를 나타내는 평면 배치도이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 반도체 패키지의 평면 배치도이다. 구체적으로, 도 5b는 반도체 패키지에 포함되는 반도체 칩들의 배치를 나타내는 평면 배치도이고, 도 5c는 반도체 패키지에 포함되는 패키지 베이스 기판의 본딩 패드, 및 패키지 베이스 기판에 부착되는 연결 단자와 본딩 패드 사이의 연결 관계를 나타내는 평면 배치도이다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 패키지의 평면 배치도이다. 구체적으로, 도 6b는 반도체 패키지에 포함되는 반도체 칩들의 배치를 나타내는 평면 배치도이고, 도 6c는 반도체 패키지에 포함되는 패키지 베이스 기판의 본딩 패드, 및 패키지 베이스 기판에 부착되는 연결 단자와 본딩 패드 사이의 연결 관계를 나타내는 평면 배치도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 패키지에 포함되는 반도체 칩들을 설명하기 위한 칩 레이아웃이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 패키지의 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 11은 본 발명의 실시 예에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 패키지 베이스 기판(100) 및 반도체 칩(10)을 포함한다. 반도체 칩(10)은 쌍을 이루는 A 반도체 칩(10A)과 B 반도체 칩(10B)을 가질 수 있다. 도 2 이하에 도시되는 것과 같이, 반도체 패키지(1)는 2 쌍의 반도체 칩, 즉 4개의 반도체 칩(도 2A의 12A, 12B, 14A, 14B)을 포함할 수 있으며, 도 1에서는 2 쌍의 반도체 칩(12A/12B, 14A/14B) 중 한 쌍에 해당하는 반도체 칩(10A/10B)의 단면을 도시한다.
패키지 베이스 기판(100)은 예를 들면, 인쇄회로기판, 세라믹 기판 또는 인터포저(interposer)일 수 있다.
패키지 베이스 기판(100)이 인쇄회로기판인 경우, 패키지 베이스 기판(100)은 기판 베이스(102), 그리고 상면 및 하면에 각각 형성된 본딩 패드(110), 및 연결 패드(116)를 포함할 수 있다. 본딩 패드(110) 및 연결 패드(116)는 각각 기판 베이스(102)의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 기판 베이스(102)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(102)는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 본딩 패드(110) 및 연결 패드(116)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 기판 베이스(102)에는 본딩 패드(110) 사이 및/또는 본딩 패드(110)와 연결 패드(116)를 전기적으로 연결되는 내부 배선(122, 124)이 형성될 수 있다. 내부 배선(122, 124)은 기판 베이스(102) 내에 형성될 수 있으나, 이에 한정되지 않으며, 기판 베이스(102)의 상면 및/또는 하면에 형성되어 상기 솔더레지스트층에 의하여 덮일 수도 있다. 본딩 패드(110) 및 연결 패드(116)는 기판 베이스(102)의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
패키지 베이스 기판(100)이 인터포저인 경우, 기판 베이스(102)는 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다.
패키지 베이스 기판(100)의 하면에는 연결 단자(130)가 부착될 수 있다. 연결 단자(130)는 예를 들면, 연결 패드(116) 상에 부착될 수 있다. 연결 단자(16)는 예를 들면, 솔더볼 또는 범프일 수 있다. 연결 단자(130)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
반도체 칩(10)은 쌍을 이루는 A 반도체 칩(10A)과 B 반도체 칩(10B)을 가질 수 있다. A 반도체 칩(10A)과 B 반도체 칩(10B)은 동일한 제조 과정을 통하여 제조된 동종의 반도체 칩일 수 있다. A 반도체 칩(10A)과 B 반도체 칩(10B)은 2개의 반도체 칩으로 분리되어 있으나, JEDEC STANDARD와 같은 표준 규격에서 정의된 하나의 반도체 칩의 기능을 수행할 수 있으며, 이에 대해서는 도 7에서 자세히 설명하도록 한다.
반도체 칩(10)을 이루는 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 칩(10)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 반도체 칩(10)을 이루는 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체 칩(10)을 이루는 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 칩(10)을 이루는 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 반도체 칩(10)을 이루는 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
반도체 칩(10)은 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 칩(10)을 이루는 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 칩(10)을 이루는 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
반도체 칩(10)은 예를 들면, 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
반도체 칩(10)은 상면의 한쪽 에지(이하 제1 에지라 호칭함)에 인접하도록 배치되는 복수개의 칩 패드(20)를 가질 수 있다. 복수개의 칩 패드(20)는 대응되는 복수개의 본딩 패드(110)와 본딩 와이어(30)를 통하여 전기적으로 연결될 수 있다.
칩 패드(20)는 제1 칩 패드(22)와 제2 칩 패드(24)를 포함할 수 있다. 예를 들면, 복수개의 칩 패드(20) 중 적어도 하나는 제1 칩 패드(22)이고, 나머지는 제2 칩 패드(24)일 수 있다. 본딩 패드(110)는 제1 본딩 패드(112)와 제2 본딩 패드(114)를 포함할 수 있다. 예를 들면, 복수개의 본딩 패드(110) 중 적어도 하나는 제1 본딩 패드(112)이고, 나머지는 제2 본딩 패드(114)일 수 있다.
본딩 와이어(30)는 제1 칩 패드(22)와 제1 본딩 패드(112) 사이를 연결하는 제1 본딩 와이어(32)와 제2 칩 패드(24)와 제2 본딩 패드(114) 사이를 연결하는 제2 본딩 와이어(34)를 포함할 수 있다.
패키지 베이스 기판(100)에 형성되는 내부 배선(122, 124)은 제1 내부 배선(122)과 제2 내부 배선(124)을 포함할 수 있다. 제1 내부 배선(122)은 제1 본딩 패드(112) 사이를 연결할 수 있다. 제2 내부 배선(124)은 제2 본딩 패드(114)와 연결 패드(116) 사이를 연결할 수 있다.
구체적으로, 제1 내부 배선(122)은 A 반도체 칩(10A) 및 B 반도체 칩(10B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있다. 즉, A 반도체 칩(10A)의 제1 칩 패드(22)와 B 반도체 칩(10B)의 제1 칩 패드(22)는 제1 내부 배선(122)을 통하여 전기적으로 연결될 수 있다.
즉, A 반도체 칩(10A)과 B 반도체 칩(10B)은 제1 내부 배선(122)을 통하여 전술한 바와 같이 하나의 반도체 칩의 기능을 수행하도록 연결될 수 있다. 또한 반도체 칩(10)이 2 쌍의 반도체 칩을 가지는 경우, 패키지 베이스 기판(100)에는 각 한 쌍의 반도체 칩 사이를 전기적으로 연결하는 제1 내부 배선(122)이 별도로 형성될 수 있다.
또한 A 반도체 칩(10A)과 B 반도체 칩(10B)은 각각 제2 칩 패드(24), 제2 본딩 와이어(34), 제2 본딩 패드(114), 및 제2 내부 배선(124), 연결 패드(116), 및 연결 단자(130)와 연결되어, 외부 장치와 전기적으로 연결될 수 있다.
반도체 패키지(1)는 패키지 베이스 기판(100) 상에 형성되어 패키지 베이스 기판(100)의 상면, 반도체 칩(10) 및 본딩 와이어(30)를 감싸는 몰딩층(50)을 더 포함할 수 있다. 몰딩층(50)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
한 쌍의 반도체 칩(10), 즉, A 반도체 칩(10A)과 B 반도체 칩(10B)의 상기 제1 에지는 도 1에 보인 것과 같이 서로 반대 방향을 향하거나, 또는 서로 마주볼 수 있다. 즉, A 반도체 칩(10A)과 B 반도체 칩(10B)은 상기 제1 에지에 반대되는 한쪽 에지(이하 제2 에지라 호칭함)가 서로 마주보거나, 상기 제1 에지가 서로 마주볼 수 있다.
반도체 칩(10)은 다이 접착 필름(40)에 의하여 패키지 베이스 기판(100) 상에 부착될 수 있다. 반도체 칩(10)은 활성면이 패키지 베이스 기판(100)의 반대측을 향하도록, 즉, 비활성면이 패키지 베이스 기판(100)을 향하도록 패키지 베이스 기판(100) 상에 부착될 수 있다. 다이 접착 필름(40)은 바인더 성분 및 경화 성분을 포함할 수 있다. 상기 바인더 성분은 예를 들면, 아크릴계 고분자 수지 및/또는 에폭시 수지로 이루어질 수 있다. 상기 경화 성분은 예를 들면, 에폭시 수지, 페놀계 경화수지 또는 페녹시 수지로 이루어질 수 있다. 또는 상기 경화 성분이 상기 바인더 성분의 역할을 동시에 수행할 수도 있다. 다이 접착 필름(40)은 경화촉매 또는 실란 케플링제와 같은 첨가제와 충진제를 더 포함할 수 있다. 상기 경화촉매는 예를 들면, 포스핀계, 이미다졸계 또는 아민계 경화촉매일 수 있다. 상기 실란 케플링제는 예를 들면, 머켑토 실란 커플링제 또는 에폭시 실란 커플링제일 수 있다. 상기 충진제는 예를 들면 실리카일 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 반도체 패키지의 평면 배치도이다. 도 2b 및 도 2c는 각각 도 2a의 일부 구성 요소만을 선택적으로 도시한 평면 배치도로, 구체적으로 도 2b는 반도체 패키지에 포함되는 반도체 칩들의 배치를 나타내는 평면 배치도이고, 도 2c는 반도체 패키지에 포함되는 패키지 베이스 기판의 본딩 패드, 및 패키지 베이스 기판에 부착되는 연결 단자와 본딩 패드 사이의 연결 관계를 나타내는 평면 배치도이다. 또한 도 1에서 설명한 것과 중복되는 내용은 생략될 수 있다.
도 2a 내지 도 2c를 함께 참조하면, 반도체 패키지(1a)는 패키지 베이스 기판(100) 및 반도체 칩(12A, 12B, 14A, 14B)을 포함한다. 반도체 칩(12A, 12B, 14A, 14B)은 각각 쌍을 이루는 제1 반도체 칩(12A, 12B)과 제2 반도체 칩(14A, 14B)을 가질 수 있다. 즉, 제1 반도체 칩(12A, 12B)은 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)이 쌍을 이루고, 제2 반도체 칩(14A, 14B)은 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)이 쌍을 이를 수 있다.
제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은 도 1에서 설명한 A 반도체 칩(10A)과 B 반도체 칩(10B)에 해당하는 바, 자세한 설명은 생략하도록 한다.
반도체 칩(12A, 12B, 14A, 14B)은 각각의 활성면인 상면의 한쪽 에지, 즉 제1 에지에 인접하도록 배치되는 복수개의 칩 패드(20)를 가질 수 있다.
패키지 베이스 기판(100)은 상면 및 하면에 각각 형성된 본딩 패드(110), 및 연결 패드(116)를 포함할 수 있다. 패키지 베이스 기판(100)의 하면의 연결 패드(116) 상에는 연결 단자(130)가 부착될 수 있다.
본딩 와이어(30)는 서로 대응되는 칩 패드(20)와 본딩 패드(110) 사이를 전기적으로 연결할 수 있다.
반도체 칩(12A, 12B, 14A, 14B)은 동일한 제조 과정을 통하여 제조된 동종의 반도체 칩일 수 있다. 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B), 그리고 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은 각각 2개의 반도체 칩으로 분리되어 있으나, 각각 JEDEC STANDARD와 같은 표준 규격에서 정의된 하나의 반도체 칩의 기능을 수행할 수 있다. 즉 반도체 패키지(1a)는 두 개의 반도체 칩의 기능을 수행하는 제1 반도체 칩(12A, 12B)과 제2 반도체 칩(14A, 14B)을 포함할 수 있다.
반도체 칩(12A, 12B, 14A, 14B)은 예를 들면, 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 일부 실시 예에서, 제1 반도체 칩(12A, 12B) 및 제2 반도체 칩(14A, 14B)은 각각 LPDDR4 이상의 규격을 만족하는 DRAM일 수 있다.
칩 패드(20)는 제1 칩 패드(22)와 제2 칩 패드(24)를 포함할 수 있다. 예를 들면, 반도체 칩(12A, 12B, 14A, 14B) 중 하나가 가지는 복수개의 칩 패드(20) 중 적어도 하나는 제1 칩 패드(22)이고, 나머지는 제2 칩 패드(24)일 수 있다. 본딩 패드(110)는 제1 본딩 패드(112)와 제2 본딩 패드(114)를 포함할 수 있다. 예를 들면, 반도체 칩(12A, 12B, 14A, 14B) 중 하나가 가지는 복수개의 칩 패드(20)와 전기적으로 연결되는 복수개의 본딩 패드(110) 중 적어도 하나는 제1 본딩 패드(112)이고, 나머지는 제2 본딩 패드(114)일 수 있다.
본딩 와이어(30)는 제1 칩 패드(22)와 제1 본딩 패드(112) 사이를 연결하는 제1 본딩 와이어(32)와 제2 칩 패드(24)와 제2 본딩 패드(114) 사이를 연결하는 제2 본딩 와이어(34)를 포함할 수 있다.
복수개의 칩 패드(20)는 상기 제1 에지를 따라서 일렬로 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수개의 칩 패드(20)는 상기 제1 에지를 따라서 2열 이상으로 배치될 수 있다.
제1 칩 패드(22)는 복수개의 칩 패드(20)가 이루는 열의 일단에 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 칩 패드(22)는 복수개의 칩 패드(20)가 이루는 열의 중간 부분에 배치될 수 있다.
반도체 칩(12A, 12B, 14A, 14B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 다른 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다. 예를 들어, 제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B)이 동종의 반도체 칩인 경우, 각각 0도, 90도, 180, 270도가 회전한 형태로 패키지 베이스 기판(100) 상에 배치될 수 있다.
반도체 칩(12A, 12B, 14A, 14B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 다른 에지에 인접하도록 패키지 베이스 기판(100) 상에 배치될 수 있다.
제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 대향하는 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다. 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 대향하는 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다.
예를 들어, 패키지 베이스 기판(100)의 하나의 에지, 예를 들면 제1 에지(100-1)에 대향하는 하나의 에지를 제2 에지(100-2)라 하고, 제1 에지(100-1) 및 제2 에지(100-2)와 연결되며 서로 대향하는 두 개의 에지를 각각 제3 에지(100-3) 및 제4 에지(100-4)라 할 경우, 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은, 각각의 상기 제1 에지가 패키지 베이스 기판(100)의 제1 에지(100-1) 및 제2 에지(100-2)를 향하고, 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은, 각각의 상기 제1 에지가 패키지 베이스 기판(100)의 제3 에지(100-3) 및 제4 에지(100-4)를 향하도록, 패키지 베이스 기판(100) 상에 배치될 수 있다.
반도체 칩(12A, 12B, 14A, 14B) 각각의 칩 패드(20)와 연결되는 본딩 패드(110)는, 반도체 칩(12A, 12B, 14A, 14B) 각각의 상기 제1 에지에 인접하도록 배치될 수 있다.
구체적으로 제1A 반도체 칩(12A)의 칩 패드(20)와 연결되는 본딩 패드(110)는 패키지 베이스 기판(100)의 제1 에지(100-1)에 인접하도록 배치될 수 있다. 제1B 반도체 칩(12B)의 칩 패드(20)와 연결되는 본딩 패드(110)는 패키지 베이스 기판(100)의 제2 에지(100-2)에 인접하도록 배치될 수 있다. 제2A 반도체 칩(14A)의 칩 패드(20)와 연결되는 본딩 패드(110)는 패키지 베이스 기판(100)의 제3 에지(100-3)에 인접하도록 배치될 수 있다. 제2B 반도체 칩(14B)의 칩 패드(20)와 연결되는 본딩 패드(110)는 패키지 베이스 기판(100)의 제4 에지(100-4)에 인접하도록 배치될 수 있다.
따라서 칩 패드(20)와 본딩 패드(110) 사이를 연결하는 본딩 와이어(30)의 루프 경로가 짧아질 수 있다.
패키지 베이스 기판(100)에 형성되는 내부 배선(122, 124)은 제1 내부 배선(122)과 제2 내부 배선(124)을 포함할 수 있다. 내부 배선(122, 124)은 반도체 패키지(1a)의 회로 구성과 패키지 베이스 기판(100)의 형성 방법에 따라서, 다양한 형태를 가질 수 있다. 따라서, 도 2a 내지 도 2c에서는 내부 배선(122, 124)을 서로 연결하는 2개의 구성 요소 사이를 배치되는 화살표 형상으로 도시하였으며, 이는 내부 배선(122, 124)의 실제 배치를 나타내는 것은 아니다.
제1 내부 배선(122)은 반도체 칩(12A, 12B, 14A, 14B) 각각의 제1 칩 패드(22) 및 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112)와 연결될 수 있다. 제1 내부 배선(122)은 제1A 내부 배선(122A)과 제1B 내부 배선(122B)을 포함할 수 있다. 구체적으로 제1A 내부 배선(122A)은 제1A 반도체 칩(12A) 및 제1B 반도체 칩(12B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있고, 제1B 내부 배선(122B)은 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있다.
제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은 제1A 내부 배선(122A)을 통하여 하나의 반도체 칩의 기능을 수행하도록 연결될 수 있다. 또한 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은 제1B 내부 배선(122B)을 통하여 하나의 반도체 칩의 기능을 수행하도록 연결될 수 있다.
예를 들면, 제2 칩 패드(24)는 반도체 칩(12A, 12B, 14A, 14B) 각각의 DATA(DQ) 패드 또는 CONTROL/ADRESS(CA) 패드일 수 있다. 예를 들면 제1 칩 패드(22)는 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B) 사이의 ZQ 교정(Calibration)을 일치시켜주기 위한 패드일 수 있다. ZQ 교정이란, 메모리 콘트롤러와 메모리 사이의 임피던스 부정합을 감소하여 신호의 안정성을 얻기 위하여, 출력 드라이브 세기(output drive strength)와 터미네이션 저항(termination resistance)을 교정하는 것을 의미한다. 즉, 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은 제1A 내부 배선(122A) 또는 제1B 내부 배선(122B)을 통하여 ZQ 교정이 일치되므로, 하나의 반도체 칩의 기능을 수행할 수 있다. 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B) 사이의 ZQ 교정을 일치시켜주기 위한 제1A 내부 배선(122A) 또는 제1B 내부 배선(122B)은 매칭 배선이라 호칭할 수 있다.
제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 패키지 베이스 기판(100) 내에서 서로 연결되지 않도록 서로 이격되며 연장될 수 있다. 제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 연결 볼(130)과 연결되지 않을 수 있다.
따라서 제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 패키지 베이스 기판(100) 내에서 연결 패드(116)와 전기적으로 절연될 수 있다. 제1A 내부 배선(122A) 및 제1B 내부 배선(122B)은, 각각 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 사이 및 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B) 사이만을 연결할 수 있다.
제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B)은 각각 제2 칩 패드(24), 제2 본딩 와이어(34), 제2 본딩 패드(114), 및 제2 내부 배선(124), 연결 패드(116), 및 연결 단자(130)와 연결되어, 외부 장치와 전기적으로 연결될 수 있다.
제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각의 제2 칩 패드(24)와 전기적으로 연결되는 연결 단자(130)는 각각 반도체 패키지 기판(100)의 제1 내지 제4 에지(100-1, 100-2, 100-3, 100-4)에 인접하도록 배치될 수 있다. 복수개의 연결 단자(130)는 반도체 패키지 기판(100)의 제1 내지 제4 에지(100-1, 100-2, 100-3, 100-4)를 따라서 일렬로 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수개의 연결 단자(130)는 반도체 패키지 기판(100)의 제1 내지 제4 에지(100-1, 100-2, 100-3, 100-4)를 따라서 2열 이상으로 배치될 수 있다.
따라서 제2 본딩 패드(114)와 연결 단자(130) 사이를 연결하는 제2 내부 배선(124)의 경로가 짧아질 수 있다. 또한 제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각과 전기적으로 연결되는 제2 내부 배선(124)의 평균 경로가 서로 유사할 수 있다.
만일, 반도체 패키지가 각각 일체로 형성된 2개의 반도체 칩을 포함하는 경우, 2개의 반도체 칩을 패키지 베이스 기판 상에 적층하거나, 2개의 반도체 칩을 패키지 베이스 기판 상에 나란히 배치하여야 한다. 2개의 반도체 칩을 패키지 베이스 기판 상에 적층하는 경우, 상측에 적층된 반도체 칩 아래에 빈 공간이 형성되어 본딩 와이어 형성 과정에서 불량이 발생할 수 있고, 또한 반도체 패키지의 두께가 증가할 수 있다. 2개의 반도체 칩을 패키지 베이스 기판 상에 나란히 배치하는 경우, 패키지 베이스 기판 내의 내부 배선이 복잡해지거나 길이가 증가하여 반도체 패키지의 특성이 저하될 수 있다.
그러나, 본 발명에 따른 반도체 패키지는 하나의 반도체 칩의 기능을 수행하는 한쌍의 반도체 칩을 이용하여, 반도체 패키지의 두께를 감소하고, 본딩 와이어 형성 과정에서 불량이 발생하지 않을 수 있다. 또한 패키지 베이스 기판 내의 내부 배선이 단순해지거나 길이가 감소하여 반도체 패키지의 특성 저하가 발생하지 않을 수 있다. 따라서 신뢰성이 향상된 반도체 패키지를 형성할 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 반도체 패키지에 포함되는 패키지 베이스 기판의 제1 본딩 패드들 사이의 연결 관계를 개략적으로 나타내는 평면도이다. 도 3a에 대한 설명 중 도 1 내지 도 2c와 중복되는 내용은 생략될 수 있다.
도 3a를 참조하면, 패키지 베이스 기판(100a)은 상면에 제1 본딩 패드(112)와 제2 본딩 패드(114)를 포함하는 본딩 패드(110)가 형성될 수 있다. 제1 본딩 패드(112) 사이를 연결하는 제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 패키지 베이스 기판(100a), 즉 기판 베이스(도 1의 102)에서 동일한 레벨에 위치할 수 있다. 따라서 제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 서로 교차하지 않도록 패키지 베이스 기판(100a)에서 동일한 레벨을 따라서 서로 우회하며 연장되도록 패키지 베이스 기판(100a)에 형성될 수 있다.
도 3b는 본 발명의 일 실시 예에 따른 반도체 패키지에 포함되는 패키지 베이스 기판의 제1 본딩 패드들 사이의 연결 관계를 개략적으로 나타내는 단면도이다. 도 3b에 대한 설명 중 도 1 내지 도 2c와 중복되는 내용은 생략될 수 있다.
도 3b를 참조하면, 패키지 베이스 기판(100b)은 상면에 제1 본딩 패드(112)와 제2 본딩 패드(114)를 포함하는 본딩 패드(110)가 형성되고, 하면에 연결 패드(116)가 형성될 수 있다. 연결 패드(116)에는 연결 단자(130)가 부착될 수 있다. 연결 패드(116)는 제2 내부 배선(124)을 통하여 제2 본딩 패드(114)와 연결될 수 있다.
제1 본딩 패드(112) 사이를 연결하는 제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 패키지 베이스 기판(100b), 즉 기판 베이스(102)에서 서로 다른 레벨을 따라서 연장할 수 있다. 따라서 제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 패키지 베이스 기판(100b)의 주면(main surface)에 대하여 수직 방향으로 서로 교차하도록 패키지 베이스 기판(100b)에 형성될 수 있다.
내부 배선(122, 124)은 패키지 베이스 기판(100b) 내에서 복수의 레이어를 가질 수 있다. 여기에서 레이어란, 내부 배선(122, 124) 중 기판 베이스(102)의 상면 또는 하면으로부터 동일한 레벨에서 위치하는 것을 의미한다. 예를 들면, 기판 베이스(102)의 상면 및 하면에만 내부 배선(122, 124)이 형성된 경우, 내부 배선(122, 124)은 2개의 레이어를 가진다. 또는 예를 들면, 기판 베이스(102)가 복수개의 베이스층으로 이루어져, 상기 복수개의 베이스층 각각의 사이에도 내부 배선(122, 124)이 형성된 경우, 내부 배선(122, 124)은 3개 이상의 레이어를 가진다.
제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 기판 베이스(102)에서 동일한 레벨에 위치한다는 것은 1개의 레이어에 형성된 것을 의미하고, 서로 다른 레벨에 위치한다는 것은 서로 다른 2개의 레이어에 형성된 것을 의미한다. 단 이 경우, 제1A 내부 배선(122A)및 제1B 내부 배선(122B)이 제1 칩 패드(22)와 다른 레이어에 형성되는 경우, 제1A 내부 배선(122A) 및 제1B 내부 배선(122B)과 제1 칩 패드(22) 사이를 수직으로 연결하는 배선이 더 형성될 수 있다.
즉, 본 명세서에서 제1A 내부 배선과 제1B 내부 배선이 교차하거나 교차하지 않는다는 것은, 패키지 베이스 기판의 주면에 대하여 수직 방향, 즉 평면 배치 상에서 교차하거나, 교차하지 않는다는 것을 의미한다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 반도체 패키지의 평면 배치도이다. 도 4b 및 도 4c는 각각 도 4a의 일부 구성 요소만을 선택적으로 도시한 평면 배치도로, 구체적으로, 도 4b는 반도체 패키지에 포함되는 반도체 칩들의 배치를 나타내는 평면 배치도이고, 도 4c는 반도체 패키지에 포함되는 패키지 베이스 기판의 본딩 패드, 및 패키지 베이스 기판에 부착되는 연결 단자와 본딩 패드 사이의 연결 관계를 나타내는 평면 배치도이다. 또한 도 1 내지 도 3b에서 설명한 것과 중복되는 내용은 생략될 수 있다.
도 4a 내지 도 4c를 함께 참조하면, 반도체 패키지(1b)는 패키지 베이스 기판(100) 및 반도체 칩(12A, 12B, 14A, 14B)을 포함한다. 반도체 칩(12A, 12B, 14A, 14B)은 각각 쌍을 이루는 제1 반도체 칩(12A, 12B)과 제2 반도체 칩(14A, 14B)을 가질 수 있다. 즉, 제1 반도체 칩(12A, 12B)은 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)이 쌍을 이루고, 제2 반도체 칩(14A, 14B)은 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)이 쌍을 이를 수 있다. 반도체 칩(12A, 12B, 14A, 14B)은 예를 들면, 메모리 반도체 칩일 수 있다.
반도체 칩(12A, 12B, 14A, 14B)은 각각의 활성면인 상면의 한쪽 에지, 즉 제1 에지에 인접하도록 배치되는 복수개의 칩 패드(20)를 가질 수 있다.
패키지 베이스 기판(100)은 상면 및 하면에 각각 형성된 본딩 패드(110), 및 연결 패드(116)를 포함할 수 있다. 패키지 베이스 기판(100)의 하면의 연결 패드(116) 상에는 연결 단자(130)가 부착될 수 있다.
본딩 와이어(30)는 서로 대응되는 칩 패드(20)와 본딩 패드(110) 사이를 전기적으로 연결할 수 있다.
칩 패드(20)는 제1 칩 패드(22)와 제2 칩 패드(24)를 포함할 수 있다. 예를 들면, 반도체 칩(12A, 12B, 14A, 14B) 중 하나가 가지는 복수개의 칩 패드(20) 중 적어도 하나는 제1 칩 패드(22)이고, 나머지는 제2 칩 패드(24)일 수 있다. 본딩 패드(110)는 제1 본딩 패드(112)와 제2 본딩 패드(114)를 포함할 수 있다. 예를 들면, 반도체 칩(12A, 12B, 14A, 14B) 중 하나가 가지는 복수개의 칩 패드(20)와 전기적으로 연결되는 복수개의 본딩 패드(110) 중 적어도 하나는 제1 본딩 패드(112)이고, 나머지는 제2 본딩 패드(114)일 수 있다.
본딩 와이어(30)는 제1 칩 패드(22)와 제1 본딩 패드(112) 사이를 연결하는 제1 본딩 와이어(32)와 제2 칩 패드(24)와 제2 본딩 패드(114) 사이를 연결하는 제2 본딩 와이어(34)를 포함할 수 있다.
복수개의 칩 패드(20)는 상기 제1 에지를 따라서 일렬로 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수개의 칩 패드(20)는 상기 제1 에지를 따라서 2열 이상으로 배치될 수 있다.
제1 칩 패드(22)는 복수개의 칩 패드(20)가 이루는 열의 일단에 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 칩 패드(22)는 복수개의 칩 패드(20)가 이루는 열의 중간 부분에 배치될 수 있다.
반도체 칩(12A, 12B, 14A, 14B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 다른 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다. 반도체 칩(12A, 12B, 14A, 14B)은, 각각의 상기 제1 에지에 대향하는 제2 에지가 패키지 베이스 기판(100)의 서로 다른 에지에 인접하도록 패키지 베이스 기판(100) 상에 배치될 수 있다.
제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 대향하는 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다. 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 대향하는 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다.
예를 들어, 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은, 각각의 상기 제1 에지가 패키지 베이스 기판(100)의 제2 에지(100-2) 및 제1 에지(100-1)를 향하고, 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은, 각각의 상기 제1 에지가 패키지 베이스 기판(100)의 제4 에지(100-4) 및 제3 에지(100-3)를 향하도록, 패키지 베이스 기판(100) 상에 배치될 수 있다.
반도체 칩(12A, 12B, 14A, 14B) 각각의 칩 패드(20)와 연결되는 본딩 패드(110)는, 반도체 칩(12A, 12B, 14A, 14B) 각각의 상기 제1 에지에 인접하도록 배치될 수 있다.
구체적으로 제1A 반도체 칩(12A)의 칩 패드(20)와 연결되는 본딩 패드(110)는 제1A 반도체 칩(12A)과 제2B 반도체 칩(14B) 사이에 배치될 수 있다. 제1B 반도체 칩(12B)의 칩 패드(20)와 연결되는 본딩 패드(110)는 제1B 반도체 칩(12B)과 제2A 반도체 칩(14A) 사이에 배치될 수 있다. 제2A 반도체 칩(14A)의 칩 패드(20)와 연결되는 본딩 패드(110)는 제2A 반도체 칩(14A)과 제1A 반도체 칩(12A) 사이에 배치될 수 있다. 제2B 반도체 칩(14B)의 칩 패드(20)와 연결되는 본딩 패드(110)는 제2B 반도체 칩(14B)과 제1B 반도체 칩(12B) 사이에 배치될 수 있다.
따라서 칩 패드(20)와 본딩 패드(110) 사이를 연결하는 본딩 와이어(30)의 루프 경로가 짧아질 수 있다.
패키지 베이스 기판(100)에 형성되는 내부 배선(122, 124)은 제1 내부 배선(122)과 제2 내부 배선(124)을 포함할 수 있다.
제1 내부 배선(122)은 반도체 칩(12A, 12B, 14A, 14B) 각각의 제1 칩 패드(22) 및 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112)와 연결될 수 있다. 제1 내부 배선(122)은 제1A 내부 배선(122A)과 제1B 내부 배선(122B)을 포함할 수 있다. 구체적으로 제1A 내부 배선(122A)은 제1A 반도체 칩(12A) 및 제1B 반도체 칩(12B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있고, 제1B 내부 배선(122B)은 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있다.
제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은 제1A 내부 배선(122A)을 통하여 하나의 반도체 칩의 기능을 수행하도록 연결될 수 있다. 또한 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은 제1B 내부 배선(122B)을 통하여 하나의 반도체 칩의 기능을 수행하도록 연결될 수 있다.
예를 들면, 제2 칩 패드(24)는 반도체 칩(12A, 12B, 14A, 14B) 각각의 DATA(DQ) 패드 또는 CONTROL/ADRESS(CA) 패드일 수 있다. 예를 들면 제1 칩 패드(22)는 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B) 사이의 ZQ 교정(Calibration)을 일치시켜주기 위한 패드일 수 있다. 즉, 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은 제1A 내부 배선(122A) 또는 제1B 내부 배선(122B)을 통하여 ZQ 교정이 일치되므로, 하나의 반도체 칩의 기능을 수행할 수 있다.
제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 패키지 베이스 기판(100)에서 서로 이격되도록 형성되며, 연결 볼(130), 즉 연결 패드(116)와 연결되지 않을 수 있다.
제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 도 3a 및 도 3b에 보인 것과 같이 동일한 레벨에 위치할 수도 있고, 서로 다른 레벨에 위치할 수도 있다.
제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B)은 각각 제2 칩 패드(24), 제2 본딩 와이어(34), 제2 본딩 패드(114), 및 제2 내부 배선(124), 연결 패드(116), 및 연결 단자(130)와 연결되어, 외부 장치와 전기적으로 연결될 수 있다.
제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각의 제2 칩 패드(24)와 전기적으로 연결되는 연결 단자(130)는 각각 반도체 패키지 기판(100)의 제1 내지 제4 에지(100-1, 100-2, 100-3, 100-4)에 인접하도록 배치될 수 있다. 따라서 제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각과 전기적으로 연결되는 제2 내부 배선(124)의 평균 경로가 서로 유사할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 반도체 패키지의 평면 배치도이다. 도 5b 및 도 5c는 각각 도 5a의 일부 구성 요소만을 선택적으로 도시한 평면 배치도로, 구체적으로, 도 5b는 반도체 패키지에 포함되는 반도체 칩들의 배치를 나타내는 평면 배치도이고, 도 5c는 반도체 패키지에 포함되는 패키지 베이스 기판의 본딩 패드, 및 패키지 베이스 기판에 부착되는 연결 단자와 본딩 패드 사이의 연결 관계를 나타내는 평면 배치도이다. 또한 도 1 내지 도 4c에서 설명한 것과 중복되는 내용은 생략될 수 있다.
도 5a 내지 도 5c를 함께 참조하면, 반도체 패키지(1c)는 패키지 베이스 기판(100) 및 반도체 칩(12A, 12B, 14A, 14B)을 포함한다. 반도체 칩(12A, 12B, 14A, 14B)은 각각 쌍을 이루는 제1 반도체 칩(12A, 12B)과 제2 반도체 칩(14A, 14B)을 가질 수 있다. 즉, 제1 반도체 칩(12A, 12B)은 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)이 쌍을 이루고, 제2 반도체 칩(14A, 14B)은 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)이 쌍을 이를 수 있다. 반도체 칩(12A, 12B, 14A, 14B)은 예를 들면, 메모리 반도체 칩일 수 있다.
반도체 칩(12A, 12B, 14A, 14B)은 각각의 활성면인 상면의 한쪽 에지, 즉 제1 에지에 인접하도록 배치되는 복수개의 칩 패드(20)를 가질 수 있다.
패키지 베이스 기판(100)은 상면 및 하면에 각각 형성된 본딩 패드(110), 및 연결 패드(116)를 포함할 수 있다. 패키지 베이스 기판(100)의 하면의 연결 패드(116) 상에는 연결 단자(130)가 부착될 수 있다.
본딩 와이어(30)는 서로 대응되는 칩 패드(20)와 본딩 패드(110) 사이를 전기적으로 연결할 수 있다.
칩 패드(20)는 제1 칩 패드(22)와 제2 칩 패드(24)를 포함할 수 있다. 예를 들면, 반도체 칩(12A, 12B, 14A, 14B) 중 하나가 가지는 복수개의 칩 패드(20) 중 적어도 하나는 제1 칩 패드(22)이고, 나머지는 제2 칩 패드(24)일 수 있다. 본딩 패드(110)는 제1 본딩 패드(112)와 제2 본딩 패드(114)를 포함할 수 있다. 예를 들면, 반도체 칩(12A, 12B, 14A, 14B) 중 하나가 가지는 복수개의 칩 패드(20)와 전기적으로 연결되는 복수개의 본딩 패드(110) 중 적어도 하나는 제1 본딩 패드(112)이고, 나머지는 제2 본딩 패드(114)일 수 있다.
본딩 와이어(30)는 제1 칩 패드(22)와 제1 본딩 패드(112) 사이를 연결하는 제1 본딩 와이어(32)와 제2 칩 패드(24)와 제2 본딩 패드(114) 사이를 연결하는 제2 본딩 와이어(34)를 포함할 수 있다.
복수개의 칩 패드(20)는 상기 제1 에지를 따라서 일렬로 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수개의 칩 패드(20)는 상기 제1 에지를 따라서 2열 이상으로 배치될 수 있다.
제1 칩 패드(22)는 복수개의 칩 패드(20)가 이루는 열의 일단에 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 칩 패드(22)는 복수개의 칩 패드(20)가 이루는 열의 중간 부분에 배치될 수 있다.
반도체 칩(12A, 12B, 14A, 14B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 다른 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다.
제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 대향하는 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다. 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 다른 에지에 인접하도록 패키지 베이스 기판(100) 상에 배치될 수 있다.
제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은, 각각 상기 제1 에지가 패키지 베이스 기판(100)의 서로 대향하는 에지를 향하도록 패키지 베이스 기판(100) 상에 배치될 수 있다. 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은, 각각 상기 제1 에지에 반대되는 제2 에지가 패키지 베이스 기판(100)의 서로 대향하는 에지에 인접하도록 패키지 베이스 기판(100) 상에 배치될 수 있다.
예를 들어, 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은, 각각의 상기 제1 에지가 패키지 베이스 기판(100)의 제1 에지(100-1) 및 제2 에지(100-2)를 향하고, 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은, 각각의 상기 제1 에지가 패키지 베이스 기판(100)의 제4 에지(100-4) 및 제3 에지(100-3)를 향하도록, 패키지 베이스 기판(100) 상에 배치될 수 있다.
반도체 칩(12A, 12B, 14A, 14B) 각각의 칩 패드(20)와 연결되는 본딩 패드(110)는, 반도체 칩(12A, 12B, 14A, 14B) 각각의 상기 제1 에지에 인접하도록 배치될 수 있다.
구체적으로 제1A 반도체 칩(12A)의 칩 패드(20)와 연결되는 본딩 패드(110)는 패키지 베이스 기판(100)의 제1 에지(100-1)에 인접하도록 배치될 수 있다. 제1B 반도체 칩(12B)의 칩 패드(20)와 연결되는 본딩 패드(110)는 패키지 베이스 기판(100)의 제2 에지(100-2)에 인접하도록 배치될 수 있다. 제2A 반도체 칩(14A)의 칩 패드(20)와 연결되는 본딩 패드(110)는 제2A 반도체 칩(14A)과 제1A 반도체 칩(12A) 사이에 배치될 수 있다. 제2B 반도체 칩(14B)의 칩 패드(20)와 연결되는 본딩 패드(110)는 제2B 반도체 칩(14B)과 제1B 반도체 칩(12B) 사이에 배치될 수 있다.
따라서 칩 패드(20)와 본딩 패드(110) 사이를 연결하는 본딩 와이어(30)의 루프 경로가 짧아질 수 있다.
패키지 베이스 기판(100)에 형성되는 내부 배선(122, 124)은 제1 내부 배선(122)과 제2 내부 배선(124)을 포함할 수 있다.
제1 내부 배선(122)은 반도체 칩(12A, 12B, 14A, 14B) 각각의 제1 칩 패드(22) 및 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112)와 연결될 수 있다. 제1 내부 배선(122)은 제1A 내부 배선(122A)과 제1B 내부 배선(122B)을 포함할 수 있다. 구체적으로 제1A 내부 배선(122A)은 제1A 반도체 칩(12A) 및 제1B 반도체 칩(12B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있고, 제1B 내부 배선(122B)은 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있다.
제1A 반도체 칩(12A)과 제1B 반도체 칩(12B)은 제1A 내부 배선(122A)을 통하여 하나의 반도체 칩의 기능을 수행하도록 연결될 수 있다. 또한 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은 제1B 내부 배선(122B)을 통하여 하나의 반도체 칩의 기능을 수행하도록 연결될 수 있다.
예를 들면, 제2 칩 패드(24)는 반도체 칩(12A, 12B, 14A, 14B) 각각의 DATA(DQ) 패드 또는 CONTROL/ADRESS(CA) 패드일 수 있다. 예를 들면 제1 칩 패드(22)는 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B) 사이의 ZQ 교정(Calibration)을 일치시켜주기 위한 패드일 수 있다. 즉, 제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B)은 제1A 내부 배선(122A) 또는 제1B 내부 배선(122B)을 통하여 ZQ 교정이 일치되므로, 하나의 반도체 칩의 기능을 수행할 수 있다.
제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 패키지 베이스 기판(100)에서 서로 이격되도록 형성되며, 연결 볼(130), 즉 연결 패드(116)와 연결되지 않을 수 있다.
제1A 내부 배선(122A)과 제1B 내부 배선(122B)은 도 3a 및 도 3b에 보인 것과 같이 동일한 레벨에 위치할 수도 있고, 서로 다른 레벨에 위치할 수도 있다.
제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B)은 각각 제2 칩 패드(24), 제2 본딩 와이어(34), 제2 본딩 패드(114), 및 제2 내부 배선(124), 연결 패드(116), 및 연결 단자(130)와 연결되어, 외부 장치와 전기적으로 연결될 수 있다.
제1A 반도체 칩(12A), 제1B 반도체 칩(12B), 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각의 제2 칩 패드(24)와 전기적으로 연결되는 연결 단자(130)는 각각 반도체 패키지 기판(100)의 제1 내지 제4 에지(100-1, 100-2, 100-3, 100-4)에 인접하도록 배치될 수 있다. 따라서 제1A 반도체 칩(12A) 및 제1B 반도체 칩(12B)과 전기적으로 연결되는 제2 내부 배선(124)과 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B)과 전기적으로 연결되는 제2 내부 배선(124)이 상대적으로 멀리 배치될 수 있다. 따라서 복수개의 연결 단자(130)가 반도체 패키지 기판(100)의 제1 내지 제4 에지(100-1, 100-2, 100-3, 100-4)를 따라서 2열 이상으로 배치되거나, 반도체 패키지 기판(100)의 하면 전체에 걸쳐서 배치되는 경우에도, 제2 내부 배선(124)의 설계 및 배치가 용이해질 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 패키지의 평면 배치도이다. 도 6b 및 도 6c는 각각 도 6a의 일부 구성 요소만을 선택적으로 도시한 평면 배치도로, 구체적으로, 도 6b는 반도체 패키지에 포함되는 반도체 칩들의 배치를 나타내는 평면 배치도이고, 도 6c는 반도체 패키지에 포함되는 패키지 베이스 기판의 본딩 패드, 및 패키지 베이스 기판에 부착되는 연결 단자와 본딩 패드 사이의 연결 관계를 나타내는 평면 배치도이다.
도 6a 내지 도 6c에 보이는 반도체 패키지(1d)는, 도 5a 내지 도 5c에 보인 반도체 패키지(1c)의 제1A 및 제1B 내부 배선(122A, 122B) 대신에 제1 내부 배선(122C) 및 연결 본딩 와이어(36)를 포함하는 것 외에는 대부분 동일한 바, 도 5a 내지 도 5c와의 차이점을 위주로 설명한다.
도 6a 내지 도 6c를 참조하면, 반도체 패키지(1d)는 패키지 베이스 기판(100) 및 반도체 칩(12A, 12B, 14A, 14B)을 포함한다. 또한 반도체 패키지(1d)는 제1 내부 배선(122C) 및 연결 본딩 와이어(36)를 포함한다.
제1 내부 배선(122C)은 제1A 반도체 칩(12A) 및 제1B 반도체 칩(12B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있다. 연결 본딩 와이어(36)는 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각의 제1 칩 패드(22)와 제1 본딩 와이어(32)를 통하여 연결되는 제1 본딩 패드(112) 사이를 연결할 수 있다.
즉, 반도체 패키지(1d)는, 상대적으로 거리가 먼 제1A 반도체 칩(12A) 및 제1B 반도체 칩(12B) 각각과 연결되는 제1 본딩 패드(112) 사이는 패키지 베이스 기판(100)에 형성되는 제1 내부 배선(122C)을 통하여 연결하고, 상대적으로 거리가 가까운 제2A 반도체 칩(14A) 및 제2B 반도체 칩(14B) 각각과 연결되는 제1 본딩 패드(112) 사이는 패키지 베이스 기판(100) 상으로 연장되는 연결 본딩 와이어(36)를 통하여 연결할 수 있다. 따라서 상대적으로 패키지 베이스 기판(100)에 형성된 내부 배선(122C, 124)이 상대적으로 단순해져서 내부 배선(122C, 124) 사이의 간섭 등을 감소시켜, 반도체 패키지(1d)의 신뢰성 및 성능을 향상시킬 수 있다.
제1A 반도체 칩(12A)과 제1B 반도체 칩(12B) 또는 제2A 반도체 칩(14A)과 제2B 반도체 칩(14B) 사이의 ZQ 교정을 일치시켜주기 위한 제1 내부 배선(122C) 또는 연결 본딩 와이어(36)는 매칭 배선이라 호칭할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 패키지에 포함되는 반도체 칩들을 설명하기 위한 칩 레이아웃이다.
도 7을 참조하면, 반도체 칩(10)은 독립적인 2개의 채널, 즉 채널 A와 채널 B를 가질 수 있고, 채널 A와 채널 B는 각각 별도의 DATA(DQ) 패드와 CONTROL/ADRESS(CA) 패드를 가질 수 있다. 예를 들면, 반도체 칩(10)은 각각 16개의 DATA(DQ) 패드를 가지는 독립적인 2개의 채널인 채널 A와 채널 B를 가질 수 있다.
또한 채널 A와 채널 B는 각각 별도의 뱅크(BANK)를 가질 수 있다. 예를 들면, 굵은 테두리로 표시된 뱅크는 채널 A가 가지는 뱅크이고, 가는 테두리로 표시된 뱅크는 채널 B가 가지는 뱅크일 수 있다.
도 1 및 도 7을 함께 참조하면, 도 7의 반도체 칩(10)의 채널 A 부분은 도 1의 A 반도체 칩(10A)에 해당되고, 도 7의 반도체 칩(10)의 채널 B 부분은 도 1의 B 반도체 칩(10B)에 해당될 수 있다. 마찬가지로, 도 7의 반도체 칩(10)의 채널 A 부분은 도 2A 내지 도 2C, 및 도 4A 내지 도 6C의 제1A 반도체 칩(12A) 또는 제2A 반도체 칩(14A)에 해당되고, 도 7의 반도체 칩(10)의 채널 B 부분은 도 2A 내지 도 2C, 및 도 4A 내지 도 6C의 제1B 반도체 칩(12B) 또는 제2B 반도체 칩(14B)에 해당될 수 있다.
본 발명에 따른 반도체 칩(10)은 채널 A 부분과 채널 B 부분이 하나의 반도체 칩으로 형성하지 않고, 2개의 반도체 칩(10A, 10B)으로 분리하도록 형성하고, 제1 내부 배선(122)과 같은 매칭 배선에 의하여 연결되어 하나의 반도체 칩의 기능을 수행하도록 할 수 있다.
예를 들면, 반도체 칩(10)은 제1 내부 배선(122)에 의하여 연결되어, A 반도체 칩(10A)과 B 반도체 칩(10B)이 함께 LPDDR4(Low Power Double Data Rate 4)에 대한 JEDEC STANDARD인 JESD209-4을 만족하는 반도체 칩일 수 있다. 그러나, 본 발명에 따른 반도체 패키지가 포함하는 반도체 칩은 이에 한정되지 않으며, 독립적인 2의 배수의 채널을 가지는 반도체 칩을 2개로 분리하여 형성하고, 분리된 2개의 반도체 칩이 하나의 반도체 칩의 기능을 수행하는 경우에는 모두 해당될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 패키지의 단면도이다.
도 8을 참조하면, 반도체 패키지(1000)는 메인 패키지 베이스 기판(500) 상에 부착되는 메인 반도체 칩(600)으로 이루어지는 메인 패키지(3)와 메인 패키지(3) 상에 부착되는 서브 패키지(2)로 이루어지는 PoP(Package-on-Package) 구조를 가질 수 있다.
서브 패키지(2)는 도 1에서 보인 반도체 패키지(1)와 동일한 구성을 가지는 바, 자세한 설명은 생략하도록 한다.
메인 패키지(3)는 메인 패키지 베이스 기판(500) 및 메인 패키지 베이스 기판(500) 상에 부착되는 메인 반도체 칩(600)을 포함한다.
메인 패키지 베이스 기판(500)은 도 1에 보인 패키지 베이스 기판(100)과 유사한 구조를 가지는 바, 자세한 설명은 생략하도록 한다.
메인 패키지 베이스 기판(500)은 상면 및 하면에 각각 형성된 상면 패드(510) 및 하면 패드(516)를 포함할 수 있다. 상면 패드(510)는 제1 상면 패드(512)와 제2 상면 패드(514)를 포함할 수 있다. 상면 패드(510) 및 하면 패드(516)는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 메인 패키지 베이스 기판(500)의 하면에는 외부 연결 단자(530)가 부착될 수 있다. 외부 연결 단자(530)는 예를 들면, 하면 패드(516) 상에 부착될 수 있다. 외부 연결 단자(530)는 반도체 패키지(1000)와 외부 장치 사이를 전기적으로 연결할 수 있다.
메인 반도체 칩(600)은 프로세스 유닛(Processor Unit)일 수 있다. 메인 반도체 칩(600)은 예를 들면, AP(Application Process), MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)일 수 있다. 메인 반도체 칩(600)은 연결 범프(630)를 통하여 제1 상면 패드(512)와 전기적으로 연결될 수 있다. 메인 반도체 칩(600)은 활성면이 메인 패키지 베이스 기판(500)을 향하도록 플립 칩 방식으로 메인 패키지 베이스 기판(500) 상에 부착될 수 있다.
서브 패키지(2)는 연결 단자(130)를 통하여 제2 상면 패드(514)와 전기적으로 연결될 수 있다. 즉, 연결 단자(130)는 메인 패키지 베이스 기판(500)의 상면에 형성된 제2 상면 패드(514)와 연결될 수 있다.
일부 실시 예에서, 메인 반도체 칩(600)과 메인 패키지 베이스 기판(500) 사이에는 언더필층(650)이 형성될 수 있다. 또한 메인 패키지 베이스 기판(500)과 패키지 베이스 기판(100) 사이에는 메인 몰드층(도시 생략)이 형성될 수 있다. 일부 실시 예에서, 언더필층(650)은 상기 메인 몰드층의 일부인 MUF(Molded Under-Fill)로 형성될 수 있다. 상기 메인 몰드층이 형성되는 경우, 상기 메인 몰드층에는 제2 상면 패드(514)를 노출시키는 홀이 형성되어, 연결 단자(130)와 제2 상면 패드(514)가 전기적으로 연결되도록 할 수 있다.
도 1 내지 도 7에서 설명한 바와 같이, 서브 패키지(2)는 그 두께를 얇게 형성할 수 있다. 따라서 서브 패키지(2)를 포함하는 반도체 패키지(1000)의 두께를 감소시킬 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 9를 참조하면, 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)을 포함할 수 있다. 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
메모리(1120)는 도 1 내지 도 7에서 예시한 반도체 패키지(1, 1a, 1b, 1c, 1d) 중 적어도 하나에 해당할 수 있다. 반도체 패키지(1100)는 도 1 내지 도 7에서 예시한 반도체 패키지(1, 1a, 1b, 1c, 1d) 중 적어도 하나를 포함할 수 있다. 또는 반도체 패키지(1100)는 도 8에서 예시한 반도체 패키지(1000)일 수 있다.
반도체 패키지(1100)는 두께를 감소시킬 수 있어, 반도체 패키지(1100)를 포함하는 전자기기의 박형화 및 경량화를 이룰 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 10을 참조하면, 전자 시스템(1200)은 MPU/GPU(1210)가 장착될 수 있다. 전자 시스템(1200)은 예를 들면, 모바일 기기, 데스크 탑 컴퓨터 또는 서버일 수 있다. 또한, 전자 시스템(1200)은 메모리 장치(1220), 입출력 장치(1230), 디스플레이 장치(1240)를 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1250)에 전기적으로 연결될 수 있다.
메모리 장치(1220)는 도 1 내지 도 7에서 예시한 반도체 패키지(1, 1a, 1b, 1c, 1d) 중 적어도 하나에 해당할 수 있다. MPU/GPU(1210)와 메모리 장치(1220)는 도 1 내지 도 7에서 예시한 반도체 패키지(1, 1a, 1b, 1c, 1d) 중 적어도 하나를 포함하거나, 도 8에서 예시한 반도체 패키지(1000)일 수 있다.
전자 시스템(1200)은 두께를 감소되고 내부 배선이 단순해지거나 길이가 감소한 MPU/GPU(1210)와 메모리 장치(1220)를 가지므로, 박형화 및 경량화를 이룰 수 있으며, 또한 신뢰성이 향상될 수 있다.
도 11은 본 발명의 실시 예에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
도 11은 도 10의 전자 시스템(1200)이 모바일 폰(1300)에 적용되는 예를 보여주고 있다. 모바일 폰(1300)은 반도체 패키지(1310)를 포함할 수 있다. 반도체 패키지(1310)는 1 내지 도 8에서 예시한 반도체 패키지(1, 1a, 1b, 1c, 1d, 1000)일 수 있다.
모바일 폰(1300)은 두께를 감소되고 내부 배선이 단순해지거나 길이가 감소되고, 박형화 및 경량화가 가능한 반도체 패키지(1310)가 포함될 수 있는 바, 소형화가 가능하고 고성능을 가질 수 있다.
그밖에 전자시스템(1200)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1a, 1b, 1c, 1d, 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k, 2l : 반도체 패키지, 10 : 패키지 베이스 기판, 130, 230, 230-1, 230-2, 230-3, 230-4, : 제1 반도체 칩, 130a, 130b : 서브 반도체 패키지, 100a, 100b, 210, 210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h : 적층 반도체 칩 구조체, 110, 110a, 110b, 110c, 110d, 110e : 제2 반도체 칩, 220, 220-1, 220-2, 220-3, 220-4, 220a, 220b, 220c, 220d, 222a, 222b, 222c, 222d, 224a, 224b, 224c, 224d, 224e, 224f, 224g, 224h, 226a, 226b, 226c, 226d, 227a, 227b, 227c, 227d : 관통 전극 영역, 228 : 관통 전극, 400 : 열 전달 물질층, 500 : 방열 부재

Claims (10)

  1. 상면 및 하면에 각각 본딩 패드와 연결 패드를 가지는 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 부착되며, 제1A 반도체 칩, 제1B 반도체 칩, 제2A 반도체 칩 및 제2B 반도체 칩으로 이루어지며, 각각의 상면의 제1 에지에 인접하도록 배치되는 복수개의 칩 패드를 가지는 4개의 반도체 칩; 및
    상기 칩 패드와 상기 본딩 패드를 전기적으로 연결하는 본딩 와이어;를 포함하며,
    상기 4개의 반도체 칩은, 각각의 상기 제1 에지가 상기 패키지 베이스 기판의 서로 다른 에지를 향하도록 상기 패키지 베이스 기판 상에 배치되고,
    상기 제1A 반도체 칩과 상기 제1B 반도체 칩의 사이를 연결하는 제1 매칭 배선, 및 상기 제2A 반도체 칩과 상기 제2B 반도체 칩의 사이를 연결하는 제2 매칭 배선을 더 포함하며,
    상기 제1A 반도체 칩과 상기 제1B 반도체 칩을 포함하는 제1 반도체 칩 및, 상기 제2A 반도체 칩과 상기 제2B 반도체 칩을 포함하는 제2 반도체 칩은, 상기 제1 매칭 배선 및 상기 제2 매칭 배선에 의하여 각각 하나의 반도체 칩의 기능을 수행하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1A 반도체 칩과 상기 제1B 반도체 칩은, 각각의 상기 제1 에지가 상기 패키지 베이스 기판의 서로 대향하는 에지를 향하도록 상기 패키지 베이스 기판 상에 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 매칭 배선 및 상기 제2 매칭 배선은 각각 상기 패키지 베이스 기판에 형성된 내부 배선인 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 매칭 배선 및 상기 제2 매칭 배선은, 상기 패키지 베이스 기판에서 동일한 레벨을 따라서 서로 교차하지 않으며 연장되는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 제1 매칭 배선 및 상기 제2 매칭 배선은 상기 패키지 베이스 기판에서 서로 다른 레벨을 따라서 연장하여, 상기 패키지 베이스 기판의 주면에 대하여 수직 방향으로 서로 교차하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1A 반도체 칩 및 상기 제1B 반도체 칩 각각의 상기 복수개의 칩 패드 중, 적어도 하나는 상기 제1 매칭 배선과, 나머지는 상기 연결 패드와 각각 전기적으로 연결되고,
    상기 제2A 반도체 칩 및 상기 제2B 반도체 칩 각각의 상기 복수개의 칩 패드 중, 적어도 하나는 상기 제2 매칭 배선과, 나머지는 상기 연결 패드와 각각 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 상면 및 하면에 각각 복수개의 본딩 패드와 복수개의 연결 패드를 가지고, 내부에 제1 매칭 배선, 및 제2 매칭 배선을 포함하며, 네 개의 에지가 있는 패키지 베이스 기판;
    상기 제1 매칭 배선에 의하여 전기적으로 연결되는 제1A 반도체 칩과 제1B 반도체 칩, 및 상기 제2 매칭 배선에 의하여 전기적으로 연결되는 제2A 반도체 칩 및 제2B 반도체 칩으로 이루어지고, 각각의 상면의 제1 에지에 인접하도록 배치되는 복수개의 칩 패드를 가지며 상기 패키지 베이스 기판의 상면에 부착되는 4개의 반도체 칩;
    상기 칩 패드와 상기 본딩 패드를 전기적으로 연결하는 본딩 와이어; 및
    상기 연결 패드에 부착되는 연결 단자;를 포함하며,
    상기 제1A 반도체 칩, 제1B 반도체 칩, 제2A 반도체 칩 및 제2B 반도체 칩으로 이루어지는 상기 4개의 반도체 칩은, 각각의 상기 제1 에지가 상기 패키지 베이스 기판의 네 개의 상기 에지 중 서로 다른 에지를 향하도록 상기 패키지 베이스 기판 상에 배치되는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 매칭 배선 및 상기 제2 매칭 배선은, 상기 패키지 베이스 기판 내에서 상기 연결 패드와 전기적으로 절연되며,
    상기 제1A 반도체 칩 및 상기 제1B 반도체 칩 각각의 상기 복수개의 칩 패드 중 적어도 하나는 상기 제1 매칭 배선과, 나머지는 상기 연결 패드와 각각 전기적으로 연결되고,
    상기 제2A 반도체 칩 및 상기 제2B 반도체 칩 각각의 상기 복수개의 칩 패드 중 적어도 하나는 상기 제2 매칭 배선과, 나머지는 상기 연결 패드와 각각 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    메인 패키지 베이스 기판;
    상기 메인 패키지 베이스 기판 상에 부착되는 메인 반도체 칩; 및
    상기 메인 패키지 기판의 하면에 부착되는 메인 외부 연결 단자;를 더 포함하며,
    상기 연결 단자는 상기 메인 패키지 기판의 상면과 연결되어, 상기 4개의 반도체 칩이 부착된 상기 패키지 베이스 기판은, 상기 메인 반도체 칩이 부착된 상기 메인 패키지 베이스 기판 상에 PoP(Package-on-Package) 구조로 이루며 부착된 것을 특징으로 하는 반도체 패키지.
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