JP6761180B2 - 半導体装置 - Google Patents

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Description

本発明は、複数の導電性パッドが列設された半導体チップを複数備えた半導体装置に関する。
ＨＤＤ（Hard Disc Drive）に代わる記憶装置として、主にＮＡＮＤ型フラッシュメモリを用いたＳＳＤ（Solid State Drive）があり、ＳＳＤは、ＮＡＮＤ型フラッシュメモリの微細化に伴って大容量・低価格化が近年進んだこともあり、普及の速度が速くなっている。
一方、ＮＡＮＤ型フラッシュメモリは、大容量化及びパッケージの多様化が種類の増加を招き、一種類あたりの市場での流通量が少なくなることで単価が割高になる傾向がある。
かかる事情を背景に、ＮＡＮＤ型フラッシュメモリチップをチップの厚さ方向に積層してなるＭＣＰ（Multi Chip Package）と呼ばれるパッケージが近年実現されている。ＭＣＰにおいて、各々のチップの間、またはチップとパッケージが実装される基板との間はボンディングワイヤによりボンディングされることが多い（例えば特許文献１、２参照）。
特開２０１２−１０４７０７号公報 特開２０１０−２５１７６２号公報
ＭＣＰ全体での動作の高速化を図るために、複数のＮＡＮＤ型フラッシュメモリを複数のチャンネルに分けてチャンネル毎に動作させてデータ転送幅を増加させるためには、チャンネル毎に信号用のボンディングワイヤを分けてボンディングすることが好ましい。この際、ボンディングワイヤが長くなるとこのワイヤに重畳されるノイズが増加するため、信号用のボンディングワイヤはできるだけ短くすることが望まれる。
しかしながら、上述した従来のＭＣＰに関する技術においては、かかる課題を考慮したワイヤボンディングについて提案はされていなかった。
本発明は上述した課題に鑑みてなされたものであり、パッケージを構成する半導体チップと基板との間の信号用電気配線に重畳されるノイズの低減を図ることの可能な半導体装置の提供を、その目的の一つとしている。
本発明は、少なくとも一端部に複数の導電性パッドが所定の間隔を置いて列設された半導体チップを複数備えた半導体装置に適用される。そして、各々の半導体チップを、その導電性パッドが外方に露出するように積層し、さらに、上下に隣り合う一対の半導体チップの導電性パッドが、導電性パッドの列設方向に沿って重なり合わない位置になるように半導体チップを積層し、さらに、半導体チップが積層された状態で、一つおきの複数の半導体チップの導電性パッドを電気的に接続し、導電性パッドの列設方向と異なる方向に直線状に延びる電気配線を設けることにより、上述の課題の少なくとも一つを解決している。
上下に隣り合う一対の半導体チップの導電性パッドが、この導電性パッドの列設方向に沿って重なり合わない位置になるように半導体チップを積層し、一つおきの複数の半導体チップの導電性パッドを電気的に接続する電気配線を、導電性パッドの列設方向と異なる方向に直線状に延びるように設けているので、この電気配線が半導体チップの積層方向から見て重複する箇所を少なくすることができる。
ここで、電気配線は、半導体チップを上面視した状態で互いに所定間隔を置いて延びていることが好ましい。
また、導電性パッドは電源用導電性パッドと信号用導電性パッドとを備え、信号用導電性パッドは、導電性パッドの列設方向に沿って電源用導電性パッドに挾まれて配置されていることが好ましい。この場合、電気配線は、電源用導電性パッドを電気的に接続する電源用電気配線と、信号用導電性パッドを電気的に接続する信号用電気配線とを備え、信号用電気配線は電源用電気配線に挾まれて配置されていることが好ましい。加えて、信号用電気配線は、並列動作させる複数の半導体チップの信号用導電性パッドを電気的に接続していることが好ましい。
さらに、半導体チップは四つの辺を有する略矩形板状に形成され、導電性パッドは半導体チップの一つの辺に沿って列設されていることが好ましい。あるいは、各々の半導体チップは、上面視した状態でその導電性パッドが半導体チップの一つ、二つまたは四つの辺の側に露出するように積層されていることが好ましい。
本発明によれば、パッケージを構成する半導体チップと基板との間の信号用電気配線に重畳されるノイズの低減を図ることの可能な半導体装置を提供することができる。
本発明の一実施形態である半導体装置の概略構成を示す平面図である。 一実施形態の半導体装置の概略構成を示す側面図である。 一実施形態の半導体装置の電気配線の配線状態の概略構成を示す平面図である。 一実施形態の半導体装置の電気配線の配線状態の概略構成を示す斜視図である。 一実施形態の半導体装置の導電性パッドの位置関係を説明するための図である。 一実施形態の半導体装置の導電性パッドの位置関係を説明するための図である。 一実施形態の半導体装置の導電性パッドと電気配線との位置関係を説明するための平面図である。 比較例の半導体装置の導電性パッドと電気配線との位置関係を説明するための平面図である。 一実施形態の半導体装置の導電性パッドと電気配線との位置関係を説明するための側面図である。 比較例の半導体装置の導電性パッドと電気配線との位置関係を説明するための側面図である。 一実施形態の半導体装置の配線ノイズを説明するための図である。 比較例の半導体装置の配線ノイズを説明するための図である。 一実施形態の半導体装置がパッケージされたＮＡＮＤ型フラッシュメモリを示す図である。 一実施形態の半導体装置が適用されたＳＳＤ装置の一例を示す図である。 一実施形態の半導体装置が適用されたＳＳＤ装置の他の例を示す図である。 一実施形態の半導体装置が適用されたメモリカードの一例を示す図である。 一実施形態の半導体装置の変形例を示す図である。
（一実施形態）
以下、図１〜図７、図９及び図１１を参照して、本実施形態の半導体装置について説明する。図１は本発明の一実施形態である半導体装置の概略構成を示す平面図、図２は側面図、図３は一実施形態の半導体装置の電気配線の配線状態の概略構成を示す平面図、図４は斜視図、図５及び図６は一実施形態の半導体装置の導電性パッドの位置関係を説明するための図である。
これら図において、１は本発明の一実施形態である半導体装置であり、より詳細には、本発明の半導体装置が適用されたＮＡＮＤ型フラッシュメモリ（以下、単にフラッシュメモリと称することがある）である。本実施形態のフラッシュメモリ１は、半導体チップであるＮＡＮＤ型フラッシュメモリチップ（以下、単にフラッシュメモリチップと称することがある）２が、その厚さ方向に複数積層されて構成されている。
フラッシュメモリチップ２は、図１に最もよく示すように、上面視外形矩形板状に形成され、その一端部である図１において下辺端部に複数の導電性パッド３が、フラッシュメモリチップ２の図１における下辺に沿って列設されている。なお、図１においてフラッシュメモリチップ２は８つの導電性パッド３を備えているが、実際にはより多くの導電性パッド３が列設されうるものであり、図示の都合で８つの導電性パッド３のみ図示している。
フラッシュメモリチップ２は、図１において上下方向、図２において左右方向に所定間隔だけそれぞれずらされて積層されている。これにより、フラッシュメモリチップ２は、その下辺端部に列設された導電性パッド３が外方に露出するように積層されている。
さらに、上下に隣り合うフラッシュメモリチップ２は、図１において左右方向に所定間隔だけ交互にずらされて積層されている。これにより、上下に隣り合う一対のフラッシュメモリチップ２の導電性パッド３が、この導電性パッド３の列設方向である図１の下辺の延在方向に沿って重なり合わない位置になるようにフラッシュメモリチップ２が積層されている。
フラッシュメモリチップ２の導電性パッド３は、電気配線であるボンディングワイヤ４により電気的に接続されている。ボンディングワイヤ４によるフラッシュメモリチップ２の導電性パッド３の接続方法の概要について図３及び図４を参照して説明する。
図３及び図４に示すように、本実施形態のフラッシュメモリチップ２には、導電性パッド３として電源用導電性パッド３ａ及び信号用導電性パッド３ｂがそれぞれ設けられている。図３及び図４においては、図３において下辺端部に設けられ、下辺に沿って左右方向に列設された導電性パッド３のうち、左側に信号用導電性パッド３ｂが、右側に電源用導電性パッド３ａが設けられている。より詳細な電源用導電性パッド３ａ及び信号用導電性パッド３ｂの配置位置等については後述する。
図３及び図４に示すフラッシュメモリ１は４枚のフラッシュメモリチップ２を備え、２チャンネル動作をするものである。電源用導電性パッド３ａについてはチャンネル動作をさせる必要がないので、全てのフラッシュメモリチップ２の電源用導電性パッド３ａをボンディングワイヤ４により電気的に接続すればよい。
ここで、本実施形態では、フラッシュメモリチップ２が図３において左右方向に所定間隔だけ交互にずらされて積層されているので、一つおきの複数（図示例では２枚）のフラッシュメモリチップ２の電源用導電性パッド３ａは、電源用導電性パッド３ａの列設方向である図３における左右方向と異なる方向、より詳細には図３における上下方向に一列に配置されることになる。そこで、図３の上下方向に直線状に延びるボンディングワイヤ４により一つおきの複数のフラッシュメモリチップ２の電源用導電性パッド３ａを電気的に接続することができる。そして、一つおきの複数のフラッシュメモリチップ２の電源用導電性パッド３ａを電気的に接続するボンディングワイヤ４は、図３に最もよく示すように、互いに所定間隔を置いて延びている。さらに、図略の基板側に設けられた導電性パッド５にボンディングワイヤ４が接続されることで、これらフラッシュメモリチップ２に電源が供給される。
一方、信号用導電性パッド３ｂについては、同一チャンネルで動作させるべきフラッシュメモリチップ２単位で（図示例では４枚のフラッシュメモリチップ２を２チャンネル動作させるので２枚単位で動作させる）ボンディングワイヤ４により電気的に接続する必要がある。
ここで、本実施形態では、同一チャンネルで動作させるべきフラッシュメモリチップ２を、一つおきの複数（実際には２枚）のフラッシュメモリチップ２にしており、このように選択すると、フラッシュメモリチップ２が図３において左右方向に所定間隔だけ交互にずらされて積層されているので、同一チャンネルで動作させるべきフラッシュメモリチップ２の信号用導電性パッド３ｂは、電源用導電性パッド３ａの列設方向である図３における左右方向と異なる方向、より詳細には図３における上下方向に一列に配置されることになる。そこで、図３の上下方向に直線状に延びるボンディングワイヤ４により、同一チャンネルで動作させるべき一つおきの複数（実際には２枚）のフラッシュメモリチップ２の信号用導電性パッド３ｂを電気的に接続することができる。さらに、図略の基板側に設けられた導電性パッド５にボンディングワイヤ４が接続されることで、これらフラッシュメモリチップ２と基板との間での信号の授受が行える。
ボンディングワイヤ４によるフラッシュメモリチップ２の導電性パッド３の接続方法の詳細について図７及び図９を参照して説明する。
本実施形態のフラッシュメモリチップ２においては、図７に最もよく示すように、信号用導電性パッド３ｂであるＩ／Ｏ用信号用導電性パッド３ｂは、導電性パッド３の列設方向である図７の左右方向に沿って、電源用導電性パッド３ａであるＶｃｃ（５Ｖ等の電源供給）用電源用導電性パッド３ａ及び電源用導電性パッド３ａであるＶｓｓ（グラウンド電圧）用電源用導電性パッド３ａに挾まれて配置されている。また、これらＶｃｃ用電源用導電性パッド３ａ、Ｉ／Ｏ（入出力）用信号用導電性パッド３ｂ及びＶｓｓ用電源用導電性パッド３ａの組の間に、ＣＥ（Chip Enable）用信号用導電性パッド３ｂが配置されている。
そして、上述したように、一つおきのフラッシュメモリチップ２のＶｃｃ用電源用導電性パッド３ａ及びＶｓｓ用電源用導電性パッド３ａは、図７において上下方向に直線状に延びるボンディングワイヤ４により電気的に接続されている。また、同一チャンネルで動作させるべき一つおきの複数（実際には２枚）のフラッシュメモリチップ２のＩ／Ｏ用信号用導電性パッド３ｂは、同様に図７において上下方向に直線状に延びるボンディングワイヤ４により電気的に接続されている。そして、図７に最もよく示すように、Ｉ／Ｏ用信号用導電性パッド３ｂを電気的に接続するボンディングワイヤ４は、Ｖｃｃ用電源用導電性パッド３ａを電気的に接続するボンディングワイヤ４及びＶｓｓ用電源用導電性パッド３ａを電気的に接続するボンディングワイヤ４に挾まれて配置されている。一方、ＣＥ用信号用導電性パッド３ｂはフラッシュメモリチップ２単位で図略の基板に接続される必要があるので、各々のフラッシュメモリチップ２のＣＥ用電源用導電性パッド３ａはそれぞれ図略の基板側に設けられた導電性パッド５に電気的に接続されている。
ここで、図８及び図１０に示すように、フラッシュメモリチップを図８の左右方向にずらさずに積層した場合と比較して考える。また、同一チャンネルで動作させるべきフラッシュメモリチップ２を上下に隣り合う２枚のフラッシュメモリチップ２とする。この場合、それぞれのボンディングワイヤ４が重複してしまうとショートする可能性があるため、図８において上側に位置するチャンネルのフラッシュメモリチップ２のＩ／Ｏ用信号用導電性パッド３ｂと基板側の導電性パッド５を電気的に接続するボンディングワイヤ４（図中太線で示している）は、図８において下側に位置するチャンネルのフラッシュメモリチップ２のＩ／Ｏ用信号用導電性パッド３ｂと基板側の導電性パッド５とを電気的に接続するボンディングワイヤ４を避けるように配線する必要があるため、必然的に配線長が長くなる。
なお、図９及び図１１においては、本実施形態の作用を明確にするために、Ｉ／Ｏ用信号用導電性パッド３ｂ及び導電性パッド５を接続するボンディングワイヤ４のみ図示している。
このときのノイズとなる電圧変動をΔＶ、Ｉ／Ｏ用信号用導電性パッド３ｂと導電性パッド５とを接続するボンディングワイヤ４の実効インダクタンスをＬｅｆｆ、ボンディングワイヤ４に流れる電流をｉとすると、電流ｉの時間変化率であるｄｉ／ｄｔと電圧変動ΔＶとの間の関係は
Figure 0006761180
 となる。また、Ｉ／Ｏ用信号用導電性パッド３ｂと導電性パッド５とを接続するボンディングワイヤ４の自己インダクタンスをＬＳ、相互インダクタンスをＬＭとすると、
Figure 0006761180
 となる。図１２に示すように、Ｉ／Ｏ用信号用導電性パッド３ｂと導電性パッド５とを接続するボンディングワイヤ４の長さをｌｅ、隣接するＶｓｓ用電源用導電性パッド３ａまたはＶｃｃ用電源用導電性パッド３ａを接続するボンディングワイヤ４と構成するループ面積をＳとすると、
Figure 0006761180
 の関係があるため、Ｉ／Ｏ用信号用導電性パッド３ｂと導電性パッド５とを接続するボンディングワイヤ４が長くなるほどＬＳは増加し、ＬＭは減少する。よってＬｅｆｆは大きくなり、ノイズΔＶが大きくなってしまう。
一方、本実施形態のフラッシュメモリ１では、図７に最もよく示すように、Ｉ／Ｏ用信号用導電性パッド３ｂと導電性パッド５とを接続するボンディングワイヤ４は図７において上下方向に直線状に延び、異なるチャンネルのボンディングワイヤ４は重なり合わない位置にある。従って、図１１に示すように、上述の式におけるｌｅを短くすることができ、ノイズΔＶを低減させることができる。
ここで、フラッシュメモリチップ２の配置位置の条件について、図５及び図６を参照して説明する。４枚のフラッシュメモリチップ２を、図５に示すように、上下に隣り合うフラッシュメモリチップ２が左右方向に所定間隔だけ交互にずらされて積層したものとする。また、図５に示すように、フラッシュメモリチップ２の左右方向にＸ軸を、上下方向にＹ軸をとる。
このとき図６に示すように、特定のフラッシュメモリチップ２、一例として図６において一番下に位置するフラッシュメモリチップ２において、導電性パッド３の列設方向（つまりＸ軸方向）に隣り合う導電性パッド３のＸ軸方向の中心間距離をＸａとしたとき、この上に位置するフラッシュメモリチップ２の導電性パッド３の中心位置は、一番下のフラッシュメモリチップ２の導電性パッド３の中心位置から１／３Ｘａ〜２／３Ｘａの範囲（図中ハッチングで示した範囲）内に位置することが好ましい。
（一実施形態の効果）
以上説明したように、本実施形態のフラッシュメモリ１においては、ボンディングワイヤ４の配線長を短くすることができるので、このボンディングワイヤ４における電圧変動（上述の式におけるΔＶ）を抑制することができる。従って、本実施形態によれば、パッケージを構成する半導体チップと基板との間の信号用電気配線に重畳されるノイズの低減を図ることの可能な半導体装置を提供することができる。
（一実施形態の適用例）
次に、図１３〜図１６を参照して、本実施形態のフラッシュメモリ１の適用例について説明する。
図１３は、本実施形態のフラッシュメモリ１を用いたパッケージを示す図であり、（ａ）は平面図、（ｂ）は側面図、（ｃ）は底面図である。図１３に示すパッケージ１０はいわゆるＢＧＡ（Ball Grid Array）であり、上面に本実施形態のフラッシュメモリ１を搭載した基板１１の上部をフラッシュメモリ１ごとモールド材１２でモールドし、さらに、基板１１の裏面に略球状または略半球状のバンプ（はんだボール）１３を設けたものである。これにより、大容量のＮＡＮＤ型フラッシュメモリパッケージ１０を実現することができる。
次に、図１４は、本実施形態のフラッシュメモリ１を用いたＳＳＤ装置を示す図であり、（ａ）はハーフスリムＳＡＴＡ（Serial ATA）サイズの基板を用いたもの、（ｂ）はｍＳＡＴＡ（mini SATA）規格のコネクタ及びｍＳＡＴＡミニ規格の基板を用いたもの、（ｃ）はｍ．２ ＳＡＴＡ規格のコネクタ及び基板を用いたもの、（ｄ）は（ａ）に示すＳＳＤ装置のコネクタ部分を拡大して示した側面図、（ｅ）は（ａ）に示すＳＳＤ装置の基板の端部を拡大して示した側面図である。
図１４に示すＳＳＤ装置１５は、上面に本実施形態のフラッシュメモリ１が複数搭載され、さらにコントローラ１６、レギュレータ１７が搭載された基板１８の上部をこれらフラッシュメモリ１等ごとモールド材１９でモールドし、さらに、基板１８の一端部にＳＡＴＡ規格に準拠したコンタクト部２０を形成して構成されている。これにより、Ｓｙｓｔｅｍ Ｏｎ ＣｈｉｐのＳＳＤ装置１５を実現することができる。
なお、（ａ）に示すハーフスリムＳＡＴＡサイズのＳＳＤ装置１５においては、基板１８を直接コネクタ２１に差し込める（直挿し）ように、（ｄ）及び（ｅ）に示すように、基板１８の厚みをコネクタ２１のコンタクト部の厚みと同じ厚み（規格上は１．２ｍｍ）とすることが好ましい。
次に、図１５は、例えば図１４（ａ）に示すようなハーフスリムＳＡＴＡサイズの基板を示す図であり、（ａ）は平面図、（ｂ）は側面図、（ｃ）は底面図である。図１５において、基板３１の上面及び下面はモールド材３２によりモールドされ、さらに、裏面には本実施形態のフラッシュメモリ１、ＤＲＡＭ（Dynamic RAM）、レギュレータ及びスーパーキャパシタ（登録商標）等の電気二重層キャパシタが実装可能な拡張パッド３３〜３６が形成されている。従って、この拡張パッド３３〜３６を介してフラッシュメモリ１等を実装することで、図１４に示すＳＳＤ装置１５と同様のＳＳＤ装置を構成することができる。
次に、図１６は、本実施形態のフラッシュメモリ１を用いたメモリカードを示す図であって、（ａ）はＵＳＢ（Universal Serial Bus）フラッシュメモリの平面図、（ｂ）は側面図、（ｃ）は底面図、（ｄ）はＳＤカードの平面図、（ｅ）は側面図、（ｆ）は底面図、（ｇ）はマイクロＳＤカードの平面図、（ｈ）は側面図、（ｉ）は底面図である。
図１６に示すＵＳＢフラッシュメモリ４０、ＳＤカード４１及びマイクロＳＤカード４２は、上面に本実施形態のフラッシュメモリ１及びコントローラ４３が搭載され、それぞれのメモリカードの規格に沿った形状を有する基板４４の上部をこれらフラッシュメモリ１等ごとモールド材４５でモールドし、さらに、基板４４の一端部に各規格に準拠したコンタクト部４６を形成して構成されている。
（変形例）
なお、本発明の半導体装置は、その細部が上述の一実施形態に限定されず、種々の変形例が可能である。
一例として、図１及び図１７（ａ）に示すように、一実施形態のフラッシュメモリ１ではフラッシュメモリチップ２を一方向（図１７（ａ）において上下方向）に所定間隔をおいてずらして積層して構成されていたが、その積層形態は図１７（ａ）のそれに限定されず、一例として、図１７（ｂ）に示すように、上下方向の両方向に（つまり二方向に）ずらして積層してもよく、さらには、図１７（ｃ）に示すように、上下方向に加えて左右方向にも、つまり四方向にずらして積層してもよい。
１ フラッシュメモリ
２ フラッシュメモリチップ
３ 導電性パッド
３ａ 電源用導電性パッド
３ｂ 信号用導電性パッド
４ ボンディングワイヤ
５ 導電性パッド

Claims (7)

  1. 少なくとも一端部に複数の導電性パッドが所定の間隔を置いて列設された半導体チップを複数備えた半導体装置であって、
    各々の前記半導体チップは、その前記導電性パッドが外方に露出するように積層され、さらに、上下に隣り合う一対の前記半導体チップの前記導電性パッドは、前記導電性パッドの列設方向に沿って重なり合わない位置になるように前記半導体チップが積層され、
    さらに、前記半導体チップが積層された状態で、一つおきの複数の前記半導体チップの前記導電性パッドを電気的に接続し、前記導電性パッドの列設方向と異なる方向に直線状に延びる電気配線を備える半導体装置。
  2. 前記電気配線は、前記半導体チップを上面視した状態で互いに所定間隔を置いて延びていることを特徴とする請求項１記載の半導体装置。
  3. 前記導電性パッドは電源用導電性パッドと信号用導電性パッドとを備え、前記信号用導電性パッドは、前記導電性パッドの列設方向に沿って前記電源用導電性パッドに挾まれて配置されていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記電気配線は、前記電源用導電性パッドを電気的に接続する電源用電気配線と、前記信号用導電性パッドを電気的に接続する信号用電気配線とを備え、前記信号用電気配線は前記電源用電気配線に挾まれて配置されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記信号用電気配線は、並列動作させる複数の前記半導体チップの前記信号用導電性パッドを電気的に接続していることを特徴とする請求項４に記載の半導体装置。
  6. 前記半導体チップは四つの辺を有する矩形板状に形成され、前記導電性パッドは前記半導体チップの一つの前記辺に沿って列設されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
  7. 各々の前記半導体チップは、上面視した状態でその前記導電性パッドが前記半導体チップの一つ、または二つの前記辺の側に露出するように積層されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
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