JP2007019415A - 半導体装置およびその製造方法 - Google Patents

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manufacturing
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修康 武藤
Naoki Kawabe
直樹 川邉
Hiroshi Ono
浩 大野
Tamaki Wada
環 和田
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    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
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    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L2224/494—Connecting portions
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
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    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85186—Translational movements connecting first outside the semiconductor or solid-state body, i.e. off-chip, reverse stitch
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    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
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Abstract

【課題】 半導体装置におけるチップレイアウトの自由度を向上させて実装密度の向上を図る。
【解決手段】 ボールボンディングによる逆ボンディングの重ね打ちを行うことにより、メモリチップ４のパッド４ａ上に２方向のワイヤを形成することが可能になるため、ボールボンディングでウエッチボンディングの連続ステッチボンディングと同等の効果を生み出すことができる。これにより、チップレイアウトの自由度と基板３のリードレイアウトの自由度を向上させることができ、チップ積層タイプの半導体装置（メモリカード）における基板上での実装密度を向上できる。
【選択図】 図１１

Description

本発明は、半導体装置およびその製造技術に関し、特に、半導体メモリカード（以降、単にメモリカードという）に適用して有効な技術に関する。
半導体装置の製造方法では、第２のワイヤの先端部及びツールによって、第１のワイヤのうち、ボンディングによって潰れていない部分を潰さずにボンディングを行う（例えば、特許文献１参照）。
さらに、半導体装置の製造方法では、ワイヤの一部を、バンプにおけるワイヤの引き出し方向の中心又はそれを超えた部分にボンディングする（例えば、特許文献２参照）。
また、ワイヤボンディング方法は、ワイヤの先端部を第１の領域にボンディングすること、ワイヤを第１の領域から第２の領域の方向に引き出すとともに、第２の領域の上方にワイヤの屈曲部を形成すること、屈曲部を溶融させることでワイヤの塊部を形成すること、塊部を第２の領域にボンディングすることを含む（例えば、特許文献３参照）。
特開２００３−２４３４４２号公報（図１５） 特開２００３−２４３４４１号公報（図９） 特開２００４−２０７２９２公報（図２）
ＳＤ（Secure Digital) カードなどのようなメモリカードは、その内部の半導体メモリチップに情報を記憶する記憶装置の１つである。このメモリカードでは、半導体メモリチップに形成された不揮発性メモリに対して情報を直接的、かつ、電気的にアクセスすることから、機械系の制御が無い分、他の記憶装置に比べて書き込み、読み出しの時間が速い上、記憶媒体の交換が可能である。
また、形状が比較的小型で軽いことから、主に携帯型パーソナルコンピュータ、携帯電話またはデジタルカメラなどのような可搬性が要求される機器の補助記憶装置として使用されている。
したがって、メモリカードでは、記憶容量を増やすことと、実装面積を低減するために、その内部で基板上に半導体メモリチップを多段に積層して配置している構造のものが開発されている。
多段に積層された半導体チップの基板との電気的な接続は、主にワイヤボンディングによって行われており、図４２、図４３、図４５および図４６のそれぞれの比較例に示すように種々の方法が考えられる。
例えば、図４２の比較例に示す方法は、そのＡ部に示すように１段目の半導体チップ１００および２段目の半導体チップ２００の両者とも正ボンディング（第１ボンディングをチップの電極に行い、第２ボンディングを基板の端子に行う）によって基板３の共通の電極（リード３ｄ）と電気的に接続されている。
また、図４３の比較例に示す方法は、そのＡ部に示すように１段目の半導体チップ１００および２段目の半導体チップ２００の両者とも逆ボンディング（第１ボンディングを基板の電極に行い、第２ボンディングをチップの端子に行う）によって基板３の共通の電極（リード３ｄ）と電気的に接続されている。
図４２及び図４３に示す方法では、図４４の比較例に示すような共通の問題が起こる。すなわち、図４４のＡ部、Ｂ部に示すように、基板３の電極（リード３ｄ）の面積が小さいと１つの電極から２つの方向にボンディングできないことが問題となる。また、１つの電極から２本めのボンディングができないことが問題となる。
さらに、図４４のＣ部に示すように、半導体チップ１００，２００が薄い場合、上下のワイヤ間の間隔が狭くなり、ワイヤ同士が接触するという問題が起こる。例えば、上下のワイヤ間の間隔が１５μｍ程度であると、樹脂モールド時にワイヤ流れによって隣り合ったワイヤ同士が接触し、製品の信頼性が低下するという問題が発生する。また、基板３の電極（リード３ｄ）に対しての配線設計が煩雑になることが問題である。
なお、図４２に示す方法では、チップ上でのワイヤループの高さを低く抑えることができない。例えば、４段以上チップを積層したメモリカードなどでは、正ボンディングではワイヤループの高さがメモリカードの高さに収まらず、実装できないという問題が発生する。
また、図４５の比較例に示す方法は、そのＡ部に示すように２段目の半導体チップ２００の電極から１段目の半導体チップ１００の電極さらに基板３のリード３ｄまでを連続でステッチボンディングして接続するものである。その際、１段目の半導体チップ１００の電極へのワイヤボンディングを行った後、続いて基板３のリード３ｄへのワイヤボンディングを行う際に、１段目の半導体チップ１００の電極上でキャピラリ１５がリバース動作を行う。すなわち、図４７〜図５１の比較例のキャピラリ１５の動作に示すように、正ボンディングを行う際には、キャピラリ１５が一端、ワイヤリングを行う方向と逆の方向に立ち上がり（リバース動作）、それからワイヤリング方向へと移動していく。
したがって、リバース動作で逆の方向に立ち上がった際に、２段目の半導体チップ２００から１段目の半導体チップ１００に接続されているワイヤ２０と、リバース動作を行ったキャピラリ１５が接触するという問題が起こる。
さらに、この問題を解決しようとすると、図４５に示す距離Ｌを長く確保しなければならず、チップ積層に必要とされる実装面積が小さくできないという問題が起こる。
また、図４５に示すステッチボンディングは、ウエッチボンディングのため、半導体チップ１００，２００の電極であるパッドの小パッド対応ができないという問題が起こる。さらに、連続ステッチボンディングはほぼ直線的に構成されるものであり、２方向にワイヤリングできないという問題がある。
また、図４６の比較例に示す方法は、１段目の半導体チップ１００の複数の電極の一部を長方形にするものである。Ａ部では、上側のワイヤ２０が逆ボンディングで、かつ下側のワイヤ２０が正ボンディングで接続されている。Ｂ部では、上側のワイヤ２０が正ボンディングで、かつ下側のワイヤ２０が逆ボンディングで接続されている。また、Ｃ部では、上側および下側のワイヤ２０が両者とも逆ボンディングで接続されている。なお、Ｄ部では、ワイヤリング方向に対して縦長のパッドに対して、上側のワイヤ２０を逆ボンディング、かつ下側のワイヤ２０を正ボンディングで接続することはキャピラリ１５の動作上困難であることを示している。
図４６の比較例に示す方法では、長方形のパッドが必要であり、チップ設計時からの対応となるため、半導体チップ１００，２００の汎用性が低下することが問題である。さらに、長方形のパッド以外では、２方向にボンディングできないことが問題である。
なお、前記特許文献１（特開２００３−２４３４４２号公報）、特許文献２（特開２００３−２４３４４１号公報）および特許文献３（特開２００４−２０７２９２公報）それぞれには、積層されたチップに対して逆ボンディングで、かつステッチボンディングを行う記載はあるが、積層されたチップが同種のチップである記載は無い。
本発明の目的は、チップレイアウトの自由度を向上させて実装密度の向上を図ることができる技術を提供することにある。
また、本発明の他の目的は、コストの低減化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、第１のワイヤのボール状の先端部を第１の電極に接続し、第１のワイヤの一部を第１の電極より高い位置の第２の電極に接続し、第２のワイヤのボール状の先端部を第２の電極上で第１のワイヤに接続し、第２のワイヤの一部を第２の電極より高い位置の第３の電極に接続するものであり、第１及び第２のワイヤが接続される半導体チップは同種である。
また、本発明は、第１のマーク及び第２のマークを認識して第１の電極及びこれより高い位置の第２の電極の位置を求め、第１のワイヤのボール状の先端部を第１の電極に接続し、第１のワイヤの一部を第２の電極に接続し、第３のマークを認識して第２の電極より高い位置の第３の電極の位置を求め、第２のワイヤのボール状の先端部を第２の電極上で第１のワイヤに接続し、第２のワイヤの一部を第３の電極に接続するものである。
さらに、本発明は、第１及び第２のメモリチップと、制御用チップと、インタフェースチップと、各チップが搭載された基板と、複数の外部端子とを有し、第１及び第２のメモリチップは、それぞれ基板の表面において何れか一方が縦向き、何れか他方が横向きで搭載され、インタフェースチップは基板の表面に２つ搭載され、制御用チップは基板の裏面に搭載され、複数の外部端子は基板の裏面に設けられているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
チップレイアウトの自由度と基板の端子レイアウトの自由度を向上させることができ、チップ積層タイプの半導体装置における基板上での実装密度を向上させることができる。
ワイヤを短くすることができ、ワイヤにかかるコストを低減してチップ積層タイプの半導体装置のコストの低減化を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の表面側の構造の一例を示す平面図、図２は図１に示す半導体装置の裏面側の構造の一例を示す裏面図、図３は図１に示す半導体装置における基板の表面側の部品実装レイアウトの一例を示す平面図、図４は図１に示す半導体装置における基板の裏面側の部品実装レイアウトの一例を示す裏面図、図５は図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。また、図６は図３に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図７は図１に示す半導体装置におけるワイヤボンディングの種類の一例を示す部分斜視図、図８、図９及び図１０はそれぞれ図７に示すワイヤボンディングの一例を示す部分断面図、図１１は図１に示す半導体装置におけるワイヤボンディングの種類の一例を示す部分斜視図である。
また、図１２は図１に示す半導体装置に搭載されるメモリチップにおける８段分のワイヤリング状態の一例を示す平面図、図１３はメモリチップにおける４段分のワイヤリング状態の一例を示す平面図、図１４は１段目のメモリチップのワイヤリング状態の一例を示す平面図、図１５は２段目のメモリチップのワイヤリング状態の一例を示す平面図、図１６は３段目のメモリチップのワイヤリング状態の一例を示す平面図である。さらに、図１７は４段目のメモリチップのワイヤリング状態の一例を示す平面図、図１８は５段目のメモリチップのワイヤリング状態の一例を示す平面図、図１９は６段目のメモリチップのワイヤリング状態の一例を示す平面図、図２０は図１に示す半導体装置に搭載される７段目のメモリチップのワイヤリング状態の一例を示す平面図、図２１は８段目のメモリチップのワイヤリング状態の一例を示す平面図である。
さらに、図２２は図１に示す半導体装置に搭載されるメモリチップの８段分のワイヤリングにおけるステッチボンディングのみを示す平面図、図２３は図１に示す半導体装置の組み立てに用いられる多数個取り基板の構造の一例を示す平面図、図２４は図１に示す半導体装置の組み立てのダイボンディング工程におけるインタフェースチップの搭載方法の一例を示す斜視図である。また、図２５は図１に示す半導体装置の組み立てのダイボンディング工程におけるメモリチップの搭載方法の一例を示す斜視図、図２６は図１に示す半導体装置の組み立てのワイヤボンディング方法の一例を示す斜視図、図２７は図２６に示すメモリチップのワイヤボンディングにおける１段目の半導体チップのワイヤボンディング手順の一例を示す斜視図である。また、図２８は図２６に示すメモリチップのワイヤボンディングにおける２段目の半導体チップのワイヤボンディング手順の一例を示す斜視図、図２９は図２６に示すメモリチップにおける２〜３段目の半導体チップのワイヤボンディング手順の一例を示す斜視図、図３０は図１に示す半導体装置の組み立てにおける樹脂モールディング方法の一例を示す斜視図である。
また、図３１、図３２及び図３３はそれぞれ図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおける逆ボンディング手順の一例を示す側面図、図３４〜図３７はそれぞれ図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおけるステッチボンディング手順の一例を示す側面図、図３８は本発明の半導体装置のワイヤボンディングにおける変形例のワイヤリング状態を示す部分断面図である。
図１〜図６に示す本実施の形態１の半導体装置は、例えば、情報機器または通信機器などのような電子装置の補助記憶装置として使用可能なメモリカード７（カード型半導体装置）である。このメモリカード７は、例えば、平面矩形状に形成された小さな薄板状のものである。本実施の形態１のメモリカード７は、例えば、ＳＤカード（ＳＤカード協会で規格化された規格がある）と呼ばれるものであるが、メモリカード７は、ＳＤカードに限定されるものではない。例えば、マルチメディアカード（ＭＭＣ：マルチメディアカード協会で規格化された規格がある）、メモリスティック等にも本願に記載される技術を適用することができる。
図１〜図６に示すメモリカード７の構成について説明すると、基板３と、その表裏面に実装された複数の半導体チップと、前記複数の半導体チップを樹脂封止する封止部１０と、基板３の裏面に実装された複数の部品３ｂと、基板３の裏面に設けられた複数の外部端子３ｃと、外部端子３ｃのみを外部に露出させて基板３のそれ以外の箇所を覆うキャップ１とからなる。
すなわち、図１及び図２に示すように、メモリカード７の外観は、薄板状のキャップ１によって覆われており、裏面側に複数の外部端子３ｃが並んで配置されている。
図３は、図５に示す封止部１０の内部を示したものであり、基板３の表面（主面）には、複数の半導体チップが実装されている。また、図４及び図５に示すように、基板３の裏面には、ランド３ａにボール電極６を介して電気的に接続された制御用チップであるコントローラチップ２や複数の部品３ｂが実装されている。
図３及び図６に示すように、基板３の表面（主面）には、２つのインタフェースチップ９と、それぞれ８段に積層されたメモリチップ（第１のメモリチップ）４とメモリチップ（第２のメモリチップ）８が実装されており、２つのインタフェースチップ９、８段に積層されたメモリチップ４及びメモリチップ８は、それぞれ基板３に形成された配線（図示せず）とワイヤ５（例えば、金線等）によって電気的に接続されている。
なお、８段に積層されたメモリチップ４は、それぞれにメモリ回路を備えた同種のチップであり、８段全て同じ大きさのチップである。さらに、８段全てのメモリチップ４それぞれの主面は長方形を成すものである。また、前記メモリ回路は、情報の記憶に寄与する回路であり、不揮発性メモリ回路またはフラッシュメモリ回路である。
同様に、８段に積層されたメモリチップ８も、それぞれにメモリ回路を備えた同種のチップであり、８段全て同じ大きさのチップである。さらに、８段全てのメモリチップ８それぞれの主面は長方形を成すものであり、また、前記メモリ回路は、情報の記憶に寄与する回路であり、不揮発性メモリ回路またはフラッシュメモリ回路である。
また、制御用チップであるコントローラチップ２は、メモリチップ４及びメモリチップ８と外部との信号の送受信を制御するものであり、インタフェースチップ９は、メモリチップ４及びメモリチップ８とコントローラチップ２との信号の送受信を制御するものである。
本実施の形態１のメモリカード７では、それぞれ８段に積層されたメモリチップ４及びメモリチップ８のＩ／Ｏ（信号）系端子のワイヤボンディングにおいて、ボールボンディングによる逆ボンディングの重ね打ちを行っている。ここで、本実施の形態１において逆ボンディングと記載した場合、一部を除き、第１ボンディングを基板の電極（リード）に行い第２ボンディングをチップの端子に行う手法、または、第１ボンディングを下層のチップの端子に行い第２ボンディングを上層のチップの端子に行う手法のことを示す。
すなわち、図７のＡ部に示すように、基板３のリード（第１の電極）３ｄと、リード３ｄよりチップ積層方向に離れて配置された第２の電極である１段目のメモリチップ４のパッド４ａとが、第１のワイヤ５ａによって逆ボンディングによって接続されている。さらに、パッド４ａよりチップ積層方向に離れて配置された第３の電極である２段目のメモリチップ４のパッド４ｂとが、第２のワイヤ５ｂによって同様に逆ボンディングによって接続されている。その際、第２のワイヤ５ｂの第１ボンディング側は、１段目のメモリチップ４のパッド４ａ上で、第１のワイヤ５ａの第２ボンディング側の上に重ね打ちされている。
なお、１段目のメモリチップ４のパッド４ａ上に接続する第１のワイヤ５ａの第２ボンディング側、および２段目のメモリチップ４のパッド４ｂ上に接続する第２のワイヤ５ｂの第２ボンディング側は、図８に示すように、それぞれ予めパッド４ａ，４ｂ上に接続されたバンプ１１上に接続されている。
ただし、図７のＢ部に示すように、電源やＧＮＤ系端子等のワイヤボンディングでは、重ね打ちは行わず、図９に示すように、基板３のリード３ｄと１段目のメモリチップ４のパッド４ａとが第１のワイヤ５ａで逆ボンディングにより接続されている。
また、図７のＣ部に示すように、一端が１段目のメモリチップ４に接続し、かつ他の一端がコントローラチップ２に電気的に繋がるリード３ｄに接続される制御系ワイヤ（第３のワイヤ）５ｃは、必ずしも逆ボンディングを行わなくてもよく、図１０に示すような正ボンディングで接続してもよい。なお、電源やＧＮＤ系端子に繋がるワイヤ５も制御系ワイヤ５ｃである。ここで、本実施の形態１において正ボンディングと記載した場合、一部を除き、第１ボンディングをチップの端子に行い第２ボンディングを基板の電極（リード）に行う手法、または、第１ボンディングを上層のチップの端子に行い第２ボンディングを下層のチップの端子に行う手法のことを示す。
このように本実施の形態１のメモリカード７では、８段に積層されたメモリチップ４のワイヤボンディングにおいて、ボールボンディングによる逆ボンディングの重ね打ち、あるいは逆ボンディングや正ボンディングが混在している（メモリチップ８についても同様）。
なお、図７には、１段目のメモリチップ４と２段目のメモリチップ４のワイヤボンディングについてのみ示されているが、本実施の形態１のメモリカード７では、１段目のメモリチップ４から８段目のメモリチップ４まで、少なくともＩ／Ｏ（信号）系端子のワイヤボンディングにおいては、ボールボンディングによる逆ボンディングの重ね打ちを行っている（メモリチップ８についても同様）。
また、図１１のＡ部に示すように、２段目以上の段のメモリチップ４に対する制御系ワイヤ５ｃの接続は、逆ボンディングであることが好ましい。さらに、２段目以上の段のメモリチップ４と接続する制御系ワイヤ５ｃにおいては、基板３に対して上段のチップから下段側ワイヤの外側の位置に接続させるため、リード３ｄがワイヤリング方向に延在する長方形に形成されていることが好ましい。
これにより、２段目以上の段のメモリチップ４と接続する制御系ワイヤ５ｃを、その内側において逆ボンディングによる重ね打ちが行われた第１のワイヤ５ａ（図１１のＢ部）、もしくは第２のワイヤ５ｂと交差させて長方形のリード３ｄに逆ボンディングで接続させることができる。
このように、リード３ｄを短辺と長辺を有する四角形（ここでは長方形または平行四辺形を例示している）の形状とすることで、制御系ワイヤ５ｃがボンディングされる位置をメモリチップ４よりも離れた位置にすることができる。すなわち、１段目のチップ４とリード３ｄとを接続するワイヤ５ｂは、リード３ｄの領域のうち、チップ４側に近づく領域にボンディングされており、２段目のチップ４とリード３ｄとを接続する制御系ワイヤ５ｃは、リード３ｄの領域のうち、チップ４側から離れる方向の領域にボンディングされている。このため、図１１に示すように、チップ４が多段に積層された場合であっても、ワイヤ同士を接触させることなく、ワイヤを交差させて各チップに接続することが可能となり、チップレイアウトの自由度を向上させて実装密度の向上を図ることができる。
また、後述の図１２等に示されるように、リード３ｄを短辺と長辺を有する四角形とする代わりに、チップ４から離れる方向に２列目のリード３ｄを配置したような場合でも、上述と同様にワイヤ同士を接触させることなく、ワイヤを交差させて各チップに接続することが可能となる。また、上記の短辺と長辺を有する四角形のリードと２列目のリードとを組み合わせて使用する場合も同様の効果を得ることが出来る。
なお、制御系ワイヤ５ｃのみを、他のワイヤ５より直径が大きな線を採用してもよい。すなわち、電源やＧＮＤ系端子に繋がる制御系ワイヤ５ｃを、他のワイヤ５よりその直径が大きい線とすることにより、制御系ワイヤ５ｃのインダクタンスを下げることができる。
本実施の形態１のメモリカード７によれば、積層された半導体チップに対してボールボンディングによる逆ボンディングの重ね打ちを行うことで、半導体チップのパッド上に２方向のワイヤ５を形成することが可能になり、これにより、ボールボンディングでウエッチボンディングの連続ステッチボンディングと同等の効果を生み出すことができる。
すなわち、ボールボンディングであるため、小パッドに対応させることができる。
さらに、小パッドであっても、２方向にボンディングを行うことが可能である。
また、長方形パッドを含まない半導体チップを採用することが可能である。
また、ウエッチボンドのステッチボンディングと異なり、ワイヤリングの方向を変えられるため、図１１のＣ部に示すような従来（点線部）の逆ボンディングではワイヤ同士が接触するような配線パターンに対しても、これを図１１のＤ部に示すような第２のワイヤ５ｂによる逆ボンディングの重ね打ちとすることにより、ワイヤ同士を接触させずに接続することが可能になる。
これにより、半導体チップの配線やリード３ｄの再設計等を低減することができる。
さらに、図１１のＣ部の逆ボンディングを、図１１のＤ部の第２のワイヤ５ｂによる逆ボンディングの重ね打ちとすることにより、ワイヤ長さを短くすることができ、ワイヤ５にかかるコストを低減してチップ積層タイプのメモリカード７のコストの低減化を図ることができる。
次に、図１２〜図２２は８段に積層されたメモリチップ４（メモリチップ８についても同様）における各パッドと、これに対応する基板３のリード３ｄとの結線状態を示したものである。そのうち、図１２は１段目〜８段目までのメモリチップ４の全ての結線状態を示すものであり、また、図１３は１段目〜４段目までのメモリチップ４の全ての結線状態を示すものである。
さらに、図１４〜図２１は１段目〜８段目までの各段ごとのメモリチップ４の結線状態を示すものである。制御区分けとしては、１段目〜４段目までと、５段目〜８段目までの２系統に分かれている。すなわち、図１４及び図１８に示すように、１段目のメモリチップ４と５段目のメモリチップ４において、基板３のリード３ｄとの結線本数が他の段のメモリチップ４に比べて遥かに多い。１段目のメモリチップ４と５段目のメモリチップ４は、それぞれ複数のＩ／Ｏ（信号）系端子、及び複数のＶＳＳやＶＣＣ等の電源・ＧＮＤ系端子と接続されている。また、図１４及び図１５に示すように、１段目および２段目のメモリチップ４は、基板３のリード３ｄとの接続において、長方形のリード３ｄのチップ側（内側）に接続しているのに対して、図１６〜図２１に示すように、３段目以上の段のメモリチップ４は、長方形のリード３ｄの外側に接続している。
なお、図２２は８段のチップ積層部分において、ボールボンディングによる逆ボンディングの重ね打ち部分のみをピックアップして示したものであり、１段目〜４段目までと、５段目〜８段目までの２系統に分かれていることが示されている。
次に、本実施の形態１の半導体装置（メモリカード７）の製造方法について説明する。メモリカード７の組み立ては、図２３に示す多数個取り基板１２を用いて行う。
まず、多数個取り基板１２の各デバイス領域において、ダイボンディングを行う。ダイボンディング工程では、最初に、図２４に示すように２つのインタフェースチップ９を搭載し、その後、図２５に示すようにメモリチップ４およびメモリチップ８をそれぞれ８段に積層する。
図２４に示すように、まず、基板３上にペースト材１３を塗布し、さらに、ペースト材１３の上方からコントローラチップ２を配置し、その後、リフローによって固着する。
その後、図２５に示すように、メモリチップ４及びメモリチップ８をそれぞれ順次積み上げて８段に積層する。メモリチップ４及びメモリチップ８の接続には、例えば、接着層付きテープ等を用いる。
その後、図２６に示すように各チップのワイヤボンディングを行う。図２６（Ａ）に示すように、まず、コントローラチップ２のワイヤボンディングを行い、その後、図２６（Ｂ）に示すようにメモリチップ４及びメモリチップ８のワイヤボンディングを行う。
まず、図２６（Ａ）に示すように２つのコントローラチップ２に対してワイヤボンディングを行ってコントローラチップ２を基板３に電気的に接続する。その際、図２６（Ａ）の拡大図に示すように、コントローラチップ２のワイヤボンディングは、全て正ボンディングで行う。
その後、図２６（Ｂ）に示すようにメモリチップ４及びメモリチップ８のワイヤボンディングを行う。
メモリチップ４，８のワイヤボンディングでは、まず、図２７（Ａ）に示すように、基板３とメモリチップ４のマーク認識を行う。その際、基板３の表面（主面）に形成されたマーク（第１のマーク）３ｅ及びこれよりチップ積層方向に離れて配置されたメモリチップ４上のマーク（第２のマーク）４ｄを認識する。
すなわち、基板３のマーク３ｅの位置と、これにより高い位置に配置されているメモリチップ４のマーク４ｄの位置とをそれぞれ認識する。
その後、予め準備されている基板３の表面の複数のリード３ｄの座標を用いて各リード３ｄの位置を算出する。同様にして、各リード３ｄより高い位置に配置されたメモリチップ４の各パッド４ａの位置を算出する。
その後、リード３ｄの位置の認識結果に基づいて、第１のワイヤ５ａのボール状に形成された先端部をリード３ｄに接続する。その際、まず、図２７（Ｂ）に示すように、メモリチップ４のパッド４ａに対して１段目バンプボンドを行う。すなわち、パッド４ａにバンプ１１を接続しておく。その後、図２７（Ｃ）に示す逆ボンディングを行う。
まず、リード３ｄに対して第１のワイヤ５ａのボール状に形成された先端部を接続する。その後、第１のワイヤ５ａをリード３ｄから引き出し、１段目のパッド４ａの位置の認識結果に基づいてパッド４ａ上に配置する。続いて、第１のワイヤ５ａの一部を押し潰して１段目のパッド４ａに接続する。その際、メモリチップ４の１段目のパッド４ａ上のバンプ１１に第１のワイヤ５ａの一部を接続する。このように予めパッド４ａ上にバンプ１１を形成しておき、このバンプ１１に対して逆ボンディングの第２ボンディングを行うことにより、逆ボンディング時にキャピラリがパッド４ａに接触してメモリチップ４が損傷することを防止できる。
これにより、図２７（Ｃ）に示す逆ボンディングの完了となる。
なお、図３１〜図３３は、逆ボンディング時のキャピラリ１５の動作の軌跡を示すものである。図３１に示すように、まず、１段目のメモリチップ４のパッド４ａにバンプ１１を接続しておき、その後、図３２に示すように、クランパ１６とともにキャピラリ１５を上昇させて配置する。さらに、図３３に示すように、第１のワイヤ５ａの一部を１段目のメモリチップ４のパッド４ａ上のバンプ１１に接続する。続いて、第１のワイヤ５ａを切断して１段目のメモリチップ４に対する逆ボンディングを完了する。
その後、リード３ｄと同一の面に形成された他の複数のリード３ｄ、および１段目のメモリチップ４のパッド４ａと同一の面に形成された他の複数のパッド４ａに対して、同様にして他の複数のリード３ｄと、これらに対応する他の複数のパッド４ａとを順次第１のワイヤ５ａで逆ボンディングで接続する。
すなわち、１段目のメモリチップ４の残りのパッド４ａと、これに対応する基板３の表面のリード３ｄとを、同様に逆ボンディングを行って接続する。その際、図２７（Ｃ）に示すように、まず、１段目のメモリチップ４のパッド４ａ上にバンプ１１を形成し、その後、図２７（Ｄ）に示すように、逆ボンディングにより、リード３ｄとパッド４ａ上のバンプ１１とを接続する。このようにして１段目のメモリチップ４に対して基板３のリード３ｄとの逆ボンディングを全て行う。
その後、図２８に示すように２段目のメモリチップ４に対して逆ボンディングを行う。まず、図２８（Ａ）に示す２段目のメモリチップ４に対するバンプボンディングを行う。その際、まず、１段目のメモリチップ４のマーク４ｄよりチップ積層方向に離れて配置された図２７（Ａ）に示すマーク（第３のマーク）４ｅを認識して、１段目のメモリチップ４のパッド４ａよりチップ積層方向に離れて配置された２段目のメモリチップ４のパッド（第３の電極）４ｂの位置を求める。
すなわち、１段目のメモリチップ４のマーク４ｄより高い位置に配置されたマーク（第３のマーク）４ｅを認識して、１段目のメモリチップ４のパッド４ａより高い位置に配置された２段目のメモリチップ４のパッド（第３の電極）４ｂの位置を求める。その後、２段目のメモリチップ４のパッド４ｂに、図２８（Ａ）に示すようにバンプ１１を接続する。
その後、図２８（Ｂ）に示すように、逆ボンディングを行って１段目のメモリチップ４のパッド４ａと２段目のメモリチップ４のパッド４ｂとを接続する。ここでは、まず、第２のワイヤ５ｂのボール状に形成された先端部を１段目のメモリチップ４のパッド４ａ上で第１のワイヤ５ａに接続する。
その後、第２のワイヤ５ｂをパッド４ａから引き出し、パッド４ｂの位置の認識結果に基づいてパッド４ｂ上に配置する。続いて、第２のワイヤ５ｂの一部をバンプ１１に押し潰して、予めパッド４ｂに接続されたバンプ１１上に第２のワイヤ５ｂを接続する。
これにより、図２８（Ｂ）に示すような逆ボンディングを完了する。
なお、図３４〜図３７は、１段目のメモリチップ４から２段目のメモリチップ４に対して逆ボンディングを行う際のキャピラリ１５の動作の軌跡を示すものである。図３４に示すように、まず、２段目のメモリチップ４のパッド４ｂにバンプ１１を接続しておき、その後、図３５に示すように、キャピラリ１５をワイヤリングと逆方向に立ち上がらせ（リバース動作）、さらに、図３６に示すように、キャピラリ１５を上昇させて配置する。
その後、図３７に示すように、第２のワイヤ５ｂの一部を２段目のメモリチップ４のパッド４ｂ上のバンプ１１に接続する。続いて、第２のワイヤ５ｂを切断して２段目のメモリチップ４に対する逆ボンディングを完了する。
なお、１段目のメモリチップ４のパッド４ａ上で第１のワイヤ５ａに第２のワイヤ５ｂの第１ボンディングを行う際に、１段目のメモリチップ４のパッド４ａ上に接続された第１のワイヤ５ａが逆ボンディングによって十分に低く配置されているため、キャピラリ１５がリバース動作を行ってもキャピラリ１５が第１のワイヤ５ａに接触することを防止できる。
さらに、１段目のメモリチップ４のパッド４ａに第１ボンディングを行った後、第２ボンディングを行う。その際、キャピラリ１５は一度メモリチップ４から離れる方向に移動する（リバース動作）ため、図２８（Ａ）に示す距離Ｍを短くすることができる。
その結果、メモリチップ４を積層する際に詰めて配置できるため、基板３上のメモリチップ４の実装スペースを低減することができる。
その後、パッド４ａと同一の面に形成された他の複数のパッド４ａ、および２段目のメモリチップ４のパッド４ｂと同一の面に形成された他の複数のパッド４ｂに対して、同様にして他の複数のパッド４ａと、これらに対応する他の複数のパッド４ｂとを順次第２のワイヤ５ｂで逆ボンディングして接続する。
すなわち、２段目のメモリチップ４の残りのパッド４ｂと、これに対応する１段目のメモリチップ４のパッド４ａとを、同様に逆ボンディングを行って接続する。その際、図２８（Ｂ）に示すように、まず、２段目のメモリチップ４のパッド４ｂ上にバンプ１１を形成し、その後、図２８（Ｃ）に示すように、逆ボンディングにより、パッド４ａとパッド４ｂ上のバンプ１１とを第２のワイヤ５ｂの逆ボンディングにより接続する。このようにして２段目のメモリチップ４に対して１段目のメモリチップ４との逆ボンディングを所望のパッド全て行う。
なお、図２９（Ａ）に示すように、例えば、制御系ワイヤ５ｃ等のように２段目のメモリチップ４のパッド４ｂと基板３のリード３ｄとを直接配線する場合には、逆ボンディングによって接続する。図２９（Ｂ）に示すように、基板３のリード３ｄと直接配線するようなパッド４ｂが複数ある場合には、２段目のメモリチップ４のワイヤボンディング工程にて逆ボンディングで基板３と接続する。
また、図２９（Ｃ）に示すように、３〜８段目のメモリチップ４についても２段目のメモリチップ４のワイヤボンディングと同様の手順でワイヤボンディングする。すなわち、３段目のメモリチップ４のパッド４ｃと２段目のメモリチップ４のパッド４ｂとを逆ボンディングによって接続する。
すなわち、本実施の形態１のワイヤボンディング方法は、まず、基板の各電極（リード）と１段目のチップの各端子を接続し、その後に、１段目のチップの各端子と２段目のチップの各端子とを接続する方法である。また、２段目のチップより上段の３〜８段目のチップについても同様である。
このように本実施の形態１のワイヤボンディング方法では、基板３での認識も含めてチップ１段ごとに１回の認識しか行っていない。すなわち、１段ごとに認識を１回しか行わないため、認識の回数を大幅に低減することができる。認識の回数が増えると、１回の認識の位置の誤差が結果的に積算されて認識の位置精度が悪くなる。さらに、逆ボンディングは、位置ずれに弱いボンディング方式である。したがって、本実施の形態１のワイヤボンディング方法は、１段ごとに１回の認識しか行わないため、認識の位置精度を高めることができ、その結果、逆ボンディングに適した位置の認識方法である。
ワイヤボンディング完了後、図３０に示す樹脂モールディングを行う。
すなわち、図３０（Ａ），（Ｂ）のレジン流れ方向Ａから封止用樹脂１４を注入し、加熱、加圧を行って図３０（Ｃ）に示すように封止部１０を形成する。これにより、樹脂モールディング完了となる。
樹脂モールディング完了後、例えば、図３０（Ｃ）に示す形態で出荷してもよい。その場合、出荷先で、基板３の裏面にコントローラチップ２を実装し、さらにキャップ１を取り付けてメモリカード７などの半導体装置の完成品となる。
また、樹脂モールディング完了後、例えば、基板３の裏面にコントローラチップ２を実装し、さらにキャップ１を取り付けてメモリカード７などの半導体装置を完成させ、この半導体装置を出荷してもよい。
本実施の形態１のメモリカード７の製造方法によれば、メモリチップ４などの積層された半導体チップのパッド上に２方向のワイヤを形成することが可能になるため、ボールボンディングでウエッチボンディングの連続ステッチボンディングと同等の効果を生み出すことができる。
これにより、チップレイアウトの自由度と基板の端子レイアウトの自由度を向上させることができ、チップ積層タイプの半導体装置（メモリカード７）における基板上での実装密度を向上させることができる。
次に、本実施の形態１の変形例について説明する。図３８に示す変形例は、メモリチップ４に逆ボンディングで第２ボンディングを行う際に、バンプ１１を介在させずに第１のワイヤ５ａや第２のワイヤ５ｂをパッド４ａやパッド４ｂに直接接続するものである。
これにより、バンプ１１を接続する工程を省略することができ、逆ボンディングの時間の短縮化を図ることができる。
（実施の形態２）
図３９は本発明の実施の形態２の半導体装置における基板の表面側の部品実装レイアウトの一例を示す平面図、図４０は図３９に示す半導体装置における基板の裏面側の部品実装レイアウトの一例を示す裏面図、図４１は図３９のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。
本実施の形態２は、実施の形態１で説明したＳＤカード等のメモリカード７における内部のチップレイアウト等の実装構造について説明するものである。
メモリカード７の内部の実装構造について説明すると、基板３の表面（主面）には、図３９に示すように、複数の半導体チップが実装されている。また、図４０に示すように、基板３の裏面には、ランド３ａにボール電極６（図５参照）を介して電気的に接続された制御用チップであるコントローラチップ２や複数の部品３ｂが実装されているとともに、複数の外部端子３ｃが並んで配置されている。
基板３の表面には、２つのインタフェースチップ９と、それぞれ８段に積層されたメモリチップ４とメモリチップ８が実装されており、２つのインタフェースチップ９、８段に積層されたメモリチップ４及びメモリチップ８は、それぞれ基板３とワイヤ５（例えば、金線等）によって電気的に接続されている。
なお、図４１に示すように８段に積層されたメモリチップ４は、それぞれにメモリ回路を備えた同種のチップであり、８段全て同じ大きさのチップである。さらに、８段全てのメモリチップ４それぞれの主面は長方形を成すものである。また、前記メモリ回路は、不揮発性メモリ回路である。
同様に、８段に積層されたメモリチップ８も、それぞれにメモリ回路を備えた同種のチップであり、８段全て同じ大きさのチップである。さらに、８段全てのメモリチップ８それぞれの主面は長方形を成すものであり、また、前記メモリ回路は、不揮発性メモリ回路である。
また、メモリチップ４及びメモリチップ８は、それぞれ基板３の表面において何れか一方が縦向き、何れか他方が横向きで搭載されている。例えば、図３９に示す例では、基板３の長手方向（カード差し込み方向）に平行な方向を縦向き、かつこの縦向きと直角を成す方向を横向きとすると、メモリチップ４が横向きに搭載され、かつメモリチップ８が縦向きに搭載されている。
また、制御用チップであるコントローラチップ２は、メモリチップ４及びメモリチップ８と、外部との信号の送受信を制御するものであり、インタフェースチップ９は、メモリチップ４及びメモリチップ８と、コントローラチップ２との信号の送受信を制御するものである。
したがって、メモリチップ４は、その近傍に実装されたインタフェースチップ９が制御してコントローラチップ２に接続され、さらに、メモリチップ８は、もう一方のインタフェースチップ９が制御してコントローラチップ２に接続される。
なお、基板３には、そのいずれか１つの角部に切り欠き部３ｇが形成されている。この切り欠き部３ｇは、メモリカード７の方向を示すものである。したがって、メモリカード７の両側部の縦方向の長さは、図３９に示すように、Ｙ１＞Ｙ２となっており、側部の長さが異なっている。
したがって、Ｙ２側には比較的小さいサイズのチップが実装された方が実装効率が良く、比較的小さいサイズのインタフェースチップ９がそれぞれ配置されている。なお、メモリチップ８は、インタフェースチップ９より大きいため、Ｙ１側に配置されている。
すなわち、２つのインタフェースチップは、８段に積層されたメモリチップ８と、切り欠き部３ｇとつながる基板３の端部（Ｙ２側の側部）との間に配置されている。
また、メモリチップ４及びメモリチップ８のうち、樹脂モールド用のゲート部３ｈ寄りに配置されたメモリチップ４において、このメモリチップ４と接続する複数のワイヤ５は、ゲート部３ｈと反対側に配置されている。樹脂モールド用のゲート部３ｈ付近には、レジン（図３０に示す封止用樹脂１４）の流動性を考慮してワイヤ５を配置しない方が好ましい。
すなわち、本実施の形態２のメモリチップ４，８のように８段に積層されたチップに接続される複数のワイヤ５は、ループ高さ制御やループ形状等が複雑化されているため、樹脂モールド時のレジン注入圧力がかかりにくい箇所に配置することが好ましい。
このようにゲート部３ｈ寄りに配置されたメモリチップ４において、複数のワイヤ５をゲート部３ｈと反対側に配置することにより、樹脂モールド時のレジンによるワイヤ流れを低減することができる。
また、メモリチップ４またはメモリチップ８のうち、複数の外部端子３ｃ寄りに配置されたメモリチップ８において、このメモリチップ８と外部端子３ｃとを電気的に接続する図４１に示す複数のスルーホール３ｆは、外部端子３ｃと反対側に形成されている。
すなわち、本実施の形態２のメモリカード７は、チップが８段に積層された高密度実装構造であるため、メモリチップ８と外部端子３ｃとを電気的に接続する複数のスルーホール３ｆを、外部端子３ｃと反対側に配置することにより、図４１に示すように、８段に積層されたメモリチップ８と外部端子３ｃの実装位置を表裏面でオーバーラップさせて高密度実装を実現することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１および２では、メモリチップ４，８がそれぞれ８段に積層されている場合を説明したが、メモリチップ４，８の積層数は、複数であれば何段であってもよい。
また、積層されるメモリチップ４，８の大きさは、必ずしも全て同じでなくてもよく、さらに、全て長方形でなくてもよい。
また、前記実施の形態１および２では、前記半導体装置がメモリカードであり、一例として、ＳＤカードを取り上げて説明したが、前記半導体装置は、ＳＤカードに限定されるものではなく、他のカード型の半導体装置であってもよい。
本発明は、チップ積層タイプの半導体装置および半導体製造技術に好適である。
本発明の実施の形態１の半導体装置の表面側の構造の一例を示す平面図である。 図１に示す半導体装置の裏面側の構造の一例を示す裏面図である。 図１に示す半導体装置における基板の表面側の部品実装レイアウトの一例を示す平面図である。 図１に示す半導体装置における基板の裏面側の部品実装レイアウトの一例を示す裏面図である。 図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図３に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図１に示す半導体装置におけるワイヤボンディングの種類の一例を示す部分斜視図である。 図７に示すワイヤボンディングの一例を示す部分断面図である。 図７に示すワイヤボンディングの一例を示す部分断面図である。 図７に示すワイヤボンディングの一例を示す部分断面図である。 図１に示す半導体装置におけるワイヤボンディングの種類の一例を示す部分斜視図である。 図１に示す半導体装置に搭載されるメモリチップにおける８段分のワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載されるメモリチップにおける４段分のワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載される１段目のメモリチップのワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載される２段目のメモリチップのワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載される３段目のメモリチップのワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載される４段目のメモリチップのワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載される５段目のメモリチップのワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載される６段目のメモリチップのワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載される７段目のメモリチップのワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載される８段目のメモリチップのワイヤリング状態の一例を示す平面図である。 図１に示す半導体装置に搭載されるメモリチップの８段分のワイヤリングにおけるステッチボンディングのみを示す平面図である。 図１に示す半導体装置の組み立てに用いられる多数個取り基板の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てのダイボンディング工程におけるインタフェースチップの搭載方法の一例を示す斜視図である。 図１に示す半導体装置の組み立てのダイボンディング工程におけるメモリチップの搭載方法の一例を示す斜視図である。 図１に示す半導体装置の組み立てのワイヤボンディング方法の一例を示す斜視図である。 図２６に示すメモリチップのワイヤボンディングにおける１段目の半導体チップのワイヤボンディング手順の一例を示す斜視図である。 図２６に示すメモリチップのワイヤボンディングにおける２段目の半導体チップのワイヤボンディング手順の一例を示す斜視図である。 図２６に示すメモリチップのワイヤボンディングにおける２〜３段目の半導体チップのワイヤボンディング手順の一例を示す斜視図である。 図１に示す半導体装置の組み立てにおける樹脂モールディング方法の一例を示す斜視図である。 図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおける逆ボンディング手順の一例を示す側面図である。 図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおける逆ボンディング手順の一例を示す側面図である。 図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおける逆ボンディング手順の一例を示す側面図である。 図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおけるステッチボンディング手順の一例を示す側面図である。 図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおけるステッチボンディング手順の一例を示す側面図である。 図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおけるステッチボンディング手順の一例を示す側面図である。 図１に示す半導体装置の組み立てのメモリチップのワイヤボンディングにおけるステッチボンディング手順の一例を示す側面図である。 本発明の半導体装置の組み立てのワイヤボンディングにおける変形例のワイヤリング状態を示す部分断面図である。 本発明の実施の形態２の半導体装置における基板の表面側の部品実装レイアウトの一例を示す平面図である。 図３９に示す半導体装置における基板の裏面側の部品実装レイアウトの一例を示す裏面図である。 図３９のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 比較例のワイヤボンディング方法を示す部分斜視図である。 比較例のワイヤボンディング方法を示す部分斜視図である。 比較例のワイヤボンディング方法を示す部分斜視図である。 比較例のワイヤボンディング方法を示す部分斜視図である。 比較例のワイヤボンディング方法を示す部分斜視図である。 比較例のワイヤボンディングにおける正ボンディング手順を示す側面図である。 比較例のワイヤボンディングにおける正ボンディング手順を示す側面図である。 比較例のワイヤボンディングにおける正ボンディング手順を示す側面図である。 比較例のワイヤボンディングにおける正ボンディング手順を示す側面図である。 比較例のワイヤボンディングにおける正ボンディング手順を示す側面図である。
符号の説明
１ キャップ
２ コントローラチップ（制御用チップ）
３ 基板
３ａ ランド
３ｂ 部品
３ｃ 外部端子
３ｄ リード（第１の電極）
３ｅ マーク（第１のマーク）
３ｆ スルーホール
３ｇ 切り欠き部
３ｈ ゲート部
４ メモリチップ（第１のメモリチップ）
４ａ パッド（第２の電極）
４ｂ パッド（第３の電極）
４ｃ パッド
４ｄ マーク（第２のマーク）
４ｅ マーク（第３のマーク）
５ ワイヤ
５ａ 第１のワイヤ
５ｂ 第２のワイヤ
５ｃ 制御系ワイヤ（第３のワイヤ）
６ ボール電極
７ メモリカード（半導体装置）
８ メモリチップ（第２のメモリチップ）
９ インタフェースチップ
１０ 封止部
１１ バンプ
１２ 多数個取り基板
１３ ペースト材
１４ 封止用樹脂
１５ キャピラリ
１６ クランパ
２０ ワイヤ
１００，２００ 半導体チップ

Claims (26)

  1. 複数の半導体チップが積層された半導体装置の製造方法であって、
    （ａ）第１のワイヤのボール状に形成された先端部を第１の電極に接続する工程と、
    （ｂ）前記第１のワイヤを前記第１の電極から引き出して、前記第１の電極よりチップ積層方向に離れて配置された第２の電極上に配置する工程と、
    （ｃ）前記第１のワイヤの一部を押し潰して前記第２の電極に接続する工程と、
    （ｄ）第２のワイヤのボール状に形成された先端部を前記第２の電極上で前記第１のワイヤに接続する工程と、
    （ｅ）前記第２のワイヤを前記第２の電極上から引き出して、前記第２の電極よりチップ積層方向に離れて配置された第３の電極上に配置する工程と、
    （ｆ）前記第２のワイヤの一部を押し潰して前記第３の電極に接続する工程とを有し、
    前記第１及び第２のワイヤが接続される半導体チップは同種であることを特徴とする半導体装置の製造方法。
  2. 複数の半導体チップが積層された半導体装置の製造方法であって、
    （ａ）第１のマーク及びこれよりチップ積層方向に離れて配置された第２のマークを認識して、第１の電極及びこれよりチップ積層方向に離れて配置された第２の電極の位置を求める工程と、
    （ｂ）前記第１の電極の位置の認識結果に基づいて、第１のワイヤのボール状に形成された先端部を前記第１の電極に接続する工程と、
    （ｃ）前記第１のワイヤを前記第１の電極から引き出し、前記第２の電極の位置の認識結果に基づいて前記第２の電極上に配置する工程と、
    （ｄ）前記第１のワイヤの一部を押し潰して前記第２の電極に接続する工程と、
    （ｅ）前記第２のマークよりチップ積層方向に離れて配置された第３のマークを認識して、前記第２の電極よりチップ積層方向に離れて配置された第３の電極の位置を求める工程と、
    （ｆ）第２のワイヤのボール状に形成された先端部を前記第２の電極上で前記第１のワイヤに接続する工程と、
    （ｇ）前記第２のワイヤを前記第２の電極から引き出し、前記第３の電極の位置の認識結果に基づいて前記第３の電極上に配置する工程と、
    （ｈ）前記第２のワイヤの一部を押し潰して前記第３の電極に接続する工程とを有することを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、前記（ｄ）工程で、予め前記第２の電極に接続されたバンプ上に前記第１のワイヤを接続し、さらに前記（ｈ）工程で、予め前記第３の電極に接続されたバンプ上に前記第２のワイヤを接続することを特徴とする半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、前記（ｄ）工程で、前記第２の電極に前記第１のワイヤを直接接続し、さらに前記（ｈ）工程で、前記第３の電極に前記第２のワイヤを直接接続することを特徴とする半導体装置の製造方法。
  5. 請求項２記載の半導体装置の製造方法において、前記半導体装置は、メモリ回路を備えたメモリチップと、前記メモリチップと外部との信号の送受信を制御する制御用チップを有しており、複数のワイヤのうち前記制御用チップと電気的に接続されるワイヤは、他のワイヤより太いことを特徴とする半導体装置の製造方法。
  6. 請求項２記載の半導体装置の製造方法において、前記（ｄ）工程の後、かつ前記（ｅ）工程の前に、前記第１の電極と同一の面に形成された他の複数の第１の電極、および前記第２の電極と同一の面に形成された他の複数の第２の電極に対して、前記（ｂ）〜（ｄ）と同様にして前記他の複数の第１の電極と、これらに対応する前記他の複数の第２の電極
    とを順次第１のワイヤで接続する工程を有することを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、前記（ｈ）工程の後、前記他の複数の第２の電極、および前記第３の電極と同一の面に形成された他の複数の第３の電極に対して、前記（ｆ）〜（ｈ）と同様にして前記他の複数の第２の電極上の第１のワイヤと、これらに対応する前記他の複数の第３の電極とを順次第２のワイヤで接続する工程を有することを特徴とする半導体装置の製造方法。
  8. 請求項２記載の半導体装置の製造方法において、前記第１もしくは第２のワイヤの何れかと交差する第３のワイヤを有していることを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、前記第３のワイヤと接続する電極は、長方形であることを特徴とする半導体装置の製造方法。
  10. 請求項２記載の半導体装置の製造方法において、前記積層された複数の半導体チップは、同じ大きさであることを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、前記積層された複数の半導体チップは、それぞれの主面が長方形であることを特徴とする半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、前記積層された複数の半導体チップは、不揮発性メモリチップであることを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、前記不揮発性メモリチップを４段以上積層することを特徴とする半導体装置の製造方法。
  14. 請求項２記載の半導体装置の製造方法において、前記積層された複数の半導体チップにおいて、下段に配置された半導体チップの電極に接続された下段側のワイヤの端部上に、上段側のワイヤのボール状に形成された先端部を接続することを特徴とする半導体装置の製造方法。
  15. 請求項２記載の半導体装置の製造方法において、前記第１のマークおよび前記第１の電極は、基板の主面に配置されていることを特徴とする半導体装置の製造方法。
  16. 請求項２記載の半導体装置の製造方法において、前記半導体装置は、カード型であることを特徴とする半導体装置の製造方法。
  17. メモリ回路を備えた第１のメモリチップ及び第２のメモリチップと、
    前記第１及び第２のメモリチップと外部との信号の送受信を制御する制御用チップと、
    前記第１及び第２のメモリチップと前記制御用チップとの信号の送受信を制御するインタフェースチップと、
    前記第１、第２のメモリチップ、前記制御用チップ及び前記インタフェースチップが搭載された基板と、
    複数の外部端子とを有し、
    前記第１及び第２のメモリチップは、それぞれ前記基板の表面において何れか一方が縦向き、何れか他方が横向きで搭載され、
    前記インタフェースチップは前記基板の表面に２つ搭載され、
    前記制御用チップは前記基板の裏面に搭載され、
    前記複数の外部端子は前記基板の裏面に設けられていることを特徴とする半導体装置。
  18. 請求項１７記載の半導体装置において、前記基板のいずれか１つの角部に切り欠き部が形成され、前記２つのインタフェースチップは、前記第１もしくは第２のメモリチップと、前記切り欠き部とつながる前記基板の端部との間に配置されていることを特徴とする半導体装置。
  19. 請求項１７記載の半導体装置において、前記第１及び第２のメモリチップのうち、樹脂モールド用のゲート部寄りに配置されたメモリチップにおいて、このメモリチップと接続する複数のワイヤは、前記ゲート部と反対側に配置されていることを特徴とする半導体装置。
  20. 請求項１７記載の半導体装置において、前記第１及び第２のメモリチップのうち、前記複数の外部端子寄りに配置されたメモリチップにおいて、このメモリチップと前記外部端子とを電気的に接続する複数のスルーホールは、前記外部端子と反対側に形成されていることを特徴とする半導体装置。
  21. 配線基板上に形成された第１電極および第２電極と、
    前記配線基板上に配置された第１半導体チップと、
    前記第１半導体チップに形成された複数の第１端子と、
    前記第１半導体チップ上に配置された第２半導体チップと、
    前記第２半導体チップに形成された複数の第２端子と、
    前記第１電極と前記第１端子とを接続する第１ワイヤと、
    前記第１端子と前記第２端子とを接続する第２ワイヤと、
    前記第２ワイヤと接続された第２端子とは別の第２端子と前記第２電極とを接続する第３ワイヤであって、前記第１ワイヤまたは前記第２ワイヤと交差する第３ワイヤと、
    を備えることを特徴とする半導体装置。
  22. 請求項２１記載の半導体装置において、
    前記第３ワイヤは、前記前記第１ワイヤおよび前記第２ワイヤと接触していないことを特徴とする半導体装置。
  23. 請求項２１記載の半導体装置において、
    前記第１および第２電極の形状は短辺と長辺を有する四角形であり、
    前記第１ワイヤが前記四角形の第１電極と接続されている領域は、前記第１電極の領域のうち、前記第１半導体チップに近づく方向の領域であり、
    前記第３ワイヤが前記四角形の第２電極と接続されている領域は、前記第２電極の領域のうち、前記第１半導体チップから離れる方向の領域であることを特徴とする半導体装置。
  24. 請求項２１記載の半導体装置において、
    前記第２電極は前記第１電極よりも前記半導体チップから離れる方向に配置されていることを特徴とする半導体装置。
  25. 請求項２１記載の半導体装置において、
    前記第２ワイヤは、前記第１端子上に接続された第１ワイヤ上に接続されていることを特徴とする半導体装置。
  26. 請求項２１記載の半導体装置において、
    前記第３ワイヤの太さは前記第１および第２ワイヤの太さよりも太いことを特徴とする半導体装置。
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