JP5072584B2 - 積層実装構造体 - Google Patents

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Description

本発明は、半導体チップの積層実装構造体に関する。
近年、携帯電話、デジタルカメラなどに、記録媒体としてＳＤメモリーカード等の小型のメモリーカードが多く用いられている。そして、デジタルカメラの画素数の増大等の機器の高機能化に伴って、メモリーカードに対してより一層の高容量化が要求されている。
図１７に、このような要求を満たすために、従来より用いられている半導体チップの積層実装構造体の一例を示す。積層実装構造体１００ａでは、基板１０７の片面に半導体チップ１０５が実装されている。この基板１０７と実装された半導体チップ１０５とを１組として、マザー基板１０４上に４組が積層されている。この４組のうちで、上下に隣り合って配置されている基板１０７の間は、半田ボール１０８によって電気的に接続されている。なお、最下部に配置された基板１０７とマザー基板１０４との間も半田ボール１０８によって電気的に接続されている。
また、図１８に示すように、基板１０７の両面に半導体チップが配置された積層実装構造体も提案されている（例えば、特許文献１）。積層実装構造体１００ｂでは、基板１０７とその両面に実装された半導体チップ１０５とを１組として、マザー基板１０４上に２組が積層されている。半導体チップ１０５が対向する箇所には、絶縁シート１２５が配置されている。
また、図１９（特許文献２）および図２０（特許文献３）に示すような、半導体チップが表面に実装された柔構造であるフレキシブル基板を折り重ねて構成される積層実装構造体も提案されている（例えば、特許文献２、特許文献３）。
特開２００２−２０７９８６号公報 特開２００１−２１７３８８号公報 特開平９−１９９６６５号公報
上述の従来の積層実装構造体において、更なる高容量化の要求に応えるにはサイズ的に解決すべき問題がある。つまり、メモリーカード（積層実装体）の容量を実現するには、実装される半導体チップの１枚あたりの容量を増大させるか、半導体チップの積層枚数を増やすかの何れかの手段しかない。しかしながら、具体的には、ＳＤメモリーカードに代表されるメモリーカードのサイズは規格によって定められている。
そのために、半導体チップの１枚あたりの容量を増大させるには、半導体チップの記録密度を増大させなければならない。この場合、半導体の設計／製造プロセスの開発が新たに必要であるために、コスト的な負担が大きい。また、開発段階から、実際に市場に流通して、メモリーカードに利用できるまでに時間を要する。つまり、製造コストおよびリードタイムに大いに問題がある。
また、半導体チップの積層枚数を増やすには、半導体チップと基板との組の厚みも薄くしなければならない。しかしながら、構造強度や絶縁性を確保するために、基板をさらに薄くするためには、やはり設計／製造プロセスの開発が新たに必要となり、半導体チップにおけるのと同様の問題がある。また、半導体チップを実装した多数の基板を導電体で実装して積層する必要があり、上述の従来の方法で半導体チップを積層するには積層時の実装品質の確保や、高容量化に限界がある。
また、メモリーカードの高容量化を図るためには、容量の大きい半導体チップを用いることも考えられるが、単価の安い容量の小さい半導体チップを複数積層した構造を用いる場合と比較して、コストが大幅に増大するという問題がある。
さらに、従来の折り重ねる積層構造の場合も、半導体チップを実装するために、半導体チップ全面を覆うフレキシブル基板を必要として、コスト増大と基板の厚みによる積層高さの増加を招いている。
本発明は、上述の問題に鑑みて、同一の体積内で、従来よりも多い枚数を積層できる半導体チップの積層実装構造体を提供することを目的とする。
上記目的を解決するために、本発明にかかる積層実装構造体は、
少なくとも一辺の端部に電極を有する複数の半導体チップと、
前記複数の半導体チップをその一辺の端部のみにて保持する保持部材とを備え、
前記複数の半導体チップの少なくとも２枚が少なくとも一部が重った状態で積層するように、前記保持部材は折り重ねられ、前記半導体チップが、前記保持部材からはみ出している。
ここで、前記保持部材は、テープ状のシートからなることが好ましい。また前記複数の半導体チップは、鉛直方向に重なって積層されているか、もしくは階段状にずらして積層されていることが好ましい。
前記保持部材には、電子部品が実装されていることが好ましい。また前記保持部材と前記複数の半導体チップはバンプを介して実装されていることが好ましい。さらに前記複数の半導体チップの間に配置される絶縁シートを備えることが好ましい。
さらに前記積層実装構造体からなる第１のユニットと第２のユニットとを備え、
当該第１のユニットと第２のユニットはそれぞれの半導体チップが互いに重なるように組み合わせられても良い。
本発明によれば、従来よりも多い枚数を積層することが可能な半導体チップの積層実装構造体を実現できる。
以下に、ＳＤメモリーカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ ｍｅｍｏｒｙ ｃａｒｄ）を一例として、本発明の実施の形態にかかる積層実装構造体およびその製造方法について説明する。なお、本発明は、それぞれ少なくとも１枚の半導体チップが表面に配置された複数枚の基板が互いに積み重ねられて構成される積層実装構造体に適用できる。図１（ａ）および図１（ｂ）に、それぞれＳＤメモリーカード１の表裏の外観を示す。ＳＤメモリーカード１は、板形状であって、その大きさは規格によって、幅２４ｍｍ、高さ３２ｍｍ、および厚さ２．１ｍｍと決められている。
図１（ａ）に見えるように、ＳＤメモリーカード１の側壁部には、データのプロテクトを切り替える切り替えスイッチ２が設けられている。また図１（ｂ）に見えるように、ＳＤメモリーカード１の裏面の短手側には複数の電極３が配置されている。ＳＤメモリーカード１内には、マザー基板が配置され、マザー基板上にメモリチップとしての半導体チップが複数枚積層されている。
（実施の形態１）
図２〜図７を参照して、本発明の実施の形態１にかかる積層実装構造体について説明する。図２に、ＳＤメモリーカード１の内部のマザー基板上に積層された半導体チップの積層実装構造体６ａの斜視外観を模式的に示す。一枚のマザー基板４上に、２つの積層実装構造体６ａが並んで配置されている。なお、同じ積層実装構造体６ａを二つ配置する代わりに、積層実装構造体６ａと積層実装構造体６ａに対して左右対称な積層実装構造体６ａ‘（不図示）をマザー基板４上に配置してもよい。
積層実装構造体６ａは、１枚の基板７ａに８枚の半導体チップ５が実装されて構成されている。基板７ａとしては、基材としてポリイミドまたは、アラミドから形成されるフレキシブル基板が用いられる。なお、基板７ａに半導体チップ５が実装されて複数のサブモジュールからなる積層実装半導体モジュールＭＤａが作成される。積層実装半導体モジュールＭＤａについては後ほど詳述する。説明の便宜上、積層実装構造体６ａ（或いは、積層実装構造体６ａ’）が積置されている側をマザー基板４の上側あるいは上方向とよび、反対側をマザー基板４の下側あるいは下方向と呼ぶものとする。マザー基板４の下側には、図１（ｂ）に示す電極３と共に、半導体チップ５を制御するコントローラＩＣが配置されている。
図３（ａ）に、図２において矢印Ａの方向に見た、積層実装構造体６ａの端面を示す。視認性を考慮して、手前側で半導体チップ５を接続する基板７ａの部分は破線で表示している。図３（ｂ）に、図２において矢印Ｂの方向に見た、積層実装構造体６ａの端面を示す。２枚の半導体チップ５の間に位置する部分の基板７ａには、半導体チップ５のバンプ９のそれぞれに対応して両面に電極１０が設けられている。そして、電極１０がバンプ９に接合されて、８枚の半導体チップ５が１枚の基板７ａで接続される。
なお、視認性を考慮して図示されていないが、半導体チップ５が対向する箇所には、絶縁シート２５が配置されている。また、基板７ａと半導体チップ５との間には接続部が形成されているが、紙面の都合上、図３（ａ）および図３（ｂ）にその一部だけが示されている。接続部５０については、後ほど図７を参照して詳述する。
このように、８つの半導体チップ５はそれぞれ１つの基板７ａに実装され、１つの積層実装半導体モジュールＭＤａを構成している。積層実装構造体６ａは、図３（ｂ）に示されるように、積層実装半導体モジュールＭＤａが折り曲げられて、半導体チップ５が交互に異なる端で基板７ａに実装されるように配置されている。結果、図３（ａ）に示すように、基板７ａで接続される２枚の半導体チップ５の間には、接続部５０の厚みに相当する空間Ｓが形成されている。さらに、図３において最下層、つまりマザー基板４の直上に位置する基板７ａは下面に設けられた電極１０が半田ボール８を介して、マザー基板４の上側に設けられた電極２０に接合されている。
次に、図４を参照して、積層実装構造体６ａの変形例について説明する。図４（ａ）に、図３（ａ）と同様に図２において矢印Ａの方向に見た、ただし積層実装構造体６ａの変形例としての積層実装構造体６ａ‘の端面を示す。さらに、図４（ｂ）に、図３（ｂ）と同様に、矢印Ｂの方向に見た積層実装構造体６ａ’の端面を示す。最下層の半導体チップ５がマザー基板４の上面に直接実装されている積層実装構造体６ａとは異なり、積層実装構造体６ａ‘では、最下層の半導体チップ５は電極１０、基板７、電極１０、半田ボール８、および電極２０を介して、マザー基板４の上面に実装されている。
図５（ａ）に、図３（ｂ）で折り曲げられた状態で示されている積層実装構造体６ａの積層実装半導体モジュールＭＤａを展開した様子を示す。図５（ｂ）に、図５（ａ）に示す積層実装半導体モジュールＭＤａを上から見た様子を示す。なお、図５（ａ）には、１枚の基板７ａの片面に４枚、両面で８枚の半導体チップ５が実装されている例が示されているが、半導体チップ５は基板７ａの片面のみに実装されてもよいし、実装する枚数は４で無くてもよい。さらに、半導体チップ５が基板７ａの両面に対向して実装されなくてもよい。
なお、半導体チップ５が基板７ａの両面に実装されている積層実装半導体モジュールＭＤａにおいては、対向する２枚の半導体チップ５と基板７ａでサブモジュールＭＤａｎ（ｎは、基板７ａの片面に実装される半導体チップ５の枚数以下の自然数、本例においてはｎ＝１，２，３，４）が構成される。半導体チップ５は基板７ａの片面のみに実装されている積層実装半導体モジュールＭＤａにおいては、１枚の半導体チップ５と基板７ａでサブモジュールＭＤａｎが構成される。
図６に、基板７ａの変形である基板７ａ‘を、図５（ｂ）に示された基板７ａと比較して示す。基板７ａ’が最下層の半導体チップ５に実装される部分のみが半導体チップ５からはみ出すように形成されているが、基板７ａ’は全ての半導体チップ５からはみ出すように形成されている。基板７ａ‘のこのはみ出し部の空きスペースには、チップコンデンサ、チップ抵抗、およびチップインダクタなどの電子部品３０が実装できる。なお、サブモジュールＭＤａ１’、ＭＤａ２‘、ＭＤａ３’およびＭＤａ４‘によって積層実装半導体モジュールＭＤａ’が構成されている。
図７に、図３（ａ）において、積層実装半導体モジュールＭＤａの四角Ｒ１で囲まれた部分を拡大して示す。半導体チップ５は基板７ａ上にフリップチップによって実装されている。基板７ａには、半導体チップ５を接続するための接続部５０ａが設けられている。具体的には、基板７ａの半導体チップ５に対向する面には、電極１０が設けられ、電極１０の上にバンプ用ランド１１が設けられている。半導体チップ５の基板７ａに対向する面には、電極用バンプ１４が設けられ、電極用バンプ１４の上にバンプ９が設けられている。そして、バンプ９がバンプ用ランド１１に接続した状態で、バンプ９、バンプ用ランド１１、および電極用バンプ１４の周囲を覆うように補強用樹脂１３が設けられている。
補強用樹脂１３は、ＮＣＦ（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等の樹脂材料で構成されている。バンプ９は金で形成されている。このようにして、バンプ９、バンプ用ランド１１、電極用バンプ１４、および電極１０によって、基板７と半導体チップ５は電気的に接続されている。接続部５０ａを構成する各部の、基板７ａの実装面に対して垂直な方向の長さの一例を図７に示す。
（実施の形態２）
次に、図８および図９を参照して、本発明の実施の形態２にかかる積層実装構造体について説明する。図８は、図３（ａ）と同様に、矢印Ａの方向に見た積層実装構造体６ｂの端面を示す。なお、図３（ａ）で示されている基板７の破線部は、視認性を考慮して図８においては省略されている。本実施の形態にかかる積層実装構造体６ｂは、簡単に言えば、ほぼ同一の体積に上述の積層実装構造体６ａの２倍の容量の半導体チップ５の実装が可能になるように構成されている。積層実装構造体６ａにおいては１枚の積層実装半導体モジュールＭＤａを備えていたが、積層実装構造体６ｂでは２枚の積層実装半導体モジュールＭＤａおよびＭＤｂを備える。
具体的には、実施の形態１の積層実装半導体モジュールＭＤａにおいて２枚の半導体チップ５の間に形成されている空間Ｓに、もう１枚の積層実装半導体モジュールＭＤｂを相互に組み込むことによって、２枚の積層実装半導体モジュールＭＤａおよびＭＤｂを備える積層実装構造体６ｂが実現される。積層実装半導体モジュールＭＤｂは、最下層の基板７ｂが、積層実装半導体モジュールＭＤａの最下層の半導体チップ５および絶縁シート２５の分だけ折り曲げられている点を除けば、積層実装半導体モジュールＭＤａと同様に構成されている。また、積層実装半導体モジュールＭＤｂの折り曲げ最下部では、基板７ｂとマザー基板４は、積層実装半導体モジュールＭＤａの田ボール８よりも径の大きい半田ボール８ｂによって接続されている。
説明の便宜上、最も下側に配置されている半導体チップ５の符号を５1とし、下から２番目に配置されている半導体チップ５の符号を５2とし、同様に、下から３番面から８番目までの半導体チップ５の符号が５3〜５8とする。また、基板７ａおよび７ｂについても、下から１番目の基板の符号を７ａ1、７ｂ1とし、２番目の基板の符号を７ａ2、７ｂ2とし、同様に３番目、４番目の基板の符合が、７ａ3、７ｂ3、７ａ4、７ｂ4とする。
基板７ａ1、７ａ2、７ａ3、および７ａ4のそれぞれに、半導体チップ５11と５12、５31と５32、５51と５52、および５71と５72が実装されて積層実装半導体モジュールＭＤａが構成されている。同様に、基板７ｂ1、７ｂ2、７ｂ3、および７ｂ4のそれぞれに、半導体チップ５21と５22、５41と５42、５61と５62、および５81と５82が実装されて積層実装半導体モジュールＭＤｂが構成されている。なお、各基板は、マザー基板４側から基板７ｂ1、７ａ1、７ｂ2、７ａ2、７ｂ3、７ａ3、７ｂ4、７ａ4の順に上方に配置されている。また、図８に示すように、基板７ａ１において、マザー基板４に面する側およびそれに連続する側を下面１６と呼び、下面１６の反対側を上面１５と呼び、それぞれを識別する。
また、半導体チップ５の上面には、その上側の半導体チップ５と導通することを防ぐために、絶縁シート２５が設けられている。半導体チップ５11の上面に載置されている絶縁シート２５は、半導体チップ５11の先端よりも外側（図中左方向）に突き出しており、半導体チップ５21の先端よりも外側（図中右方向）に突き出している。このように上下に配置された半導体チップ５が重なる領域よりも広い絶縁シート２５が設けられている。
以上のように、本実施の形態２にかかる半導体チップの積層実装構造体６ｂでは、一方の積層実装半導体モジュールＭＤ（例えば、積層実装半導体モジュールＭＤａ）の空間Ｓに、他方のモジュールＭＤ（例えば、積層実装半導体モジュールＭＤｂ）の一部（半導体チップ５）を配置することが出来る。これに反して、従来の積層実装構造体では空間Ｓの位置に基板が配置されているため、モジュールの一部を配置することが出来ない。
このように、本実施の形態にかかる積層実装構造体では、従来の積層実装構造体に比べてより多くの半導体チップを内蔵しても、その高さを低くできる。つまり、本実施の形態にかかる積層実装構造体は、従来の積層実装構造体と同一の体積であっても、より多く（２倍前後）の半導体チップを内蔵でき、メモリーカードなどの規定サイズを守ったままで高容量化を図ることが出来る。
また、半導体チップ５として、容量が２５６Ｍｂｉｔのものを用いることにより、実施の形態１にかかる積層実装構造体６ａ（図２）で約４ＧのＳＤメモリーカードを作成することが出来る。また、実施の形態２にかかる積層実装構造体６ｂでは、積層実装構造体６ａの２倍の約８Ｇの容量も可能となる。
基板７ａおよび７ｂとして、フレキシブル基板を用いることによって、積層実装半導体モジュールＭＤを柔軟に保持する柔構造体とすることができる。
図９に、上述の特許文献１の積層実装構造体（図１７）と、実施の形態ＳＤメモリーカード１の積層実装構造体６ａとの高さを比較して示す。図９（ａ）には、図３（ａ）と同様に積層実装構造体６ａの端面が各部の高さと共に表示されている。同様に、図９（ｂ）には、図１７の積層実装構造体１００ａを半導体チップ１０５を８枚に増やした状態の積層実装構造体１００ａ‘の端面が各部の高さと共に表示されている。
なお、積層実装構造体６ａおよび積層実装構造体１００ａ‘のそれぞれにおいて、基板７ａの厚さは０．０９ｍｍ、基板１０７の厚さは０．１ｍｍ、半導体チップ５および１０５の厚みは０．０５ｍｍ、基板７ａおよび１０７の上面から当該基板７ａ、および１０７に実装されている半導体チップ５および１０５の下面までの高さは０．０３ｍｍ、半導体チップ５および１０５の上面から当該半導体チップ５および１０５の上側に配置されている基板７ａおよび１０７の下面までの高さは０．０１ｍｍ、バンプ用ランド１１および１１１（不図示）の高さは０．０１ｍｍは、絶縁シート２５の厚さは０．０１ｍｍ、そして半田ボール８および１０８の高さは０．０８ｍｍである。
図９（ａ）に示すように、積層実装構造体６ａの高さは、１．０４ｍｍとなる。これより、積層実装構造体６ｂの高さも半導体チップ５と絶縁シート２５の厚さの合計（０．０５．ｍｍ＋０．０１ｍｍ）である０．０６ｍｍ程度大きい１．１０ｍｍ程度に収まる。一方、図９（ｂ）に示すように、従来の積層実装構造体１００ａ‘の高さは、１．６８ｍｍとなる。なお、図１に示したＳＤメモリーカード１では、内部の厚みは約１．２ｍｍとなっているため、本実施の形態１および実施の形態２の積層実装構造体６ａおよび６ｂを収納することが可能である。
このように、本実施の形態の半導体チップの積層実装構造体では、同一枚数の半導体チップを積層した場合に、従来と比較して高さを低くすることが出来る。これに加えて、従来基板があったスペースにチップを入れることが出来るため、半導体チップ５を積層可能な枚数が増え、ＳＤメモリーカード１の高容量化を図ることが可能となる。
尚、本実施の形態の半導体チップの積層構造の製造方法としては、フレキシブルな基板７ａおよび７ｂに半導体チップ５を実装することにより、複数のサブモジュール（ＭＤａ１〜ＭＤａ４、ＭＤｂ１〜ＭＤｂ４）からなる積層実装半導体モジュールＭＤａおよびＭＤｂが作成される。その後、基板７ａおよび７ｂを折り曲げ、マザー基板４上に治具を載置し、その治具を利用して半導体チップ５が水平になるようにマザー基板４上に実装される。続いて、図２、図３、図４、および図８に示した構造になるように、マザー基板４上に半田ボール８によって積層配置される。このように、フレキシブル基板７ａおよび７ｂと半導体チップ５を積層する工程が、本発明の積層工程の一例に相当する。
尚、実施の形態１および実施の形態２では、積層されている複数の半導体チップ５の全てが、いずれか一方の端でフレキシブル基板７ａおよび７ｂの両面に実装されているが、片面のみに半導体チップ５がフレキシブル基板７ａおよび７ｂに実装されていてもよい。また、積層実装構造体６ａおよび６ｂにおける半導体チップの積層枚数は適宜変更可能である。また６ｂにおいては、６ａを重ねる方向も適宜変更可能である。
（実施の形態３）
図１０〜図１４を参照して、本発明の実施の形態３にかかる半導体チップの積層実装構造体について説明する。本実施の形態にかかる積層実装構造体６ｃは、上述の実施の形態１および実施の形態２にかかる積層実装構造体６ａおよび積層実装構造体６ｂと基本的に同様に構成されている。積層実装構造体６ａおよび積層実装構造体６ｂにおいては、複数の半導体チップ５のそれぞれの輪郭が互いに重なるように真っ直ぐに積み上げられている。
これに対して、積層実装構造体６ｃにおいては、複数の半導体チップ５はそれぞれの輪郭が隣り合う半導体チップ５に対して一方向にずれて階段状に積み上げられている点を除いて、積層実装構造体６ｃは積層実装構造体６ａおよび６ｂと同様に構成されている。特に必要の無い限り、積層実装構造体６ａおよび６ｂと共通の部分についての説明を省略して、積層実装構造体６ｃに固有の特徴に重点をおいて説明する。なお、積層実装構造体６ｃにおいては、半導体チップ５が階段状に積み上げられて構成されているために、基板７ｃを上面から見たときの形状と、半導体チップ５が実装されている面が場所により異なる。
図１０に、本実施の形態にかかる積層実装構造体６ｃの斜視外観を示す。図１１に、図１０において、矢印Ａの方向にみた積層実装構造体６ｃの端面を示す。図１２に、図１１において積層実装半導体モジュールＭＤｃの四角Ｒ２で囲まれた部分を拡大して示す。さらに、図１３（ａ）に、図１１において折り曲げられた状態で示されている積層実装半導体モジュールＭＤｃを展開した様子を示す。図１３（ｂ）に、図１３（ａ）に示す積層実装半導体モジュールＭＤｃを上から見た様子を示す。
図１０および図１１に示されるように、積層実装構造体６ｃは、上述の積層実装構造体６ａおよび６ｂと異なり、積層実装半導体モジュールＭＤｃは階段状に折り畳まれている。そして、図１３（ａ）に示されるように、基板７ｃの上面および下面に半導体チップ５が表裏交互に実装されている。
図１１に示すように、積層実装構造体６ｃでは、最下部に配置されている半導体チップ５1は基板７ｃ1の上面に実装されており、下から２番目の半導体チップ５2は基板７ｃ2の下面に実装されている。下から３番目の半導体チップ５3は基板７ｃ3の上面に実装されており、４番目の半導体チップ５4は基板７ｃ4の下面に実装されている。そして、５番目の半導体チップ５5は基板７ｃ5の上面に実装されており、６番目の半導体チップ５6は基板７ｃ6の下面に実装されている。７番目の半導体チップ５7は基板７ｃ7の上面に実装されており、８番目の半導体チップ５8は基板７ｃ8の上面に実装されている。
上述のように、各半導体チップ５の間には絶縁シート２５が配置されているが、図１１においては視認性を考慮して省略されている。最下層の半導体チップ５1は、基板７ｃ1と半田ボール８によってマザー基板４に電気的に接続されている。
マザー基板４側から順番に各モジュールの基板７の位置を基準にして下付の符号を付して説明すると、サブモジュールＭＤｃ1の半導体チップ５1、サブモジュールＭＤｃ2の半導体チップ５2、サブモジュールＭＤｃ3の半導体チップ５3、サブモジュールＭＤｃ4の半導体チップ５4、サブモジュールＭＤｃ5の半導体チップ５5、サブモジュールＭＤｃ6の半導体チップ５6、サブモジュールＭＤｃ7の半導体チップ５7、サブモジュールＭＤｃ8の半導体チップ５8が配置されている。
図１２に、図１１において、積層実装半導体モジュールＭＤｃ８の角Ｒ２で囲まれた端部を拡大して示す。なお、視認性を考慮して半導体チップ５7は示されていない。半導体チップ５8は基板７ｃ8上にフリップチップによって実装されている。基板７ｃ8には、半導体チップ５8を接続するための接続部５０ｃ８が設けられている。具体的には、基板７ｃ8の半導体チップ５8に対向する面には、電極１０が設けられ、電極１０の上にバンプ用ランド１１が設けられている。半導体チップ５8の基板７ｃ8に対向する面には、電極用バンプ１４が設けられ、電極用バンプ１４の上にバンプ９が設けられている。そして、バンプ９がバンプ用ランド１１に接続した状態で、バンプ９、バンプ用ランド１１、および電極用バンプ１４の周囲を覆うように補強用樹脂１３が設けられている。
次に、図１１に戻って、モジュールＭＤｃ1を例に、積層実装半導体モジュールＭＤｃについて更に詳しく説明する。半導体チップ５1は、先端５ａが、フレキシブル基板７ｃ2の内側端面７０と対向し、且つ半導体チップ５2の下面５ｂを含む面によって形成される空間Ｓｃと、一部が重なるように配置されている。すなわち、サブモジュールＭＤｃ2によって形成される空間Ｓｃに、下のモジュールＭＤｃ1が、その一部が重なるように配置されている。同様に、サブモジュールＭＤｃ3によって形成される空間Ｓｃに、下のサブモジュールＭＤｃ2が、その一部が重なるように配置されている。
以上のように、本実施の形態２の半導体チップの積層実装構造体６ｃでは、空間ＳｃにモジュールＭＤｃの一部（サブモジュールＭＤｃ１〜ＭＤｃ８）を配置することが出来る。しかしながら、従来の積層実装構造体では、本発明の空間Ｓｃに相当する位置には基板１０５が配置されているため、モジュールＭＤｃの一部を配置することが出来ない。そのため、本実施の形態にかかる積層実装構造体６ｃは、従来の積層実装構造体と比較して高さを低くすることが出来る分、半導体チップの積層枚数を増やすことが出来、高容量化を図ることが出来る。
図１４に、図９に示したのと同様に、積層実装構造体６ｃおよび積層実装構造体１００ａ‘の高さを比較して示す。なお、積層実装構造体１００ａ‘については、図９（ｂ）を参照して説明したとおりである。積層実装構造体６ｃにおいて、フレキシブル基板７ｃ１〜７ｃ８のそれぞれの厚さは０．０９ｍｍ、半導体チップ５の厚さは０．０５ｍｍ、基板７ｃ１〜７ｃ８のそれぞれの上面から、その基板７ｃ１〜７ｃ８のそれぞれに実装されている半導体チップ５までの高さは０．０４ｍｍ、半導体チップ５の上面からその上側に配置されている基板７ｃ２〜７ｃ８の下面までの高さを０．０１ｍｍ、バンプ用ランド１１の高さは０．０１ｍｍ、絶縁シート２５の厚みは０．０１ｍｍ、半田ボール８の高さは０．０８ｍｍで規定である場合に、積層実装構造体６ｃの高さは０．８９ｍｍとなる。一方、積層実装構造体１００ａ’の高さは、約１．６８ｍｍとなる。
このように、本実施の形態の半導体チップの積層実装構造体６ｃでは、同一枚数の半導体チップを積層した場合に、従来の積層実装構造体１００ｂ‘と比較して高さを低くすることが出来る。そのために、同一の体積であれば、積層実装構造体６ｃは積層実装構造体１００ａ’に比べて、１．５倍程度の枚数の半導体チップ５を積層でき、ＳＤメモリーカード１の高容量化を図ることが可能となる。
さらに、厚さが０．０５ｍｍの基板７ｃを用いれば、１６枚の基板７ｃ１〜７ｃ１６（０．０５ｍｍ×１６＝０．８ｍｍ）と半田ボール８（高さ０．０８ｍｍ）とで、０．８８ｍｍの厚さの積層実装構造体６ｃを構成できる。
（実施の形態４）
図１５および図１６を参照して、本発明の実施の形態４にかかる積層実装構造体について説明する。図１５（ａ）に、図１３（ａ）におけるのと同様に、本実施の形態にかかる積層実装構造体６ｄ（不図示）の積層実装半導体モジュールＭＤｄを展開した様子を示す。図１５（ｂ）に、図１５（ａ）に示す積層実装半導体モジュールＭＤｄを上から見た様子を示す。図１６に、図１１におけるのと同様に、積層実装構造体６ｄの端面を示す。
上述の積層実装半導体モジュールＭＤｃは、基板７ｃとマザー基板４とを接続する電極２０および半田ボール８は、奥行き方向に一列に配置されている。しかし本実施の形態にかかる積層実装半導体モジュールＭＤｄでは、電極２０および半田ボール８は千鳥状（２列）に配置されている。このように千鳥状に配置することによって、基板７ｄとマザー基板４をより安定して実装することが出来る。
尚、上述した実施の形態では、本発明のメモリーカードの一例としてＳＤメモリーカードについて説明したが、これに限らず、例えば、ｍｉｎｉＳＤメモリーカード等にも適用できる。又、メモリーに限らず半導体チップを複数積層した構造に適用することが出来ることは言うまでもない。
本発明の半導体チップの積層実装構造体は、従来よりも多い枚数を積層することが可能な効果を有し、メモリーカード等として有用である。
本発明にかかる積層実装構造体が組み込まれるＳＤメモリーカードの説明図 本発明の実施の形態１にかかる積層実装構造体の斜視外観図 図２の積層実装構造体の端面を示す模式図 図２の積層実装構造体の変形例の端面を示す模式図 図２の積層実装半導体モジュールを展開した状態を示す図 図４の積層実装半導体モジュールを展開した状態を示す図 図３において、四角Ｒ１で囲まれた部分の拡大図 本発明の実施の形態２にかかる積層実装構造体の端面を示す模式図 図２の積層実装構造体と従来の積層実装構造体との高さの説明図 本発明の実施の形態３にかかる積層実装構造体の斜視外観図 図１０の積層実装構造体の端面を示す模式図 図１１において、四角Ｒ２で囲まれた部分の拡大図 図１１の積層実装半導体モジュールを展開した状態を示す図 図１１の積層実装構造体と従来の積層実装構造体との高さの説明図 本発明の実施の形態３にかかる積層実装構造体の積層実装半導体モジュールを展開した状態を示す図 図１５の積層実装構造体の端面を示す模式図 従来の積層実装構造体の端面を示す模式図 特許文献１にて提案されている積層実装構造体の端面を示す模式図 特許文献２にて提案されている積層実装構造体の断面図 特許文献３にて提案されている積層実装構造体の断面図
符号の説明
１ ＳＤメモリーカード
２ 切り替えスイッチ
３ 電極
４ マザー基板
５ 半導体チップ
６ａ、６ｂ、６ｃ、６ｄ 積層実装構造体
７ａ、７ｂ、７ｃ、７ｄ 基板
８ 半田ボール
９ バンプ、
１０ 電極
１１ バンプ用ランド
１３ 補強用樹脂
１４ 電極用バンプ

Claims (9)

  1. 少なくとも一辺の端部に電極を有する複数の半導体チップと、
    前記複数の半導体チップをその一辺の端部のみにて保持する保持部材とを備え、
    前記複数の半導体チップの少なくとも２枚が少なくとも一部が重った状態で積層するように、前記保持部材は折り重ねられ、前記半導体チップが、前記保持部材からはみ出している積層実装構造体。
  2. 前記保持部材は、テープ状のシートからなることを特徴とする請求項１に記載の積層実装構造体。
  3. 前記複数の半導体チップは、鉛直方向に重なって積層されていることを特徴とする請求項１または２に記載の積層実装構造体。
  4. 前記複数の半導体チップは、階段状にずらして積層されていることを特徴とする請求項１および２のいずれかに記載の積層実装構造体。
  5. 前記保持部材には、電子部品が実装されていることを特徴とする請求項１〜４のいずれかに記載の積層実装構造体。
  6. 前記保持部材と前記複数の半導体チップはバンプを介して実装されていることを特徴とする請求項１〜５のいずれかに記載の積層実装構造体。
  7. 前記複数の半導体チップの間に配置される絶縁シートをさらに備える請求項１〜６のいずれかに記載の積層実装構造体。
  8. 請求項１〜７のいずれかに記載の積層実装構造体からなる第１のユニットと第２のユニットとを備え、
    当該第１のユニットと第２のユニットはそれぞれの半導体チップが互いに重なるように組み合わせた積層実装構造体。
  9. 請求項１〜８のいずれかに記載の積層実装構造体が配置されたマザー基板と、
    前記積層実装構造体の半導体チップの制御を行うＩＣチップとを備えるメモリーカード。
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