JP2007150181A - 積層型実装構造体 - Google Patents

Abstract

【課題】回路基板と半導体素子との間にシート状電子部品を挿入して実装することによって、低背化と高密度実装を実現する積層型実装構造体を提供する。
【解決手段】少なくとも導体配線と第１の接続端子２と第２の接続端子３とが形成された回路基板１と、回路基板１上の第１の接続端子２にバンプ電極７を用いて接続された半導体素子６と、回路基板１の電子回路を構成するための薄膜電子部品が形成され、外部接続端子５を有するシート状電子部品４とを備え、シート状電子部品４は半導体素子６を実装する回路基板１の面上に配置されて外部接続端子５と第２の接続端子３とが接続され、半導体素子６のバンプ電極７と第１の接続端子２との接続間距離が回路基板１上に実装したシート状電子部品４の高さより大きい構成からなる。
【選択図】図１

Description

本発明は、回路基板上に半導体素子と受動部品を高密度に実装した積層型実装構造体に関する。

近年、携帯電話や形態オーディオ機器等の携帯端末機器において、ますます小型化、薄型化、軽量化が要求されるようになってきた。そのために、半導体実装においては、チップサイズパッケージに代表される半導体パッケージの薄型化が促進され、さらには、回路基板上に直接実装されるチップオンボード等の工法が開発されている。しかしながら、機器の小型化、薄型化に関しては、実装構造体の面積と高さから求められる実装体積が重要である。このような観点から、種々の構造体が開発されている。

以下、従来の実装構造体について、説明する。図５は、従来の実装構造体の第１の例を示す図である（例えば、特許文献１参照）。この構造体の構成は、以下のようである。回路基板４１の上には接続端子４２、４３が形成されている。接続端子４３には、チップ抵抗４４およびチップコンデンサ４５がはんだ実装されている。さらに、これらのチップ部品を覆うようにして、半導体装置４６がバンプ電極４８を用いて接続端子４２に接続されている。なお、半導体装置４６は、パッケージ基板４７上に半導体チップ（図示せず）を実装し、樹脂により封止した構成からなる。このように、図５に示す実装構造体では、全ての実装工程をはんだ一括リフローで行っており、少ない工程で三次元実装構造が実現できるとされている。またこの構造では、チップ部品と半導体装置を縦方向に積み重ねており、空間を効率的に利用している。

次に、チップ部品の厚みをさらに小さくする構成で、かつ三次元実装構造を実現する第２の例について、図６を用いて説明する（例えば、特許文献２参照）。図６（ａ）はこの第２の例を説明する分解斜視図、図６（ｂ）は第２の例において用いられるシート部品を説明する図である。

図６（ａ）に示すように、回路基板５１、シート部品５３および半導体素子５６を搭載したインターポーザ基板５５から構成されている。回路基板５１の一方の面には、接続用のバンプ電極５２が形成されている。また、シート部品５３の両面には、接続用のバンプ電極５４が形成されている。さらに、インターポーザ基板５５の裏面には、接続用のバンプ電極（図示せず）が形成されている。すなわち、シート部品５３を間に挟んで、回路基板５１にインターポーザ基板５５を実装した構造となっている。

また、図６（ｂ）には、シート部品５３の一例を示している。樹脂フィルムに貫通穴を設け、その内部に抵抗５７、貫通導体５８、コンデンサ５９やその他の受動部品が設けられている。また、これらの部品の両面には、接続用のバンプ電極５４が形成されている。なお、図６（ａ）には、１個の半導体素子を実装する例が示されているが、同様にして複数個の半導体素子を実装することができるとされている。
特開２００４−２４７６３７号公報 特開２００５−１５０４９０号公報

しかしながら上記第１の例では、基板とはんだバンプで基板に実装された半導体装置の間隙にチップ部品を実装したものであり、実装面積を小さくすることができる。一方、高さに関しては、チップ型部品で制限される。さらに、半導体装置を実装するためのはんだバンプをその分高くしなければならなくなる。

また、上記第２の例では、樹脂フィルムの厚み中に受動部品を設けており、この受動部品を作りこむ場合には第１の例に比較して全体の厚みを小さくすることができる。しかしながら、半導体素子と基板との間にシート部品を挟んでおり、半導体基板とシート部品、およびシート部品と基板との２段階の接続を必要とする。また、いずれの接続を最初に行うかによって、位置合せおよび接続条件が厳しくなる場合があり、製造工程が複雑となる。

本発明は、上記課題を解決するもので、回路基板と半導体素子との間にシート状電子部品を挿入して実装することによって、低背化と高密度実装を実現する積層型実装構造体を提供することを目的とする。

上記目的を達成するために本発明の積層型実装構造体は、少なくとも導体配線と第１の接続端子と第２の接続端子とが形成された回路基板と、回路基板上の第１の接続端子にバンプ電極を用いて接続された半導体素子と、回路基板の電子回路を構成するための薄膜電子部品が形成され、外部接続端子を有するシート状電子部品とを備え、シート状電子部品は半導体素子を実装する回路基板の面上に配置されて外部接続端子と第２の接続端子とが接続され、半導体素子のバンプ電極と第１の接続端子との接続間距離が回路基板上に実装したシート状電子部品の高さより大きい構成からなる。

このような構成とすることにより、従来に比べて高密度の実装を可能としながら、かつ低背化も実現できる。

また、上記構成において、シート状電子部品の外形が半導体素子よりも小さく、回路基板と半導体素子の間隙に配置され、かつ半導体素子の実装領域内に設けられた第２の接続端子に外部接続端子が接続されていてもよい。

このような構成とすることにより、半導体素子と回路基板との隙間を有効に利用して、さらに高機能の積層型実装構造体を実現できる。

また、上記構成において、シート状電子部品の外形が半導体素子よりも大きく、半導体素子と回路基板とを接続するためのバンプ電極を貫入するバンプ開口部を有し、回路基板上に配置されるとともに、回路基板上の第２の接続端子に外部接続端子が接続され、半導体素子はバンプ開口部にバンプ電極が貫入され、回路基板上の第１の接続端子にバンプ電極を用いて接続されてもよい。この場合において、バンプ開口部が複数個のバンプ電極を収容するように連結して形成されていてもよい。

このような構成とすることにより、半導体素子の下部領域と周辺領域とを利用して、さらに高密度の実装を実現することができ、かつ低背化も可能である。

また、上記構成において、シート状電子部品は半導体素子を貫入するための素子開口部を有し、回路基板上に配置されるとともに回路基板上の第２の接続端子に外部接続端子が接続され、半導体素子は素子開口部に貫入されるとともに、回路基板上の第１の接続端子にバンプ電極を用いて接続されてもよい。この場合において、シート状電子部品には、半導体素子を貫入するための素子開口部が複数個形成されていてもよい。

このような構成とすることにより、回路基板とシート状電子部品に対して効率よく部品を配置することができる。また、実装密度を向上できるだけでなく配線密度も向上できる。さらに、低背化も実現できるので、高機能の積層型実装構造体を得ることができる。

また、上記構成において、半導体素子の代わりに、半導体素子を収容したパッケージ構成の半導体装置を用いてもよい。この場合には、バンプ電極の代わりにリード端子を用いてもよい。

本発明による積層型実装構造体では、半導体素子と回路基板との間に薄いシート状電子部品を実装することで、高密度の実装を可能とするだけでなく、低背化も実現できるので、薄型で、かつ高機能の電子回路が可能な実装構造体を得ることができるという大きな効果を奏する。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については、同じ符号を付しており説明を省略する場合がある。

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる積層型実装構造体を説明する図であり、（ａ）は半導体素子側からみた平面図、（ｂ）はＡ−Ａ線で切断した断面図である。

図１に示すように、回路基板１の上に半導体素子６がバンプ電極７を用いて実装されている。また、半導体素子６の下部には、シート状電子部品４が実装されている。さらに、回路基板１に形成された第１の接続端子２には、半導体素子６のバンプ電極７が接続されており、第２の接続端子３にはシート状電子部品４の外部接続端子５が接続されている。なお、回路基板１としては、単層配線基板、両面配線基板または多層配線基板等を用いることができる。ただし、図１では、導体配線等については図示していない。さらに、回路基板１に実装されている他の半導体素子や受動部品等の電子部品についても図示しておらず、かつ回路基板１の半導体素子６を実装する領域部のみを図示している。

また、半導体素子６のバンプ電極７は、例えばワイヤバンプやめっきバンプあるいははんだボール等を導電性樹脂等により接続したボールバンプ等を用いることができる。そして、バンプ電極７と第１の接続端子２との接続は、例えばはんだ付け、導電性接着剤による接続等の手法を用いることができる。さらに、シート状電子部品４の外部接続端子５と第２の接続端子３との接続は、例えばはんだ付け、あるいは導電性接着剤による接続、あるいは熱圧着等の手法を用いることができる。

また、シート状電子部品４は、ポリイミドフィルム等の表面に薄膜抵抗、薄膜コンデンサまたは薄膜インダクタ等の受動素子、あるいはセンサ素子等が形成されている。なお、図面を簡単にするために、図１では省略している。

本実施の形態では、回路基板１上に実装された電子部品だけでなく、シート状電子部品４に形成されたこれらの電子部品を用いて、回路基板１上に所定の電子回路を形成している。このように、半導体素子６が実装される領域において、回路基板１と半導体素子６との間にできる隙間領域にシート状電子部品４を実装することにより、回路基板１上の実装面積を大きくすることなく、さらに高機能の電子回路を実現できる。

なお、従来の方法として、回路基板中に種々の電子部品を内蔵して高機能の電子回路を実現する方法もある。しかし、回路基板中に電子部品を内蔵する場合には、回路基板中に電子部品を内蔵する工程中に不良が発生したときにはリペア等ができず、このため高歩留まりとすることが非常に困難である。したがって低コストに作製することができない。一方、本実施の形態の場合には、回路基板１上にシート状電子部品４を実装した後、検査を行うことができる。このため、半導体素子６を実装する前の状態で充分検査を行い、良品と判断した場合にのみ半導体素子６を実装することで、全体として高歩留まりで作製することができる。さらに、回路基板１上にシート状電子部品４を実装後、検査により不良がみつかった場合にはシート状電子部品４をリペアすることも容易である。

このシート状電子部品４は、本実施の形態では厚みが数１０μｍであり、半導体素子６のバンプ電極７の高さと同程度以下である。したがって、全体として厚みが増加することなく、高機能の電子回路を実現できる。

（第２の実施の形態）
図２は、本発明の第２の実施の形態にかかる積層型実装構造体を示す図で、（ａ）は半導体素子側からみた平面図、（ｂ）はＢ−Ｂ線で切断した断面図である。本実施の形態の積層型実装構造体は、シート状電子部品１４が半導体素子１６より大きいことと、バンプ電極１７を挿入するためのバンプ開口部１８がシート状電子部品１４に形成されていることが特徴である。なお、回路基板１１としては、単層配線基板、両面配線基板または多層配線基板等を用いることができる。ただし、図２では、導体配線等については図示していない。さらに、回路基板１１に実装されている他の半導体素子や受動部品等の電子部品についても図示しておらず、かつ回路基板１１の半導体素子１６を実装する領域部のみを図示している。

図２（ａ）に示すように、回路基板１１の上にシート状電子部品１４が実装されており、シート状電子部品１４の外部接続端子１５が第２の接続端子１３に接続されている。なお、シート状電子部品１４の外部接続端子１５は、第２の接続端子１３と対応する位置に設けられており、これらの端子間は、例えばはんだ付けや熱圧着等により接続される。また、半導体素子１６は、バンプ電極１７により回路基板１１の第１の接続端子１２と接続されている。半導体素子１６のバンプ電極１７は、例えばワイヤバンプやめっきバンプあるいははんだボール等を導電性樹脂等により接続したボールバンプ等を用いることができる。そして、バンプ電極１７と第１の接続端子１２との接続は、例えばはんだ付け、導電性接着剤による接続等の手法を用いることができる。さらに、シート状電子部品１４の外部接続端子１５と第２の接続端子１３との接続は、例えばはんだ付け、あるいは導電性接着剤による接続、あるいは熱圧着等の手法を用いることができる。

図２（ｂ）に示すように、本実施の形態の積層型実装構造体では、シート状電子部品１４が半導体素子１６より大きな形状である。そのために、シート状電子部品１４には、バンプ電極１７を貫入するためのバンプ開口部１８が形成されている。本実施の形態では、このバンプ開口部１８は、個々のバンプ電極１７ごとに形成されているが、複数のバンプ電極１７にわたって連続的に形成してもよい。なお、半導体素子１６のバンプ電極１７が、半導体素子１６の４辺に形成されている場合には、個別に形成することが望ましい。このように個別に形成することにより、半導体素子１６の下部領域に形成された薄膜電子部品（図示せず）の配線（図示せず）を、半導体素子１６の外側のシート状電子部品１４の領域まで延在して外部接続端子１５に接続することも容易となる。このような配線を行えば、半導体素子１６の下部領域の薄膜電子部品も回路基板１１の電子回路の構成部品として使用できる。したがって、シート状電子部品１４により多くの薄膜電子部品を形成でき、小型、薄型で、かつ高機能の電子回路を有する積層型実装構造体を実現できる。

本実施の形態では、回路基板１１上に実装された電子部品だけでなく、シート状電子部品１４に形成された薄膜電子部品を用いて、回路基板１１上に所定の電子回路を形成することができる。上記したように本実施の形態では、シート状電子部品１４の形状を大きくできるので、より多くの薄膜電子部品を形成することができる。これにより、回路基板１１上に形成する電子回路に対して、より多くの薄膜電子部品をシート状電子部品１４に形成することができる。この結果、回路基板１１に実装する電子部品の個数を低減でき、実装面積を小さくしながら、高機能の電子回路を実現できる。しかも、回路基板１１上に実装したシート状電子部品１４の高さが、半導体素子１６のバンプ電極１７と第１の接続端子１２との接続間距離より小さいので、シート状電子部品１４を実装しても、全体の高さは変わらない。したがって、薄型の積層型実装構造体を実現できる。

なお、シート状電子部品１４の形状は半導体素子１６より大きければよく、その形状には特に制約はない。また、シート状電子部品１４に設ける外部接続端子１５の配置位置についても、半導体素子１６の外周領域だけでなく、半導体素子１６の下部領域にも設けてもよい。このように外部接続端子１５の配置位置も任意に設定できるので、回路基板１１における電子回路の設計の自由度を大きくすることもできる。

（第３の実施の形態）
図３は、本発明の第３の実施の形態にかかる積層型実装構造体の構成を示す図で、（ａ）は半導体素子側からみた平面図、（ｂ）はＣ−Ｃ線で切断した断面図である。なお、図３（ｂ）に示す断面図では、切断部分のみでなく、切断面からみえる領域のバンプ電極と第１の接続端子についても図示している。本実施の形態の積層型実装構造体は、シート状電子部品２４が複数の半導体素子２６（図３では、２個の半導体素子）を包含する形状を有し、これらの半導体素子２６のバンプ電極２７を同一方向に配置し、かつこれらのバンプ電極２７を貫入するためのバンプ開口部２８が形成されていることが特徴である。なお、回路基板２１としては、単層配線基板、両面配線基板または多層配線基板等を用いることができる。ただし、図３では、導体配線等については図示していない。さらに、回路基板２１に実装されている他の半導体素子や受動部品等の電子部品についても図示しておらず、かつ回路基板２１の半導体素子２６を実装する領域部のみを図示している。

回路基板２１の上には、シート状電子部品２４が実装されており、シート状電子部品２４の外部接続端子２５が第２の接続端子２３に接続されている。さらに、半導体素子２６は、それぞれのバンプ電極２７を介して回路基板２１の第１の接続端子２２に接続されている。

本実施の形態の積層型実装構造体では、シート状電子部品２４は半導体素子２６より大きな形状である。そのため、上記したようにシート状電子部品２４には、半導体素子２６のバンプ電極２７を貫入するためのバンプ開口部２８が形成されている。本実施の形態では、バンプ開口部２８が複数個のバンプ電極２７を収容するように連結して形成されている。したがって、シート状電子部品２４は、４個のバンプ開口部２８を除く領域に薄膜電子部品（図示せず）とそのための配線を形成することができ、多くの薄膜電子部品を形成して回路基板２１に形成する電子回路の構成部品として使用することができる。

また、半導体素子２６の外周領域のシート状電子部品２４に外部接続端子２５を形成して回路基板２１の第２の接続端子２３と接続すれば、半導体素子２６の下部領域に外部接続端子２５を形成しなくてもよい。このため、半導体素子２６の下部領域には、薄膜電子部品と配線のみを形成し、外周領域で外部接続端子２５と第２の接続端子２３とを接続すれば接続工程が容易で、かつ多くの薄膜電子部品を形成することもでき、より高機能の電子回路を簡略な工程で作製することができる。

図４は、本実施の形態の変形例の積層型実装構造体の構成を示す図で、（ａ）は半導体素子側からみた平面図、（ｂ）はＤ−Ｄ線で切断した断面図である。本変形例の積層型実装構造体は、シート状電子部品３４が複数の半導体素子２６（図３では、２個の半導体素子）を包含する形状を有し、これらの半導体素子２６を貫入するための素子開口部３６が形成されていることが特徴である。なお、回路基板２１としては、単層配線基板、両面配線基板または多層配線基板等を用いることができる。ただし、図４では、導体配線等については図示していない。さらに、回路基板２１に実装されている他の半導体素子や受動部品等の電子部品についても図示しておらず、かつ回路基板２１の半導体素子２６を実装する領域部のみを図示している。

回路基板２１の上には、シート状電子部品３４が実装されており、シート状電子部品３４の外部接続端子３５が第２の接続端子２３に接続されている。さらに、半導体素子２６は、それぞれのバンプ電極２７を介して回路基板２１の第１の接続端子２２に接続されている。

本変形例の積層型実装構造体では、シート状電子部品３４は半導体素子２６より大きな形状であり、そのために上記したようにシート状電子部品３４には、半導体素子２６を貫入するための素子開口部３６が形成されている。

本変形例の積層型実装構造体の場合には、半導体素子２６の外周領域のシート状電子部品３４に薄膜電子部品（図示せず）が形成されており、この薄膜電子部品の配線がそれぞれ外部接続端子３５に接続されて、回路基板２１の第２の接続端子２３に接続されている。これにより、シート状電子部品３４の薄膜電子部品と、回路基板２１に実装あるいは内蔵された半導体素子を含む他の電子部品とにより高機能の電子回路を形成することができる。

なお、本実施の形態では、２個の半導体素子を用いたが、さらに多くの半導体素子を用いてもよい。この場合には、シート状電子部品の薄膜電子部品の配置や配線パターン構成等を考慮して、複数の半導体素子についてバンプ開口部または素子開口部を設けるかを設定すればよい。また、半導体素子のバンプ電極も対向する２辺に設ける構成だけでなく、４辺に設ける構成であってもよい。この場合には、個々のバンプ電極に対応してバンプ開口部を設け、バンプ開口部間に配線を設けてもよい。

また、第１の実施の形態から第３の実施の形態までにおいては、バンプ電極を備えた半導体素子を例として説明したが、パッケージ構成の半導体装置であってもよい。パッケージ構成の半導体装置としては、樹脂パッケージした構成であってもよいし、基板に半導体素子を実装して樹脂封止した構成であってもよい。さらに、リードフレーム構成やＢＧＡ（ボールグリッドアレー）構成等の半導体装置であってもよいが、２辺あるいは４辺にバンプ電極、リード端子等を有する半導体装置のほうがより好ましい。

さらに、第２の実施の形態と第３の実施の形態においては、半導体素子の外周領域のシート状電子部品にチップ部品等を回路基板に実装するためのチップ開口部を設けてもよい。チップ部品等を実装するためのチップ開口部を設けることで、これらの実装領域の周囲にもシート状電子部品を配置することができ、より多くの薄膜電子部品を形成することができる。

本発明の積層型実装構造体は、全体の高さを半導体素子の実装高さと同程度としながら、実装面積を従来に比べて縮小することができ、薄型、小型化で、かつ高機能化が要求される携帯端末機器等の分野に有用である。

（ａ）は本発明の第１の実施の形態にかかる積層型実装構造体を説明する半導体素子側からみた平面図、（ｂ）はＡ−Ａ線で切断した断面図 （ａ）は本発明の第２の実施の形態にかかる積層型実装構造体を示す半導体素子側からみた平面図、（ｂ）はＢ−Ｂ線で切断した断面図 （ａ）は本発明の第３の実施の形態にかかる積層型実装構造体の構成を示す半導体素子側からみた平面図、（ｂ）はＣ−Ｃ線で切断した断面図 （ａ）は同実施の形態の変形例の積層型実装構造体の構成を示す半導体素子側からみた平面図、（ｂ）はＤ−Ｄ線で切断した断面図 従来の実装構造体の第１の例を示す図 （ａ）は従来構成の第２の例を説明する分解斜視図、（ｂ）は第２の例において用いられるシート部品を説明する図

符号の説明

１，１１，２１，４１，５１ 回路基板
２，１２，２２ 第１の接続端子
３，１３，２３ 第２の接続端子
４，１４，２４，３４ シート状電子部品
５，１５，２５，３５ 外部接続端子
６，１６，２６，５６ 半導体素子
７，１７，２７，４８，５２，５４ バンプ電極
１８，２８ バンプ開口部
３６ 素子開口部
４２，４３ 接続端子
４４ チップ抵抗
４５ チップコンデンサ
４６ 半導体装置
４７ パッケージ基板
５３ シート部品
５５ インターポーザ基板
５７ 抵抗
５８ 貫通導体
５９ コンデンサ

Claims (8)

1. 少なくとも導体配線と第１の接続端子と第２の接続端子とが形成された回路基板と、
   前記回路基板上の前記第１の接続端子にバンプ電極を用いて接続された半導体素子と、
   前記回路基板の電子回路を構成するための薄膜電子部品が形成され、外部接続端子を有するシート状電子部品とを備え、
   前記シート状電子部品は、前記半導体素子を実装する前記回路基板の面上に配置されて、前記外部接続端子と前記第２の接続端子とが接続され、
   前記半導体素子の前記バンプ電極と前記第１の接続端子との接続間距離が、前記回路基板上に実装した前記シート状電子部品の高さより大きいことを特徴とする積層型実装構造体。
2. 前記シート状電子部品の外形が前記半導体素子よりも小さく、前記回路基板と前記半導体素子の間隙に配置され、かつ前記半導体素子の実装領域内に設けられた前記第２の接続端子に前記外部接続端子が接続されていることを特徴とする請求項１に記載の積層型実装構造体。
3. 前記シート状電子部品の外形が前記半導体素子よりも大きく、前記半導体素子と前記回路基板とを接続するための前記バンプ電極を貫入するバンプ開口部を有し、前記回路基板上に配置されるとともに、前記回路基板上の前記第２の接続端子に前記外部接続端子が接続され、
   前記半導体素子は、前記バンプ開口部に前記バンプ電極が貫入され、前記回路基板上の前記第１の接続端子に前記バンプ電極を用いて接続されたことを特徴とする請求項１に記載の積層型実装構造体。
4. 前記シート状電子部品は、前記半導体素子を貫入するための素子開口部を有し、前記回路基板上に配置されるとともに、前記回路基板上の前記第２の接続端子に前記外部接続端子が接続され、
   前記半導体素子は、前記素子開口部に貫入されるとともに、前記回路基板上の前記第１の接続端子に前記バンプ電極を用いて接続されたことを特徴とする請求項１に記載の積層型実装構造体。
5. 前記バンプ開口部が複数個の前記バンプ電極を収容するように連結して形成されていることを特徴とする請求項３に記載の積層型実装構造体。
6. 前記シート状電子部品には、前記半導体素子を貫入するための前記素子開口部が複数個形成されていることを特徴とする請求項４に記載の積層型実装構造体。
7. 前記半導体素子の代わりに、半導体素子を収容したパッケージ構成の半導体装置を用いることを特徴とする請求項１から請求項６までのいずれか１項に記載の積層型実装構造体。
8. 前記半導体装置において、前記バンプ電極の代わりにリード端子を用いることを特徴とする請求項７に記載の積層型実装構造体。

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