JP2005033201A - 半導体パッケージ - Google Patents
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Abstract
【課題】積層型パッケージを提供する。
【解決手段】 第1基板PCB1、第1半導体チップCP1、第2基板PCB2、第2半導体チップCP2、第3基板PCB3を具備する。前記第1基板は外部接続用端子が第1面に設置され、該第1面の反対面である第2面に複数のランドLD1を具備する。第1半導体チップは前記第1基板の第2面に装着される。前記第2基板は前記第1半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドOLD2を具備し、該第1面と該第2面との間を貫通するウィンドーWDW2を具備し、該第2面の該ウィンドーの周囲に内部ランドILD2を具備する。前記第2半導体チップは前記第2基板の第2面に装着される。前記少なくとも1つの第3基板PCB3は前記第2半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドOLD3を具備し、該第1面と該第2面との間を貫通するウィンドーWDW3を具備して該第2面の該ウィンドーの周囲に内部ランドILD3を具備する。
【選択図】図2
【解決手段】 第1基板PCB1、第1半導体チップCP1、第2基板PCB2、第2半導体チップCP2、第3基板PCB3を具備する。前記第1基板は外部接続用端子が第1面に設置され、該第1面の反対面である第2面に複数のランドLD1を具備する。第1半導体チップは前記第1基板の第2面に装着される。前記第2基板は前記第1半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドOLD2を具備し、該第1面と該第2面との間を貫通するウィンドーWDW2を具備し、該第2面の該ウィンドーの周囲に内部ランドILD2を具備する。前記第2半導体チップは前記第2基板の第2面に装着される。前記少なくとも1つの第3基板PCB3は前記第2半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドOLD3を具備し、該第1面と該第2面との間を貫通するウィンドーWDW3を具備して該第2面の該ウィンドーの周囲に内部ランドILD3を具備する。
【選択図】図2
Description
本発明は、半導体パッケージに係り、特に、複数の半導体チップが積層された積層型半導体パッケージに関する。
最近では、電子製品の小型化によって製品内に実装される半導体素子も高集積化及び小型化されている。このような傾向に応じて限られたサイズの基板上に、より多数の半導体チップを実装するために、半導体パッケージのサイズ及び厚さを小さくする研究が活発に行われており、その一例としてチップスケールパッケージ(Chip Scale Package:CSP)がある。
CSPは半導体素子のサイズをパッケージ内部の半導体チップサイズと略同一に製作して半導体素子の占有面積を減少させたものである。最近ではこのようなCSPの開発で複数の半導体チップを単一基板上に積層させて半導体素子の占有面積を減少させた積層型CSPが製作されている。これと関連した先行技術として特許文献1または特許文献2などがある。
図1は、一般的な積層型チップパッケージの一例を説明する図面である。
図1の積層型チップパッケージ100はパッケージサイズを考慮してワイヤーWRを利用してボンディングする。すなわち、半導体チップCP1、CP2上に印刷回路基板(Printed Circuit Board:PCB)を積む代わりに半導体チップCP1、CP2を積み、それぞれの半導体チップCP1、CP2をワイヤーWRを利用してサブストレートSTBと連結する。サブストレートSTBと半導体チップCP1との間と半導体チップCP1と半導体チップCP2との間は絶縁性の接着物質ISで詰められている。
図1の積層型パッケージ100は半導体チップCP1、CP2がエッジパッド構造である場合にはパッケージを製作するのには問題がないが、センターパッド構造である場合には製作上の問題がある。
すなわち、1つの半導体チップのみをパッケージとして作る単品パッケージでは半導体チップの中央でボンディングが行われる一方、積層型パッケージでは半導体チップの外縁でボンディングが行われるので、半導体チップの外縁でボンディングを処理するための別途の組立て工程が必要である。
単品パッケージのためのチップ組立て工程が完了した後、積層型パッケージのためには別途のメタル工程を利用して半導体チップの外縁にボンディングのためのパッドを作り、半導体チップ外縁の前記ボンディング用のパッドと半導体チップセンターの本来のパッドとを連結せねばならない。
この場合、半導体チップの生産後、別途のメタル工程が追加されて半導体チップに熱を加える工程が追加されて不良が発生する可能性が高まり、また、ボンディングパッドが熱によって半導体チップの底面から分離されて半導体チップの信頼性の低下を招くという問題がある。
特開2002−151644号公報
米国特許第5,438,224号公報
本発明が解決しようとする技術的課題は、パッケージサイズが単品パッケージと略同一でありながらもセンターパッド構造の半導体チップを利用するによる追加工程が必要でない積層型半導体パッケージを提供するところにある。
前記技術的課題を達成するための本発明の第1実施形態による半導体パッケージは第1基板、第1半導体チップ、第2基板、少なくとも1つの第2半導体チップ及び少なくとも1つの第3基板を具備する。
前記第1基板は外部接続用端子が第1面に設置され、該第1面の反対面である第2面に複数のランドを具備する。第1半導体チップは前記第1基板の第2面に装着される。
前記第2基板は前記第1半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第2面の該ウィンドーの周囲に内部ランドを具備する。
前記第2半導体チップは前記第2基板の第2面に装着される。前記少なくとも1つの第3基板は前記第2半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第2面の該ウィンドーの周囲に内部ランドを具備する。
前記第2基板の外部ランド及び前記第3基板の外部ランドはそれぞれ前記第1基板のランドと電気的接続手段によって連結され、前記第2基板の内部ランドは前記第2基板のウィンドーを通じて前記第1半導体チップのパッドと前記電気的接続手段によって連結される。
そして、前記第3基板の内部ランドは前記第3基板のウィンドーを通じて前記第2半導体チップのパッドと前記電気的接続手段によって連結される。前記第1半導体チップ及び前記第2半導体チップはセンターパッド構造を有する。
前記第2基板及び前記第3基板はそれぞれ前記外部ランドと前記内部ランドとが前記基板上の回路パターンによって連結される。前記第2基板及び前記第3基板のサイズは前記第1及び第2半導体チップのサイズと略同一であり、前記第1基板のサイズは前記第1及び第2半導体チップより大きい。
前記第1基板のランドは前記第1基板の外縁に配置され、前記外部接続用端子と前記第1基板の対応するランドとは基板上の回路パターンによって連結される。
前記第2基板及び前記第3基板はPCB、回路フィルム基板または回路テープ基板であることを特徴とする。前記電気的接続手段は導電性ワイヤーであることを特徴とする。
前記第2基板及び前記第3基板のウィンドーは中央に配置されることを特徴とする。
前記技術的課題を達成するための本発明の第2実施形態による半導体パッケージは、第1基板、第1半導体チップ、第2基板、少なくとも1つの第2半導体チップ及び少なくとも1つの第3基板を具備する。
第1基板は外部接続用端子が第1面に設置され、該第1面の反対面である第2面に複数のランドを具備する。第2基板は前記第1基板の第2面に第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第1面の該ウィンドーの周囲に内部ランドを具備する。
第1半導体チップは前記第2基板の第2面に装着される。第3基板は前記第1半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第1面の該ウィンドーの周囲に内部ランドを具備する。
第2半導体チップは前記第3基板の第2面に装着される。前記第2基板の外部ランド及び前記第3基板の外部ランドはそれぞれ前記第1基板のランドと電気的接続手段によって連結され、前記第2基板の内部ランドは前記第2基板のウィンドーを通じて前記第1半導体チップのパッドと前記電気的接続手段によって連結される。
前記第3基板の内部ランドは前記第3基板のウィンドーを通じて前記第2半導体チップのパッドと前記電気的接続手段によって連結される。前記第2基板及び前記第3基板のサイズは前記第1基板のサイズより小さいことを特徴とする。
前記第2基板及び前記第3基板はそれぞれ、単品パッケージ用基板及び積層パッケージ用基板の何れかであることを特徴とする。
前記技術的課題を達成するための本発明の第3実施形態による半導体パッケージは第1基板、第1半導体チップ、少なくとも1つの第2基板及び少なくとも1つの第2半導体チップを具備する。
第1基板は外部接続用端子が第1面に設置され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第1面の該ウィンドーの周囲に内部ランドを具備する。第1半導体チップは前記第1基板の第2面に装着される。
第2基板は前記第1半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第1面の該ウィンドーの周囲に内部ランドを具備する。
第2半導体チップは前記第2基板の第2面に装着される。前記第2基板の外部ランドは前記第1基板の外部ランドと電気的接続手段とによって連結され、前記第1基板の内部ランドは前記第1基板のウィンドーを通じて前記第1半導体チップのパッドと前記電気的接続手段によって連結される。
前記第2基板の内部ランドは前記第2基板のウィンドーを通じて前記第2半導体チップのパッドと前記電気的接続手段によって連結される。前記第1基板は前記外部接続用端子と前記第1基板の対応する外部ランドとが基板上の第1回路パターンによって連結される。
また、前記第1基板は前記外部接続用端子と前記第1基板の対応する内部ランドとは基板上の第2回路パターンによって連結され、前記第1回路パターンと前記第2回路パターンとは相互接続されていない。
前記第2回路パターンは前記第1基板が多層基板である場合、前記第1基板の層と層の間に備えられることを特徴とする。前記第1基板のサイズは前記第2基板のサイズより大きい。
前記技術的課題を達成するための本発明の第4実施形態による半導体パッケージは、第1基板、第2基板、第3基板、第1半導体チップ及び第2半導体チップを具備する。
第1基板は外部接続用端子と第1ボンディングパッドとを連結する。第2基板は第2ボンディングパッドと配線で連結される第1内部ボンディングパッドを具備する。第3基板は第3ボンディングパッドと配線で連結された第2内部ボンディングパッドを具備する。
第1半導体チップはセンターパッド構造を有し、前記第1内部ボンディングパッドと前記センターパッドとが電気的接続手段によって連結される。第2半導体チップはセンターパッド構造を有し、前記第2内部ボンディングパッドと前記センターパッドとが前記電気的接続手段によって連結される。
前記第2基板は前記第1基板の前記第1ボンディングパッドと前記第2ボンディングパッドとが前記電気的接続手段によって連結され、前記第3基板は前記第1基板の前記第1ボンディングパッドと前記第3ボンディングパッドとが前記電気的接続手段によって連結されることを特徴とする。
本発明による半導体パッケージはあらゆるパッケージ工程が一般的なパッケージ工程に従い、追加的な工程が不要であるので、半導体パッケージに欠陥が発生する可能性が少なくなる長所がある。また、導電性ワイヤーを使用して基板を連結し、第2基板及び第3基板のサイズが半導体チップと略同一であるので、半導体パッケージのサイズを単品パッケージのサイズと略同一に作られる長所がある。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する図面及び図面に記載された内容を参照せねばならない。
以下、図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
図2は、本発明の第1実施形態による半導体パッケージの側面図である。
図3は、図2の半導体パッケージの第3基板と第2半導体チップとの連結関係を説明する図面である。
図2及び図3を参照すれば、本発明の第1実施形態による半導体パッケージ200は第1基板PCB1、第1半導体チップCP1、第2基板PCB2、少なくとも1つの第2半導体チップCP2及び少なくとも1つの第3基板PCB3を具備する。
第1基板PCB1は外部接続用端子BLが第1面1Aに設置され、第1面1Aの反対面である第2面1Bに複数のランドLD1を具備する。外部接続用端子BLとしてはリ―ドフレームまたはボールを用いることができる。図2では、外部接続用端子BLがボールである例を示している。
第1基板PCB1のランドLD1は第1基板PCB1の外縁に配置され、外部接続用端子BLと第1基板PCB1の対応するランドLD1とは基板上の回路パターンPTN1によって連結される。第1基板PCB1の回路パターンPTN1とランドLD1とが図2では連結されるように示されていないが、ランドLD1と回路パターンPTN1とは電気的に連結される。
第1半導体チップCP1は第1基板PCB1の第2面1Bに装着される。第1半導体チップCP1はセンターパッド構造を有する。第1半導体チップCP1は第1基板PCB1に装着されるが、電気的には絶縁されている。
第2基板PCB2は第1半導体チップCP1に第1面2Aが付着され、第1面2Aの反対面である第2面2Bの外縁に複数の外部ランドOLD2を具備し、第1面2Aと第2面2Bとの間を貫通するウィンドーWDW2を具備し、第2面2BのウィンドーWDW2の周囲に内部ランドILD2を具備する。
第2基板PCB2は外部ランドOLD2と内部ランドILD2とが基板上の回路パターンPTN2によって連結される。第2基板PCB2の外部ランドOLD2は第1基板PCB1のランドLD1と電気的接続手段WRによって連結される。
そして、第2基板PCB2の内部ランドILD2は第2基板PCB2のウィンドーWDW2を通じて第1半導体チップCP1のパッド(図示せず)と電気的接続手段WRとによって連結される。
したがって、外部接続用端子BLを通じて印加された信号は第1基板PCB1のランドLD1と電気的接続手段WRとを通じて第2基板PCB2の外部ランドOLD2に印加される。
第2基板PCB2の外部ランドOLD2に印加された信号は回路パターンPTN2を通じて内部ランドILD2に印加され、また電気的接続手段WRを通じて第1半導体チップCP1のセンターパッド(図示せず)に印加される。
第2基板PCB2のウィンドーWDW2は中央に配置され、第1基板PCB1を貫通するホールである。ウィンドーWDW2を通じて第2基板PCB2の内部ランドILD2と第1半導体チップCP1のセンターパッド(図示せず)とが電気的接続手段WRによって連結される。
第2基板PCB2のサイズは第1半導体チップCP1のサイズと略同一であり、第1基板PCB1のサイズより小さい。したがって、図1のパッケージ100とは別に積層型パッケージのサイズを単品パッケージのサイズと略同一にすることができる。
第2半導体チップCP2は第2基板PCB2の第2面2Bに装着される。第2半導体チップCP2と第2基板PCB2との間には絶縁性の接着物質ISが存在する。少なくとも1つの第3基板PCB3は第2半導体チップCP2に第1面3Aが付着され、第1面3Aの反対面である第2面3Bの外縁に複数の外部ランドOLD3を具備する。
そして、第1面3Aと第2面3Bとの間を貫通するウィンドーWDW3を具備し、第2面3BのウィンドーWDW3の周囲に内部ランドILD3を具備する。
第3基板PCB3は第2基板PCB2と略同一の構造を有する。第3基板PCB3と第2半導体チップCP2との連結関係は第2基板PCB2と第1半導体チップCP1の連結関係と略同一である。
図3は、第3基板と第2半導体チップとの連結関係を説明する図面である。
第3基板PCB3のウィンドーWDW3は第2半導体チップCP2のセンターパッドCPDの位置に対応するように第3基板PCB3の中央部に配置される。第3基板PCB3の内部ランドILD3が電気的接続手段WRによって第2半導体チップCP2のセンターパッドCPDに連結される。
内部ランドILD3と外部ランドOLD3とが回路パターンPTN3によって連結される。第3基板PCB3の外部ランドOLD3は第1基板PCB1のランドLD1に電気的接続手段WRによって連結される。
第3基板PCB3のサイズは第2半導体チップCP2のサイズと略同一であり、第1基板PCB1のサイズより小さい。第2基板PCB2及び第3基板PCB3はPCB、回路フィルム基板または回路テープ基板でありうる。そして、電気的接続手段WRは導電性ワイヤーでありうる。
図2及び図3に示された半導体パッケージ200と略同一の構造ではあらゆるパッケージ工程が一般的なパッケージ工程に従い、追加的な工程が不要であるので、半導体パッケージの信頼性を確保できる。
また、導電性ワイヤーを使用して基板を連結し、第2基板PCB2及び第3基板PCB3のサイズが半導体チップと略同一であるので、半導体パッケージ200のサイズを単品パッケージのサイズと略同一に作られる。
図4A、Bは、本発明の第2実施形態による半導体パッケージの側面図である。
図4A、Bを参照すれば、図4A、Bの第2基板及び第1半導体チップCP1の方向が図2の半導体パッケージ200と反対になっている。同様に、図4A、Bの第3基板PCB3及び第2半導体チップCP2の方向が図2の半導体パッケージ200と反対になっている。
第2実施形態による半導体パッケージ400の第1基板PCB1は図2の第1実施形態による半導体パッケージ200の第1基板PCB1と略同一の構造を有する。したがって、詳細な説明を省略する。
第2基板PCB2は第1基板PCB1の第2面11Bに第1面12Aが付着され、第1面12Aの反対面である第2面12Bの外縁に複数の外部ランドOLD2を具備する。
第2基板PCB2は第1面12Aと第2面12Bとの間を貫通するウィンドーWDW2を具備し、第1面12AのウィンドーWDW2の周囲に内部ランドILD2を具備する。
第2基板PCB2の外部ランドOLD2は第1基板PCB1のランドLD1と電気的接続手段WRによって連結され、第2基板PCB2の内部ランドILD2は第2基板PCB2のウィンドーWDW2を通じて第1半導体チップCP1のパッド(図示せず)と電気的接続手段WRとによって連結される。
第1半導体チップCP1は第2基板PCB2の第2面12Bに装着される。第1半導体チップCP1はセンターパッド構造を有する。
第3基板PCB3及び第2半導体チップCP2の連結構造は、第2基板PCB2と第1半導体チップCP1との連結構造と略同一である。第3基板PCB3の外部ランドOLD3は第1基板PCB1のランドLD1と電気的接続手段WRによって連結される。
第3基板PCB3の内部ランドILD3は第3基板PCB3のウィンドーWDW3を通じて第2半導体チップCP2のパッド(図示せず)と電気的接続手段WRとによって連結される。第2基板PCB2及び第3基板PCB3のサイズは第1基板PCB1のサイズより小さい。
第2実施形態による半導体パッケージ500では第2基板PCB2及び第1半導体チップCP1の方向が図3の半導体パッケージ300と反対であり、第3基板PCB3及び第2半導体チップCP2の方向が図3の半導体パッケージ300と反対である。このような構造は1つの半導体チップのみをパッケージする単品パッケージの構造と略同一である。
したがって、第2基板PCB2及び第3基板PCB3は単品パッケージ用基板として使用できる。もちろん第2基板PCB2及び第3基板PCB3は積層パッケージ用基板として使用する場合もある。単品パッケージ用基板を第2基板PCB2または第3基板PCB3として使用すれば、部品を単純化できるため経済的利益が得られる。
図5A、Bは、本発明の第3実施形態による半導体パッケージの側面図である。
本発明の第3実施形態による半導体パッケージ500は第1基板PCB1、第1半導体チップCP1、少なくとも1つの第2基板PCB2及び少なくとも1つの第2半導体チップCP2を具備する。
第1基板PCB1は外部接続用端子BLが第1面21Aに設置され、第1面21Aの反対面である第2面21Bの外縁に複数の外部ランドOLD1を具備する。
また、第1基板PCB1は第1面21Aと第2面21Bとの間を貫通するウィンドーWDW1を具備し、第1面21AのウィンドーWDW1の周囲に内部ランドILD1を具備する。第1半導体チップCP1は第1基板PCB1の第2面21Bに装着される。
図2及び図4A、Bの第1基板PCB1とは別に第3実施形態の第1基板PCB1は中央にウィンドーWDW1を具備する。そして、ウィンドーWDW1の周囲に配置された内部ランドILD1と第1半導体チップCP1のセンターパッド(図示せず)とが電気的接続手段WRによって連結される。
第3実施形態による半導体パッケージ500は第1実施形態及び第2実施形態による半導体パッケージ200、400より1つの基板が省略できるので、半導体パッケージ500の厚さを最小化できる。
第1基板PCB1は外部接続用端子BLと第1基板PCB1の対応する外部ランドOLD1とが基板上の第1回路パターンPTN1によって連結される。そして、外部接続用端子BLと第1基板PCB1の対応する内部ランドILD1とは基板上の第2回路パターンPTN2によって連結される。第1回路パターンPTN1と第2回路パターンPTN2とは相互接続されていない。
外部接続用端子BLに印加された外部信号は第1回路パターンPTN1を通じて第1基板PCB1の外部ランドOLD1に伝送される。伝送された信号は外部ランドOLD1に連結された電気的接続手段WRを通じて第2基板PCB2の外部ランドOLD2に伝送される。
また、外部接続用端子BLに印加された外部信号は第2回路パターンPTN2を通じて第1基板PCB1の内部ランドILD1に伝送される。伝送された信号は内部ランドILD1に連結された電気的接続手段WRを通じて第1半導体チップCP1のセンターパッド(図示せず)に伝送される。
第1回路パターンPTN1は外部信号を第2基板PCB2に伝送し、第2回路パターンPTN2は外部信号を第1半導体チップCP1に伝送するので、第1回路パターンPTN1と第2回路パターンPTN2とは相互電気的に接続されてはならない。
第1基板PCB1が多層基板である場合、第2回路パターンPTN2は第1基板PCB1の層と層の間に備えられうる。図5A、Bには第1基板PCB1が多層基板である場合が示されている。第2回路パターンPTN2は第1基板PCB1の層と層の間に配線される。
図5A、Bには外部接続用端子BLと第2回路パターンPTN2とが連結されていないように示されているが、外部接続用端子BLと第2回路パターンPTN2とは第1基板PCB1のビア(図示せず)を通じて連結される。
第2基板PCB2は第1半導体チップCP1に第1面22Aが付着され、第1面22Aの反対面である第2面22Bの外縁に複数の外部ランドOLD2を具備する。
そして、第2基板PCB2は第1面22Aと第2面22Bとの間を貫通するウィンドーWDW2を具備し、第1面22AのウィンドーWDW2の周囲に内部ランドILD2を具備する。
第2半導体チップCP2は第2基板PCB2の第2面22Bに装着される。第2基板PCB2の外部ランドOLD2は第1基板PCB1の外部ランドOLD1と電気的接続手段WRによって連結される。
外部接続用端子BLと第1基板PCB1の第1回路パターンPTN1とを通じて第2基板PCB2の外部ランドOLD2に伝送された外部信号は外部ランドOLD2に連結された回路パターンPTN3によって第2基板PCB2の内部ランドILD2に伝送される。
第2基板PCB2の内部ランドILD2は第2基板PCB2のウィンドーWDW2を通じて第2半導体チップCP2のパッド(図示せず)と電気的接続手段WRとによって連結される。このような構造を有する第3実施形態による半導体パッケージ500はパッケージの厚さを減少させる。
以上のように図面と明細書で最適な実施形態が開示された。ここで特定の用語が使われたが、これは本発明を説明するための目的で使われたものに過ぎず、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使われたものではない。したがって、当業者であれば、これより多様な変形及び均等な他の実施形態が可能である点が理解できる。したがって、本発明の真の技術的範囲は特許請求の範囲の記載に基づいて定められねばならない。
本発明は、半導体メモリ装置の製造工程のうちの1つであるパッケージ工程に利用されうる。
WR ワイヤー
CPD センターパッド
PTN3 回路パターン
PCB3 第3基板
CP2 半導体チップ
OLD3 外部ランド
ILD3 内部ランド
WDW3 ウィンドー
CPD センターパッド
PTN3 回路パターン
PCB3 第3基板
CP2 半導体チップ
OLD3 外部ランド
ILD3 内部ランド
WDW3 ウィンドー
Claims (30)
- 外部接続用端子が第1面に設置され、該第1面の反対面である第2面に複数のランドを具備する第1基板と、
前記第1基板の第2面に装着される第1半導体チップと、
前記第1半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備して該第2面の該ウィンドーの周囲に内部ランドを具備する第2基板と、
前記第2基板の第2面に装着される少なくとも1つの第2半導体チップと、
前記第2半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備して該第2面の該ウィンドーの周囲に内部ランドを具備する少なくとも1つの第3基板と、を具備し、
前記第2基板の外部ランド及び前記第3基板の外部ランドはそれぞれ前記第1基板のランドと電気的接続手段によって連結され、
前記第2基板の内部ランドは前記第2基板のウィンドーを通じて前記第1半導体チップのパッドと前記電気的接続手段によって連結され、
前記第3基板の内部ランドは前記第3基板のウィンドーを通じて前記第2半導体チップのパッドと前記電気的接続手段によって連結されることを特徴とする半導体パッケージ。 - 前記第1半導体チップ及び前記第2半導体チップは、
センターパッド構造を有することを特徴とする請求項1に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板はそれぞれ、
前記外部ランドと前記内部ランドとが前記基板上の回路パターンによって連結されることを特徴とする請求項1に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板のサイズは、
前記第1及び第2半導体チップのサイズと略同一であり、
前記第1基板のサイズは前記第1及び第2半導体チップより大きいことを特徴とする請求項1に記載の半導体パッケージ。 - 前記第1基板のランドは、
前記第1基板の外縁に配置され、
前記外部接続用端子と前記第1基板の対応するランドとは基板上の回路パターンによって連結されることを特徴とする請求項1に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板は、
印刷回路基板、回路フィルム基板または回路テープ基板であることを特徴とする請求項1に記載の半導体パッケージ。 - 前記電気的接続手段は、
導電性ワイヤーであることを特徴とする請求項1に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板のウィンドーは、
中央に配置されることを特徴とする請求項1に記載の半導体パッケージ。 - 外部接続用端子が第1面に設置され、該第1面の反対面である第2面に複数のランドを具備する第1基板と、
前記第1基板の第2面に第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第1面の該ウィンドーの周囲に内部ランドを具備する第2基板と、
前記第2基板の第2面に装着される第1半導体チップと、
前記第1半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第1面の該ウィンドーの周囲に内部ランドを具備する少なくとも1つの第3基板と、
前記第3基板の第2面に装着される少なくとも1つの第2半導体チップと、を具備し、
前記第2基板の外部ランド及び前記第3基板の外部ランドはそれぞれ前記第1基板のランドと電気的接続手段によって連結され、
前記第2基板の内部ランドは前記第2基板のウィンドーを通じて前記第1半導体チップのパッドと前記電気的接続手段によって連結され、
前記第3基板の内部ランドは前記第3基板のウィンドーを通じて前記第2半導体チップのパッドと前記電気的接続手段によって連結されることを特徴とする半導体パッケージ。 - 前記第1半導体チップ及び前記第2半導体チップは、
センターパッド構造を有することを特徴とする請求項9に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板はそれぞれ、
前記外部ランドと前記内部ランドとが前記基板上の回路パターンによって連結されることを特徴とする請求項9に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板のサイズは、
前記第1基板のサイズより小さいことを特徴とする請求項9に記載の半導体パッケージ。 - 前記第1基板のランドは、
前記第1基板の外縁に配置され、
前記外部接続用端子と前記第1基板の対応するランドとは基板上の回路パターンによって連結されることを特徴とする請求項9に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板は、
印刷回路基板、回路フィルム基板または回路テープ基板であることを特徴とする請求項9に記載の半導体パッケージ。 - 前記電気的接続手段は、
導電性ワイヤーであることを特徴とする請求項9に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板のウィンドーは、
中央に配置されることを特徴とする請求項9に記載の半導体パッケージ。 - 前記第2基板及び前記第3基板はそれぞれ、
単品パッケージ用基板及び積層パッケージ用基板の何れかであることを特徴とする請求項9に記載の半導体パッケージ。 - 外部接続用端子が第1面に設置され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第1面の該ウィンドーの周囲に内部ランドを具備する第1基板と、
前記第1基板の第2面に装着される第1半導体チップと、
前記第1半導体チップに第1面が付着され、該第1面の反対面である第2面の外縁に複数の外部ランドを具備し、該第1面と該第2面との間を貫通するウィンドーを具備し、該第1面の該ウィンドーの周囲に内部ランドを具備する少なくとも1つの第2基板と、
前記第2基板の第2面に装着される少なくとも1つの第2半導体チップと、を具備し、
前記第2基板の外部ランドは前記第1基板の外部ランドと電気的接続手段によって連結され、
前記第1基板の内部ランドは前記第1基板のウィンドーを通じて前記第1半導体チップのパッドと前記電気的接続手段によって連結され、
前記第2基板の内部ランドは前記第2基板のウィンドーを通じて前記第2半導体チップのパッドと前記電気的接続手段によって連結されることを特徴とする半導体パッケージ。 - 前記第1半導体チップ及び前記第2半導体チップは、
センターパッド構造を有することを特徴とする請求項18に記載の半導体パッケージ。 - 前記第1基板は、
前記外部接続用端子と前記第1基板の対応する外部ランドとが基板上の第1回路パターンによって連結され、
前記外部接続用端子と前記第1基板の対応する内部ランドとが基板上の第2回路パターンによって連結され、
前記第1回路パターンと前記第2回路パターンとが相互接続されていないことを特徴とする請求項18に記載の半導体パッケージ。 - 前記第2回路パターンは、
前記第1基板が多層基板である場合、前記第1基板の層と層の間に作られることを特徴とする請求項20に記載の半導体パッケージ。 - 前記第2基板は、
前記外部ランドと前記内部ランドとが前記基板上の回路パターンによって連結されることを特徴とする請求項18に記載の半導体パッケージ。 - 前記第1基板のサイズは、
前記第2基板のサイズより大きいことを特徴とする請求項18に記載の半導体パッケージ。 - 前記第1基板及び前記第2基板は、
印刷回路基板、回路フィルム基板または回路テープ基板であることを特徴とする請求項18に記載の半導体パッケージ。 - 前記電気的接続手段は、
導電性ワイヤーであることを特徴とする請求項18に記載の半導体パッケージ。 - 前記第1基板及び前記第2基板のウィンドーは、
中央に配置されることを特徴とする請求項18に記載の半導体パッケージ。 - 前記第2基板は、
単品パッケージ用基板及び積層パッケージ用基板の何れかであることを特徴とする請求項18に記載の半導体パッケージ。 - 外部接続用端子と第1ボンディングパッドとを連結する第1基板と、
第2ボンディングパッドと配線で連結される第1内部ボンディングパッドを具備する第2基板と、
第3ボンディングパッドと配線で連結された第2内部ボンディングパッドを具備する第3基板と、
センターパッド構造を有し、前記第1内部ボンディングパッドと前記センターパッドとが電気的接続手段によって連結される第1半導体チップと、
センターパッド構造を有し、前記第2内部ボンディングパッドと前記センターパッドとが前記電気的接続手段によって連結される第2半導体チップと、を具備し、
前記第2基板は、
前記第1基板の前記第1ボンディングパッドと前記第2ボンディングパッドとが前記電気的接続手段によって連結され、
前記第3基板は、
前記第1基板の前記第1ボンディングパッドと前記第3ボンディングパッドとが前記電気的接続手段によって連結されることを特徴とする半導体パッケージ。 - 前記第2基板及び前記第3基板は、
印刷回路基板、回路フィルム基板または回路テープ基板であることを特徴とする請求項28に記載の半導体パッケージ。 - 前記電気的接続手段は、
導電性ワイヤーであることを特徴とする請求項28に記載の半導体パッケージ。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005150719A (ja) * | 2003-11-13 | 2005-06-09 | Samsung Electronics Co Ltd | ダブルスタックされたbgaパッケージ及び多重スタックされたbgaパッケージ |
JP2009038142A (ja) * | 2007-07-31 | 2009-02-19 | Elpida Memory Inc | 半導体積層パッケージ |
JP7474044B2 (ja) | 2019-03-04 | 2024-04-24 | エスケーハイニックス株式会社 | ワイヤボンディング連結構造を有する積層半導体パッケージ |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG122016A1 (en) * | 2004-10-28 | 2006-05-26 | United Test & Assembly Ct Ltd | Semiconductor chip package and method of manufacture |
JP4237160B2 (ja) * | 2005-04-08 | 2009-03-11 | エルピーダメモリ株式会社 | 積層型半導体装置 |
SG130055A1 (en) | 2005-08-19 | 2007-03-20 | Micron Technology Inc | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
SG130066A1 (en) * | 2005-08-26 | 2007-03-20 | Micron Technology Inc | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
KR100791576B1 (ko) | 2005-10-13 | 2008-01-03 | 삼성전자주식회사 | 볼 그리드 어레이 유형의 적층 패키지 |
US7659608B2 (en) * | 2006-09-15 | 2010-02-09 | Stats Chippac Ltd. | Stacked die semiconductor device having circuit tape |
US8110899B2 (en) * | 2006-12-20 | 2012-02-07 | Intel Corporation | Method for incorporating existing silicon die into 3D integrated stack |
KR100886720B1 (ko) | 2007-10-30 | 2009-03-04 | 주식회사 하이닉스반도체 | 적층 반도체 패키지 및 이의 제조 방법 |
KR100891537B1 (ko) | 2007-12-13 | 2009-04-03 | 주식회사 하이닉스반도체 | 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 |
US8102666B2 (en) * | 2008-08-19 | 2012-01-24 | Stats Chippac Ltd. | Integrated circuit package system |
JP2010147070A (ja) * | 2008-12-16 | 2010-07-01 | Elpida Memory Inc | 半導体装置 |
WO2012051398A1 (en) | 2010-10-13 | 2012-04-19 | University Of Delaware | Long-range acoustical positioning system on continental shelf regions |
KR102216195B1 (ko) * | 2014-12-15 | 2021-02-16 | 에스케이하이닉스 주식회사 | 복수 개의 칩을 적층한 반도체 패키지 |
CN107889355B (zh) * | 2017-11-10 | 2020-12-01 | Oppo广东移动通信有限公司 | 一种电路板组件以及电子设备 |
US10937754B1 (en) * | 2019-10-06 | 2021-03-02 | Nanya Technology Corporation | Semiconductor package and manufacturing method thereof |
US11348893B2 (en) * | 2020-05-13 | 2022-05-31 | Nanya Technology Corporation | Semiconductor package |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100204753B1 (ko) * | 1996-03-08 | 1999-06-15 | 윤종용 | 엘오씨 유형의 적층 칩 패키지 |
TW415056B (en) * | 1999-08-05 | 2000-12-11 | Siliconware Precision Industries Co Ltd | Multi-chip packaging structure |
DE10023869C2 (de) * | 2000-05-16 | 2002-09-26 | Infineon Technologies Ag | Anordnung einer Mehrzahl von Schaltungsmodulen |
JP4570809B2 (ja) | 2000-09-04 | 2010-10-27 | 富士通セミコンダクター株式会社 | 積層型半導体装置及びその製造方法 |
JP4571320B2 (ja) * | 2001-02-02 | 2010-10-27 | Okiセミコンダクタ株式会社 | 半導体チップパッケージ |
JP2004128155A (ja) * | 2002-10-01 | 2004-04-22 | Renesas Technology Corp | 半導体パッケージ |
DE10259221B4 (de) * | 2002-12-17 | 2007-01-25 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben |
-
2003
- 2003-07-04 KR KR10-2003-0045410A patent/KR100524975B1/ko not_active IP Right Cessation
-
2004
- 2004-06-25 DE DE102004031954A patent/DE102004031954B4/de not_active Expired - Fee Related
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- 2004-07-05 JP JP2004198064A patent/JP2005033201A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005150719A (ja) * | 2003-11-13 | 2005-06-09 | Samsung Electronics Co Ltd | ダブルスタックされたbgaパッケージ及び多重スタックされたbgaパッケージ |
JP2009038142A (ja) * | 2007-07-31 | 2009-02-19 | Elpida Memory Inc | 半導体積層パッケージ |
JP7474044B2 (ja) | 2019-03-04 | 2024-04-24 | エスケーハイニックス株式会社 | ワイヤボンディング連結構造を有する積層半導体パッケージ |
Also Published As
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