KR100891537B1 - 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 - Google Patents

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KR100891537B1
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wiring
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정관호
조일환
임상준
유종우
배진호
이승현
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Abstract

반도체 패키지용 기판 및 이를 갖는 반도체 패키지가 개시되어 있다. 반도체 패키지용 기판은 제1 면 및 제1 면과 대향 하는 제2 면을 갖는 기판 몸체, 제1 면의 에지를 따라 배치된 접속 패드들 및 제1 면 상에 배치되며 각 서브 접속 패드와 연결된 제1 배선부들, 각 제1 배선부와 연결되며 서브 기판 몸체를 관통하는 도전성 비아, 제1 면 상에 배치되며 도전성 비아와 전기적으로 연결된 제2 배선부 및 제2 면 상에 배치되고 도전성 비아와 전기적으로 연결되며 제2 배선부와 실질적으로 동일한 면적을 갖는 제3 배선부를 갖는 신호 배선을 포함한다. 이로써, 반도체 칩으로/으로부터 신호를 입력/출력하는 신호 배선의 길이 편차를 크게 감소 시켜 반도체 패키지가 고속으로 동작할 수 있도록 할 수 있다.

Description

반도체 패키지용 기판 및 이를 갖는 반도체 패키지{SUBSTRATE FOR SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 패키지용 기판 및 이를 갖는 반도체 패키지에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 복수개의 반도체 칩들을 적층 한 적층 반도체 패키지(stacked semiconductor package)가 개발된 바 있다.
이들 중 적층 반도체 패키지는 저장할 수 있는 데이터 용량을 크게 향상시키는 장점을 갖는 반면, 적층 반도체 패키지에 포함된 각 반도체 칩으로 입력되는 신 호 및 출력되는 신호의 처리 속도의 편차에 의하여 적층 반도체 패키지의 데이터 처리 속도가 크게 저하되는 문제점을 갖는다.
본 발명의 하나의 목적은 데이터를 고속으로 처리하기에 적합한 반도체 패키지용 기판을 제공한다.
본 발명의 다른 목적은 데이터를 고속으로 처리하기에 적합한 기판을 갖는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지용 기판은 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 기판 몸체, 상기 제1 면의 에지를 따라 배치된 접속 패드들 및 상기 제1 면 상에 배치되며 상기 각 접속 패드와 연결된 제1 배선부들, 상기 각 제1 배선부와 연결되며 상기 기판 몸체를 관통하는 도전성 비아, 상기 제1 면 상에 배치되며 상기 도전성 비아와 전기적으로 연결된 제2 배선부 및 상기 제2 면 상에 배치되고 상기 도전성 비아와 전기적으로 연결되며 상기 제2 배선부와 실질적으로 동일한 면적을 갖는 제3 배선부를 갖는 신호 배선을 포함한다.
반도체 패키지용 기판의 상기 각 제1 배선부는 상기 기판 몸체의 중앙 부분을 따라 배치된다.
반도체 패키지용 기판의 상기 제3 배선부는 상기 도전성 비아를 기준으로 상기 제2 배선부에 대하여 미러(mirror) 형상으로 상기 제2 면 상에 배치된다.
반도체 패키지용 기판은 상기 제2 배선부의 단부에 배치된 제1 볼 랜드 패턴 및 상기 제3 배선부의 단부에 배치된 제2 볼 랜드 패턴을 포함한다.
반도체 패키지용 기판은 상기 제1 면 상에 배치되며 상기 접속 패드 및 상기 제1 볼 랜드 패턴을 노출하는 제1 개구를 갖는 제1 솔더 레지스트 패턴 및 상기 제2 면 상에 배치되며 상기 제2 볼 랜드 패턴을 노출하는 제2 개구를 갖는 제2 솔더 레지스트 패턴을 포함한다.
본 발명에 따른 반도체 패키지는 (i)제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 본딩 패드와 마주하며 상기 제1 본딩 패드에 대하여 미러 형태로 배치된 제2 본딩 패드를 갖는 제2 반도체 칩을 포함하는 반도체 칩들, (ii)상기 제1 및 제2 본딩 패드 사이에 개재된 서브 기판 몸체, 상기 서브 기판 몸체의 에지를 따라 배치된 서브 접속 패드들 및 상기 각 서브 접속 패드와 연결된 제1 배선부들, 상기 각 제1 배선부와 연결되며 상기 서브 기판 몸체를 관통하는 도전성 비아, 상기 제1 본딩 패드와 전기적으로 접속된 제2 배선부, 상기 제2 본딩 패드와 전기적으로 접속된 제3 배선부를 갖는 신호 배선을 갖는 서브 기판을 포함하는 서브 반도체 패키지 및 상기 서브 반도체 패키지를 지지하며, 상기 서브 접속 패드와 전기적으로 연결되는 접속 패드를 갖는 메인 기판을 포함한다.
반도체 패키지의 상기 각 제1 배선부는 상기 서브 기판 몸체의 중앙 부분을 향해 연장된다.
반도체 패키지의 상기 제1 면 상에 배치된 상기 제2 배선부 및 상기 제3 배선부는 상기 도전성 비아에 대하여 미러(mirror) 형상을 갖는다.
반도체 패키지는 상기 제2 배선부의 단부에 배치된 제1 볼 랜드 패턴 및 상기 제3 배선부의 단부에 배치된 제2 볼 랜드 패턴을 포함한다.
반도체 패키지의 상기 제1 면 상에 배치되며 상기 서브 접속 패드 및 상기 제1 볼 랜드 패턴을 노출하는 제1 개구를 갖는 제1 솔더 레지스트 패턴 및 상기 제2 면 상에 배치되며 상기 제2 볼 랜드 패턴을 노출하는 제2 개구를 갖는 제2 솔더 레지스트 패턴을 포함한다.
반도체 패키지의 상기 서브 접속 패드 및 상기 접속 패드는 도전성 연결 부재에 의하여 전기적으로 연결된다.
반도체 패키지의 상기 도전성 연결 부재는 도전성 와이어, 도전핀(conductive pin), 도전 볼 및 도전 범프 중 어느 하나를 포함한다.
반도체 패키지는 상기 메인 기판 및 상기 반도체 칩 사이에 개재되며 상기 반도체 칩이 상기 메인 기판에 대하여 틸트 및 반도체 칩의 휨을 방지하는 갭 유지 부재를 포함한다.
반도체 패키지의 상기 갭 유지 부재는 접착 부재 및 균일한 사이즈를 갖는 비드를 포함한다.
반도체 패키지의 상기 비드는 금속, 세라믹 및 고분자 물질 중 어느 하나를 포함한다.
반도체 패키지의 제1 및 제2 반도체 칩들은 동종 반도체 칩이다.
반도체 패키지는 상기 제2 반도체 칩을 감싸는 몰딩 부재를 포함한다.
반도체 패키지의 상기 메인 기판에는 상기 접속 패드와 전기적으로 접속된 볼 랜드 패턴이 배치된다.
반도체 패키지의 상기 제2 배선부 및 상기 제1 본딩 패드 사이에는 제1 범프 가 개재되고, 상기 제3 배선부 및 상기 제2 본딩 패드 사이에는 제2 범프가 개재된다.
반도체 패키지의 상기 각 반도체 칩들 및 상기 서브 기판 몸체 사이에는 이방성 전도성 페이스트, 비도전성 필름 및 이방성 전도성 필름 및 고분자 화합물 중 어느 하나가 개재된다.
반도체 패키지의 상기 서브 기판 몸체는 상기 서브 기판 몸체의 일부를 밴딩 하여 상기 서브 기판 몸체에 형성된 서브 접속 패드를 상기 메인 기판의 상기 접속 패드에 탭 본딩 하기 위한 플랙시블 기판을 포함한다.
본 발명에 의하면, 반도체 칩으로/으로부터 신호를 입/출력하는 신호 배선의 길이의 차이를 크게 감소 시켜 반도체 패키지가 고속으로 동작할 수 있도록 하는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지용 기판 및 이를 갖는 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지용 기판의 상면을 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다. 도 3은 도 1에 도 시된 반도체 패키지용 기판의 상면과 대향 하는 하면을 도시한 평면도이다.
도 1 내지 도 3들을 참조하면, 반도체 패키지용 기판(100)은 기판 몸체(110), 접속 패드(120) 및 신호 배선(130)들을 포함한다. 도 1에 도시된 참조부호(reference numeral) 150은 전원이 제공되는 전원 배선이다.
본 실시예에서, 기판 몸체(110)는, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판(PCB)일 수 있다. 기판 몸체(110)는 도 2에 도시된 바와 같이 제1 면(111) 및 제1 면(111)과 대향 하는 제2 면(112)을 포함한다. 이와 다르게, 기판 몸체(110)는 휨이 가능한 플랙시블 기판(flexible substrate)일 수 있다.
접속 패드(120)는 기판 몸체(110)의 제1 면(111) 상에 배치된다. 복수개의 접속 패드(120)들은, 예를 들어, 기판 몸체(110)의 제1 면(111)의 양쪽 에지를 따라 배치된다.
신호 배선(130)은 제1 배선부(132), 도전성 비아(134), 제2 배선부(136) 및 제3 배선부(138)를 포함한다.
제1 배선부(132)는 기판 몸체(110)의 제1 면(111) 상에 배치된다. 제1 배선부(132)의 제1 단부는 각 접속 패드(120)와 전기적으로 연결되고, 제1 배선부(132)의 상기 제1 단부와 대향 하는 제2 단부는 기판 몸체(110)의 중앙 부분으로 연장된다.
제1 배선부(132)의 상기 제2 단부가 기판 몸체(110)의 중앙 부분으로 연장될 경우, 후술 될 제2 및 제3 배선부(136,138)들의 배선 면적(또는 배선 길이)을 실질적으로 동일하게 형성할 수 있다.
각 접속 패드(120)들과 전기적으로 연결된 제1 배선부(132)들은 실질적으로 동일한 길이를 갖는다. 한편, 실질적으로 동일한 길이를 갖는 각 제1 배선부(132)의 상기 제2 단부는 서로 다른 위치에 배치된다.
제1 배선부(132)로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
도 2를 참조하면, 도전성 비아(134)는 기판 몸체(110)의 제1 면(111) 및 제2 면(112)을 관통한다. 도전성 비아(134)는, 예를 들어, 제1 배선부(132)의 상기 제2 단부와 전기적으로 연결된다. 도전성 비아(134)로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다. 도전성 비아(134)는 기판 몸체(110)의 중앙 부분 또는 기판 몸체(110)의 에지를 따라 배치될 수 있다.
제2 배선부(136)는 기판 몸체(110)의 제1 면(111) 상에 배치되고, 제2 배선부(136)의 제1 단부는 기판 몸체(110)의 제1 면(111)으로부터 노출된 각 도전성 비아(134)와 전기적으로 연결된다. 이와 다르게, 제2 배선부(136)는 제1 배선부(132)와 직접 전기적으로 연결되어도 무방하다.
제2 배선부(136)는 제1 볼 랜드 패턴(137)을 포함한다. 제1 볼 랜드 패턴(137)은 상기 제1 단부와 대향 하는 제2 단부에 배치된다. 제2 배선부(136) 및 제1 볼 랜드 패턴(137)은, 예를 들어, 일체로 형성될 수 있다. 제1 볼 랜드 패턴(137) 상에는 솔더가 배치될 수 있다.
본 실시예에서, 제2 배선부(136)로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
도 3을 참조하면, 제3 배선부(138)는 기판 몸체(110)의 제1 면(111)과 대향 하는 제2 면(112) 상에 배치된다.
제3 배선부(138)의 제1 단부는 서브 기판 몸체(110)의 제2 면(112)으로부터 노출된 도전성 비아(134)와 전기적으로 연결된다. 제3 배선부(138)는, 예를 들어, 제2 배선부(136)와 실질적으로 동일한 면적을 갖는다. 또한, 제3 배선부(138)는, 제2 배선부(136)와 실질적으로 동일한 길이를 가질 수 있다. 또한, 제3 배선부(138)는 도전성 비아(134)를 기준으로 제2 배선부(136)에 대하여 미러(mirror) 형상으로 배치될 수 있다.
제3 배선부(138)의 상기 제1 단부와 대향 하는 제2 단부에는 제2 볼 랜드 패턴(139)이 형성된다. 제3 배선부(138) 및 제2 볼 랜드 패턴(139)은, 예를 들어, 일체로 형성되고, 제2 볼 랜드 패턴(139) 상에는 솔더가 배치될 수 있다.
본 실시예에서, 제3 배선부(138)로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
도 2를 다시 참조하면, 반도체 패키지용 기판(100)은 솔더 레지스트 패턴(140)을 더 포함할 수 있다.
솔더 레지스트 패턴(140)은 제1 솔더 레지스트 패턴(142) 및 제2 솔더 레지스트 패턴(144)을 포함한다.
제1 솔더 레지스트 패턴(142)은 기판 몸체(110)의 제1 면(111) 상에 배치되며, 제1 솔더 레지스트 패턴(142)은 접속 패턴(120) 및 제1 볼 랜드 패턴(137)을 노출하는 제1 개구(143)를 갖는다.
제2 솔더 레지스트 패턴(144)은 기판 몸체(110)의 제2 면(112) 상에 배치되 며, 제2 솔더 레지스트 패턴(144)은 제2 볼 랜드 패턴(139)을 노출하는 제2 개구(145)를 갖는다.
도 4는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다. 도 5는 도 4에 도시된 반도체 칩들의 평면도이다.
도 4를 참조하면, 반도체 패키지(700)는 서브 반도체 패키지(400) 및 메인 기판(500)을 포함한다. 이에 더하여 반도체 패키지(700)는 도전성 연결 부재(600) 및 갭 유지 부재(650)를 포함할 수 있다.
서브 반도체 패키지(400)는 반도체 칩(300)들 및 서브 기판(100)을 포함한다.
도 4 및 도 5를 참조하면, 반도체 칩(300)들은, 예를 들어, 제1 반도체 칩(310) 및 제2 반도체 칩(320)을 포함한다.
제1 반도체 칩(310)은 제1 반도체 칩 몸체(311), 제1 본딩 패드(312) 및 제1 범프(314)를 포함한다.
제1 반도체 칩 몸체(311)는 회로부(미도시)를 포함한다. 회로부는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다.
제1 본딩 패드(312)는 제1 반도체 칩 몸체(311)상에 배치되며, 제1 본딩 패드(312)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제1 본딩 패드(312)는 제1 반도체 칩 몸체(311)에 불규칙하게 배치될 수 있다. 이와 다르게, 제1 본딩 패드(312)는 제1 반도체 칩 몸체(311) 상에 규칙적으로 배치될 수 있다.
제1 범프(314)는 제1 본딩 패드(312)와 전기적으로 연결된다. 제1 범프(314)는 제1 본딩 패드(312) 상에 직접 배치될 수 있다. 이와 다르게, 제1 범프(314)는 제1 본딩 패드(312)와 전기적으로 연결된 재배선(미도시) 상에 배치될 수 있다.
제2 반도체 칩(320)은 제2 반도체 칩 몸체(321), 제2 본딩 패드(322) 및 제2 범프(324)를 포함한다.
제2 반도체 칩 몸체(321)는 회로부(미도시)를 포함한다. 회로부는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다.
제2 본딩 패드(322)는 제2 반도체 칩 몸체(321)에 배치되며, 제2 본딩 패드(322)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제2 본딩 패드(322)는 제2 반도체 칩 몸체(321)에 규칙적 또는 불규칙적으로 배치될 수 있다. 본 실시예에서, 제2 본딩 패드(322)의 배치는 제1 반도체 칩(310)의 제1 본딩 패드(312)의 배치와 실질적으로 동일하다.
제2 범프(324)는 제1 본딩 패드(312)와 실질적으로 동일한 배치를 갖는 제2 본딩 패드(322)와 전기적으로 연결된다. 제2 범프(324)는 제2 본딩 패드(322) 상에 직접 배치될 수 있다. 이와 다르게, 제2 범프(324)는 제2 본딩 패드(322)와 전기적으로 연결된 재배선(미도시) 상에 배치될 수 있다.
본 실시예에서, 제1 반도체 칩(310) 및 제2 반도체 칩(320)은 동종 반도체 칩일 수 있다. 또한, 제1 및 제2 반도체 칩(310,320)들은 상호 마주보고, 이로 인해 제1 범프(314) 및 제2 범프(324)는 상호 마주한다. 상호 마주하는 제1 및 제2 범프(314,324)들은 미러(mirror) 형태로 배치된다. 이와 다르게, 제1 반도체 칩(310) 및 제2 반도체 칩(320)은 이종 반도체 칩일 수 있다.
도 1 및 도 4를 참조하면, 서브 기판(100)은 서브 기판 몸체(110), 서브 접속 패드(120) 및 신호 배선(130)들을 포함한다.
서브 기판 몸체(110)는 플레이트 형상을 가질 수 있다. 서브 기판 몸체(110)는, 예를 들어, 인쇄회로기판(PCB)이다. 플레이트 형상을 갖는 서브 기판 몸체(110)의 마주하는 2 개의 면들은 각각 제1 면(111) 및 제2 면(112)으로서 정의된다.
복수개의 서브 접속 패드(120)들은 서브 기판 몸체(110)의 제1 면(111)의 에지를 따라 배치된다. 서브 접속 패드(120)들은, 예를 들어, 서브 기판 몸체(110)의 제1 면(111)의 대향 하는 양쪽 에지들을 따라 배치된다.
신호 배선(130)은 제1 배선부(132), 도전성 비아(134), 제2 배선부(136) 및 제3 배선부(138)를 포함한다.
제1 배선부(132)는 서브 기판 몸체(110)의 제1 면(111) 상에 배치된다. 제1 배선부(132)의 제1 단부는 각 서브 접속 패드(120)와 전기적으로 연결되고, 제1 배선부(132)의 상기 제1 단부와 대향 하는 제2 단부는 서브 기판 몸체(110)의 중앙 부분으로 연장된다.
제1 배선부(132)의 상기 제2 단부가 서브 기판 몸체(110)의 중앙 부분으로 연장될 경우, 후술 될 제2 및 제3 배선부(136,138)들의 배선 면적(또는 배선 길이)을 실질적으로 동일하게 형성할 수 있다.
각 서브 접속 패드(120)들과 전기적으로 연결된 제1 배선부(132)들은 실질적으로 동일한 길이를 가질 수 있다. 한편, 실질적으로 동일한 길이를 갖는 각 제1 배선부(132)의 상기 제2 단부는 서로 다른 위치에 배치된다.
도전성 비아(134)는 서브 기판 몸체(110)의 제1 면(111) 및 제2 면(112)을 관통한다. 도전성 비아(134)는, 예를 들어, 제1 배선부(132)의 상기 제2 단부와 전기적으로 연결된다. 도전성 비아(134)는 서브 기판 몸체(110)의 중앙부에 배치될 수 있다. 이와 다르게, 도전성 비아(134)는 서브 기판 몸체(110)의 에지 부분에 배치될 수 있다.
제2 배선부(136)는 서브 기판 몸체(110)의 제1 면(111) 상에 배치되고, 제2 배선부(136)의 제1 단부는 서브 기판 몸체(110)의 제1 면(111)으로부터 노출된 각 도전성 비아(134)와 전기적으로 연결된다. 이와 다르게, 제2 배선부(136)는 제1 배선부(132)와 직접 전기적으로 연결되어도 무방하다.
제2 배선부(136)는 제1 볼 랜드 패턴(137)을 포함한다. 제1 볼 랜드 패턴(137)은 상기 제1 단부와 대향 하는 제2 단부에 배치된다. 제2 배선부(136) 및 제1 볼 랜드 패턴(137)은, 예를 들어, 일체로 형성될 수 있다. 제1 볼 랜드 패턴(137) 상에는 솔더가 배치될 수 있다.
제3 배선부(138)는 서브 기판 몸체(110)의 제1 면(111)과 대향 하는 제2 면(112) 상에 배치된다.
제3 배선부(138)의 제1 단부는 서브 기판 몸체(110)의 제2 면(112)으로부터 노출된 도전성 비아(134)와 전기적으로 연결된다. 제3 배선부(138)는, 예를 들어, 제2 배선부(136)와 실질적으로 동일한 면적을 갖는다. 또한, 제3 배선부(138)는, 제2 배선부(136)와 실질적으로 동일한 길이를 가질 수 있다. 또한, 제3 배선부(138)는 도전성 비아(134)를 기준으로 제2 배선부(136)에 대하여 미러(mirror) 형상으로 배치될 수 있다.
제3 배선부(138)의 상기 제1 단부와 대향 하는 제2 단부에는 제2 볼 랜드 패턴(139)이 형성된다. 제3 배선부(138) 및 제2 볼 랜드 패턴(139)은, 예를 들어, 일체로 형성되고, 제2 볼 랜드 패턴(139) 상에는 솔더가 배치될 수 있다.
본 실시예에서, 제3 배선부(138)로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
도 2 및 도 4를 참조하면, 서브 기판(100)은 솔더 레지스트 패턴(140)을 더 포함할 수 있다.
솔더 레지스트 패턴(140)은 제1 솔더 레지스트 패턴(142) 및 제2 솔더 레지스트 패턴(144)을 포함한다.
제1 솔더 레지스트 패턴(142)은 서브 기판 몸체(110)의 제1 면(111) 상에 배치되며, 제1 솔더 레지스트 패턴(142)은 서브 접속 패턴(120) 및 제1 볼 랜드 패턴(137)을 노출하는 제1 개구(143)를 갖는다.
제2 솔더 레지스트 패턴(144)은 서브 기판 몸체(110)의 제2 면(112) 상에 배치되며, 제2 솔더 레지스트 패턴(144)은 제2 볼 랜드 패턴(139)을 노출하는 제2 개구(145)를 갖는다.
본 실시예에서, 비록 서브 기판 몸체(110)는 인쇄회로기판인 것이 설명되고 있지만, 이와 다르게, 서브 기판 몸체(110)는 서브 기판 몸체(110)의 일부를 밴딩 하여 서브 기판 몸체(110)에 형성된 서브 접속 패드(120)를 후술 될 메인 기판의 접속 패드에 탭 본딩(tap bonding) 하기 위한 플랙시블 기판을 포함할 수 있다.
도 4를 다시 참조하면, 서브 기판(100)의 제1 면(111)에 배치된 제1 볼 랜드 패턴(137)은 제1 반도체 칩(310)의 제1 범프(314)와 대응하는 위치에 형성된다. 또한, 서브 기판(100)에 배치된 제2 볼 랜드 패턴(139)은 제2 반도체 칩(320)의 제2 범프(324)와 대응하는 위치에 형성된다.
제1 반도체 칩(310)의 제1 범프(314)는 제1 볼 랜드 패턴(137)에 전기적으로 접속되고, 제2 반도체 칩(320)의 제2 범프(324)는 제2 볼 랜드 패턴(139)에 전기적으로 접속된다.
한편, 제1 반도체 칩(310) 및 서브 기판(100)의 사이에는 제1 언더 필 부재(316)이 배치될 수 있다. 제1 언더 필 부재(316)는 이방성 전도성 페이스트(anisotropic conductive paste), 비도전성 필름(non conductive film), 이방성 전도성 필름(anisotropic conductive film) 등을 포함할 수 있다.
또한, 제2 반도체 칩(320) 및 서브 기판(100)의 사이에는 제2 언더 필 부재(326)가 배치될 수 있다. 제2 언더 필 부재(326)는 이방성 전도성 페이스트, 비도전성 필름, 이방성 전도성 필름 및 고분자 화합물 등을 포함할 수 있다.
본 실시예에서, 제2 반도체 칩(320) 및 서브 기판 몸체(110)의 제2 면(112)은 몰딩 부재(미도시)에 의하여 선택적으로 몰딩 될 수 있고, 몰딩 부재는 도전성 와이어가 서브 기판 몸체(110)의 서브 접속 패드(120)에 와이어 본딩 될 때 서브 접속 패드(120)를 견고하게 지지하는 역할을 한다.
도 4를 다시 참조하면, 메인 기판(500)은 반도체 칩(300)들 및 서브 기판(100)을 갖는 서브 반도체 패키지(400)를 지지한다.
메인 기판(500)은 접속 패드(510) 및 볼 랜드 패턴(520)을 포함한다. 이에 더하여 메인 기판(500)은 볼 랜드 패턴(520)에 부착된 솔더볼(530)을 더 포함할 수 있다.
한편, 메인 기판(500)의 접속 패드(510) 상에는 서브 기판(100)의 신호 배선(130)과 접속되는 도전볼 또는 도전 범프와 같은 연결 부재가 배치될 수 있다.
메인 기판(500)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판일 수 있다.
접속 패드(510)는 서브 반도체 패키지(400)와 마주하는 메인 기판(500)의 상면 상에 배치되고, 볼 랜드 패턴(520)은 메인 기판(500)의 상면과 대향 하는 하면 상에 배치된다. 볼 랜드 패턴(520)은 접속 패드(510)와 전기적으로 접속되며, 볼 랜드 패턴(520) 상에는 솔더볼(530)이 전기적으로 접속된다.
도전성 연결 부재(600)는 메인 기판(500)의 접속 패드(510) 및 서브 반도체 패키지(400)의 서브 접속 패드(120)를 전기적으로 연결한다.
도전성 연결 부재(600)는 도 4에 도시된 바와 같이 메인 기판(500)의 접속 패드(510) 및 서브 반도체 패키지(400)의 서브 접속 패드(120)를 전기적으로 연결하는 도전성 와이어일 수 있다. 이와 다르게, 도전성 연결 부재(600)는 서브 반도체 패키지(400)의 서브 접속 패드(120)를 관통하여 메인 기판(500)의 접속 패 드(510)에 전기적으로 연결된 도전 핀(conductive pin)일 수 있다. 이와 다르게, 도전성 연결 부재(600)는 서브 접속 패드(120) 및 접속 패드(510)를 전기적으로 연결하는 도전 볼(conductive ball) 또는 도전 범프(conductive bump)일 수 있다.
도 4를 다시 참조하면, 갭 유지 부재(650)는 메인 기판(500) 및 서브 반도체 패키지(400) 사이에 개재되어 서브 반도체 패키지(400)에 포함된 반도체 칩들의 휨 또는 반도체 칩들이 메인 기판(500)에 대하여 틸트 되는 것을 방지할 뿐만 아니라 서브 반도체 패키지(400)를 메인 기판(500)에 부착한다.
서브 반도체 패키지(400)가 메인 기판(500) 상에서 틸트 될 경우, 서브 반도체 패키지(400)의 서브 접속 패드(120) 및 메인 기판(500)의 접속 패드(510)를 연결하는 도전성 연결 부재(600)의 길이가 서브 반도체 패키지(400)의 좌측 및 우측에서 서로 다르게 되고 이로 인해 서브 반도체 패키지(400)의 고속 동작에 큰 영향을 미치게 된다.
본 실시예에서, 갭 유지 부재(650)는 메인 기판(500) 상에 배치된 서브 반도체 패키지(400) 및 메인 기판(500) 사이에 일정한 갭을 유지시켜, 서브 반도체 패키지(400)의 반도체 칩들이 메인 기판(500)으로부터 틸트 되는 것을 방지한다.
갭 유지 부재(650)는 비드(bead;660)들 및 접착 부재(670)를 포함한다.
비드(660)들은 메인 기판(500) 및 서브 반도체 패키지(400)의 사이에 균일한 갭을 유지하기 위해 균일한 사이즈를 갖는다. 비드(660)들로서 사용될 수 있는 물질의 예로서는 금속, 세라믹 및 고분자 물질 등을 들 수 있다.
접착 부재(670)는 비드(660)들을 지정된 위치에 고정할 뿐만 아니라 서브 반 도체 패키지(400)를 메인 기판(500)에 부착한다.
본 실시예에서, 갭 유지 부재(650) 역시 반도체 패키지(700)가 고속으로 작동할 수 있도록 한다.
비록 본 실시예에서는 메인 기판(500) 상에 하나의 서브 반도체 패키지(400)가 배치되고, 서브 반도체 패키지(400) 및 메인 기판(500)이 도전성 연결 부재(600)를 이용하여 전기적으로 연결된 것이 도시되어 있지만, 도 6에 도시된 바와 같이 메인 기판(500) 상에는 적어도 2 개의 서브 반도체 패키지(400)들이 적층 될 수 있고, 적층된 서브 반도체 패키지(400)들 사이에는 갭 유지 부재(650)가 개재될 수 있다.
본 실시예에서, 메인 기판(500) 상에 배치된 서브 반도체 패키지(400)는 에폭시 수지와 같은 몰딩 물질을 포함하는 몰딩 부재(690)에 의하여 몰딩 될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩으로/으로부터 신호를 입/출력하는 신호 배선의 길이의 차이를 크게 감소 시켜 반도체 패키지가 고속으로 동작할 수 있도록 하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지용 기판의 상면을 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 1에 도시된 반도체 패키지용 기판의 상면과 대향 하는 하면을 도시한 평면도이다.
도 4는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 5는 도 4에 도시된 반도체 칩들의 평면도이다.
도 6은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.

Claims (22)

  1. 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 기판 몸체;
    상기 제1 면의 에지를 따라 배치된 접속 패드들; 및
    상기 제1 면 상에 배치되며 상기 각 접속 패드와 연결된 제1 배선부들, 상기 각 제1 배선부와 연결되며 상기 기판 몸체를 관통하는 도전성 비아, 상기 제1 면 상에 배치되며 상기 도전성 비아와 전기적으로 연결된 제2 배선부 및 상기 제2 면 상에 배치되고 상기 도전성 비아와 전기적으로 연결되며 상기 제2 배선부와 실질적으로 동일한 면적을 갖는 제3 배선부를 갖는 신호 배선을 포함하는 반도체 패키지용 기판.
  2. 제1항에 있어서,
    상기 각 제1 배선부는 상기 기판 몸체의 중앙 부분을 따라 배치되는 것을 특징으로 하는 반도체 패키지용 기판.
  3. 제1항에 있어서,
    상기 제3 배선부는 상기 도전성 비아를 기준으로 상기 제2 배선부에 대하여 미러(mirror) 형상을 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  4. 제1항에 있어서,
    상기 제2 배선부의 단부에 배치된 제1 볼 랜드 패턴 및 상기 제3 배선부의 단부에 배치된 제2 볼 랜드 패턴을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  5. 제4항에 있어서,
    상기 제1 면 상에 배치되며 상기 접속 패드 및 상기 제1 볼 랜드 패턴을 노출하는 제1 개구를 갖는 제1 솔더 레지스트 패턴 및 상기 제2 면 상에 배치되며 상기 제2 볼 랜드 패턴을 노출하는 제2 개구를 갖는 제2 솔더 레지스트 패턴을 포함하는 반도체 패키지용 기판.
  6. (i)제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 본딩 패드와 마주하며 상기 제1 본딩 패드에 대하여 미러 형태로 배치된 제2 본딩 패드를 갖는 제2 반도체 칩을 포함하는 반도체 칩들, (ii)상기 제1 및 제2 본딩 패드 사이에 개재된 서브 기판 몸체, 상기 서브 기판 몸체의 에지를 따라 배치된 서브 접속 패드들 및 상기 각 서브 접속 패드와 연결된 제1 배선부들, 상기 각 제1 배선부와 연결되며 상기 서브 기판 몸체를 관통하는 도전성 비아, 상기 제1 본딩 패드와 전기적으로 접속된 제2 배선부, 상기 제2 본딩 패드와 전기적으로 접속된 제3 배선부를 갖는 신호 배선을 갖는 서브 기판을 포함하는 서브 반도체 패키지; 및
    상기 서브 반도체 패키지를 지지하며, 상기 서브 접속 패드와 전기적으로 연결되는 접속 패드를 갖는 메인 기판을 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 각 제1 배선부는 상기 서브 기판 몸체의 중앙 부분을 향해 연장된 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 제1 면 상에 배치된 상기 제2 배선부 및 상기 제3 배선부는 상기 도전성 비아에 대하여 미러(mirror) 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 제2 배선부의 단부에 배치된 제1 볼 랜드 패턴 및 상기 제3 배선부의 단부에 배치된 제2 볼 랜드 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 면 상에 배치되며 상기 서브 접속 패드 및 상기 제1 볼 랜드 패턴을 노출하는 제1 개구를 갖는 제1 솔더 레지스트 패턴 및 상기 제2 면 상에 배치되며 상기 제2 볼 랜드 패턴을 노출하는 제2 개구를 갖는 제2 솔더 레지스트 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제6항에 있어서,
    상기 서브 접속 패드 및 상기 접속 패드는 도전성 연결 부재에 의하여 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 도전성 연결 부재는 도전성 와이어, 도전핀(conductive pin), 도전 볼 및 도전 범프 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  13. 제6항에 있어서,
    상기 메인 기판 및 상기 반도체 칩 사이에 개재되며, 상기 메인 기판에 대하여 상기 반도체 칩이 틸트 및 상기 반도체 칩의 휨을 방지하기 위한 갭 유지 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 갭 유지 부재는 접착 부재 및 균일한 사이즈를 갖는 비드(bead)를 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 비드는 금속, 세라믹 및 고분자 물질 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제6항에 있어서,
    제1 및 제2 반도체 칩들은 동종 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  17. 제6항에 있어서,
    상기 제1 및 제2 반도체 칩들은 이종 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  18. 제6항에 있어서,
    상기 제2 반도체 칩을 감싸는 몰딩 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제6항에 있어서,
    상기 메인 기판에는 상기 접속 패드와 전기적으로 접속된 볼 랜드 패턴이 배치된 것을 특징으로 하는 반도체 패키지.
  20. 제6항에 있어서,
    상기 제2 배선부 및 상기 제1 본딩 패드 사이에는 제1 범프가 개재되고, 상기 제3 배선부 및 상기 제2 본딩 패드 사이에는 제2 범프가 개재된 것을 특징으로 하는 반도체 패키지.
  21. 제20항에 있어서,
    상기 각 반도체 칩들 및 상기 서브 기판 몸체 사이에는 이방성 전도성 페이스트, 비도전성 필름, 이방성 전도성 필름 및 고분자 화합물 중 어느 하나가 개재된 것을 특징으로 하는 반도체 패키지.
  22. 제6항에 있어서,
    상기 서브 기판 몸체는 상기 서브 기판 몸체의 일부를 밴딩 하여 상기 서브 기판 몸체에 형성된 서브 접속 패드를 상기 메인 기판의 상기 접속 패드에 탭 본딩하기 위한 플랙시블 기판을 포함하는 것을 특징으로 하는 반도체 패키지.
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