JP4098459B2 - 電気長を考慮した信号線路の配線方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、多層配線基板上の配線パターンを決定する方法、特に配線基板上の回路の動作周波数が高い場合に適用して好適な配線パターン決定方法及び多層配線基板に関する。
【0002】
【従来の技術】
回路の動作周波数が高い配線基板では、通常、信号線路は伝送線路として扱われる。一般に伝送線路の特性として、図6aに示す配線の折れ曲がり部分や、多層配線基板における、図6bに示すビアホール(基板の上下を接続するための穴)により配線層を変更する部分など、信号線路が不連続となる部分において、信号伝播の遅延が増大する。この遅延により、信号線路の実質的な長さである電気長が形成される。
【0003】
回路の動作周波数が低い場合は、動作速度と比較して前述した遅延の変化が相対的に小さかったため、この影響を無視し、信号線路の電気長を配線長と等しいと見なしても問題とならなかった。しかし、動作周波数が高い場合は、この影響が無視できなくなるため、信号線路の電気長と配線長とは区別して扱われる。
【0004】
この種の従来技術としては、例えば、配線の折れ曲がり角度が図7aに示す90°又は図7bに示す45°の場合、同時に動作する複数の信号線路において、第1の信号線路の形状を決定し、第1の信号経路の形状に応じて第2の信号線路の形状を決定し、第1の信号線路と第2の信号線路の折れ曲がり数の差に応じて第2の信号線路の配線長を変化させることにより、同時動作する信号線路の電気長を等しく配線するという電気長等長配線方法があった(例えば特開平−240600号公報参照)。
【0005】
【発明が解決しようとする課題】
配線基板上の回路を所望の通りに動作させるために、電気長が回路の動作周波数や部品内部の遅延、或いは回路の動作タイミング等で定まる許容範囲内に収まるように配線が行なわれる必要がある。
【0006】
前記従来技術は、ある程度信号線路の電気長を考慮して配線することが期待できるが、同時動作する第1の信号線路に対し、第2の信号線路の電気長が等しくなるように配線するものであり、電気長の制約が与えられた個々の信号線路に対し、直接その電気長の制約を満たすように配線するものではない。
【0007】
また、前記従来技術は、任意角度の配線の折れ曲がりと、スルーホール(部品のピンを挿入して接続するための穴)又はビアホールがある場合の電気長の変化に対する配慮が欠けているため、電気長の算出精度が低下することが避けられなかった。
【0008】
本発明の目的は、上記の問題を解決し、信号線路の電気長を精度良く算出しつつ、与えられた電気長の制約を満たすように配線を行なう電気長を考慮した配線方法及び多層配線基板を提供することにある。
【0009】
【課題を解決するための手段】
上記の目的は、多層配線基板の配線方法において、
(1)信号線路が満たさなければならない電気長の制約を与え、
(2)信号線路の遅延が不連続となる部分において、配線長に対する電気長の変化量(長さの差)を定め、
(3)信号線路の配線長と電気長の変化量とを用いて、信号線路の電気長を算出し、
(4)信号線路が前記電気長の制約を満たすように配線の経路を定める、
ことにより達成される。
【0010】
また、上記(2)では、
(6)配線パターンの折れ曲がり部分と配線パターンがスルーホール又はビアホールに接続する部分とを前記信号線路の遅延が不連続となる部分とし、配線パターンの直線部分(以下では「配線要素」と云うこととする)の間の折れ曲がり角度による、配線長に対する電気長の変化量と、スルーホール又はビアホールの種類毎の、配線長に対する電気長の変化量とを定める、
ことが望ましい。
【0011】
【発明の実施の形態】
以下、本発明に係る電気長を考慮した配線方法及び多層配線基板を図1〜図5に示した発明の実施の形態を参照して更に詳細に説明する。本発明の電気長を考慮した配線方法を実行する配線処理システムの例を図1に示す。図1において、101はコンピュータ、102は多層配線基板の層構成等の物理的仕様を格納した基板情報ファイル、103は部品配置情報並びにスルーホール及びビアホールに関する電気的仕様等を格納した部品情報ファイル、104は部品間の接続情報及び遅延に関する電気長の制約等を格納したネット情報ファイル、105は遅延が不連続となる部分における配線長に対する電気長の変化量等を格納した電気長特性情報ファイル、106は配線パターンの情報を格納した配線パターン情報ファイルである。コンピュータ101は、これらの各情報ファイルから情報を読み込んだ後、該情報に基づいて電気長を考慮した配線処理を行ない、得られた配線パターンを配線パターン情報ファイル106に出力するという配線処理プログラム(図示せず)を有する。
【0012】
即ち、コンピュータ101は、上記配線処理プログラムに従って、処理の全体を制御する電気長考慮配線処理制御部107、該制御部の制御の基に動作する入力処理部108、対話配線処理部109、電気長計算処理部110、電気長制約判定処理部111及び出力処理部112、並びにこれらの処理部が処理結果の情報を基に作成する接続情報テーブル113、電気長制約情報テーブル114、電気長変化量情報テーブル115、配線パターン情報テーブル116、配線経路情報テーブル117及び電気長計算情報テーブル118を形成する。
【0013】
入力処理部108は、基板情報ファイル102、部品情報ファイル103、ネット情報ファイル104、電気長特性情報ファイル105、配線パターン情報ファイル106を読み込み、所定の情報を接続情報テーブル113、電気長制約情報テーブル114、電気長変化量情報テーブル115、配線パターン情報テーブル116に作成する。
【0014】
対話配線処理部109は、接続情報テーブル113、配線パターン情報テーブル116内の所定の情報を参照し、対話配線した経路に関する情報を配線経路情報テーブル117に作成する。
【0015】
電気長計算処理部110は、電気長変化量情報テーブル115と配線経路情報テーブル117内の所定の情報を参照し、配線経路の電気長の計算結果に関する情報を電気長計算情報テーブル118に作成する。
【0016】
電気長制約判定処理部111は、電気長制約情報テーブル114、配線経路情報テーブル117、電気長計算情報テーブル118内の所定の情報を参照し、電気長制約判定結果基づいて配線パターン情報テーブル116を更新する。
【0017】
出力処理部112は、配線パターン情報テーブル116内の所定の情報を参照し、配線パターン情報ファイル106に配線結果に関する情報を出力する。
【0018】
電気長考慮配線処理制御部107は、処理の開始と共に入力処理部108、対話配線処理部109、電気長計算処理部110、電気長制約判定処理部111及び出力処理部112を順次起動する。
【0019】
ここで、電気長考慮配線処理制御部107の処理手順を図2に示す。まず、制御部107は、図2のステップ201において、入力処理部108を起動し入力処理を行なう。入力処理により、基板情報ファイル102、部品情報ファイル103、ネット情報ファイル104、電気長特性情報ファイル105及び配線パターン情報ファイル106から配線する多層配線基板に関する情報を読み込み、信号線路に関する部品ピン間の接続情報を有する接続情報テーブル113と、信号線路の電気長に関する制約情報を有する電気長制約情報テーブル114と、信号線路の遅延が不連続となる部分における配線長に対する電気長の変化量に関する情報を有する電気長変化量情報テーブル115と、既に配線済みの配線パターンに関する情報を有する配線パターン情報テーブル116とを作成する。
【0020】
電気長変化量情報の作成例を図3a、図3b、図3c及び図3dに示す。本実施例では、配線要素間の折れ曲がりと、スルーホール及びビアホールとが信号線路の遅延が不連続となる部分として与えられる。
【0021】
図3aに示す配線要素間の折れ曲がりについては、配線要素P1とP2との間の折れ曲がり角度θ1に対し、図3bに示すように電気長変化量δ1が設定される。同様に折れ曲がり角度θ2、θ3…に対して、電気長変化量δ2、δ3…が設定される。
【0022】
また、図3cに示すスルーホール及びビアホールについては、スルーホール及びビアホールの穴明けの範囲(スルーホールV1については層1から層n、スルーホールV2については層1から層n、ビアホールV3については層3から層4)と、スルーホール及びビアホールに接続する配線パターンの存在する層(スルーホールV1については配線パターンP3の存在する層2、スルーホールV2については配線パターンP4、P5の存在する層n−2と層n−1、ビアホールV3については配線パターンP6、P7の存在する層3と層4)とによりスルーホール及びビアホールを分類し、スルーホールV1、V2及びビアホールV3…に対し、図3dに示すように電気長変化量δ'1、δ'2、δ'3…が設定される。
【0023】
本実施例では、これらの変化量が3次元電磁解析が可能な伝送線路シミュレータ又は実験等により予め求められる。
【0024】
次に、図2のステップ202において、制御部107は、未配線の信号線路を1つ選択した後、ステップ203において対話配線処理部109を起動し、接続情報テーブル113、配線パターン情報テーブル115を参照しつつ、対話配線により配線経路を定め、定めた配線経路を配線経路情報テーブル117に格納する。
【0025】
その後、ステップ204において、電気長計算処理部110を起動し、電気長変化量情報テーブル114、配線経路情報テーブル117を参照しつつ、配線経路の電気長を算出し、電気長計算情報テーブル118に格納する。
【0026】
電気長計算処理部110の処理のフローチャートを図4に示す。まず、図4のステップ301において、処理部110は、配線経路の出発点となるスルーホールを選択する。
【0027】
次に、ステップ302において出発点となるスルーホールの電気長変化量を求め、求めた電気長変化量を配線経路の配線長に加える。続いてステップ303において出発点となるスルーホールに接続する配線要素を選択し、ステップ304において選択した現在の配線要素の長さを配線経路の配線長に加える。
【0028】
その後、ステップ305において現在の配線要素が配線経路の到達点に達したか判定を行ない、到達していなかった場合はステップ306において現在の配線要素に接続する次の配線要素を選択する。
【0029】
次に、ステップ307において現在の配線要素と次の配線要素間の間にスルーホール又はビアホールが存在するかの判定を行なう。スルーホール又はビアホールが存在しない場合はステップ308に進み、2つの配線要素間の折れ曲がり角度を求め、ステップ309において折れ曲がり角度に対する電気長変化量を求め、ステップ311に進む。
【0030】
スルーホール又はビアホールがある場合はステップ310において、存在するスルーホール又はビアホールに対する電気長変化量を求め、ステップ311に進む。
【0031】
続いて、ステップ311において、求めた電気長変化量を配線経路の配線長に加え、ステップ312において次の配線要素を現在の配線要素に置き換える。
【0032】
その後、現在の配線要素が到達点に達するまでステップ304からステップ312を繰り返し実行する。
【0033】
最後に、現在の配線要素が到達点に達した場合はステップ305からステップ312に進み、到達点となるスルーホールの電気長変化量を求め、求めた電気長変化量を配線経路の配線長に加える。
【0034】
電気長の算出例を図5に示す。出発点となる、部品ピンを挿入するスルーホールV4から配線要素P8,P9,P10を通り、ビアホールV5で層変更を行ない、配線要素P11、P12を通って到達点となる、部品ピンを挿入するスルーホールV6に至る信号線路が与えられたとき、配線要素P8〜P12までの配線長をそれぞれL8〜L12、配線要素P8と配線要素P9の間の折れ曲がり角度θ4、配線要素P9と配線要素P10の間の折れ曲がり角度θ5、配線要素P11と配線要素P12の間の折れ曲がり角度θ6に対する電気長変化量をそれぞれδ4,δ5,δ6、スルーホールV4,V6、ビアホールV5に対する電気長変化量をそれぞれδ'4,δ'6,δ'5とすると、本実施例では電気長Eは、
【0035】
【数1】
【0036】
として算出される。
【0037】
次に、図2のステップ205において、制御部107は、電気長制約判定処理部111を起動し、電気長制約情報テーブル114、電気長計算情報テーブル118を参照しつつ、ステップ204で算出した配線経路の電気長が電気長制約を満たすかどうかを判定する。電気長制約を満たす場合、ステップ206において配線経路情報テーブル117の内容を配線パターン情報テーブル116に登録する。電気長制約を満たさない場合は、ステップ203に戻って対話配線処理制御部109を起動し対話配線をやり直す。やり直しにより、各配線要素の長さ、配線要素間の角度、スルーホールやビアホールの位置等が再設定される。
【0038】
その後ステップ207で、未配線の信号線路が残っているかの判定を行ない、未配線の信号線路がなくなるまで、ステップ202からステップ207までを繰り返し実行する。最後に、ステップ208において出力処理部112を起動し、配線パターン情報テーブル116を参照し、ステップ206の結果を配線パターン情報ファイル106に出力し、全体処理を終了する。
【0039】
このようにして、設計対象の配線の全てに対して電気長の制約を精度良く満たすことができ、動作周波数の高い回路を搭載する配線基板を実現することができる。
【0040】
【発明の効果】
本発明によれば、信号線路の遅延が不連続となる部分で生じる配線長に対する電気長の変化を考慮して信号線路の電気長を算出し、電気長の制約を満たすように配線するので、所望の電気長の制約を精度良く達成した配線パターンを得ることができる。また、それにより、動作周波数の高い回路を搭載可能な多層配線基板を実現することができる。
【図面の簡単な説明】
【図1】本発明に係る電気長を考慮した配線方法の一実施の形態を説明するためのブロック図。
【図2】電気長考慮配線処理部107の処理を説明するためのフローチャート図。
【図3】電気長変化量の設定の例を示す図。
【図4】電気長計算処理部110の処理を説明するためのフローチャート図。
【図5】電気長の算出例を説明するための図。
【図6】信号線路の遅延が不連続となる部分を説明するための図。
【図7】従来技術による信号線路を説明するための図。
【符号の説明】
101…コンピュータ、102…基板情報ファイル、103…部品情報ファイル、104…ネット情報ファイル、105…電気長特性情報ファイル、106…配線パターン情報ファイル、107…電気長考慮配線処理部、108…入力処理部、109…対話配線処理部、110…電気長計算処理部、111…電気長制約判定処理部、112…出力処理部、113…接続情報テーブル、114…電気長制約情報テーブル、115…電気長変化量情報テーブル、116…配線パターン情報テーブル、117…配線経路情報テーブル、118…電気長計算情報テーブル。
Claims (3)
- 多層配線基板上の回路を接続する信号線路の配線方法であって、
該信号線路が満たさなければならない電気長の制約を与える工程と、
信号線路を伝播する信号の遅延が不連続となる部分における、配線長に対する電気長の変化量を定めた情報テーブルを作成する工程と、
信号線路の配線経路を定める工程と、
前記定めた電気長の変化量と前記定めた配線経路とを用いて信号線路の電気長を算出する工程とを備え、
前記算出した電気長が信号線路に与えられた制約を満たすまで前記信号線路の配線経路を定める工程と前記信号線路の電気長を算出する工程とを繰り返し実行することを特徴とする信号線路の配線方法。 - 前記情報テーブルを作成する工程は、配線パターンの折れ曲がり部分と配線パターンがスルーホール又はビアホールに接続する部分とを遅延が不連続となる部分として定め、配線パターンの直線部分である配線要素の間の折れ曲がり角度による、配線長に対する電気長の変化量と、スルーホール及びビアホールの種類毎の、配線長に対する電気長の変化量とを定める工程を有していることを特徴とする請求項1に記載の信号線路の配線方法。
- 前記信号線路の電気長を算出する工程は、配線パターンの直線部分である配線要素の長さを配線経路の配線長に加える工程と、信号線路の遅延が不連続となる部分における電気長変化量を前記情報テーブルから求める工程と、前記求めた電気長変化量を配線経路の配線長に加える工程と、を配線要素が到達点に達するまで、繰り返し実行することを特徴とする請求項1に記載の信号線路の配線方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000155953A JP4098459B2 (ja) | 2000-05-23 | 2000-05-23 | 電気長を考慮した信号線路の配線方法 |
US09/864,865 US6640332B2 (en) | 2000-05-23 | 2001-05-23 | Wiring pattern decision method considering electrical length and multi-layer wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000155953A JP4098459B2 (ja) | 2000-05-23 | 2000-05-23 | 電気長を考慮した信号線路の配線方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001332839A JP2001332839A (ja) | 2001-11-30 |
JP4098459B2 true JP4098459B2 (ja) | 2008-06-11 |
Family
ID=18660811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000155953A Expired - Lifetime JP4098459B2 (ja) | 2000-05-23 | 2000-05-23 | 電気長を考慮した信号線路の配線方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6640332B2 (ja) |
JP (1) | JP4098459B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002329783A (ja) * | 2001-04-27 | 2002-11-15 | Toshiba Corp | 配線パターンの自動レイアウト方法、レイアウトパターンの光学補正方法、自動レイアウト方法と光学補正方法に基づいて製造される半導体集積回路、および自動レイアウト光学補正プログラムを記録した記録媒体 |
US7013452B2 (en) * | 2003-03-24 | 2006-03-14 | Lucent Technologies Inc. | Method and apparatus for intra-layer transitions and connector launch in multilayer circuit boards |
KR100891537B1 (ko) | 2007-12-13 | 2009-04-03 | 주식회사 하이닉스반도체 | 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 |
JP5526883B2 (ja) * | 2010-03-12 | 2014-06-18 | 富士通株式会社 | 設計支援プログラム、設計支援装置、および設計支援方法 |
KR102467846B1 (ko) | 2017-11-16 | 2022-11-16 | 삼성전자주식회사 | 이미지 센서 및 그 이미지 센서를 구비한 전자 장치 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4630219A (en) * | 1983-11-23 | 1986-12-16 | International Business Machines Corporation | Element placement method |
US4908576A (en) * | 1987-09-08 | 1990-03-13 | Jackson Daniel K | System for printed circuit board testing |
JPH07240600A (ja) | 1994-02-28 | 1995-09-12 | Oki Electric Ind Co Ltd | 電気長等長配線方法 |
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JP3351651B2 (ja) * | 1995-04-07 | 2002-12-03 | 富士通株式会社 | 会話型回路設計装置 |
JPH08320894A (ja) | 1995-05-25 | 1996-12-03 | Matsushita Electric Ind Co Ltd | 配線遅延時間の調整方法およびその装置 |
JP3120838B2 (ja) * | 1998-03-24 | 2000-12-25 | 日本電気株式会社 | 図形レイアウト圧縮システム及び図形レイアウト圧縮方法 |
JP3267274B2 (ja) * | 1999-08-13 | 2002-03-18 | 日本電気株式会社 | 多層プリント基板 |
-
2000
- 2000-05-23 JP JP2000155953A patent/JP4098459B2/ja not_active Expired - Lifetime
-
2001
- 2001-05-23 US US09/864,865 patent/US6640332B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6640332B2 (en) | 2003-10-28 |
US20020089830A1 (en) | 2002-07-11 |
JP2001332839A (ja) | 2001-11-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050131 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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