JP3120838B2 - 図形レイアウト圧縮システム及び図形レイアウト圧縮方法 - Google Patents

図形レイアウト圧縮システム及び図形レイアウト圧縮方法

Info

Publication number
JP3120838B2
JP3120838B2 JP10075942A JP7594298A JP3120838B2 JP 3120838 B2 JP3120838 B2 JP 3120838B2 JP 10075942 A JP10075942 A JP 10075942A JP 7594298 A JP7594298 A JP 7594298A JP 3120838 B2 JP3120838 B2 JP 3120838B2
Authority
JP
Japan
Prior art keywords
component
terminal
wiring
layout
graph data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10075942A
Other languages
English (en)
Other versions
JPH11274310A (ja
Inventor
秀雄 菊地
豊 秋元
俊之 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10075942A priority Critical patent/JP3120838B2/ja
Priority to US09/274,475 priority patent/US6301686B1/en
Publication of JPH11274310A publication Critical patent/JPH11274310A/ja
Application granted granted Critical
Publication of JP3120838B2 publication Critical patent/JP3120838B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、図形レイアウト圧
縮システム及び図形レイアウト圧縮方法に関する。
【0002】
【従来の技術】大規模半導体集積回路のレイアウトや印
刷配線板のレイアウトの設計には自動レイアウトシステ
ムが利用されている。そして、この種の自動レイアウト
システムに関し、部品を連動して移動する各種のコンパ
クション技術が、従来から提案されている。
【0003】従来の図形圧縮システムの一例が、特開平
9−204461号公報「コンパクション装置」(以
下、第1の従来例と呼ぶ)に記載されている。このシス
テムは、部品の相対位置関係を保持して部品をコンパク
ションしている。しかしながら、このシステムは、印刷
配線板において部品端子間を配線する前の段階におい
て、部品のみを配置し、その配置をコンパクションする
ものであるため、部品端子間に配線を有するパターンを
圧縮できないという欠点がある。
【0004】又、他の従来の図形圧縮システムの例が、
特開平1−2797374号公報「LSIレイアウト圧
縮装置」(以下、第2の従来例と呼ぶ)として知られて
いる。これは、集積回路設計においてセルの端子間を配
線した後の段階において、セルと配線とをともにコンパ
クションしている。
【0005】この様に配線を半導体セルあるいは部品と
共にコンパクションする従来のコンパクション処理に
は、制約グラフを使った手法を利用したものが多い。こ
の制約グラフを使ったコンパクション手法については、
配線に“ジョグ”と呼ばれる曲げを挿入することで制約
グラフの構造を変更し、これによってレイアウト面積を
より縮小したり、設計規則違反箇所を修正できるジョグ
挿入コンパクション手法が提案されている(文献(1):
山元渉、粟島亭、佐藤政生、大附辰夫「制約グラフを用
いたチップコンパクション手法とその評価」、信学技報
VLD91-43pp41-48 1991年、文献(2):山元渉、
粟島亭、佐藤政生、大附辰夫「設計規則違反を含むレイ
アウトに対するチップ・スペーサ」、信学技報VLD91
-120pp37-44 1992年2月7日、文献(3):山元渉、
粟島亭、佐藤政生、大附辰夫「斜め配線自動生成機能を
持ったチップ・スペーサ」、信学技報VLD91-123pp17
-241992年)。
【0006】図27に示すように、この従来のレイアウ
ト圧縮装置は、セル配置処理部610と、セル間配置処
理部620と、最長経路探索手段630と、レイアウト
拡大手段640と、レイアウト修正指定手段650と、
コンパクション手段(レイアウト自動圧縮手段)660
と、レイアウトデータ記憶部670と、レイアウト結果
表示部680とを有する。
【0007】このような構成を有する従来のレイアウト
圧縮装置はつぎのように動作する。
【0008】セル配置処理部610は、周知のように、
セル配置の処理を行い、セルのレイアウトを示すレイア
ウトデータをレイアウトデータ記憶部670に記憶す
る。セル間配線処理部620は、周知のように、セル間
配線の処理を行い、配線のレイアウトを示すレイアウト
データをレイアウトデータ記憶部670に記憶する。最
長経路探索手段630は、LSIチップ上の各セルと配
線のレイアウトをより小さな領域に圧縮するために、レ
イアウトデータ記憶部670に記憶されているレイアウ
トにおける最長の図形要素の序列を探索し、それを図2
8(a)に斜線で示す様に、レイアウト結果表示部68
0に表示する。レイアウト拡大手段640は、図28
(b)に示す様に、その制約グラフの最長経路を路横切
る空間をレイアウトに挿入する。レイアウト修正指定手
段650は、操作者の指令を受けて最長の経路を短くす
るように、図28(a)で下から2番目の部品を右に移
動する例を示したが、その様に制約グラフの最長経路か
ら部品を移動させる。そして、コンパクション手段66
0は、修正した結果のレイアウトを(図28(b)では
上下に)圧縮する。
【0009】
【発明が解決しようとする課題】しかし、この従来のコ
ンパンクション手段660は、レイアウトを縦と横と両
方とも縮小するコンパクションを行なう場合に、先ずど
ちらか一方(例えば縦)に縮小し、その後に他方(横)
に縮小するという様に2段階にわたってレイアウトを縮
小する。そのため、先にある方向に(例えば縦に)縮小
した場合は、その方向に部品が密集し、それが次に垂直
方向に(横に)部品配置と配線レイアウトを縮小する際
に配置の縮小が妨げられるという欠点がある。
【0010】また、ダイクストラ法を拡張し、縦方向の
移動距離と横方向の移動距離を一緒に評価し、その移動
距離が最短の部品から順にその方向に移動して部品を配
置する手法も考えられる。しかしながら、その場合も、
縦方向あるいは横方向に密集した部品配置が、その後の
過程で部品をその方向に垂直な方向に移動する妨げにな
る欠点がある。
【0011】この欠点を生じる理由は次のとおりであ
る。この従来のコンパクションシステムでは、全部品を
縦方向に基板端に押し当て移動し、その後に全部品を横
方向に基板端に押し当て移動させて圧縮を行なってい
る。そのため、圧縮後のレイアウトに最初の半導体セル
あるいは部品の配置結果が反映されず、最初の方向への
コンパクションにより部品配置のバランスがくずれる。
この結果、次の方向への半導体セルあるいは部品のコン
パクションが妨げられていたためである。
【0012】また、この欠点を改善するため、特開昭6
3−181349号公報「LSIのレイアウト設計装
置」(以下、第3の従来例と呼ぶ)では、LSIの配線
前に半導体セルをチップのレイアウトの中心に対して対
称な方向に移動させ、セルがチップの中心方向に集まる
様に圧縮させ、その後にセル間を配線する様にしてい
る。
【0013】しかしながら、この第3の従来例には次に
述べるような欠点がある。すなわち、第3の従来例で
は、チップの中心でレイアウト領域を4分割し、それぞ
れの領域でコンパクションしている。そして、それぞれ
の領域に関しては、その領域毎にセルを第1の方向にコ
ンパクションした後に、それに垂直方向に第2のコンパ
クションしている。そのため、その第1のコンパクショ
ンの結果がセルを第2のコンパクション方向への移動の
妨げになる場合がある。
【0014】この欠点を生じる理由は次のとおりであ
る。すなわち、従来のコンパクションシステムでは、部
品を縦方向あるいは横方向いずれに移動するにしろ、予
め定まった指定方向へレイアウトを移動するコンパクシ
ョンであり、部品の移動の指定方向に障害があると部品
の移動が妨げられたためである。
【0015】また、この欠点を改善するため、特開平5
−274392号公報「レイアウト・コンパクション方
法」(以下、第4の従来例と呼ぶ)では、配線を境界と
した部分領域に基板を分割し、その部分領域の部分パタ
ーン圧縮部を有し、左の基板端から基板の部分領域の形
を左右に圧縮しつつ、上の基板端から基板の部分領域の
形を上下に圧縮していく。これにより領域の上下左右の
関係を維持しつつ、基板の全領域を一様にコンパクショ
ンしている。
【0016】しかしながら、この第4の従来例には次の
ような欠点がある。すなわち、部分コンパクションによ
り基板の部分領域を圧縮できるが、配線形状は縦横配線
を前提にし、配線の縦横への伸縮により部分領域の伸縮
を行なうものであり、斜め配線を扱えない。
【0017】また、BSG(Bounded Sliceline-Grid)
で部品を囲む矩形の領域を指定し、この領域の寸法を変
える事で縦横方向を同時にコンパクションする手法が提
案されている(文献(4):坂主圭史、倉澤剛、高島康裕、
中武繁寿、梶谷洋司「BSG構造に基づく配置・概略配
線同時最適化手法の提案」、信学技報VLD97-40pp175
-182 1997年6月)。しかしながら、この手法で
は、次に述べるような欠点がある。その1つは、例えば
円形部品同士が斜め方向で接している場合には両者を相
互に移動させる事が出来ない。もう1つは、斜め配線を
有するレイアウトのコンパクションができない。
【0018】したがって、本発明の目的は、二次元空間
に配置した配線、端子、ビアホール(以後、ビアホール
も部品と呼ぶ)及び多角形導体形状を有する少なくとも
1層のパターンと部品とを、一度のコンパクションで縦
方向と横方向ともに圧縮できる図形レイアウト圧縮シス
テムおよび図形レイアウト圧縮方法を提供することにあ
る。
【0019】
【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような技術的構成を採用する。
【0020】すなわち、本発明では、レイアウトデータ
を入力してこの部品端子あるいは半導体セルなどの素片
でレイアウト領域の中心から放射状の方向で隣接する素
片同士の制約グラフデータを作成し、更に、その素片の
うち配線を除いた部品端子を両端に持つ制約グラフデー
タの経路から端子グラフデータを作成し、端子が挟む配
線の幅と必要間隔を加えた長さの配線帯幅を記憶し、こ
の各部品端子を端子グラフデータで連動してその経路の
方向へ縦方向、横方向あるいは斜め方向にコンパクショ
ンし、その後に、再配線手段で配線を整形し再配線する
ようにしたものである。
【0021】
【作用】本発明の作用について説明する。端子グラフ作
成手段は、配線を除いた部品端子を節とする端子グラフ
データを作り、その端子グラフデータの節の他端の節に
近づく移動量を、端子グラフデータの両端の節の素片の
間に挟まれる配線の幅と必要間隔を加えた配線帯を介し
て縦横斜め方向から接近し得る移動の限界領域を計算す
る。部品コンパクション手段は、部品をX方向とY方向
へ移動する方向を、限界領域を避けられる方向に少し傾
けて部品を移動したコンパクションする。
【0022】このようにして、従来は初めのX方向ある
いはY方向へのコンパクションの結果が後にその垂直方
向にコンパクションする障害を生じていた問題が解消さ
れ、また、斜め配線を有するレイアウトに対応し、コン
パクションが一度にできる様になる。
【0023】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【0024】図1を参照すると、本発明の第1の実施の
形態による図形レイアウト圧縮システムは、プログラム
制御により動作するコンピュータ100と、表示部10
1と、操作部102とから構成されている。コンピュー
タ100は、中央処理装置、プロセッサ、或いはデータ
処理装置であって良い。表示部101としては、例え
ば、CRTディスプレイあるいは液晶ディスプレイ等を
しようできる。また、操作部103としては、キーボー
ドとマウスあるいはタブレット等を使用できる。
【0025】コンピュータ100は、レイアウトデータ
変換手段111、制約グラフ作成手段103、端子グラ
フ作成手段104、部品コンパクション手段107、配
線コンパクション手段108、及び再配線手段109を
含む。これらの手段はそれぞれ概略つぎのように動作す
る。
【0026】レイアウトデータ変換手段111は、レイ
アウトデータ記憶部20に記憶されているレイアウトデ
ータの各形状を素片に分解して、その素片を表す素片デ
ータを作成し、それを素片データ記憶部30に記憶す
る。
【0027】制約グラフ作成手段103は、部品端子、
ビアホール、あるいは配線の素片がレイアウト領域の中
心方向で隣接する部品端子あるいは配線の素片を抽出
し、隣接する素片同士を結ぶ制約グラフを表す制約グラ
フデータを作成し、それを制約グラフデータ記憶部40
に記憶する。
【0028】端子グラフ作成手段104は、レイアウト
中心近くの部品端子あるいはビアホール(配線を除く)
あるいは部品配置外形同士を両端の節として記録し、こ
の一端の節が他端の節に最接近し得る移動の限界領域を
表わした相対限界移動量八角形を記録する端子グラフデ
ータを作成し、それを端子グラフデータ記憶部40に記
憶する。
【0029】部品コンパクション手段107は、部品と
ビアホール位置をコンパクション配置する。
【0030】配線コンパクション手段108は、配線に
関して、先に移動した部品及びビアホールを端に持ち、
間にその配線を挟む端子グラフデータの一方の端に配線
を寄せて折り曲げた八角形形状の配線限界位置データを
作成し、それを配線限界位置データ記憶部80に記憶す
る。
【0031】再配線手段109は、配線を斜め配線を含
む形状に整形して再配線し、その再配線した結果を表す
レイアウトデータをレイアウトデータ記憶部20に記憶
する。
【0032】次に、図2と図11のフローチャートを参
照して、図1に示した図形レイアウト圧縮システムの全
体の動作について詳細に説明する。尚、図7から図9は
第1の実施の形態に係る図形レイアウト圧縮システムの
動作を説明するための絵柄を示す平面図であり、図7は
本実施の形態の処理の対象となる印刷配線板の初期のレ
イアウトを示し、図9は処理結果のレイアウトを示す。
【0033】先ず、レイアウトデータ変換手段111
は、図7に示すようなレイアウトデータを、レイアウト
パターンを構成する部品端子、ビアホール、配線、多角
形導体形状および部品外形、基板外形線を層面ごとに分
解し、各々を1つの素片データとし、その形状を八角形
に近似した形状で、素片データを図3に示すデータ構造
で記憶する(ステップS101)。
【0034】詳述すると、レイアウトデータ変換手段1
11は、部品外形については、部品外形形状を層面に配
置する。また、レイアウトデータ変換手段111は、信
号・電源グランド層面毎に、配線を曲がり角あるいは交
差点ごとに分解し、多角形導体形状をその辺に分解した
素片データを作成する。ここで、レイアウトデータ変換
手段111は、層面毎に分解した部品の素片データに個
々の部品番号32を付す。また、レイアウトデータ変換
手段111は、ビアホールもビアホール毎に個々の部品
番号32を指定して記録し、基板外形線も基板外形線に
共通な部品番号32を付し記録する。以後、本明細書で
は、基板外形およびビアホールも部品と呼ぶことにす
る。
【0035】図3(a)、(b)は、レイアウトデータ
変換手段111によって作成された素片データのデータ
構造を示す図である。図3(a)に、端子1及びビアホ
ール3の素片データのデータ構造を示し、図3(b)
に、配線2及び多角形導体形状の素片データのデータ構
造を示す。
【0036】図3(a)において、部品端子あるいはビ
アホールの素片データでは、1つの部品に係わる端子の
全素片に同じ部品番号32を記録し、1つのビアホール
3の全層面の素片データに同じ部品番号32を記録す
る。
【0037】また、図3(d)に示すように、素片の形
状を記録する形状データ35(図3(d))の形状番号
36が記録される。部品端子1あるいはビアホール3に
接続される配線2の素片データは、配線の位置に対し
て、配線の端が接続される端子1あるいはビアホール3
あるいは他の配線2の端と同じ位置番号33が記録さ
れ、また、配線の幅を表わす図形の形状番号36が記録
される。
【0038】図3(c)に示されるように、位置データ
34には座標値と層面番号が記録され、その位置番号3
3が結びついている部品番号32が記録される。図形の
各形状は、図3(d)に示す図形の形状データ35で記
述し記憶し、図形の形状番号36と、図形の上下の幅
と、左右の幅と、右上がり斜め45度方向の幅と、右下
がり斜め45度の幅とを記憶し、図形を八角形状で表わ
す。
【0039】また、多角形導体形状4の素片データは、
多角形導体形状4の各片を固定形状と記録した線分の素
片データとし、図3(b)のデータ構造で記憶する。
【0040】ここで、この印刷配線板の初期のレイアウ
トは、隣接する配線2及び端子1及びビアホール3及び
多角形導体形状4の間隙が設計ルールの最小間隙を守ら
ず配置された場合であっても適用可能である。設計ルー
ルの最小寸法以下の間隙は、後に説明する様に、本第1
の実施の形態による処理の過程において、是正されるか
らである。
【0041】次に、ステップS102において、制約グ
ラフ作成手段103は、層面毎に、素片データを層面内
のX座標値の順で読み出し、その素片データをY座標値
の順でY方向に並べる順位を定め、素片番号31がY方
向(量子化方向)で隣接する素片番号31とのY方向の
順を得、その順の素片番号31の一対を図4(a)に示
すデータ構造で記録するY方向の制約グラフデータを作
成する。そして、制約グラフ作成手段103は、制約グ
ラフデータをその記録する(Y方向で下側の)素片番号
31の順に並べる順位を計算し、Y方向制約グラフ順位
データにその制約グラフ番号41の順を記録する。制約
グラフ作成手段103は、X方向(これも量子化方向)
に関しても同様にX方向の制約グラフデータを作成し、
X方向制約グラフ順位データに制約グラフ番号の順を記
録し、斜め45度方向(これも量子化方向)に関しても
同様に制約グラフデータと制約グラフ順位データを作成
する。
【0042】次に、端子グラフ作成手段104は、図5
に示す様に、部品端子から縦横斜め方向の近隣の部品端
子を抽出し、レイアウト中心側の部品の端子(配線を除
く)から隣接する配線を介してその近隣の部品端子(配
線を除く)に至る経路を計算し、その両端の部品端子を
節として記憶する端子グラフデータ(図4(b)にデー
タ構造を示す)を以下の様にして計算する。また、端子
グラフ作成性手段104は、部品外形を節とする端子グ
ラフデータも作成する(ステップS103)。
【0043】次に、ステップS103での処理について
詳述する。先ず、ステップS103では、端子グラフ作
成手段104が、素片のうち全部品端子の素片データ
を、基板の左端から右端の順に読み出し、その部品端子
(ビアホールを含む)の組み合わせに対して、図11に
示すステップS411からステップS414の端子グラ
フ作成手順で端子グラフデータ(図4(b)にデータ構
造を示す)を作成する。また、同様に、端子グラフ作成
手段104は、基板の下端から上端の部品端子の組み合
わせに対して端子グラフデータを作成する。全ての端子
に関して処理を終えた場合は、図11のステップS41
5に進む。
【0044】図11に示す様に、端子グラフ作成手順で
は、先ず、端子グラフ作成手段104がステップS41
1の処理を行なう。このステップS411では、端子グ
ラフ作成手段104は、与えられた部品端子Aと部品端
子Bを結ぶグラフ(第3のグラフ)に関して、端子Aか
ら端子Bまで結ぶ方向を縦横斜め45度方向に45度区
切りで量子化した方向(量子化方向)を計算し、端子間
の距離を第3のグラフの長さとする。
【0045】次に、端子グラフ作成手段104は、この
第3のグラフと、端子Aから量子化方向に接続する既存
の2つの端子グラフデータを読み出す(ステップS41
2)。その後、端子グラフ作成手段104は、第3のグ
ラフの長さがそのどちらかの端子グラフデータの長さよ
り短い場合は、更に端子Bから量子化方向の逆方向に接
続する既存の2つの端子グラフデータを読み出す(ステ
ップS413)。
【0046】次に、第3のグラフの長さがそのどちらか
の端子グラフデータの長さより短い場合には、端子グラ
フ作成手段104は、図4(b)に示す様に、第3のグ
ラフの量子化方向をグラフの方向として記録し、両端子
素片番号31を記録した端子グラフデータを作成する。
ただし、この時点では、未だ配線帯は記録しない端子グ
ラフデータを作る。そして、端子グラフ作成手段104
は、端子Aから量子化方向に接続する2つの端子グラフ
データのうちで最長の端子グラフデータを消去し、端子
Bから量子化方向の逆方向に接続する2つの端子グラフ
データのうちで最長の端子グラフデータを消去する(ス
テップS414)。以上の処理までが端子グラフ作成手
段104による端子グラフ作成手順である。
【0047】図11のステップS415では、端子グラ
フ作成手段104は、全ての制約グラフデータを、下の
基板端から上の基板端まで、Y方向制約グラフ順位デー
タが記憶する順に読み出し、更に左の基板端から上の基
板端まで、また、斜め45度右上がり方向、斜め45度
右下がり方向に制約グラフ順位データの順に制約グラフ
データを読み出す。そして、端子グラフ作成手段104
は、読み出した制約グラフデータの記録する素片番号3
1が既に記録されている端子グラフデータを抽出する。
その際、制約グラフデータの記録するもう一方の素片番
号31の配線が端子グラフデータの両端子を結ぶ直線と
交差する場合には、端子グラフ作成手段104は、端子
グラフデータにその配線の素片番号31を両端子の間に
順番に記録し、その配線幅と必要間隔の和を計算して配
線帯幅とし、端子グラフデータ記憶部50に記録する。
【0048】次に、図11のステップ416では、端子
グラフ作成手段104は、先ず、図5(a)に示す様
に、端子グラフデータの枝側節が端子グラフデータの量
子化方向(干渉方向61)へのグラフの投影距離から、
両端子がその方向にお互いを向く側の素片データの幅と
配線帯幅を引き算した値を相対移動限界距離74(図4
(b))として端子グラフデータ記憶部50に記録す
る。
【0049】次に、端子グラフ作成手段104は、図5
(b)に示す様に、端子グラフデータ記憶部50に記憶
された端子グラフデータのレイアウトの外側の節(枝側
節)の素片がレイアウト領域中心側の節(中心側節)
に、図5の様に、配線帯(自由に曲がり得るもの)を介
して縦横斜め方向から接近し得る移動の限界領域、つま
り相対限界移動量八角形を以下の様にして計算する。す
なわち、端子グラフ作成手段104は、端子グラフデー
タの枝側節を原点とする座標系に関して、根元側節の素
片の幅に枝側節側から根元側の節を向く素片の幅を加
え、配線帯幅を加えた幅を根元側に中心を持つ形状の枝
側節を向く幅とした、縦横斜めの方向の幅を持つ八角形
の形状データ35(図3(d)にデータ構造を示す)を
作成し、その形状番号36を端子グラフデータ記憶部5
0に記録する。この形状は相対限界移動量八角形と呼ば
れる。この相対限界移動量八角形を根元の節の位置に設
置し、枝側節からこの形状に至るベクトルが、枝側節の
端子の中心が根元側節に向け移動し得る限界移動距離を
表わす。また、この相対限界移動量八角形の形状データ
35の座標の符号を逆にし枝側節の位置に設置すると、
その形状は根元側節の端子の中心が枝側節に最接近し得
る限界移動距離を表わす。
【0050】次に、ステップS104において、操作指
令入力手段110が操作者の指示を受け取り、図12
(a)に示す様に、中心核の部品(部品2)を選ぶ。こ
こで選ぶ中心核の部品はレイアウト領域の中心の部品で
も、レイアウト領域の端の部品でも、基板端あるいは基
板端の隅(これも部品の一種とする)の場合でも、任意
の部品を選ぶ事が可能である。
【0051】次に、操作指令入力手段110は、各部品
毎に、その初期の位置から中心核部品の位置まで張った
ベクトルをその部品移動目標ベクトルデータ73(図6
(a)参照)として部品移動目標ベクトルデータ記憶部
(図示せず)に記憶する。
【0052】次に、操作指令入力手段110は、中心核
部品の端子毎にその端子に接続する全ての端子グラフデ
ータを端子グラフデータ記憶部50から抽出し、そのう
ち、その端子グラフデータで表される他の側の部品(移
動予約部品)の端子(移動予約端子)の位置から選択部
品の部品端子を向くベクトルの方向が、移動予約部品の
部品移動目標ベクトルデータの方向から90度以内の方
向にある端子グラフデータのみを抽出する。そして、操
作指令入力手段110は、図4(c)にデータ構造を示
す端子制約配列75として、その枝側節の部品番号32
と、中心核部品番号32と、端子グラフ番号79を端子
制約配列記憶部(図示せず)に記憶し、処理フラグ78
に“未処理”と記録し、端子グラフデータの干渉方向6
1と、その相対移動限界距離74をも端子制約配列記憶
部に記録する。
【0053】端子制約配列75は、後に中心核の部品群
に寄せる部品とその移動方向を予約したものである。
【0054】次に、部品コンパクション手段107は、
以下のようにして部品を移動する。
【0055】すなわち、部品コンパクション手段107
は、処理フラグ78が“未処理”の端子制約配列75の
うちで相対移動限界距離74が最小の端子制約配列75
を選び、その端子制約配列75の処理フラグ78に“既
処理”と記録する(ステップS105)。全ての端子制
約配列75を処理した場合はステップS109に進む。
【0056】次に、一方、全ての端子制約配列75を処
理していない場合には、ステップS106において、部
品コンパクション手段107は、以下の様にして、選ん
だ端子制約配列75の部品番号32(これを選択部品と
呼ぶ)を、その干渉方向61(選択方向)側の中心核の
部品番号32に寄せて配置する部品移動ベクトルデータ
を計算する。
【0057】先ず、図5(a)に示す様に、部品コンパ
クション手段107は、干渉方向61への部品端子の移
動制約を表わす移動制約領域を、以下の様にして計算す
る。すなわち、図6に示す様に、部品コンパクション手
段107は、選択部品(部品C)と同じ部品番号32を
記録した端子制約配列75を全て抽出し、それが記録す
る中心核部品番号32と端子グラフ番号79を得る。引
き続いて、部品コンパクション手段107は、その端子
制約配列75で選択部品(部品C)の干渉方向61の相
対移動限界距離74に、相手の部品番号32の部品移動
ベクトルデータから選択部品の部品移動ベクトルデータ
を引いたベクトルの干渉方向61の成分値を加え、その
値を移動制約領域の干渉方向61の幅として記憶する。
各干渉方向61の移動制約領域の幅は、これらの端子制
約配列75で計算した最小値に更新される。その最小値
が負数になる場合も可能である。
【0058】そして、部品コンパクション手段107
は、選択部品(部品C)の部品端子を既存の部品移動ベ
クトルデータで移動した位置から、選択部品の移動目標
位置730(図6(a)参照)までを結ぶベクトルデー
タを計算し、それを移動制約領域の境界との交差点まで
に長さを制限したベクトルを計算し、それを初期相対移
動ベクトルデータ83(図6(a)及び(b)参照)と
する。次に、部品コンパクション手段107は、選択部
品の移動先から初期相対移動ベクトルデータ83を張っ
た先端から、移動目標位置730まで至るベクトルデー
タを計算し、それを相対移動ベクトルデータ84(図6
(b)参照)とする。
【0059】また、部品コンパクション手段107は、
選択部品(部品C)と同じ部品番号32を記録した全て
の端子制約配列75が記録する中心核部品番号32と端
子グラフ番号79を得る。そして、部品コンパクション
手段107は、、その端子グラフ番号をもつ端子グラフ
データが記録する、中心核部品(部品B)の部品端子
(中心核部品端子)の側の相対限界移動量八角形を、中
心核部品(部品B)が部品移動ベクトルデータ(最初に
選んだ中心核部品では値が0)で移動する位置に設置す
る。
【0060】全ての中心核部品(部品A,B)の相対限
界移動量八角形を設置した後に、部品コノパクション手
段107は、選択部品(部品C)の部品端子を既存の部
品移動ベクトルデータで移動した位置から初期相対移動
ベクトルデータ83を張った先端から相対移動ベクトル
データ84を張る。そして、部品コンパクション手段1
07は、その相対移動ベクトルデータ84を、最初に交
差する第3の部品(部品A,B)の相対限界移動量八角
形との交差位置までに長さ制限する。また、部品コンパ
クション手段107は、相対移動ベクトルデータ84の
最初の軌道から所定距離内で変位した点までに相対移動
ベクトルデータ84の方向を変位させる事により、相対
移動ベクトルデータ84の長さを最大限の長さにできる
方向と長さを計算する。部品コンパクション手段107
は、この変位により相対移動ベクトルデータ84との交
差が解消できる相対限界移動量八角形については、その
領域の外側という条件の下にその相対移動ベクトルデー
タ84と別の相対限界移動量八角形との交差点を計算す
る。
【0061】そして、部品コンパクション手段107
は、その相対移動ベクトルデータ84を既存の部品移動
ベクトルデータと初期相対移動ベクトルデータ83に加
えた値を、選択部品(部品C)の最新の部品移動ベクト
ルデータ(図6(a)及び(b)参照)として部品移動
ベクトルデータ記憶部76に記憶する。
【0062】次に、部品コンパクション手段107は、
ステップS107において、選択部品(図12(b)の
部品3)を中心核の部品群(部品2)に加え、後に中心
核の部品群に寄せる部品(移動予約部品)を、以下のよ
うにして予約する。
【0063】すなわち、部品コンパクション手段107
は、初期の配置で、選択部品(部品2)の全ての部品端
子(処理端子:例えば端子A)に接続する端子グラフデ
ータを端子グラフデータ記憶部50から全て読み出す。
そして、部品コンパクション手段107は、その読み出
した端子グラフデータのうち、その端子グラフデータで
表される他の側の部品(移動予約部品:例えば部品4)
の端子(移動予約端子:例えば端子B)の位置から選択
部品の部品端子を向くベクトルの方向が、移動予約部品
の部品移動目標ベクトルデータ73から選択部品の部品
移動ベクトルデータを引き算した結果のベクトル(相対
移動ベクトル)の方向から90度以内の方向にある端子
グラフデータのみを抽出する。例えば、部品4の部品3
に対する相対移動ベクトルの方向は左向きであり、部品
4の端子Cから部品3の端子Aを向く方向は右向きであ
り方向が180度異なるので、端子Aと端子Cを接続す
る端子グラフデータは抽出しない。こうする理由は、例
えば図12(c)に示す様に、部品3を中心核側に左に
移動した後には部品3の端子Aから部品4の端子を向く
方向は左向きになり、初期配置での両者の関係が逆転す
る、関係が維持されないからである。
【0064】部品コンパクション手段107は、その予
約部品番号32と、選択部品番号32と、端子グラフ番
号79を記録し、処理フラグ78を“未処理”と記録
し、その端子グラフ番号79の端子グラフデータの干渉
方向61と相対移動限界距離74を記録する端子制約配
列75を作成する。ここで、予約部品番号32は既存の
中心核部品も指定する事により、中心核部品がX方向に
移動した後にY方向にも移動できる段階的移動を可能に
する。次に、ステップS105に戻る。
【0065】こうして、図13(a)で示す初期配置の
部品が図13(b)に示す様に移動し、部品を連鎖的に
移動する。この部品コンパクション手段107は、ある
量子化方向への部品の移動により、それと垂直方向の部
品の移動方向に一見障害となる様に配置されても、その
方向へ部品を移動する際に部品の相対移動ベクトルデー
タ84の方向を変える事により障害をよける事ができ
る。また、処理の過程である部品を間に挟む両側の部品
が先に移動し配置されても、その後にその間の部品が両
部品の間に入り、端子制約配列75を作成して部品の移
動処理をする事で両端の部品の間隙を広げる事ができ
る。
【0066】また、印刷配線板の初期のレイアウトにお
いて、隣接する配線2、端子1、ビアホール3、及び多
角形導体形状4の間隙が設計ルールの最小間隙を守らず
配置された場合であっても、本実施の形態は適用可能で
ある。この様な、設計ルールの最小寸法以下の間隙は、
この処理の過程により是正されるからである。
【0067】次に、ステップS109では、部品コンパ
クション手段107は、各部品を、部品移動ベクトルデ
ータ記憶部76に記憶した部品移動ベクトルデータで平
行移動した位置に配置する事で、中心側節に最接近させ
て配置する。
【0068】次に、再配線手段109は、ステップS1
10において、端子グラフデータ記憶部50に記憶した
配線素片番号31を再配線候補配列データ(図示せず)
に記憶する。
【0069】次に、ステップS111において、再配線
手段109と配線コンパクション手段108とによっ
て、以下に述べるように配線を行う。
【0070】まず、再配線手段109が、再配線候補配
列データから配線(処理配線)を選び、その配線素片番
号31を記録した端子グラフデータを端子グラフデータ
記憶部50から全て抽出する。
【0071】次に、配線コンパクション手段108が、
抽出した端子グラフデータの両部品端子毎に、その部品
端子側にその間に存在する他の配線と合わせた配線帯幅
を計算し、その部品端子の縦横斜めの八方向の幅に配線
帯幅を加えた八角形形状の配線抑制領域の形状データ3
5を作成する。ただし、既に位置が確定した配線が間に
存在する場合には、配線コンパクション手段108は、
その配線を固定形状とし、その固定形状の周りに変形自
由な配線束を自由に折り曲げ固定形状を包む八角形形状
の配線抑制領域の形状データ35を作成する。そして、
配線コンパクション手段108は、配線限界位置データ
記憶部80に、図3(e)にデータ構造を示す配線限界
位置データとして、その形状番号36を記録し、処理配
線素片番号31を記録し、処理配線からその配線抑制領
域の部品端子を向く方向81を記録し、その部品端子の
素片番号31を記録し、部品端子の位置番号33を記録
する。
【0072】この様にして、配線コンパクション手段1
08が処理素片を記録した全ての端子グラフデータに関
して配線限界位置データを作成した後に、再配線手段1
09は、処理配線を配線限界位置データの配線抑制領域
外に斜めの配線形状を含む整った形状に再配線する。
【0073】以上の処理を全ての再配線候補配列データ
を処理するまで続ける。
【0074】こうして、部品コンパクション手段107
と配線コンパクション手段108が全ての素片をコンパ
クションし、再配線手段109が整形された斜め配線を
形成する。
【0075】この様にして、本発明の実施の形態では、
ビアホール3を層毎に素片に分割し、多角形導体形状4
も辺毎に分割し、配線2も曲がり点及び分岐点毎に素片
に分割し、端子グラフデータを作成し、部品の移動量を
計算する事により、レイアウト領域中心に部品を一度に
集中するコンパクションができる。
【0076】以上に説明した第1の実施の形態におい
て、初期のレイアウトと結果のレイアウトのみを表示部
101に表示させる事が出来る。またレイアウトの端子
グラフデータと素片データを記憶するグラフデータ記憶
手段(図示せず)を有し、グラフデータ記憶手段から端
子グラフデータを読み出し、端子グラフデータに対して
以上の処理により部品と配線のレイアウトデータを作成
し、結果のレイアウトを表示部101に表示させること
ができる。
【0077】また、以上に説明した第1の実施の形態に
おいて、相対限界移動量八角形の形状データ35を計算
せず、それを記録しない端子グラフデータを作成し、ス
テップS106において移動制約領域に張る初期相対移
動ベクトルデータ83だけを計算し、相対移動ベクトル
データ84は計算しない様に動作する図形レイアウト圧
縮システムも可能である。
【0078】次に、図7から図9を参照して、上記第1
の実施の形態に係る図形レイアウト圧縮システムにおけ
る具体例な動作について説明する。図7から図9は第1
の実施の形態の処理動作を説明するための絵柄を示す平
面図であって、図7は本実施の形態の処理の対象となる
印刷配線板の初期のレイアウトと端子グラフデータを示
す。また、図9は、本実施の形態による処理を終了した
状態のレイアウトを示す平面図である。
【0079】図7において、1は部品端子、2は配線、
3は層間を接続するビアホール、4は多角形導体形状で
ある。
【0080】以下に、図7のレイアウトを、本発明の第
1の実施の形態に係る図形レイアウト圧縮装置がコンパ
クション処理する動作を、図2の処理手順の流れ図に添
って説明する。
【0081】図7において、端子、配線素片、ビアホー
ルにレイアウトデータ変換手段111によりそれぞれ素
片番号31が付される。
【0082】図3は、作成された素片データのデータ構
造を示す図であって、図3(a)に、端子1及びビアホ
ール3の素片データのデータ構造を示し、図3(b)
に、配線2および多角形導体形状4の素片データのデー
タ構造を示す。
【0083】素片データでは、1つの部品に係わる端子
の全素片に部品番号32を記録し、また1つのビアホー
ル3の全層面の素片にも、ビアホール毎に名付けた部品
番号32が記録される。また、端子1あるいはビアホー
ル3に接続される配線2の素片データは、配線の端に対
応して、配線の端の位置が端子1あるいはビアホール3
に接続される場合はその位置データ34に部品番号32
が記録される。素片データは更に、座標値と図形の形状
番号36が記録される。図形の各形状番号36に対して
は、図3(d)に示す図形の形状データ35を記憶す
る。その図形の形状データ35は、図形の形状番号36
と、図形の上下の幅と、左右の幅と、右上がり斜め45
度方向の幅と、右下がり斜め45度の幅とを記憶する。
この様にして図形を八角形状に把握する。
【0084】また、多角形導体形状4の素片データは、
多角形導体形状4の各片を固定された線分とし、その線
分を素片として配線2の素片データ30と同様に図3
(b)のデータ構造で記憶される(ステップS10
1)。
【0085】次に、制約グラフ作成手段103は、層面
ごとにY方向に重なる素片を探索し、図4(a)に示す
データ構造で、Y方向の上の素片の素片番号31と下の
素片の素片番号31を記録する制約グラフデータを作成
する(ステップS102)。図7において、例えば、端
子素片1aは、端子素片1bとの間に制約グラフデータ
が作られ、配線素片2aは、端子素片1c、配線素片2
bとの間に制約グラフデータが作られる。なお、制約グ
ラフデータの最下位に、これらの素片の配置領域の最下
位の境界線Xを記録する。この境界線Xは例えば印刷配
線板の縁端部を示している。
【0086】次に、端子グラフ作成手段104が、図7
に示す様に近隣の部品端子同士を結ぶ端子グラフデータ
を作成する。
【0087】次に、部品コンパクション手段107が、
図8に示す様に部品端子毎にX方向あるいはY方向に相
対移動限界距離74が最小の端子の部品から順に中心核
の部品群に部品をX方向あるいはY方向に移動するコン
パクション配置を行なう。このコンパクションにより部
品を移動する場合において、移動方向をX方向あるいは
Y方向から少しずらす事で部品をより大きく移動できる
場合には、部品コンパクション手段107は、それを相
対限界移動量八角形と部品移動ベクトルデータの関係か
ら求め、移動方向をその方向にずらす(ステップS10
6)。そして、部品を移動した後で、部品コンパクショ
ン手段107は部品端子同士を結ぶ端子グラフデータで
表される両端の素片の干渉関係を計算し、端子制約配列
75として端子制約配列記憶部に記憶する(ステップS
107)。図8に配線イメージを表示したが、この段階
では配線は未だ具体的配置位置が定まっていない。
【0088】最後に、配線コンパクション手段108
が、配線2を中心核側の端子の形状に合わせて折り曲げ
詰めて配置する配線限界位置データを作成した後に、再
配線手段109が処理配線を配線限界位置データの配線
抑制領域外に斜めの配線形状を含む整った形状に再配線
する(ステップS111)。この結果を図9に示す。
【0089】次に、上記第1の実施の形態に係る図形レ
イアウト圧縮システムにおける主な効果について説明す
る。
【0090】上述したように、中心核部品群へ向けてX
方向とY方向へ部品を移動する方向をX方向あるいはY
方向にから少し傾けて移動できる様にすることにより、
従来では初めのX方向あるいはY方向へのコンパクショ
ンの結果が後にその垂直方向へのコンパクションの障害
を生じていた問題を解消することができる。また、斜め
配線を有するレイアウトに対応したコンパクションが一
度にコンパクションできる様になる。
【0091】この様に基板の中心へ向けて一度に効率良
くコンパクションでき、しかも斜め配線に対応できる理
由は次のとおりである。すなわち、部品端子(配線を除
く)を節とする端子グラフデータを作り、その端子グラ
フデータの節が他端の節に近づく移動量を、端子グラフ
データの両端の節の素片の間に挟まれる配線の幅と必要
間隙を加えた配線帯を介して縦横斜め方向から接近し得
る移動の限界領域を計算し、それをさける部品の移動方
向を計算するようにしたため可能になった。
【0092】次に、本発明の第2の実施の形態に係る図
形レイアウト圧縮システムについて図面を参照して詳細
に説明する。
【0093】本発明の第2の実施の形態による図形レイ
アウト圧縮システムは、上記第1の実施例と同じく、図
1に示すプログラム制御により動作するコンピュータ1
00と、表示部101と、操作部102とから構成され
ている。
【0094】コンピュータ100は、第1の実施の形態
の構成に加え、部品移動指定手段(図示せず)を有し、
これは、各部品の移動方向を指定する部品移動目標ベク
トルデータ73をレイアウトの任意の位置に向けて設定
する。
【0095】次に、図10と図11のフローチャートを
参照して、第2の実施の形態に係る図形レイアウト圧縮
方法の全体の動作について詳細に説明する。
【0096】先ず、レイアウトデータ変換手段111
は、第1の実施の形態におけるステップS101と同様
に、レイアウトデータから素片データを作成する(ステ
ップS101)。
【0097】次に、制約グラフ作成手段103が、第1
の実施の形態におけるステップS102と同様に、制約
グラフデータを作成する(ステップS102)。
【0098】次に、端子グラフ作成手段104が、第1
の実施の形態におけるステップS103と同様に、端子
グラフデータを計算する(ステップS103)。
【0099】次に、部品移動指定手段が、各部品それぞ
れをレイアウト上の任意の位置に対して移動目標位置7
30に向けた部品移動目標ベクトルデータ73を以下の
様にして設定する。
【0100】部品移動目標ベクトルデータ73は、操作
指令入力手段110が操作者の指令を受けて個々の部品
の部品移動目標ベクトルデータ73を表示部101の管
面で指定する事ができる。また、複数の部品の部品移動
目標ベクトルデータ73の群を通信回線を通じて読み込
み、あるいは磁気記録媒体から読み込む事が出来る。
【0101】また、部品移動指定手段は、レイアウト内
に新たに配線あるいはビアホールあるいは部品を挿入す
る指定も行ない、挿入した素片の素片データを作成す
る。配線を挿入する場合は、配線の素片を端子グラフデ
ータに加え、ビアホールあるいは部品端子を挿入する場
合は、端子グラフ作成手段104が、その素片データか
ら近隣の部品端子まで結ぶ端子グラフデータを、第1の
実施の形態におけるステップS103と同様にして作成
する。そして、以降の処理では、その配線等の素片の位
置から、素片の幅と必要間隙を満たす領域を確保する様
に、挿入素片に干渉する部品を部品コンパクション処理
で移動させる。
【0102】更に、全部品の移動方向を任意のレイアウ
ト位置に向けた部品移動目標ベクトルデータ73をまと
めて設定して部品レイアウトを収束でき、あるいはその
逆方向に向けて一括して部品レイアウトを拡大する様
に、それらの部品移動目標ベクトルデータ73をまとめ
て設定する事もできる。この指示により以下の部品コン
パクション処理を終えた後に、自動的動作か操作者に指
示によりステップS110に進む(ステップS20
4)。
【0103】次に、部品移動指定手段は、部品移動目標
ベクトルデータ73の長さが最小の部品を選び、中核部
品とする。そして、第1の実施の形態のステップS10
4と同様にして、部品移動指定手段は、中核部品の全て
の端子に接続する端子グラフデータを端子グラフデータ
記憶部50から全て読み出し、それを端子制約配列75
として端子制約配列記憶部に記録する(ステップS10
4)。
【0104】次に、部品コンパクション手段107が、
以下の方法で部品移動ベクトルデータを計算する。
【0105】先ず、第1の実施の形態におけるステップ
S105と同様にして、部品コンパクション手段107
は、端子制約配列75から、処理フラグ78が“未処
理”である端子制約配列75のうち、相対移動限界距離
74が最小の端子制約配列75を選び、選んだ端子制約
配列75の処理フラグ78に“既処理”と記録する(ス
テップS105)。
【0106】そして、第1の実施の形態におけるステッ
プS106と同様にして、部品コンパクション手段10
7は、選んだ端子制約配列75の部品番号32を選択部
品とし、選択部品の部品移動ベクトルデータを計算し、
それを部品移動ベクトルデータ記憶部76に記憶する
(ステップS106)。
【0107】次に、第1の実施の形態におけるステップ
S107と同様にして、部品コンパクション手段107
は、選択部品を中心核の部品群とし、後に中心核の部品
群に寄せる部品(移動予約部品)とその移動方向を端子
制約配列75として端子制約配列記憶部に記録し、予約
する(ステップS107)。
【0108】次に、端子制約配列記憶部に処理すべきデ
ータ(端子制約配列)が無くなるまで、ステップS10
5以降の処理を続ける(ステップS108)。
【0109】こうして、部品を、その移動が連鎖的に影
響する順に合わせて移動する。
【0110】その後、部品コンパクション手段107
が、各部品を、部品移動ベクトルデータで平行移動した
位置に配置する事で、中心側節に最接近させて配置する
(ステップS109)。
【0111】次に、端子グラフ作成手段104が、以下
の様にして端子グラフデータを移動後の部品位置に合わ
せて更新する。すなわち、端子グラフ作成手段104
が、素片のうち全部品端子の素片データを、素片データ
記憶部30から基板の左端から右端の順に読み出し、そ
の部品端子(ビアホールを含む)の組み合わせに対し
て、端子グラフ作成手順(図11のS411からS41
4)で新端子グラフデータを作成する。
【0112】ここで、新端子グラフデータの記録する配
線素片番号31は、新端子グラフデータの両端子を端子
A及び端子Bとする。この場合、端子グラフ作成手段1
04は、端子Aと端子Bを結ぶ以前の端子グラフデータ
の経路を探索し、その経路の端子グラフデータが記録す
る配線素片番号31を抽出する。そして、端子グラフ作
成手段104は、それらの配線素片データの一方の位置
番号33が、連続して隣り合う配線素片(隣接素片)同
士だけで共有される場合に、それらの素片番号31を除
去し、残った配線素片番号31を端子Aと端子Bの端子
グラフデータの両端子間に挟まれる配線素片番号31と
して、端子グラフデータ記憶部50に記録する。また、
端子グラフ作成手段104は、その配線帯幅を計算し、
端子グラフデ ータ記憶部50に記録する。その後にス
テップS204に戻り、操作者からの指示を待つ(ステ
ップS205)。
【0113】次に、第1の実施の形態におけるステップ
S110とS111と同様に、配線コンパクション手段
108と再配線手段109とが、整った斜め配線を含む
配線を再配線する(ステップS110、S111)。
【0114】次に、図14から図16を参照して、第2
の実施の形態に係る図形レイアウト圧縮システムの動作
について、具体例を用いて説明する。図14から図16
は第2の実施の形態の処理動作を説明するための絵柄を
示す平面図であり、図14は本第2の実施の形態の処理
の対象となる印刷配線板の初期のレイアウトと部品移動
目標ベクトルデータ73を示す。また、図16は、本第
2の実施の形態による処理を終了した状態のレイアウト
を示す平面図である。
【0115】以下に、図14に示すレイアウトを、本発
明の第2の実施の形態に係る図形レイアウト圧縮システ
ムがコンパクション処理する動作を説明する。
【0116】部品移動指定手段は、操作者の指令によ
り、図14に示すように、個々の部品の部品移動目標ベ
クトルデータ73を指定する。また、部品移動指定手段
は、新たに挿入する配線を指定する(ステップS20
4)。
【0117】次に、部品コンパクション手段107が、
図15に示す様に、部品端子毎にX方向あるいはY方向
に相対移動限界距離74が最小の端子の部品から順に、
部品を部品移動ベクトルデータで移動するコンパクショ
ン配置を行なう。この部品コンパクション手段107
は、部品を移動する際、部品の移動方向を少しずらす事
で部品をより長距離に移動できる場合には、移動方向を
ずらす。そして、部品コンパクション手段107は、部
品を移動し、次に部品端子同士を結ぶ端子グラフ番号7
9を端子制約配列75として端子制約配列記憶部に記憶
する。図15に配線イメージを表示したが、この段階で
は未だ配線は具体的位置が定まっていない。
【0118】最後に、配線コンパクション手段108
が、配線2を中心核側の端子の形状に合わせて折り曲げ
詰めて配置する配線限界位置データを作成した後に、再
配線手段109が処理配線を配線限界位置データの配線
抑制領域外に斜めの配線形状を含む整った形状に再配線
する(ステップS111)。この結果を図16に示す。
【0119】次に、本第2の実施の形態に係る図形レイ
アウト圧縮システムにおける主な効果について説明す
る。
【0120】上述したように、本発明の第2の実施の形
態では、任意の位置に部品を移動でき、例えば部品レイ
アウトを広げる事もできるコンパクションを行なう。そ
の理由は、本第2の実施の形態は、部品の移動方向を部
品移動目標ベクトルデータ73で指定する部品移動指定
手段を有し、また、その部品を部品移動目標ベクトルデ
ータ73の指定する移動目標位置730に向けて部品を
移動する部品コンパクション手段107を有するためで
ある。
【0121】次に、本発明の第3の実施の形態に係る図
形レイアウト圧縮システムについて図面を参照し詳細に
説明する。
【0122】本発明の第3の実施の形態による図形レイ
アウト圧縮システムは、第1の実施の形態と同じ図1の
構成を持つ。第3の実施の形態では、最短経路解消手段
(図示せず)を更に有し、これは、部品コンパクション
手段107が部品端子の最短経路網を計算した後に、最
短経路網のビアホールを最短経路網を解消する方向に移
動して最短経路網を解消し、コンパクションの障害を除
去する。
【0123】次に、図18と図11のフローチャートを
参照して、第3の実施の形態に係る図形レイアウト圧縮
方法の全体の動作について詳細に説明する。
【0124】先ず、レイアウトデータ変換手段111
は、第1の実施の形態におけるステップS101と同様
に、レイアウトデータから素片データを作成する(ステ
ップS101)。
【0125】次に、制約グラフ作成手段103は、第1
の実施の形態におけるステップS102と同様に、制約
グラフデータを作成する(ステップS102)。
【0126】次に、端子グラフ作成手段104は、第1
の実施の形態におけるステップS103と同様に、端子
グラフデータを計算する(ステップS103)。
【0127】次に、部品移動指定手段は、第2の実施の
形態と同様に、各部品それぞれの移動目標位置730に
向けてレイアウトの任意の位置に向けた部品移動目標ベ
クトルデータ73を設定する(ステップS204)。
【0128】次に、部品移動指定手段は、部品移動目標
ベクトルデータ73で表される長さの最小の部品を選
び、中核部品とする。そして、第1の実施の形態におけ
るステップS104と同様にして、操作指令入力手段1
10は、中核部品の全ての端子に接続する端子グラフデ
ータを端子グラフデータ記憶部50から全て読み出し、
それを端子制約配列75として端子制約配列記憶部に記
録する(ステップS104)。
【0129】次に、部品コンパクション手段107は、
以下の方法で部品移動ベクトルデータを計算する。
【0130】まず、部品コンパクション手段107は、
端子制約配列記憶部から読み出された端子制約配列75
から、処理フラグ78が“未処理”である端子制約配列
75のうち、相対移動限界距離74が最小の端子制約配
列75を選び、それが記録する端子グラフデータを端子
グラフデータ記憶部50から読み出し、選んだ端子制約
配列75の処理フラグ78に“既処理”と記録し、最短
経路網グラフデータ55(図17にデータ構造を示す)
としてその端子グラフデータを最短経路網グラフデータ
記憶部(図示せず)に記録し、その両端の部品番号32
と干渉方向61と相対移動限界距離74を最短経路網グ
ラフデータ記憶部に記録する。ここで、既に干渉方向6
1と両端の部品番号32が同一の最短経路網グラフデー
タ55が最短経路網グラフデータ記憶部に存在する場合
には、部品コンパクション手段107は、その相対移動
限界距離74がより短くなる場合にその最短経路網グラ
フデータ55を更新する(ステップS105)。
【0131】そして、第1の実施の形態におけるステッ
プS106と同様にして、部品コンパクション手段10
7は、選んだ端子制約配列75の部品番号32を選択部
品とし、選択部品の部品移動ベクトルデータを計算し、
それを部品移動ベクトルデータ記憶部76に記憶する
(ステップS106)。
【0132】次に、第1の実施の形態におけるステップ
S107と同様にして、部品コンパクション手段107
は、選択部品を中心核の部品群とし、後に中心核の部品
群に寄せる部品(移動予約部品)とその移動方向を端子
制約配列75として端子制約配列記憶部に記録し、予約
する(ステップS107)。
【0133】次に、ステップS105に戻り、部品コン
パクション手段107は、端子制約配列75に処理すべ
きデータが無くなるまで処理を続ける(ステップS10
8)。
【0134】このようにして、部品コンパクション手段
107は、部品を、その移動が連鎖的に影響する順に合
わせて移動する部品移動ベクトルデータを計算する。
【0135】次に、最短経路解消手段が、最短経路網グ
ラフデータ55の節のビアホールが、共通の干渉方向6
1を持つ2本の最短経路網グラフデータ55に挟まれて
いるビアホールを抽出する。この際に、最短経路網グラ
フデータ55の記録した端子グラフ番号79の部品端子
を表示部101で表示して最短経路の表示を行ない、操
作者の指示を操作指令入力手段110が待つようにする
動作も可能である。
【0136】次に、最短経路解消手段は、その最短経路
網グラフデータ55の記録した端子グラフ番号79の端
子グラフデータに基づいて、ビアホールが接続する他の
節(最短経路節)の部品端子の移動位置に相対限界移動
量八角形を配置し、他方の端子グラフデータの他の節
(最短経路節)の部品端子の移動位置に相対限界移動量
八角形を設置する。次に、最短経路解消手段は、ビアホ
ールの節を最短経路節の八角形の列の間から垂直方向に
移動し、それらの相対限界移動量八角形の間の空間から
離す部品移動ベクトルデータを計算し、それを部品移動
ベクトルデータ記憶部76に記憶する。また、最短経路
解消手段は、部品移動目標ベクトルデータ73をその部
品移動ベクトルデータに更新する。このビアホールの移
動により最短経路が解消される(ステップS309)。
【0137】次に、端子グラフ作成手段104は、ビア
ホールと結ぶ端子グラフデータを作成する。すなわち、
端子グラフ作成手段104は、ビアホールの各端子を端
子Aとし、端子Aに既存の端子グラフデータで接続され
る部品端子から更に端子グラフデータで接続される部品
端子を端子Bとし、端子グラフ作成手順(図11のS4
11からS414)で端子グラフデータを作成する。ま
た、端子グラフ作成手段104は、既存の端子グラフデ
ータに対してそのグラフの方向を更新する。また、端子
グラフ作成手段104は、第1の最短経路節を端子Aと
し、第2の最短経路節を端子Bとし、同様に端子グラフ
作成手順で端子グラフデータを作成する。
【0138】ここで、端子グラフ作成手段104は、新
たに作成する端子グラフデータの記録する配線素片番号
31として、端子Aと端子Bを既存の端子グラフデータ
で結ぶ経路を探索し、その経路の端子グラフデータが記
録する配線素片番号31を抽出する。そして、端子グラ
フ作成手段104は、それらの配線素片データの一方の
位置番号33が、連続して隣り合う配線素片(隣接素
片)同士だけで共有される場合に、それらの素片番号3
1を除去し、残った配線素片番号31を端子Aと端子B
の端子グラフデータの両端子間に挟まれる配線素片番号
31とした新端子グラフデータを端子グラフデータ記憶
部50に記録する。また、端子グラフ作成手段104
は、その配線帯幅を計算して、それを含む新端子グラフ
データを端子グラフデータ記憶部50に記録する。
【0139】そして、端子グラフ作成手段104は、そ
のビアホールと最短経路節の部品を選択部品とし、それ
らにステップS107の処理を行ない、その後にステッ
プS105以降の処理を行なう(ステップS310)。
【0140】このようにして、部品を、その移動が連鎖
的に影響する順に合わせて移動する。
【0141】ここで、コンパクションで連鎖する部品の
グループがいくつかの独立なグループに分離していると
しよう。この場合には、以上の処理で処理されないで残
る部品群が存在する。その場合は、残りの部品群に対し
てステップS104からS108までの処理を行なう
(ステップS205)。
【0142】その後、部品コンパクション手段107
は、各部品を、部品移動ベクトルデータ記憶部76に記
憶した部品移動ベクトルデータで平行移動した位置に配
置する(ステップS109)。
【0143】最後に、第1の実施の形態におけるステッ
プS110とS111と同様にして、配線コンパクショ
ン手段108と再配線手段109とが、整った斜め配線
を含む配線を再配線する(ステップS110、S11
1)。
【0144】次に、図19から図21を参照して、第3
の実施の形態に係る図形レイアウト圧縮システムの動作
について具体例を用いて説明する。図19から図21は
第3の実施の形態の処理動作を説明するための絵柄を示
す平面図であって、図19は本第3の実施の形態のステ
ップS309までの処理の結果のレイアウトと最短経路
網グラフデータ55を示す平面図である。また、図21
は、本第3の実施の形態による処理を終了した状態のレ
イアウトを示す平面図である。
【0145】以下に、図19のレイアウトを、本第3の
実施の形態に係る最短経路解消手段が最短経路を解消す
る動作を、図18の処理手順の流れ図に添って説明す
る。
【0146】図19のレイアウトに対して、最短経路解
消手段は、最短経路網グラフデータ55の節のビアホー
ルに、共通の干渉方向61を持つ2本の最短経路網グラ
フデータ55に挟まれているビアホール2002を抽出
する。次に、最短経路解消手段は、その最短経路網グラ
フデータ55でビアホール2002が接続する他の節の
部品端子2001と部品端子2003の列からビアホー
ル2002を垂直方向に移動し最短経路を解消する。そ
して、端子グラフ作成手段104は、最短経路節同士を
結ぶ端子グラフデータを新規に作成する(図20)。
【0147】次に、部品コンパクション手段107は、
そのビアホール2002と部品端子2001と部品20
03を選択部品とし、ステップS107の処理を行な
い、端子制約配列75を作成する。その後、部品コンパ
クション手段107は、ステップS105以降の処理を
行ない、図21に示す様に部品端子2003を移動させ
る。
【0148】次に、本発明の第3実施の形態に係る図形
レイアウト圧縮システムにおける効果について説明す
る。
【0149】上述したように、第3の実施の形態では、
端子グラフデータの最短経路のビアホールを最短経路網
グラフデータの干渉方向61に垂直な方向に移動させる
事で、最短経路を解消し、より小さい領域に部品を自動
配置できる。その理由は、端子グラフデータの最短経路
を検出し、その経路が経由するビアホールをその経路か
ら外す部品移動ベクトルデータを作成する最短経路解消
手段を有するためである。
【0150】また、本発明の第4の実施の形態に係る図
形レイアウト圧縮システムは、第2の実施の形態と同様
に、部品移動指定手段で、全部品を各々の部品の位置の
レイアウト中心からの距離を相似な距離に拡大する位置
に移動を指定し、部品コンパクション手段107でその
ようにレイアウトを拡大した位置に部品を配置し部品端
子間の初期配線も伴い拡大配置する。
【0151】この部品コンパクション手段107として
は、第2の実施例あるいは第3の実施例の部品コンパク
ション手段107を用いる。
【0152】次に、部品コンパクション手段107は、
各部品の端子間の未結線部分を配線する。あるいは、部
品コンパクション手段107は、拡大した配置において
部品を変更しあるいは結線を変更修正する。
【0153】その結果のレイアウトを部品移動指定手段
で全部品と配線をレイウアト中心に向けて移動指定した
上で、部品コンパクション手段107と配線コンパクシ
ョン手段108でコンパクションする。
【0154】次に、第4の実施の形態に係る図形レイア
ウト圧縮システムにおける主な効果について説明する。
本第4の実施の形態では、部品間の配線あるいは設計変
更を十分余裕のある広い空間で行ない、その後に部品と
配線をコンパクションする事により、高密度配線を容易
に実現できる効果がある。その理由は、本発明に係る部
品コンパクション手段107が部品と配線の間隔を広げ
る部品移動を行なえるためである。
【0155】本発明の第5の実施の形態に係る図形レイ
アウト圧縮システムは、上述した第1の実施の形態と同
じ機器構成である。本第5の実施の形態では、コンピュ
ータ100が、部分グラフデータ記憶手段(図示せ
ず)、部品群展開手段(図示せず)、端子グラフ更新手
段(図示せず)、概略配線表示手段(図示せず)、およ
び配線更新手段(図示せず)を含む事が特徴である。こ
れらの手段はそれぞれ概略つぎのように動作する。
【0156】部分グラフ記憶手段は、レイアウト中の一
部の領域(切り出し領域)内の部品と配線の素片データ
と端子グラフデータを記憶する。部品展開手段は、部分
グラフ記憶手段から素片データと端子グラフデータを読
み出し配置する。端子グラフ更新手段は、切り出し領域
の外の部品端子と切り出し領域内の部品端子を結ぶ端子
グラフデータを更新する。概略配線表示手段は、端子グ
ラフデータに挟まれる配線の概略位置を表示する。配線
更新手段は、指定した配線と指定した部品端子及び配線
との順序を入れ替える。
【0157】次に、図22を参照して、第5の実施の形
態に係る図形レイアウト圧縮方法の動作について説明す
る。
【0158】第5の実施の形態では、操作指令入力手段
110が、操作者の指令を受け、レイアウト中の一部の
領域(切り出し領域)を指定し、その領域内の部品と配
線の素片データと端子グラフデータを作成し、部分グラ
フ記憶手段に記憶する。そして、操作指令入力手段11
0が操作者からの指令を受け、部品群展開手段が素片デ
ータと端子グラフデータを、レイアウト上の任意の層面
と任意の展開位置(図示せず)に、任意の配向回転角度
(図示せず)を指定して部分グラフ記憶手段から読み出
し、展開位置を中心に配向回転角度(90度)で回転し
配置する(ステップS500)。
【0159】そして、端子グラフ更新手段が、切り出し
領域の外の部品端子と切り出し領域内の部品端子を結ぶ
端子グラフデータを以下の様に更新する。
【0160】すなわち、先ず、端子グラフ更新手段は、
グラフ更新配列(図示せず)に、切り出し領域の内部の
部品端子と切り出し領域の外部の部品端子を結ぶ端子グ
ラフ番号79を記録する(ステップS501)。
【0161】そして、端子グラフ更新手段は、グラフ更
新配列を順次に読み出し、記録した端子グラフ番号79
の端子グラフデータ(処理グラフ)を読み出し、その片
端の部品端子を端子Aとし、他端の部品端子に既存の端
子グラフデータで接続される部品端子を端子Bとし、端
子Aと端子Bに対して端子グラフ作成手順(図12のS
411からS414)で端子グラフデータを更新する。
ここで、端子Aと端子Bの端子グラフデータを新たに作
成した場合には、端子グラフ更新手段520は、その端
子グラフ番号79をグラフ更新配列に記録する(ステッ
プS502)。
【0162】また、端子グラフ更新手段は、新たに作成
する端子グラフデータに記録する配線素片番号31とし
て、端子Aと端子Bを既存の端子グラフデータで結ぶ経
路を探索し、その経路の端子グラフデータが記録する配
線素片番号31を抽出する。そして、それらの配線素片
データの一方の位置番号33が、連続して隣り合う配線
素片(隣接素片)同士だけで共有される場合に、端子グ
ラフ更新手段は、それらの素片番号31を除去し、残っ
た配線素片番号31を端子Aと端子Bの端子グラフデー
タの両端子間に挟まれる配線素片番号31とした新端子
グラフデータを端子グラフデータ記憶部50に記録す
る。また、端子グラフ更新手段は、その配線帯幅を計算
して、それを含む新端子グラフデータを端子グラフデー
タ記憶部50に記録する。
【0163】更に、端子グラフ更新手段は、処理グラフ
の他端の部品端子に対しても同様にステップS502以
降の処理で端子グラフデータを更新する。次に、端子グ
ラフ更新手段は、ステップS502の最初に戻り、グラ
フ更新配列から次の処理グラフを読み出し、全てのグラ
フ更新配列の処理を終えるまで続ける(ステップS50
3)。
【0164】次に、概略配線表示手段は、部品端子間の
概略配線を表示する。
【0165】次に、操作指令入力手段110は操作者の
指令を受け、配線層面番号を指定し、部品端子とそれに
その配線層面番号で隣接する概略配線を指定する(ステ
ップS504)。
【0166】次に、配線更新手段が、図25(a)に示
す様に、指定した概略配線(第1の配線)を指定した部
品端子の周りを、図25(b)に示す様に迂回させる。
すなわち、配線更新手段は、その部品端子に接続する端
子グラフデータに記録された概略配線の素片番号31を
削除し、その概略配線の素片番号31が記録されていな
い端子グラフデータには、その素片番号31を記録す
る。方向が隣り合う端子グラフデータに同じ概略配線の
素片番号31が記録されている場合は、両端子グラフデ
ータを概略配線が貫く。こうして、部品端子を迂回する
概略配線が形成される(ステップS505)。
【0167】また、指定した部品端子に配線(第2の配
線)が接続されている場合には、配線更新手段は、以下
の様にして第1の配線と第2の配線を入れ替える。すな
わち、配線更新手段は、概略配線(第1の配線)の素片
31が記録されている端子グラフデータ(第1の端子グ
ラフ番号79)を抽出し、指定した部品端子(図27
(a)の端子A)から第1の配線の終端(端子B)ま
で、第1の端子グラフ番号79を順に第1の配列に記憶
する。
【0168】また、配線更新手段は、第2の配線の素片
番号31が記録されている端子グラフデータ(第2の端
子グラフ番号79)を抽出し、第2の端子グラフ番号7
9を第2の配線の先端(端子A)から終端(端子C)ま
で順に並ベて第2の配列に記憶する(ステップS50
6)。
【0169】次に、配線更新手段は、第1の配列と第2
の配列とを比較し、第2の配列の最初の端子グラフ番号
79(始点グラフ)と終わりの端子グラフ番号79(終
点グラフ)とがともに第1の配列に記録されている場合
であって、かつその層面で第2の配線の終端の部品端子
に接続する配線が第2の配線のみである場合には、以下
の様にして第1の配線と第2の配線の順番を入れ替え
る。すなわち、配線更新手段は、第2の配線の両端の部
品端子に接続する端子グラフデータに第1の配線の素片
番号31が記録されている場合はそれを消し、記録され
ていない場合はその素片番号31を記録し第1の配線を
迂回させる。そして、配線更新手段は、第1の配列で始
点グラフから終点グラフまでに記録した端子グラフデー
タの第1の配線の素片番号31を第2の配線の素片番号
31に書き換え、第2の配列で始点グラフから終点グラ
フまでに記録した端子グラフデータの第2の配線の素片
番号31を第1の端子の素片番号31に書き換える(ス
テップS507)。
【0170】他方、図27(a)に示す様に、第1の配
列の最初の端子グラフ番号79(始点グラフ)と終わり
の端子グラフ番号79(終点グラフ)とが第2の配列に
記録されているとしよう。この場合において、その層面
で第1の配線の終端の部品端子に接続する配線は第1の
配線のみである場合には、配線更新手段は、以下の様に
して図26(b)に示す様に、第2の配線と第1の配線
の順番を入れ替える。すなわち、配線更新手段は、第2
の配線の始点の部品端子に接続する端子グラフデータに
第1の配線の素片番号31が記録されている場合にはそ
れを消し、記録されていない場合にはその素片番号31
を記録し第1の配線を第2配線の始点の部品端子を迂回
させる。そして、配線更新手段は、第1の配線の終点の
部品端子に接続する端子グラフデータに第2の配線の素
片番号31が記録されている場合にはそれを消し、記録
されていない場合にはその素片番号31を記録し第2の
配線を第1の配線の終点の部品端子を迂回させる。そし
て、配線更新手段は、第1の配列で始点グラフから終点
グラフまでに記録した端子グラフデータの第1の配線の
素片番号31を第2の配線の素片番号31に書き換え、
第2の配列で始点グラフから終点グラフまでに記録した
端子グラフデータの第2の配線の素片番号31を第1の
端子の素片番号31に書き換える(ステップS50
8)。
【0171】このようにして、配線更新手段は、第1の
配線と第2の配線の順番を入れ替える。
【0172】その後、部品コンパクション手段107
は、各部品を部品移動ベクトルデータで平行移動した位
置に配置する(ステップS109)。
【0173】次に、第1の実施の形態のステップS11
0とS111と同様にして、配線コンパクション手段1
08と再配線手段109とが、整った斜め配線を含む配
線を再配線する(ステップS110、S111)。
【0174】次に、図23を参照して、第5の実施の形
態に係る図形レイアウト圧縮システムの動作について説
明する。
【0175】図23(a)に示す様に、操作指令入力手
段110は、斜線で示す切り出し領域を指定し、その領
域内の部品と配線の素片データと端子グラフデータを作
成する。そして、操作指令入力手段110は、その素片
データと端子グラフデータを、左回り90度の配向回転
角度を指定して、素片データ及び端子グラフデータとを
それぞれ素片データ記憶部30及び端子グラフデータ記
憶部50から読み出し、図23(b)に示す様に配置す
る。
【0176】次に、端子グラフ更新手段は、グラフ更新
配列に部品端子AとDの端子グラフデータ番号79(端
子グラフADと略称)と、端子グラフBEと端子グラフ
CF等を記録する(ステップS501)。次に、端子グ
ラフ更新手段は、ステップS502とS503で端子グ
ラフADから端子グラフAEを作成し、ステップS50
2とS503を繰り返して端子グラフAFを作成する。
同様に、端子グラフ更新手段は、端子グラフBEから端
子グラフBFを、次に端子グラフBHを作成する。ま
た、端子グラフ更新手段は、端子グラフCFからは、端
子グラフCHを作成する。
【0177】次に、概略配線表示手段は、図24(a)
の様に、部品端子間の概略配線を表示する。そして、操
作指令入力手段110は部品端子Bとその右側に隣接す
る概略配線を指定する。次に、配線更新手段は、その部
品端子側の概略配線を、図24(b)に示す様に部品端
子Bを迂回させる。
【0178】次に、第5の実施の形態に係る図形レイア
ウト圧縮システムにおける主な効果について説明する。
【0179】本第5の実施の形態は、レイアウトの一部
を切り出し、自由に移動・回転させて配置でき、また、
概略配線を部品端子を迂回させる端子グラフデータの変
更を行ないコンパクション配置できる。
【0180】尚、本発明は、上述した実施の形態に限定
されず、本発明の要旨を脱逸脱しない範囲内で種々の変
更が可能なのはいうまでもない。たとえば、上述した実
施の形態のコンピュータ100における各手段を実現す
るプログラムは、図1の破線で示すような記録媒体11
5に記録されていても良い。ここで、「記録媒体」と
は、プログラムを記録したコンピュータ読取可能な記録
媒体のことをいい、具体的には、CD−ROM、フレキ
シブルディスクなどの磁気ディスク、半導体メモリなど
を含む。さらに、記録媒体115は、プログラムを記録
した磁気テープ、紙テープ、用紙でも良い。記録媒体1
15が用紙の場合には、コンピュータはOCR(光学的
文字読取装置)のような読取装置と、この読取装置で読
み取った文字(コード)をコンピュータが認識できる機
械言語に翻訳するコンパイラとを備えていれば良い。
【0181】
【発明の効果】以上説明したように、本発明では、レイ
アウトデータを入力してこの部品端子あるいは半導体セ
ルなどの素片でレイアウト領域の中心から放射状の方向
で隣接する素片同士の制約グラフデータを作成し、更
に、その素片のうち配線を除いた部品端子を両端に持つ
制約グラフデータの経路から端子グラフデータを作成
し、端子が挟む幅と必要間隔を加えた長さの配線帯幅を
記憶し、この各部品端子を端子グラフデータで連動して
その経路の方向へ縦方向、横方向あるいは斜め方向にコ
ンパクションし、その後に、再配線手段で配線を整形し
再配線するようにしているので、二次元空間に配置した
配線、端子、ビアホール及び多角形導体形状を有する少
なくとも1層のパターンと部品とを一度のコンパクショ
ンで縦方向と横方向ともに圧縮できるという効果を奏す
る。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による図形レイアウ
ト圧縮システムの構成示すブロック図である。
【図2】図1に示した図形レイアウト圧縮システムの全
体の動作を説明するためのフローチャートである。
【図3】図1に示した図形レイアウト圧縮システムで使
用される各種のデータ(素片データ、位置データ、形状
データ、配線限界位置データ)を示す図である。
【図4】図1に示した図形レイアウト圧縮システムで使
用される他の各種のデータ(制約グラフデータ、端子グ
ラフデータ、端子制約配列)を示す図である。
【図5】図1に示した図形レイアウト圧縮システムで使
用されるレイアウトの一例を示す図である。
【図6】図1に示した図形レイアウト圧縮システムで使
用されるレイアウトの一例を示す図である。
【図7】図1に示した図形レイアウト圧縮システムでの
処理動作を説明するための絵柄を示す平面図である。
【図8】図7に示したレイアウトを、コンパクション配
置した後の状態を示す平面図である。
【図9】図1に示した図形レイアウト圧縮システムによ
る処理を終了した状態のレイアウトを示す平面図であ
る。
【図10】本発明の第2の実施の形態による図形レイア
ウト圧縮方法の動作を説明するためのフローチャートで
ある。
【図11】本発明に係る図形レイアウト圧縮システムで
の端子グラフ作成手順を示すフローチャートである。
【図12】本発明に係る図形レイアウト圧縮システムの
動作を説明するためのレイアウトを示す図である。
【図13】本発明に係る図形レイアウト圧縮システムに
使用される部品コンパクション手段でのコンパクション
の一例を示す図である。
【図14】図10に示した図形レイアウト圧縮方法の処
理動作を説明するため絵柄である初期のレイアウトを示
す平面図である。
【図15】図14に示したレイアウトを、コンパクショ
ン配置した後の状態を示す平面図である。
【図16】図10に示した図形レイアウト圧縮方法によ
る処理を終了した状態のレイアウトを示す平面図であ
る。
【図17】図10に示した図形レイアウト圧縮方法にお
いて使用される最短経路網グラフデータを示す図であ
る。
【図18】本発明の第3の実施の形態による図形レイア
ウト圧縮方法の動作を説明するためのフローチャートで
ある。
【図19】図18に示した図形レイアウト圧縮方法の処
理動作を説明するため絵柄である初期のレイアウトを示
す平面図である。
【図20】図19に示したレイアウトに対して端子グラ
フデータを新規に作成した後の状態を示す平面図であ
る。
【図21】図19に示した図形レイアウト圧縮方法によ
る処理を終了した状態のレイアウトを示す平面図であ
る。
【図22】本発明の第5の実施の形態による図形レイア
ウト圧縮方法の動作を説明するためのフローチャートで
ある。
【図23】図22に示した図形レイアウト圧縮方法の動
作を説明するために使用されるレイアウトの一例を示す
図である。
【図24】図22に示した図形レイアウト圧縮方法の動
作を説明するために使用されるレイアウトの一例を示す
図である。
【図25】図22に示した図形レイアウト圧縮方法にお
いて使用される配線更新手段の動作を説明するためのレ
イアウトの一例を示す図である。
【図26】図22に示した図形レイアウト圧縮方法にお
いて使用される配線更新手段の動作を説明するためのレ
イアウトの一例を示す図である。
【図27】従来の図形レイアウト圧縮装置の構成を示す
ブロック図である。
【図28】図27に示した図形レイアウト圧縮装置の動
作を説明するための配置の一例を示す平面図である。
【符号の説明】
20 レイアウトデータ記憶部 30 素片データ記憶部 40 制約グラフデータ記憶部 50 端子グラフデータ記憶部 76 部品移動ベクトルデータ記憶部 80 配線限界位置データ記憶部 100 コンピュータ 101 表示部 102 操作部 103 制約グラフ作成手段 104 端子グラフ作成手段 107 部品コンパクション手段 108 配線コンパクション手段 109 再配線手段 110 操作指令入力手段 111 レイアウトデータ変換手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−268062(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 G06F 17/50

Claims (33)

    (57)【特許請求の範囲】
  1. 【請求項1】 二次元空間に配置した配線、端子、ビア
    ホール及び多角形導体形状を有する少なくとも1層のパ
    ターンと、印刷配線板の部品あるいは半導体セルのレイ
    アウトデータとを読み込み、該レイアウトをコンパクシ
    ョンする図形レイアウト圧縮システムであって、 該レイアウトデータから、部品端子と前記ビアホール、
    配線を除いた前記半導体セル、部品外形同士のいずれか
    を両端の節として持つ端子グラフデータを作成すると共
    に、前記端子グラフデータで連結した各端子とビアホー
    ルが、前記端子グラフデータの両端の節の間に挟まれる
    配線の幅と必要間隔を加えた配線帯幅を介して、一端の
    節が他端の節に縦横斜め方向から接近し得る移動の限界
    領域を計算する端子グラフ作成手段と、 該移動の限界領域と干渉しない位置に、他端の節の部品
    配線を除いたビアホールを移動する部品コンパクショ
    ン手段と、 配線を部品とビアホールの間の間隔に斜め配線を有する
    配線形状に整形し再配線する再配線手段とを有すること
    を特徴とする図形レイアウト圧縮システム。
  2. 【請求項2】 前記部品コンパクション手段が、前記移
    動の限界領域と干渉しない位置に、他端の節の部品と
    線を除いたビアホールの移動方向を、縦横方向から少し
    偏向した方向に移動すること、を特徴とする請求項1に
    記載の図形レイアウト圧縮システム。
  3. 【請求項3】 前記端子グラフデータに、予め所定角度
    に量子化して定義した量子化方向を指定し記録する手段
    を更に有し、 前記端子グラフ作成手段は、前記端子グラフデータの両
    端の部品端子を結ぶベクトルの該量子化方向への投影成
    分の長さから、両端の部品端子の他端側の量子化方向の
    幅を引き算し、更に配線帯幅を引き算した値を量子化方
    向の幅とする多角形形状を計算し、該多角形形状の内側
    を、前記移動の限界領域として計算すること、を特徴と
    する請求項1に記載の図形レイアウト圧縮システム。
  4. 【請求項4】 前記端子グラフ作成手段は、予め所定角
    度に量子化して定義した量子化方向を定義し、前記端子
    グラフデータに、端子グラフデータの端の部品端子の量
    子化方向の幅に、他端の部品端子の該量子化方向の逆方
    向の幅を加え、配線帯幅を加えた値を量子化方向の幅と
    する多角形の形状の外側を、前記移動の限界領域として
    計算すること、を特徴とする請求項1に記載の図形レイ
    アウト圧縮システム。
  5. 【請求項5】 前記端子グラフデータのビアホール、前
    記印刷配線板の部品端子あるいは前記半導体セルを表示
    する表示部と、 操作者の指令を受ける操作指令入力手段と、 前記部品あるいは前記半導体セル及び前記ビアホールの
    移動目標位置を自由に設定する部品移動指定手段とを更
    に備え、 前記部品コンパクション手段は、該部品移動指定手段に
    よって指定された移動指定に従い、全部品とビアホール
    を移動し、 前記再配線手段は配線を確定させること、を特徴とする
    請求項1から4のいずれか1つに記載の図形レイアウト
    圧縮システム。
  6. 【請求項6】 前記部品コンパクション手段は、最短経
    路網グラフデータを表示部に表示する手段を有するこ
    と、を特徴とする請求項5に記載の図形レイアウト圧縮
    システム。
  7. 【請求項7】 前記部品移動指定手段が、操作者から部
    品端子間に追加配線、追加ビアホール、および追加部品
    のいずれかを挿入する指令を受け、 前記部品コンパクション手段は、挿入する配線等を計算
    に加えた部品端子間隔を保つように部品移動を行なうこ
    と、を特徴とする請求項5に記載の図形レイアウト圧縮
    システム。
  8. 【請求項8】 前記端子グラフデータのビアホール、前
    記印刷配線板の部品端子あるいは前記半導体セルを表示
    し、個々の部品とビアホールの移動方向と距離とを指定
    し、その移動方向を任意のレイアウト位置の方向に向
    け、あるいは任意のレイアウト位置から離れる方向に向
    けて一括して全部品とビアホールの移動方向と距離とを
    指定する部品移動指定手段をさらに有し、 前記部品コンパクション手段は、該部品移動指定手段に
    よって指定された移動指定に従って全部品とビアホール
    を移動すること、を特徴とする請求項5に記載の図形レ
    イアウト圧縮システム。
  9. 【請求項9】 前記部品コンパクション手段は、全部品
    のレイアウト中心からの距離を相似な距離に拡大し、次
    に各部品の端子間を自動配線し、次に全部品と配線をレ
    イウアト中心に向けてコンパクションすること、を特徴
    とする請求項8に記載の図形レイアウト圧縮システム。
  10. 【請求項10】 レイアウトの部分領域内の端子グラフ
    データを切り出し、平行移動及び回転させ再配置する部
    品展開手段と、 該部分領域内外の部品端子同士の端子グラフデータを更
    新する手段とをさらに有すること、を特徴とする請求項
    1から9のいずれか1つに記載の図形レイアウト圧縮シ
    ステム。
  11. 【請求項11】 指定した配線と指定した部品端子及び
    配線との順序を入れ替える配線更新手段をさらに有する
    こと、を特徴とする請求項1から9のいずれか1つに記
    載の図形レイアウト圧縮システム。
  12. 【請求項12】 二次元空間に配置した配線、端子、ビ
    アホール及び多角形導体形状を有する少なくとも1層の
    パターンと、印刷配線板の部品あるいは半導体セルのレ
    イアウトデータとを読み込み、該レイアウトをコンパク
    ションする図形レイアウト圧縮方法であって、 該レイアウトデータから、部品端子と前記ビアホール、
    配線を除いた前記半導体セル、部品外形同士のいずれか
    を両端の節として持つ端子グラフデータを作成し、 前記端子グラフデータで連結した各端子とビアホール
    が、前記端子グラフデータの両端の節の間に挟まれる配
    線の幅と必要間隔を加えた配線帯幅を介して、一端の節
    が他端の節に縦横斜め方向から接近し得る移動の限界領
    域を計算し、 該移動の限界領域と干渉しない位置に、他端の節の部品
    配線を除いたビアホールを移動して、部品をコンパク
    ションし、 配線を部品とビアホールの間の間隔に斜め配線を有する
    配線形状に整形し再配線するステップを含むことを特徴
    とする図形レイアウト圧縮方法。
  13. 【請求項13】 前記部品をコンパクションするステッ
    プが、前記移動の限界領域と干渉しない位置に、他端の
    節の部品と配線を除いたビアホールの移動方向を、縦横
    方向から少し偏向した方向に移動すること、を特徴とす
    る請求項12に記載の図形レイアウト圧縮方法。
  14. 【請求項14】 前記端子グラフデータに、予め所定角
    度に量子化して定義した量子化方向を指定し記録するス
    テップを更に含み、 前記移動限界領域を計算するステップは、前記端子グラ
    フデータの両端の部品端子を結ぶベクトルの該量子化方
    向への投影成分の長さから、両端の部品端子の他端側の
    量子化方向の幅を引き算し、更に配線帯幅を引き算した
    値を量子化方向の幅とする多角形形状を計算し、該多角
    形形状の内側を、前記移動の限界領域として計算するこ
    と、を特徴とする請求項12に記載の図形レイアウト圧
    縮方法。
  15. 【請求項15】 前記移動限界領域を計算するステップ
    は、予め所定角度に量子化して定義した量子化方向を定
    義し、前記端子グラフデータに、端子グラフデータの端
    の部品端子の量子化方向の幅に、他端の部品端子の該量
    子化方向の逆方向の幅を加え、配線帯幅を加えた値を量
    子化方向の幅とする多角形の形状の外側を、前記移動の
    限界領域として計算すること、を特徴とする請求項12
    に記載の図形レイアウト圧縮方法。
  16. 【請求項16】 前記端子グラフデータのビアホール、
    前記印刷配線板の部品端子あるいは前記半導体セルを表
    示し、 操作者の指令を受け、 前記部品あるいは前記半導体セル及び前記ビアホールの
    移動目標位置を自由に設定するステップを更に含み、 前記部品をコンパクションするステップは、該設定する
    ステップによって指定された移動指定に従い、全部品と
    ビアホールを移動し、 前記再配線をするステップは配線を確定させること、を
    特徴とする請求項12から15のいずれか1つに記載の
    図形レイアウト圧縮方法。
  17. 【請求項17】 前記部品をコンパクションするステッ
    プは、最短経路網グラフデータを表示部に表示するこ
    と、を特徴とする請求項16に記載の図形レイアウト圧
    縮方法。
  18. 【請求項18】 前記部品移動を指定するステップが、
    操作者から部品端子間に追加配線、追加ビアホール、お
    よび追加部品のいずれかを挿入する指令を受け、 前記部品をコンパクションするステップは、挿入する配
    線等を計算に加えた部品端子間隔を保つように部品移動
    を行なうこと、を特徴とする請求項16に記載の図形レ
    イアウト圧縮方法。
  19. 【請求項19】 前記端子グラフデータのビアホール、
    前記印刷配線板の部品端子あるいは前記半導体セルを表
    示し、個々の部品とビアホールの移動方向と距離とを指
    定し、その移動方向を任意のレイアウト位置の方向に向
    け、あるいは任意のレイアウト位置から離れる方向に向
    けて一括して全部品とビアホールの移動方向と距離とを
    指定するステップをさらに含み、 前記部品をコンパクションするステップは、該指定する
    ステップによって指定された移動指定に従って全部品と
    ビアホールを移動すること、を特徴とする請求項16に
    記載の図形レイアウト圧縮方法。
  20. 【請求項20】 前記部品をコンパクションするステッ
    プは、全部品のレイアウト中心からの距離を相似な距離
    に拡大し、次に各部品の端子間を自動配線し、次に全部
    品と配線をレイウアト中心に向けてコンパクションする
    こと、を特徴とする請求項19に記載の図形レイアウト
    圧縮方法。
  21. 【請求項21】 レイアウトの部分領域内の端子グラフ
    データを切り出し、平行移動及び回転させ再配置し、 該部分領域内外の部品端子同士の端子グラフデータを更
    新するステップをさらに含むこと、を特徴とする請求項
    12から20のいずれか1つに記載の図形レイアウト圧
    縮方法。
  22. 【請求項22】 指定した配線と指定した部品端子及び
    配線との順序を入れ替えるステップをさらに含むこと、
    を特徴とする請求項12から20のいずれか1つに記載
    の図形レイアウト圧縮方法。
  23. 【請求項23】 二次元空間に配置した配線、端子、ビ
    アホール及び多角形導体形状を有する少なくとも1層の
    パターンと、印刷配線板の部品あるいは半導体セルのレ
    イアウトデータとを読み込み、該レイアウトをコンパク
    ションする処理を、コンピュータで実行させるためのプ
    ログラムを記録した記録媒体において、 該レイアウトデータから、部品端子と前記ビアホール、
    配線を除いた前記半導体セル、部品外形同士のいずれか
    を両端の節として持つ端子グラフデータを作成する第1
    の処理と、 前記端子グラフデータで連結した各端子とビアホール
    が、前記端子グラフデータの両端の節の間に挟まれる配
    線の幅と必要間隔を加えた配線帯幅を介して、一端の節
    が他端の節に縦横斜め方向から接近し得る移動の限界領
    域を計算する第2の処理と、 該移動の限界領域と干渉しない位置に、他端の節の部品
    配線を除いたビアホールを移動して、部品をコンパク
    ションする第3の処理と、 配線を部品とビアホールの間の間隔に斜め配線を有する
    配線形状に整形し再配線する第4の処理と、 をコンピュータに実行させるプログラムを記録した、前
    記コンピュータが読取可能な記録媒体。
  24. 【請求項24】 前記第3の処理は、前記移動の限界領
    域と干渉しない位置に、他端の節の部品と配線を除いた
    ビアホールの移動方向を、縦横方向から少し偏向した方
    向に移動する処理であること、を特徴とする請求項23
    に記載の前記コンピュータが読取可能な記録媒体。
  25. 【請求項25】 前記端子グラフデータに、予め所定角
    度に量子化して定義した量子化方向を指定し記録する第
    5の処理を更に含み、 前記第2の処理は、前記端子グラフデータの両端の部品
    端子を結ぶベクトルの該量子化方向への投影成分の長さ
    から、両端の部品端子の他端側の量子化方向の幅を引き
    算し、更に配線帯幅を引き算した値を量子化方向の幅と
    する多角形形状を計算し、該多角形形状の内側を、前記
    移動の限界領域として計算する処理であること、を特徴
    とする請求項23に記載の前記コンピュータが読取可能
    な記録媒体。
  26. 【請求項26】 前記第2の処理は、予め所定角度に量
    子化して定義した量子化方向を定義し、前記端子グラフ
    データに、端子グラフデータの端の部品端子の量子化方
    向の幅に、他端の部品端子の該量子化方向の逆方向の幅
    を加え、配線帯幅を加えた値を量子化方向の幅とする多
    角形の形状の外側を、前記移動の限界領域として計算す
    る処理であること、を特徴とする請求項23に記載の前
    記コンピュータが読取可能な記録媒体。
  27. 【請求項27】 前記端子グラフデータのビアホール、
    前記印刷配線板の部品端子あるいは前記半導体セルを表
    示する第6の処理と、 操作者の指令を受ける第7の処理と、 前記部品あるいは前記半導体セル及び前記ビアホールの
    移動目標位置を自由に設定する第8の処理とを更に含
    み、 前記第3の処理は、該設定するステップによって指定さ
    れた移動指定に従い、全部品とビアホールを移動し、 前記第4の処理は配線を確定させること、を特徴とする
    請求項23から26のいずれか1つに記載の前記コンピ
    ュータが読取可能な記録媒体。
  28. 【請求項28】 前記第3の処理は、最短経路網グラフ
    データを表示部に表示する処理を含むこと、を特徴とす
    る請求項27に記載の前記コンピュータが読取可能な記
    録媒体。
  29. 【請求項29】 前記第8の処理が、操作者から部品端
    子間に追加配線、追加ビアホール、および追加部品のい
    ずれかを挿入する指令を受け、 前記第3の処理は、挿入する配線等を計算に加えた部品
    端子間隔を保つように部品移動を行なうこと、を特徴と
    する請求項27に記載の前記コンピュータが読取可能な
    記録媒体。
  30. 【請求項30】 前記端子グラフデータのビアホール、
    前記印刷配線板の部品端子あるいは前記半導体セルを表
    示し、個々の部品とビアホールの移動方向と距離とを指
    定し、その移動方向を任意のレイアウト位置の方向に向
    け、あるいは任意のレイアウト位置から離れる方向に向
    けて一括して全部品とビアホールの移動方向と距離とを
    指定する第9の処理をさらに含み、 前記第3の処理は、該指定するステップによって指定さ
    れた移動指定に従って全部品とビアホールを移動するこ
    と、を特徴とする請求項27に記載の前記コンピュータ
    が読取可能な記録媒体。
  31. 【請求項31】 前記第3の処理は、全部品のレイアウ
    ト中心からの距離を相似な距離に拡大し、次に各部品の
    端子間を自動配線し、次に全部品と配線をレイウアト中
    心に向けてコンパクションすること、を特徴とする請求
    項30に記載の前記コンピュータが読取可能な記録媒
    体。
  32. 【請求項32】 レイアウトの部分領域内の端子グラフ
    データを切り出し、平行移動及び回転させ再配置する第
    10の処理と、 該部分領域内外の部品端子同士の端子グラフデータを更
    新する第11の処理とをさらに含むこと、を特徴とする
    請求項23から31のいずれか1つに記載の前記コンピ
    ュータが読取可能な記録媒体。
  33. 【請求項33】 指定した配線と指定した部品端子及び
    配線との順序を入れ替える第12の処理をさらに含むこ
    と、を特徴とする請求項23から31のいずれか1つに
    記載の前記コンピュータが読取可能な記録媒体。
JP10075942A 1998-03-24 1998-03-24 図形レイアウト圧縮システム及び図形レイアウト圧縮方法 Expired - Fee Related JP3120838B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10075942A JP3120838B2 (ja) 1998-03-24 1998-03-24 図形レイアウト圧縮システム及び図形レイアウト圧縮方法
US09/274,475 US6301686B1 (en) 1998-03-24 1999-03-23 Graphic layout compaction system capable of compacting a layout at once

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10075942A JP3120838B2 (ja) 1998-03-24 1998-03-24 図形レイアウト圧縮システム及び図形レイアウト圧縮方法

Publications (2)

Publication Number Publication Date
JPH11274310A JPH11274310A (ja) 1999-10-08
JP3120838B2 true JP3120838B2 (ja) 2000-12-25

Family

ID=13590804

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10075942A Expired - Fee Related JP3120838B2 (ja) 1998-03-24 1998-03-24 図形レイアウト圧縮システム及び図形レイアウト圧縮方法

Country Status (2)

Country Link
US (1) US6301686B1 (ja)
JP (1) JP3120838B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014212986A (ja) * 2013-04-25 2014-11-17 株式会社ジャパーナ キャリーバッグ

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3822009B2 (ja) 1999-11-17 2006-09-13 株式会社東芝 自動設計方法、露光用マスクセット、半導体集積回路装置、半導体集積回路装置の製造方法、および自動設計プログラムを記録した記録媒体
US6446246B1 (en) * 1999-12-28 2002-09-03 Intel Corporation Method and apparatus for detail routing using obstacle carving around terminals
US6434721B1 (en) * 2000-04-03 2002-08-13 Motorola, Inc. Method and apparatus for constraint graph based layout compaction for integrated circuits
JP4098459B2 (ja) * 2000-05-23 2008-06-11 株式会社日立製作所 電気長を考慮した信号線路の配線方法
US6898773B1 (en) 2002-01-22 2005-05-24 Cadence Design Systems, Inc. Method and apparatus for producing multi-layer topological routes
US6889372B1 (en) 2000-07-15 2005-05-03 Cadence Design Systems Inc. Method and apparatus for routing
FR2817045A1 (fr) * 2000-11-17 2002-05-24 Alstom Systeme de protection numerique a reconnaissance automatique de schema de jeu de barres dans un reseau electrique haute ou moyenne tension
US7003754B2 (en) 2000-12-07 2006-02-21 Cadence Design Systems, Inc. Routing method and apparatus that use of diagonal routes
EP1362373A2 (en) * 2000-12-06 2003-11-19 Simplex Solutions, Inc. Method and apparatus for considering diagonal wiring in placement
US6516455B1 (en) * 2000-12-06 2003-02-04 Cadence Design Systems, Inc. Partitioning placement method using diagonal cutlines
US7024650B2 (en) * 2000-12-06 2006-04-04 Cadence Design Systems, Inc. Method and apparatus for considering diagonal wiring in placement
US7080336B2 (en) * 2000-12-06 2006-07-18 Cadence Design Systems, Inc. Method and apparatus for computing placement costs
US7055120B2 (en) * 2000-12-06 2006-05-30 Cadence Design Systems, Inc. Method and apparatus for placing circuit modules
US6826737B2 (en) * 2000-12-06 2004-11-30 Cadence Design Systems, Inc. Recursive partitioning placement method and apparatus
US6957410B2 (en) 2000-12-07 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for adaptively selecting the wiring model for a design region
US6900540B1 (en) 2000-12-07 2005-05-31 Cadence Design Systems, Inc. Simulating diagonal wiring directions using Manhattan directional wires
US7073150B2 (en) 2000-12-07 2006-07-04 Cadence Design Systems, Inc. Hierarchical routing method and apparatus that use diagonal routes
US6858928B1 (en) 2000-12-07 2005-02-22 Cadence Design Systems, Inc. Multi-directional wiring on a single metal layer
US6915501B2 (en) 2001-01-19 2005-07-05 Cadence Design Systems, Inc. LP method and apparatus for identifying routes
US6738960B2 (en) 2001-01-19 2004-05-18 Cadence Design Systems, Inc. Method and apparatus for producing sub-optimal routes for a net by generating fake configurations
JP2002329783A (ja) * 2001-04-27 2002-11-15 Toshiba Corp 配線パターンの自動レイアウト方法、レイアウトパターンの光学補正方法、自動レイアウト方法と光学補正方法に基づいて製造される半導体集積回路、および自動レイアウト光学補正プログラムを記録した記録媒体
US6957408B1 (en) 2002-01-22 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for routing nets in an integrated circuit layout
US6895569B1 (en) 2001-06-03 2005-05-17 Candence Design Systems, Inc. IC layout with non-quadrilateral Steiner points
US6951005B1 (en) 2001-06-03 2005-09-27 Cadence Design Systems, Inc. Method and apparatus for selecting a route for a net based on the impact on other nets
US6882055B1 (en) 2001-06-03 2005-04-19 Cadence Design Systems, Inc. Non-rectilinear polygonal vias
US7069530B1 (en) 2001-06-03 2006-06-27 Cadence Design Systems, Inc. Method and apparatus for routing groups of paths
US6976238B1 (en) 2001-06-03 2005-12-13 Cadence Design Systems, Inc. Circular vias and interconnect-line ends
US6829757B1 (en) 2001-06-03 2004-12-07 Cadence Design Systems, Inc. Method and apparatus for generating multi-layer routes
US6877146B1 (en) 2001-06-03 2005-04-05 Cadence Design Systems, Inc. Method and apparatus for routing a set of nets
US6769105B1 (en) * 2001-06-03 2004-07-27 Cadence Design Systems, Inc. Method and arrangement for layout and manufacture of gridded non manhattan semiconductor integrated circuits
US7107564B1 (en) 2001-06-03 2006-09-12 Cadence Design Systems, Inc. Method and apparatus for routing a set of nets
US6957411B1 (en) 2001-06-03 2005-10-18 Cadence Design Systems, Inc. Gridless IC layout and method and apparatus for generating such a layout
US6859916B1 (en) 2001-06-03 2005-02-22 Cadence Design Systems, Inc. Polygonal vias
US7310793B1 (en) 2001-06-03 2007-12-18 Cadence Design Systems, Inc. Interconnect lines with non-rectilinear terminations
US7143382B2 (en) 2001-08-23 2006-11-28 Cadence Design Systems, Inc. Method and apparatus for storing routes
US6795958B2 (en) * 2001-08-23 2004-09-21 Cadence Design Systems, Inc. Method and apparatus for generating routes for groups of related node configurations
US7398498B2 (en) 2001-08-23 2008-07-08 Cadence Design Systems, Inc. Method and apparatus for storing routes for groups of related net configurations
US6931616B2 (en) * 2001-08-23 2005-08-16 Cadence Design Systems, Inc. Routing method and apparatus
US7155697B2 (en) 2001-08-23 2006-12-26 Cadence Design Systems, Inc. Routing method and apparatus
US6862727B2 (en) 2001-08-24 2005-03-01 Formfactor, Inc. Process and apparatus for adjusting traces
US6678876B2 (en) * 2001-08-24 2004-01-13 Formfactor, Inc. Process and apparatus for finding paths through a routing space
US7058913B1 (en) * 2001-09-06 2006-06-06 Cadence Design Systems, Inc. Analytical placement method and apparatus
US7096449B1 (en) 2002-01-22 2006-08-22 Cadence Design Systems, Inc. Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts
US7089524B1 (en) 2002-01-22 2006-08-08 Cadence Design Systems, Inc. Topological vias route wherein the topological via does not have a coordinate within the region
US6973634B1 (en) 2002-01-22 2005-12-06 Cadence Design Systems, Inc. IC layouts with at least one layer that has more than one preferred interconnect direction, and method and apparatus for generating such a layout
US6938234B1 (en) * 2002-01-22 2005-08-30 Cadence Design Systems, Inc. Method and apparatus for defining vias
US7013451B1 (en) 2002-01-22 2006-03-14 Cadence Design Systems, Inc. Method and apparatus for performing routability checking
US6892371B1 (en) 2002-01-22 2005-05-10 Cadence Design Systems, Inc. Method and apparatus for performing geometric routing
US6944841B1 (en) 2002-01-22 2005-09-13 Cadence Design Systems, Inc. Method and apparatus for proportionate costing of vias
US7080329B1 (en) 2002-01-22 2006-07-18 Cadence Design Systems, Inc. Method and apparatus for identifying optimized via locations
US7117468B1 (en) 2002-01-22 2006-10-03 Cadence Design Systems, Inc. Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts
US6892368B2 (en) * 2002-06-10 2005-05-10 Sun Microsystems, Inc. Patching technique for correction of minimum area and jog design rule violations
US6842358B2 (en) * 2002-08-01 2005-01-11 Netlogic Microsystems, Inc. Content addressable memory with cascaded array
US6895568B2 (en) * 2002-09-30 2005-05-17 Sun Microsystems, Inc. Correction of spacing violations between pure fill via areas in a multi-wide object class design layout
US7010771B2 (en) * 2002-11-18 2006-03-07 Cadence Design Systems, Inc. Method and apparatus for searching for a global path
US6988257B2 (en) * 2002-11-18 2006-01-17 Cadence Design Systems, Inc. Method and apparatus for routing
US7080342B2 (en) * 2002-11-18 2006-07-18 Cadence Design Systems, Inc Method and apparatus for computing capacity of a region for non-Manhattan routing
US7003752B2 (en) * 2002-11-18 2006-02-21 Cadence Design Systems, Inc. Method and apparatus for routing
US6996789B2 (en) * 2002-11-18 2006-02-07 Cadence Design Systems, Inc. Method and apparatus for performing an exponential path search
US7624367B2 (en) 2002-11-18 2009-11-24 Cadence Design Systems, Inc. Method and system for routing
US7047513B2 (en) * 2002-11-18 2006-05-16 Cadence Design Systems, Inc. Method and apparatus for searching for a three-dimensional global path
US6892369B2 (en) * 2002-11-18 2005-05-10 Cadence Design Systems, Inc. Method and apparatus for costing routes of nets
US7480885B2 (en) 2002-11-18 2009-01-20 Cadence Design Systems, Inc. Method and apparatus for routing with independent goals on different layers
US7216308B2 (en) * 2002-11-18 2007-05-08 Cadence Design Systems, Inc. Method and apparatus for solving an optimization problem in an integrated circuit layout
US7171635B2 (en) * 2002-11-18 2007-01-30 Cadence Design Systems, Inc. Method and apparatus for routing
US7093221B2 (en) * 2002-11-18 2006-08-15 Cadence Design Systems, Inc. Method and apparatus for identifying a group of routes for a set of nets
CA2414472A1 (en) * 2002-12-16 2004-06-16 Jonathan D. Bennett System and method based on an object-oriented software design framework for displaying constrained graphical layouts
US7013445B1 (en) 2002-12-31 2006-03-14 Cadence Design Systems, Inc. Post processor for optimizing manhattan integrated circuits placements into non manhattan placements
US7506295B1 (en) 2002-12-31 2009-03-17 Cadence Design Systems, Inc. Non manhattan floor plan architecture for integrated circuits
US7089519B1 (en) * 2002-12-31 2006-08-08 Cadence Design System, Inc. Method and system for performing placement on non Manhattan semiconductor integrated circuits
US7096445B1 (en) 2003-01-14 2006-08-22 Cadence Design Systems, Inc. Non-orthogonal structures and space tiles for layout, placement, and routing of an integrated circuit
WO2004102339A2 (en) * 2003-05-07 2004-11-25 Cadence Design Systems, Inc Removal of acute angles in a design layout
US7065731B2 (en) * 2003-05-07 2006-06-20 Cadence Design Systems, Inc. Removal of acute angles in a design layout
US7080339B2 (en) * 2003-05-07 2006-07-18 Cadence Design Systems, Inc. Plane representation of wiring in a design layout
US7243328B2 (en) * 2003-05-07 2007-07-10 Cadence Design Systems, Inc. Method and apparatus for representing items in a design layout
US7007258B2 (en) 2003-06-13 2006-02-28 Sun Microsystems, Inc. Method, apparatus, and computer program product for generation of a via array within a fill area of a design layout
US7134102B2 (en) * 2003-09-12 2006-11-07 Infineon Technologies Ag Automated layout transformation system and method
US7096447B1 (en) 2003-10-15 2006-08-22 Sun Microsystems, Inc. Method and apparatus for efficiently locating and automatically correcting certain violations in a complex existing circuit layout
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US7373628B1 (en) 2004-06-01 2008-05-13 Pulsic Limited Method of automatically routing nets using a Steiner tree
US7784010B1 (en) 2004-06-01 2010-08-24 Pulsic Limited Automatic routing system with variable width interconnect
US7131096B1 (en) 2004-06-01 2006-10-31 Pulsic Limited Method of automatically routing nets according to current density rules
US8095903B2 (en) 2004-06-01 2012-01-10 Pulsic Limited Automatically routing nets with variable spacing
US7257797B1 (en) 2004-06-07 2007-08-14 Pulsic Limited Method of automatic shape-based routing of interconnects in spines for integrated circuit design
US7571408B1 (en) 2005-03-09 2009-08-04 Cadence Design Systems, Inc. Methods and apparatus for diagonal route shielding
US7652668B1 (en) * 2005-04-19 2010-01-26 Adobe Systems Incorporated Gap closure in a drawing
US9245082B2 (en) 2005-06-21 2016-01-26 Pulsic Limited High-speed shape-based router
US7603644B2 (en) 2005-06-24 2009-10-13 Pulsic Limited Integrated circuit routing and compaction
US7694258B1 (en) 2005-08-01 2010-04-06 Cadence Design Systems, Inc. Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout
US7472366B1 (en) * 2005-08-01 2008-12-30 Cadence Design Systems, Inc. Method and apparatus for performing a path search
US7363607B2 (en) 2005-11-08 2008-04-22 Pulsic Limited Method of automatically routing nets according to parasitic constraint rules
US8201128B2 (en) 2006-06-16 2012-06-12 Cadence Design Systems, Inc. Method and apparatus for approximating diagonal lines in placement
US7698629B2 (en) * 2006-06-23 2010-04-13 International Business Machines Corporation Report layout reference processing
US8250514B1 (en) 2006-07-13 2012-08-21 Cadence Design Systems, Inc. Localized routing direction
US7851298B2 (en) * 2007-10-29 2010-12-14 Hynix Semiconductor Inc. Method for fabricating transistor in a semiconductor device utilizing an etch stop layer pattern as a dummy pattern for the gate electrode formation
US8407645B1 (en) * 2008-08-01 2013-03-26 Altera Corporation Graphical block-based design exploration tool
US8458636B1 (en) 2009-03-18 2013-06-04 Pulsic Limited Filling vacant areas of an integrated circuit design
US8370786B1 (en) * 2010-05-28 2013-02-05 Golden Gate Technology, Inc. Methods and software for placement improvement based on global routing
US9158502B2 (en) * 2013-04-15 2015-10-13 Massively Parallel Technologies, Inc. System and method for communicating between viewers of a hierarchical software design
US20140310678A1 (en) * 2013-04-15 2014-10-16 Massively Parallel Technologies, Inc. Systems And Methods For Collaborative Views Of A Hierarchical Software Design
US20140310680A1 (en) * 2013-04-15 2014-10-16 Massively Parallel Technologies, Inc. System And Method For Collaboration
US9335974B2 (en) * 2013-04-15 2016-05-10 Massively Parallel Technologies, Inc. System and method for determining and displaying design complexity of a software design
JP6281245B2 (ja) * 2013-10-31 2018-02-21 日本電気株式会社 情報処理装置及び表示拡大方法、並びにコンピュータ・プログラム
US10740530B1 (en) * 2018-12-20 2020-08-11 Cadence Design Systems, Inc. Clock tree wirelength reduction based on a target offset in connected routes
US11699014B2 (en) 2021-01-29 2023-07-11 Insight Direct Usa, Inc. System and method for determining paths between locations in a physical system
CN115964983B (zh) * 2023-03-16 2023-05-16 深圳鸿芯微纳技术有限公司 Mtcmos自动链式连接方法、装置及电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63181349A (ja) 1987-01-22 1988-07-26 Toshiba Corp Lsiのレイアウト設計装置
JPH01279373A (ja) 1988-04-30 1989-11-09 Toshiba Corp Lsiレイアウト圧縮装置
JPH05274392A (ja) 1991-05-29 1993-10-22 Fujitsu Ltd レイアウト・コンパクション方式
JPH06268062A (ja) 1993-03-11 1994-09-22 Nippon Steel Corp 集積回路の設計方法
JP3153462B2 (ja) 1996-01-26 2001-04-09 株式会社図研 コンパクション装置
US5987086A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic layout standard cell routing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014212986A (ja) * 2013-04-25 2014-11-17 株式会社ジャパーナ キャリーバッグ

Also Published As

Publication number Publication date
JPH11274310A (ja) 1999-10-08
US6301686B1 (en) 2001-10-09

Similar Documents

Publication Publication Date Title
JP3120838B2 (ja) 図形レイアウト圧縮システム及び図形レイアウト圧縮方法
JP3070679B2 (ja) 図形レイアウト圧縮システム及び図形レイアウト圧縮方法
JP3077757B2 (ja) レイアウトコンパクション方法及びレイアウトコンパクション装置
JP3070678B2 (ja) 図形レイアウト変更システム及び図形レイアウト変更方法
US6035108A (en) Figure layout compaction method and compaction device
US6338972B1 (en) Off-grid metal layer utilization
KR100399645B1 (ko) 집적 회로 레이아웃에서 다각형 표현 방법
US5953236A (en) Method and apparatus for implementing engineering change orders in integrated circuit designs
US20110072405A1 (en) Chip-Level ECO Shrink
JP2001265826A (ja) 回路シミュレーション方法および装置
US5341310A (en) Wiring layout design method and system for integrated circuits
JPH0421910B2 (ja)
JP3080161B2 (ja) 図形レイアウト圧縮装置、図形レイアウト圧縮方法及び記録媒体
JP3389196B2 (ja) 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置
JP3389388B2 (ja) 図面編集装置
JPH04215457A (ja) エリアデータからパスデータへの変換方法
US6526540B1 (en) Flip chip trace library generator
JP2877127B2 (ja) 図形レイアウト圧縮装置およびその圧縮方法
US6760896B2 (en) Process layout of buffer modules in integrated circuits
JP3816280B2 (ja) レイアウトエディタ装置及びレイアウト方法
JP3000799B2 (ja) 印刷配線板の配線設計装置
JP2690657B2 (ja) レイアウトパターン発生装置
JPH10124546A (ja) 図形レイアウト圧縮装置及びその方法
JP3147055B2 (ja) 図形の検索方法、図形検索装置及び記録媒体
JPH05151313A (ja) 半導体集積回路のレイアウト方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000920

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081020

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081020

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091020

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091020

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101020

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees