JP3816280B2 - レイアウトエディタ装置及びレイアウト方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はレイアウトエディタ装置、レイアウト方法、及びレイアウトプログラムを格納したコンピュータ読み取り可能な記録媒体に関わり、特に、機能ブロックや素子をチップ上にデザインルールに従って、且つコンパクトに配置するＬＳＩのチップレイアウト方法に関する。
【０００２】
【従来の技術】
近年、複数の機能ブロックや素子を１つのチップ上に配置するチップレイアウト設計において、ＣＡＤツールなどの計算機を使用した自動レイアウト設計技術の進歩が著しい。従来、ＣＡＤツールの操作者が指定した機能ブロックや素子のチップレイアウトから自動的に製造プロセス上のデザインルールエラーを除去して、機能ブロックや素子を最もコンパクトにチップ上に配置する技術の代表的なものに、レイアウトコンパクションというＣＡＤツールがある。このＣＡＤツールには、チップレイアウトの無駄領域を自動的に除去するコンパクション機能と、チップレイアウトを構成する機能ブロックや素子同士の外枠が重なってしまうデザインルールエラー部分に不足しているスペースを自動的に拡大するエクスパンション機能が付加されている。
【０００３】
【発明が解決しようとする課題】
しかし、レイアウトコンパクションは、一度の処理で、Ｘ方向またはＹ方向のうち一方向のデザインルールエラーだけを除去するため、１つのチップレイアウト設計に際し少なくともＸ及びＹ方向についてそれぞれ１回ずつ、処理を行う必要があった。また、一度にＸ方向またはＹ方向のみの処理しかできないため、レイアウトの複数の部分に対してＸ方向とＹ方向のコンパクションを行う場合には、ＣＡＤツールの利用者が処理部分を選択すること、処理をレイアウト部分の個数だけ繰り返すことが必要であった。さらに、一度にＸ方向またはＹ方向のみの処理しかできないため、デザインルールエラーを除去する方向をツール操作者の意図する方向に選択することができなかった。したがって、レイアウトにかかる時間が短縮されず、得られた結果に設計ミスが生じることもあり、効率の良いレイアウト設計を行うことが、非常に困難であった。また市販されているレイアウトエディタを利用する場合には、ＣＡＤツールの使用者がデザインルールを考慮してチップレイアウトを作成する必要があり、この作業はミスが起こり易い、効率が悪いなどの著しい欠点がある。
【０００４】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、設計ミスが無く設計効率の良いレイアウト設計を行うことが可能なレイアウトエディタ装置、レイアウト方法、及びレイアウトエディタプログラムを格納したコンピュータ読み取り可能な記録媒体を提供することである。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、機能ブロックや素子の相対位置を指定する相対位置指定手段と、機能ブロックや素子の外枠の重なり部分を抽出する重なり部分抽出手段と、重なり部分の直交する２方向の長さを算出する重なり形状算出手段と、２方向の長さのうち、短い方向をシュリンク方向として選択するシュリンク方向選択手段と、シュリンク方向に機能ブロックや素子の外枠をシュリンクし、重なり部分を除去するシュリンク手段とを含むデータ処理部を少なくとも有するレイアウトエディタ装置であることである。
【０００６】
本発明の第１の特徴によれば、機能ブロックや素子の指定された相対位置から、抽出された重なり部分の形状を考慮して、シュリンク方向を選択することができるので、直交する２方向に同じ処理を繰り返すことなく、一回の処理で操作者が意図したシュリンク方向を自動的に選択して、重なり部分を除去することができる。また、操作者が指定した相対位置から重なり部分の除去までの処理を人手によらずＣＡＤツールが行うため、設計ミスが無くなり、また設計時間が著しく短縮される。つまり、初期入力のレイアウトにおいて機能ブロックや素子の外枠に重なりがある場合に対しても、レイアウトエディタの利用者の指示を可能な限り忠実に守るため、初期入力のレイアウトに対して歪みの一番少なく、かつデザインルールエラーの無いレイアウトを実現するために必要な、精度の高い相対位置情報を短時間で自動的に抽出することができる。
【０００７】
本発明の第１の特徴において、データ処理部は、機能ブロックや素子の相対位置情報を抽出する相対位置情報抽出手段と、デザインルールに従って、且つコンパクトに機能ブロックや素子をチップ上に配置するレイアウト手段とをさらに有することが望ましい。また、レイアウトエディタ装置は、機能ブロックや素子の形状などのＬＳＩのレイアウト作業に必要な所定のデータを格納するデータ記憶部と、一連のレイアウト作業の手順が記録されたレイアウトプログラムを格納したプログラム記憶部と、機能ブロックや素子の配置を表示する出力装置とをさらに有することが望ましい。
【０００８】
本発明の第２の特徴は、機能ブロックや素子の相対位置を指定するステップと、指定された相対位置から機能ブロックや素子の外枠の重なり部分を抽出するステップと、重なり部分の直交する２方向の長さを算出するステップと、直交する２方向の長さを比較し、短い方向をシュリンク方向として選択するステップと、シュリンク方向に、機能ブロックや素子の外枠をシュリンクして、重なり部分を除去するステップとを少なくとも有するレイアウト方法であることである。
【０００９】
本発明の第２の特徴において、重なり部分を除去するステップの後に、重なり部分が除去された機能ブロックや素子の配置から、相対位置情報を抽出するステップと、機能ブロックや素子をチップ上にデザインルールに従って、且つコンパクトに配置するステップと、機能ブロックや素子の配置を表示するステップとをさらに有することが望ましい。
【００１０】
また本発明の第３の特徴は、機能ブロックや素子の相対位置を指定するステップと、指定された相対位置から機能ブロックや素子の外枠の重なり部分を抽出するステップと、重なり部分の直交する２方向の長さを算出するステップと、直交する２方向の長さを比較し、短い方向をシュリンク方向として選択するステップと、シュリンク方向に機能ブロックや素子の外枠をシュリンクして、重なり部分を除去するステップとを少なくとも有するレイアウトプログラムを格納したコンピュータ読み取り可能な記録媒体であることである。
【００１１】
本発明の第３の特徴において、重なり部分を除去するステップの後に、重なり部分が除去された機能ブロックや素子の配置から、相対位置情報を抽出するステップと、機能ブロックや素子をチップ上にデザインルールに従って、且つコンパクトに配置するステップと、機能ブロックや素子の配置を表示するステップとをさらに有することが望ましい。
【００１２】
本発明の第２及び第３の特徴によれば、ＬＳＩレイアウトエディタ上で操作者が指定した機能ブロックや素子の相対位置から重なり部分を抽出し、抽出された重なり部分の形状を考慮して、シュリンク方向を選択しているので、直交する２方向に同じ処理を繰り返すことなく、一回の処理で操作者が意図した重なり解除方向を自動的に選択して、重なり部分を除去することができる。また、操作者が指定した相対位置から重なり部分の除去までの処理を人手によらずＣＡＤツールが行うため、設計ミスが無くなり、また設計時間が著しく短縮される。つまり、初期入力のレイアウトにおいて機能ブロックや素子の外枠に重なりがある場合に対しても、レイアウトエディタの利用者の指示を可能な限り忠実に守るため、初期入力のレイアウトに対して歪みの一番少なく、かつデザインルールエラーの無いレイアウトを実現するために必要な、精度の高い相対位置情報を短時間で自動的に抽出することができる。
【００１３】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図１は、本発明の実施の形態に係わるＬＳＩのレイアウトエディタ装置の概略を示すブロック図である。本発明の実施の形態に係わるＬＳＩのレイアウトエディタ装置は、一連のレイアウト作業を実行するための機能を備えたデータ処理部１と、機能ブロックや素子の形状などのＬＳＩのレイアウト作業に必要な所定のデータなどを格納したデータ記憶部２と、一連のレイアウト作業の手順が記録されたレイアウトプログラムなどを格納したプログラム記憶部３とを少なくとも有している。データ処理部１は、通常のコンピュータシステムの中央処理装置（ＣＰＵ）の一部を構成している。データ記憶部２及びプログラム記憶部３は、ＣＰＵの内部の主記憶装置で構成してもよく、このＣＰＵに接続された半導体ＲＯＭや半導体ＲＡＭなどの半導体メモリ、あるいは磁気ディスク装置などの記憶装置で構成してもよい。
【００１４】
このＬＳＩのレイアウトエディタ装置のデータ処理部１は、操作者が機能ブロックや素子の相対位置を指定する相対位置指定手段７と、指定された機能ブロックや素子の外枠の重なり（以後、「重なり部分」という）を除去する重なり除去手段８と、レイアウト処理の対象となる機能ブロックや素子の相対位置情報を自動抽出する相対位置情報抽出手段９と、デザインルールに従って、且つコンパクトに機能ブロックや素子をチップ上に配置するレイアウト手段１４とから少なくとも構成されている。ここで、「重なり部分」とは、同一層での機能ブロックや素子の外枠の重なりを意味するだけでなく、異層間の重なりをも含む概念である。したがって、例えば半導体基板の表面に形成されたトランジスタと、半導体基板上に絶縁膜を介して形成された多結晶シリコンからなる抵抗素子は、デザインルール上では平面上で重なっても構わないが、ここでは除去の対象となる「重なり部分」となる。また、データ処理部１は、相対位置抽出手段により抽出された相対位置情報から、機能ブロックや素子を所定のグリッド上の配置位置に変換するグリッド変換手段１０をさらに有していてもよい。これらの相対位置指定手段７、重なり除去手段８、相対位置情報抽出手段９、グリッド変換手段１０、及びレイアウト手段１４は、それぞれ専用のハードウェアで構成してもよく、通常のコンピュータシステムのＣＰＵを用いて、ソフトウェアで実質的に等価な機能を有する機能手段としてそれぞれ構成してもよい。
【００１５】
データ処理部１には、入出力制御部４を介して操作者からのデータや命令などの入力を受け取る入力装置５及びレイアウト結果を出力する出力装置６が接続されている。入力装置５は、キーボード、マウス、ライトペンまたはフロッピーディスク装置などで構成されている。また出力装置６は、グラフィックディスプレイ装置やプリンタ装置などで構成されている。
【００１６】
図２は、重なり除去手段８の内部構成を示すブロック図である。重なり除去手段８は、重なり部分抽出手段１１と、重なり形状算出手段１２と、シュリンク方向選択手段１３と、シュリンク手段１５とから少なくとも構成されている。重なり部分抽出手段１１は相対位置指定手段７により、指定された機能ブロックや素子の相対位置から外枠の重なり部分を抽出する手段である。重なり形状算出手段１２は、外枠の重なり部分の大きさをＸ−Ｙ座標上で表示して重なり部分のＸ方向及びＹ方向の長さを算出する手段である。シュリンク方向選択手段１３は、重なり部分の長さ（ΔＸ，ΔＹ）の内、短い方向を機能ブロックや素子のシュリンク方向として選択する手段である。シュリンク手段１５は、選択されたシュリンク方向に機能ブロックや素子をシュリンクする手段である。重なり部分を形成する機能ブロックや素子をこの選択されたシュリンク方向にシュリンクすることで重なり部分を除去することができる。
【００１７】
図３は、このレイアウトエディタ装置によるレイアウト方法を示すフローチャート図である。図３を参照して、本発明の実施の形態に係わるレイアウト方法を説明する。
【００１８】
（イ）まず、ステップＳ０１において、レイアウトエディタの移動コマンドなどを使用して、操作者がレイアウト対象の機能ブロックや素子の相対位置を指定する。図４（ａ）は、素子Ａ、素子Ｂ、素子Ｃ、及び素子Ｄ（以後、「素子Ａ〜Ｄ」と示す）が１つのチップ上に配置された様子を示す。相対位置が指定されただけの機能ブロックや素子には重なり部分が存在する。
【００１９】
（ロ）次に、ステップＳ０２において、重なり部分に関する情報及び座標や回転・反転に関する情報などから、機能ブロックや素子をシュリンクして、レイアウト処理の対象となる機能ブロックや素子の重なり部分を除去する。図４（ｂ）は、操作者により指定された素子Ａ〜Ｄの相対位置を示す図４（ａ）から、素子Ａ〜Ｄをシュリンクして、重なり部分を除去した状態を示している。
【００２０】
（ハ）次に、ステップＳ０３において、重なり部分が除去された機能ブロックや素子の配置から、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＵＴＥＲ−ＡＩＤＥＤ ＤＥＳＩＧＮ ＯＦ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＡＮＤ ＳＹＳＴＥＭＳ．ＶＯＬ，１５．ＮＯ．１２．Ｐ１５１８．ＤＥＣＥＭＢＥＲ １９９６（以後、文献（１）と言う。）に記載されているシーケンス・ペアー（Sequence Pair）を算出して、機能ブロックや素子の相対位置情報を抽出する。図４（ｂ）に示した素子Ａ〜Ｄの配置から得られる相対位置情報を以下に示す。
【００２１】
素子Ａは、素子Ｂの上、素子Ｃの上、素子Ｄの左である。
素子Ｂは、素子Ａの下、素子Ｃの左、素子Ｄの左である。
素子Ｃは、素子Ａの下、素子Ｂの右、素子Ｄの下である。
素子Ｄは、素子Ａの右、素子Ｂの右、素子Ｃの上である。
【００２２】
本発明の実施の形態では、相対位置情報を文献（１）に記載された方法を用いて相対位置情報を抽出する場合について説明したが、Ｓ．Ｎａｋａｔａｋｅ，Ｈ．Ｍｕｒａｔａ，Ｋ．Ｆｕｊｉｙｏｓｈｉ，ａｎｄ Ｙ．Ｋａｊｉｔａｎｉ，“Ｍｏｄｕｌｅ Ｐｌａｃｅｍｅｎｔ ｏｎ ＢＳＧ−Ｓｔｒｕｃｔｕｒｅ ａｎｄ ＩＣ Ｌａｙｏｕｔ Ａｐｐｌｉｃａｔｉｏｎｓ，”Ｐｒｏｃ．ｏｆＩＣＣＡＤ ’９６，ｐｐ．４８４−４９１，１９９６（以後、文献（２）と言う。）に記載されている相対位置情報を抽出する方法を用いても構わない。
【００２３】
（ニ）そして、ステップＳ０５において、文献（１）あるいは文献（２）で提案されているレイアウト方法により、機能ブロックや素子をチップ上にデザインルールに従って、且つコンパクトに配置する。文献（１）あるいは文献（２）で提案されているレイアウト方法によれば、必要以上に離れている機能ブロックや素子を、デザインルールの上で隣接可能な距離まで近づけると同時に、デザインルールの上で許されない距離まで近づいている機能ブロックや素子を隣接可能な距離まで遠ざけることができる。
【００２４】
（ホ）次に、ステップＳ０６において、以上のレイアウト処理が施された機能ブロックや素子の配置結果をグラフィックディスプレイに表示する。図４（ｄ）は、素子Ａ〜Ｄの配置結果を示す。図４（ｄ）に示すように、デザインルールに違反することなく、かつ、チップ上の無駄な部分を最小限に抑えた素子Ａ〜Ｄの配置が得られる。
【００２５】
（へ）次に、配置結果に対して、新たに他の機能ブロックや素子を追加する、あるいは配置結果を変更するなどの機能ブロックや素子の相対位置に変更がある場合は、ステップＳ０１に戻り、相対位置の変更を加味してステップＳ０１〜Ｓ０６を再度行う。相対位置の変更が無い場合は、レイアウト作業は終了する。
【００２６】
なお、ステップＳ０３において、文献（２）に記載された方法を用いた場合、ステップＳ０３とステップＳ０５の間に、次に、説明するステップＳ０４を加えることが望ましい。ステップＳ０４において、文献（２）に記載されているＢＳＧ（bounded-sliceline grid）というデータ表現方法を用いて、ステップＳ０３において抽出された相対位置情報から、機能ブロックや素子を所定のグリッド上での配置位置に変換する。図４（ｃ）は、ＢＳＧを用いて所定のグリッド上での配置位置に変換された素子Ａ〜Ｄを示す。変換された配置位置のデータは、図１に示すデータ記憶部２に蓄積される。
【００２７】
ここで、ステップＳ０５において示した文献（１）及び文献（２）に記載されたレイアウト方法について、簡単に説明する。文献（１）及び文献（２）には、機能ブロックや素子をチップ内にデザインルールに違反することなく、コンパクトに納めるためのパッキング方法が記載されている。また、ステップＳ０４において変換された所定のグリッド上での素子の配置を基にしてレイアウト作業を行っている。さらに、直交する２方向について可能な機能ブロックや素子の並びを検索し、並んだ機能ブロックなどの距離が最も長いものを解とすることをその特徴とするロンゲスト・パス・レングス（Longest Path Length）計算法が記載されている。
【００２８】
次に、図３におけるステップＳ０２について、図５を参照してさらに詳細に説明する。ステップＳ０２は、図５に示すステップＳ１１乃至Ｓ１４からなる。
【００２９】
（イ）まず、ステップＳ１１において、操作者により指定された機能ブロックや素子の相対位置から重なり部分を抽出する。図６（ａ）は、素子１及び素子２の外枠の重なり部分を抽出する具体例を示す。
【００３０】
（ロ）次に、ステップＳ１２において、この重なり部分の直交する２方向の長さを算出する。ここでは、直交する２方向として、Ｘ方向とＹ方向及び直交する２方向の長さをΔＸ、ΔＹと定義する。したがって、ステップＳ１２においては、重なり部分のＸ方向の長さΔＸ及びＹ方向の長さΔＹを算出する。図６（ａ）に、重なり部分のＸ方向の長さΔＸ及びＹ方向の長さΔＹを示す。
【００３１】
（ハ）次に、ステップＳ１３において、ΔＸとΔＹの長さを比較し、短い方向をシュリンク方向として選択する。ΔＸ＞ΔＹの場合、図６（ｂ）に示すように素子１と素子２のシュリンク方向はＹ方向となる。ΔＸ≦ΔＹの場合、図６（ｃ）に示すようにシュリンク方向はＸ方向となる。さらに、図７（ａ）は、素子１、素子２及び素子３のそれぞれのシュリンク方向を示す。素子１、素子２及び素子３についてそれぞれのシュリンク方向は、次のようになる。
【００３２】
素子１と素子２のシュリンク方向はＹ方向。
素子１と素子３のシュリンク方向はＸ方向。
素子２と素子３のシュリンク方向はＸ方向。
【００３３】
（ニ）最後に、ステップＳ１４において、このシュリンク方向に各機能ブロックなどをシュリンクすることで重なり部分を除去する。例えば、ΔＸ＞ΔＹの場合、図６（ａ）におけるＸ方向に平行な点線まで、素子１及び素子２をＹ方向にシュリンクして、図６（ｂ）に示すように素子１と素子２の重なり部分を除去する。ΔＸ≦ΔＹの場合、図６（ａ）におけるＹ方向に平行な点線まで、素子１及び素子２をＸ方向にシュリンクして、図６（ｃ）に示すように素子１と素子２の重なり部分を除去する。さらに、図７（ｂ）は、図７（ａ）に示したシュリンク方向に素子１、素子２、及び素子３をシュリンクして、重なり部分を除去した状態を示す。なお、ここでは、重なり部分を形成する両方の素子をシュリンクして、重なる部分を除去する方法を示したが、これに限定されるわけではない。ランダムに選択された、あるいは予め定められた一方の素子に対してのみシュリンクを行って、重なり部分を除去しても構わない。
【００３４】
以上説明したように、図５のフローチャート図の手順を経て、素子Ａ〜Ｄについても重なり部分を除去することができる。図４（ａ）に示した重なり部分を有する素子Ａ〜Ｄの相対位置から、シュリンク方向に関する情報を介して、図４（ｂ）に示した通り重なり部分を除去することができる。
【００３５】
図３及び図５に示した一連のレイアウト方法を実行するためのプログラムは、コンピュータ読み取り可能な記録媒体に保存しておいてもよい。この記録媒体をコンピュータシステムによって読み込ませ、図１に示すプログラム記憶部３に格納し、このプログラムをデータ処理部１で実行して、本発明の実施の形態に係わるレイアウト方法を実現することもできる。ここで、記録媒体とは、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することが可能な種々の媒体である。
【００３６】
図８は、これらの記録媒体に記録されたプログラムを読み取り、そこに記述された手順に従って、図３に示した一連のレイアウト方法を実現するコンピュータシステムからなるレイアウトエディタ装置８０の概観を示す鳥瞰図である。このレイアウトエディタ装置８０の本体前面には、フロッピーディスクドライブ８１、およびＣＤ−ＲＯＭドライブ８２が設けられており、磁気ディスクとしてのフロッピーディスク８３、または光ディスクとしてのＣＤ−ＲＯＭ８４を各ドライブ入り口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをシステム内にインストールすることができる。また、所定のドライブ装置８７を接続することにより、例えばゲームパックなどに使用されている半導体メモリとしてのＲＯＭ８５や、磁気テープとしてのカセットテープ８６を用いることもできる。
【００３７】
本発明の実施の形態によれば、ＬＳＩレイアウトエディタ上で操作者が指定した機能ブロックや素子の相対位置から重なり部分を抽出し、抽出された重なり部分の形状を考慮して、シュリンク方向を選択しているので、直交する２方向に同じ処理を繰り返すことなく、一回の処理で操作者が意図したシュリンク方向を自動的に選択して、外枠の重なり部分を除去することができる。また、操作者が指定した相対位置から外枠の重なり部分の除去までの処理を人手によらずＣＡＤツールが行うため、設計ミスが無くなり、また設計時間が著しく短縮される。つまり、初期入力のレイアウトにおいて機能ブロックや素子の外枠に重なりがある場合に対しても、レイアウトエディタの利用者の指示を可能な限り忠実に守るため、初期入力のレイアウトに対して歪みの一番少なく、かつデザインルールエラーの無いレイアウトを実現するために必要な、精度の高い相対位置情報を短時間で自動的に抽出することができる。
【００３８】
【発明の効果】
以上説明したように本発明によれば、設計ミスが無く設計効率の良いレイアウト設計を行うことが可能なレイアウトエディタ装置、レイアウト方法、及びレイアウトエディタプログラムを格納したコンピュータ読み取り可能な記録媒体を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わるレイアウトエディタ装置の概略を示すブロック図である。
【図２】図１の重なり除去手段の構成を示すブロック図である。
【図３】本発明の実施の形態に係わるレイアウト方法を示すフローチャート図である。
【図４】本発明の実施の形態に係わるレイアウト方法の主要な工程におけるレイアウト図である。
【図５】図３のステップＳ０２における外枠の重なり部分を除去する方法を示すフローチャート図である。
【図６】機能ブロックや素子の外枠の重なり部分、その形状、及びシュリンク方向を示すレイアウト図である。
【図７】シュリンクによる外枠の重なり部分の除去を示すレイアウト図である。
【図８】本発明の実施の形態に係わるレイアウト方法を実現するコンピュータシステムからなるレイアウトエディタ装置の概観を示す鳥瞰図である。
【符号の説明】
１ データ処理部
２ データ記憶部
３ プログラム記憶部
４ 入出力制御部
５ 入力部
６ 出力部
７ 相対位置指定手段
８ 重なり除去手段
９ 相対位置情報抽出手段
１０ グリッド変換手段
１１ 重なり部分抽出手段
１２ 重なり形状算出手段
１３ シュリンク方向選択手段
１４ レイアウト手段

Claims (4)

1. 機能ブロックや素子の外枠の重なり部分を抽出する重なり部分抽出手段と、
   前記重なり部分の直交する２方向の長さを算出する重なり形状算出手段と、
   前記２方向の長さのうち、短い方向をシュリンク方向として選択するシュリンク方向選択手段と、
   前記シュリンク方向に前記機能ブロックや素子の外枠をシュリンクし、前記重なり部分を除去するシュリンク手段と、
   前記シュリンク手段で前記重なり部分を除去された前記機能ブロックや素子の相対位置情報を得る相対位置情報抽出手段と、
   前記相対位置情報及びデザインルールに従って、前記重なり部分を除去する前の大きさの前記機能ブロックや素子をチップ上に配置するレイアウト手段
   とを含むデータ処理部を少なくとも有することを特徴とするレイアウトエディタ装置。
2. ＬＳＩのレイアウト作業に必要な所定のデータを格納するデータ記憶部と、
   一連のレイアウト作業の手順が記録されたレイアウトプログラムを格納したプログラム記憶部と、
   前記機能ブロックや素子の配置を表示する出力装置
   とをさらに有することを特徴とする請求項１記載のレイアウトエディタ装置。
3. 重なり部分抽出手段、重なり形状算出手段、シュリンク方向選択手段、シュリンク手段、相対位置情報抽出手段、レイアウト手段及びデータ記憶部を備えるレイアウトエディタ装置を用いたレイアウト方法であって、
   前記重なり部分抽出手段が、機能ブロックや素子の外枠の重なり部分を抽出し、抽出された前記重なり部分の形状をデータ記憶部に格納するステップと、
   前記重なり形状算出手段が、前記データ記憶部に格納された前記重なり部分の形状の直交する２方向の長さを算出し、算出された前記重なり部分の直交する２方向の長さを前記データ記憶部に格納するステップと、
   前記シュリンク方向選択手段が、前記データ記憶部に格納された前記２方向の長さのうち、短い方向をシュリンク方向として選択するステップと、
   前記シュリンク手段が、前記シュリンク方向選択手段によって選択された前記シュリンク方向に前記機能ブロックや素子の外枠をシュリンクし、前記データ記憶部に格納された前記重なり部分を除去するステップと、
   前記相対位置情報抽出手段が、前記重なり部分を除去された前記機能ブロックや素子の相対位置情報を前記重なり部分を除去された前記機能ブロックや素子の配置から取得し、取得した前記機能ブロックや素子の前記相対位置情報を前記データ記憶部に格納するステップと、
   前記レイアウト手段が、前記データ記憶部に格納された前記相対位置情報及びデザインルールに従って、前記重なり部分を除去する前の大きさの前記機能ブロックや素子をチップ上に配置するステップ
   とを少なくとも有することを特徴とするレイアウト方法。
4. 出力装置が、前記チップ上に配置された前記機能ブロックや素子の配置を表示するステップ
   とをさらに有することを特徴とする請求項３記載のレイアウト方法。

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