JP3529563B2 - 半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体 - Google Patents
半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体Info
- Publication number
- JP3529563B2 JP3529563B2 JP26875396A JP26875396A JP3529563B2 JP 3529563 B2 JP3529563 B2 JP 3529563B2 JP 26875396 A JP26875396 A JP 26875396A JP 26875396 A JP26875396 A JP 26875396A JP 3529563 B2 JP3529563 B2 JP 3529563B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- wiring
- integrated circuit
- semiconductor integrated
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の再
レイアウト方法及び半導体集積回路の再レイアウトプロ
グラムを記録した媒体に関し、特に、配線ショートの回
路の不具合部分を取り除くことができる半導体集積回路
の再レイアウト方法半導体集積回路の再レイアウトプロ
グラムを記録した媒体に関する。
レイアウト方法及び半導体集積回路の再レイアウトプロ
グラムを記録した媒体に関し、特に、配線ショートの回
路の不具合部分を取り除くことができる半導体集積回路
の再レイアウト方法半導体集積回路の再レイアウトプロ
グラムを記録した媒体に関する。
【０００２】
【従来の技術】半導体集積回路装置は、所望の回路動作
が得られる様に論理機能や記憶機能を有するセル或いは
ブロックをチップ内に配置し、その入出力端子間をそれ
ぞれ配線して構成されている。
が得られる様に論理機能や記憶機能を有するセル或いは
ブロックをチップ内に配置し、その入出力端子間をそれ
ぞれ配線して構成されている。
【０００３】一般的なゲートアレイ方式による半導体集
積回路チップの概略構成としては、チップ上は、セルが
配置される領域、セル間の配線が施される領域、および
周辺に設けられた入出力回路の配置される領域により構
成されている。配線には複数の配線層が利用でき、水平
・垂直方向の配線にそれぞれ別の層が割り当てられるの
が一般的である。
積回路チップの概略構成としては、チップ上は、セルが
配置される領域、セル間の配線が施される領域、および
周辺に設けられた入出力回路の配置される領域により構
成されている。配線には複数の配線層が利用でき、水平
・垂直方向の配線にそれぞれ別の層が割り当てられるの
が一般的である。
【０００４】この様な半導体集積回路のレイアウト設計
では、計算機を用いて自動的にセルの配置や端子間の配
線を最適化するのが普通である。図７は半導体集積回路
のレイアウト方法の従来例を示すフローチャートであ
る。まず、レイアウトを行う半導体集積回路に備えるセ
ルや入出力回路等のレイアウトを行い、半導体集積回路
全面の配置を行う（ステップＳ２０１）。レイアウト工
程に於ける配置処理では、後の配線処理が容易とになる
様にセル配置を決定するのが一般的である。例えば、仮
想配線長の最小化や配線混雑度の均一化といった事を目
的として適当な評価関数を設定し、セルの配置位置を最
適化する事になる。
では、計算機を用いて自動的にセルの配置や端子間の配
線を最適化するのが普通である。図７は半導体集積回路
のレイアウト方法の従来例を示すフローチャートであ
る。まず、レイアウトを行う半導体集積回路に備えるセ
ルや入出力回路等のレイアウトを行い、半導体集積回路
全面の配置を行う（ステップＳ２０１）。レイアウト工
程に於ける配置処理では、後の配線処理が容易とになる
様にセル配置を決定するのが一般的である。例えば、仮
想配線長の最小化や配線混雑度の均一化といった事を目
的として適当な評価関数を設定し、セルの配置位置を最
適化する事になる。
【０００５】続いて、チップ全面配置ステップＳ２０１
により決定されたセル配置位置に基づき、端子間の配線
経路をショートが発生しないようにチップ全面の配線を
決定する（ステップＳ２０２）。
により決定されたセル配置位置に基づき、端子間の配線
経路をショートが発生しないようにチップ全面の配線を
決定する（ステップＳ２０２）。
【０００６】続いて、配置、配線を施した半導体集積回
路に配線ショートの回路等の不具合箇所がある場合に
は、当該部分の再配線を行い（ステップＳ２０３）、部
分再配線によっても配線ショートがまだある場合には、
更に、配線ショートの箇所が減少したか否かを判定し
（ステップＳ２０４、Ｓ２０５）、減少した場合には、
再び部分再配線を行う（ステップＳ２０３）。一方、部
分再配線を行っても配線ショートが減少しない場合に
は、部分再配線のみでは解決できないため、チップ全面
再配置を行う（ステップＳ２０１）。このようにして、
従来から半導体集積回路のレイアウトを行っていた。
路に配線ショートの回路等の不具合箇所がある場合に
は、当該部分の再配線を行い（ステップＳ２０３）、部
分再配線によっても配線ショートがまだある場合には、
更に、配線ショートの箇所が減少したか否かを判定し
（ステップＳ２０４、Ｓ２０５）、減少した場合には、
再び部分再配線を行う（ステップＳ２０３）。一方、部
分再配線を行っても配線ショートが減少しない場合に
は、部分再配線のみでは解決できないため、チップ全面
再配置を行う（ステップＳ２０１）。このようにして、
従来から半導体集積回路のレイアウトを行っていた。
【０００７】
【発明が解決しようとする課題】上述のように、配置最
適化処理に於いては詳細な配線経路まで考慮しながら配
置処理を行うことが困難であるため、詳細な配線経路を
決定した後で配線経路にショートが発生することがしば
しばある。このような場合には、配線経路を引き剥がし
再度配線してレイアウトを完成させる部分再配線ステッ
プＳ２０３が行われていた。
適化処理に於いては詳細な配線経路まで考慮しながら配
置処理を行うことが困難であるため、詳細な配線経路を
決定した後で配線経路にショートが発生することがしば
しばある。このような場合には、配線経路を引き剥がし
再度配線してレイアウトを完成させる部分再配線ステッ
プＳ２０３が行われていた。
【０００８】しかしながら、従来の再レイアウト方法で
は、セル配置位置が確定しているため、領域内の配線混
雑度を改善することができず、簡単なショートはとれる
が、領域内の配置状態に起因するような複雑なショート
が最終的にとれなかった。これにより、チップ全面の配
置配線を再度実行する必要が発生し、莫大な繰り返し処
理時間を必要とするいう欠点があった。
は、セル配置位置が確定しているため、領域内の配線混
雑度を改善することができず、簡単なショートはとれる
が、領域内の配置状態に起因するような複雑なショート
が最終的にとれなかった。これにより、チップ全面の配
置配線を再度実行する必要が発生し、莫大な繰り返し処
理時間を必要とするいう欠点があった。
【０００９】本発明は、この様な問題点を解決するため
になされたものであり、その目的とするところは、領域
内の配線ショートを極力削減して、再レイアウトに要す
る処理時間を低減することができる半導体集積回路の再
レイアウト方法を提供することにある。
になされたものであり、その目的とするところは、領域
内の配線ショートを極力削減して、再レイアウトに要す
る処理時間を低減することができる半導体集積回路の再
レイアウト方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の発明者は、ま
ず、半導体集積回路のレイアウトに莫大な繰り返し処理
時間を必要であったのは配線ショートが最終的に取るこ
とが出来ない点に問題があると考えた。ここで、配線シ
ョートの発生原因を考察すると、チップ全面の配線する
場合は、扱うデータ量が多いため配線混雑度を詳細に見
つもると配置処理時間が莫大となる。従って、従来か
ら、概略の配線情報のみでセル等の配置処理を行ってい
た。このため、配線ショートが発生する場合が多かっ
た。
ず、半導体集積回路のレイアウトに莫大な繰り返し処理
時間を必要であったのは配線ショートが最終的に取るこ
とが出来ない点に問題があると考えた。ここで、配線シ
ョートの発生原因を考察すると、チップ全面の配線する
場合は、扱うデータ量が多いため配線混雑度を詳細に見
つもると配置処理時間が莫大となる。従って、従来か
ら、概略の配線情報のみでセル等の配置処理を行ってい
た。このため、配線ショートが発生する場合が多かっ
た。
【００１１】そこで、半導体集積回路のレイアウト設計
に於いて、再レイアウトをする際に、配線ショート箇所
の近傍の領域内の引き剥がし再配線を領域内のセル配置
も同時に変更するようにすればレイアウトの自由度が向
上するため、チップ全面再配置を回避することが出来る
ことに気がついた。これにより、レイアウト設計時のＴ
ＡＴ短縮化を実現することができるので、上記問題点は
一気に解決することができると考えた。本発明者は慎重
な研究を重ねた結果、以下のような発明をすることが出
来た。
に於いて、再レイアウトをする際に、配線ショート箇所
の近傍の領域内の引き剥がし再配線を領域内のセル配置
も同時に変更するようにすればレイアウトの自由度が向
上するため、チップ全面再配置を回避することが出来る
ことに気がついた。これにより、レイアウト設計時のＴ
ＡＴ短縮化を実現することができるので、上記問題点は
一気に解決することができると考えた。本発明者は慎重
な研究を重ねた結果、以下のような発明をすることが出
来た。
【００１２】請求項１記載の発明は、半導体集積回路の
セルの配置位置及び配線経路の処理を行い、前記処理を
行った半導体集積回路内の不具合箇所の近傍の領域を選
択し、前記領域の境界と配線との交点を仮想端子として
設定し、前記領域内のセルの配置位置及び配線経路の情
報をクリアし、前記仮想端子から前記領域内のセル配置
の最適化を行い、前記最適化されたセル配置から前記領
域内に必要な配線を施すことを特徴とする。
セルの配置位置及び配線経路の処理を行い、前記処理を
行った半導体集積回路内の不具合箇所の近傍の領域を選
択し、前記領域の境界と配線との交点を仮想端子として
設定し、前記領域内のセルの配置位置及び配線経路の情
報をクリアし、前記仮想端子から前記領域内のセル配置
の最適化を行い、前記最適化されたセル配置から前記領
域内に必要な配線を施すことを特徴とする。
【００１３】請求項２記載の発明は、半導体集積回路の
セルの配置位置及び配線経路の処理を行い、前記処理を
行った半導体集積回路内の不具合箇所の近傍の領域を選
択し、前記領域の境界と配線との交点を仮想端子として
設定し、前記領域内の再配線処理を行い、この処理の後
に不具合箇所がある場合には、前記領域内のセルの配置
位置及び配線経路の情報をクリアし、前記仮想端子から
前記領域内のセル配置の最適化を行い、前記最適化され
たセル配置から前記領域内に必要な配線を施すことを特
徴とする。
セルの配置位置及び配線経路の処理を行い、前記処理を
行った半導体集積回路内の不具合箇所の近傍の領域を選
択し、前記領域の境界と配線との交点を仮想端子として
設定し、前記領域内の再配線処理を行い、この処理の後
に不具合箇所がある場合には、前記領域内のセルの配置
位置及び配線経路の情報をクリアし、前記仮想端子から
前記領域内のセル配置の最適化を行い、前記最適化され
たセル配置から前記領域内に必要な配線を施すことを特
徴とする。
【００１４】請求項３記載の発明は、前記セル配置の最
適化の際に、当該領域境界上の仮想端子位置から領域内
の配線混雑度を見積もりながらセル配置位置最適化を行
って領域内再配置再配線を施すことを特徴とすることを
特徴とする。
適化の際に、当該領域境界上の仮想端子位置から領域内
の配線混雑度を見積もりながらセル配置位置最適化を行
って領域内再配置再配線を施すことを特徴とすることを
特徴とする。
【００１５】請求項４記載の発明は、半導体集積回路の
セルの配置位置及び配線経路の処理を行う配置配線処理
ステップと、前記処理を行った半導体集積回路内の不具
合箇所の近傍の領域を選択する領域選択ステップと、前
記領域の境界と配線との交点を仮想端子として設定する
仮想端子設定ステップと、前記領域内のセルの配置位置
及び配線経路の情報をクリアする領域内情報クリアステ
ップと、前記仮想端子から前記領域内のセル配置の最適
化を行うセル配置最適化ステップと、前記最適化された
セル配置から前記領域内に必要な配線を施す領域内再配
線ステップと、を含み、前記配線を施した半導体集積回
路について再び前記領域選択ステップに戻って、繰り返
しレイアウト処理を行うことを特徴とする。
セルの配置位置及び配線経路の処理を行う配置配線処理
ステップと、前記処理を行った半導体集積回路内の不具
合箇所の近傍の領域を選択する領域選択ステップと、前
記領域の境界と配線との交点を仮想端子として設定する
仮想端子設定ステップと、前記領域内のセルの配置位置
及び配線経路の情報をクリアする領域内情報クリアステ
ップと、前記仮想端子から前記領域内のセル配置の最適
化を行うセル配置最適化ステップと、前記最適化された
セル配置から前記領域内に必要な配線を施す領域内再配
線ステップと、を含み、前記配線を施した半導体集積回
路について再び前記領域選択ステップに戻って、繰り返
しレイアウト処理を行うことを特徴とする。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】上記発明の構成によれば、ショート発生の
近傍箇所だけの再配置であれば残りの部分の配置はその
まま使え、扱うデータ量が少ないので詳細な配線混雑度
を見積もりながら配置を行う事ができ、再配線もそのエ
リア内だけやればよい。従って処理時間を減少させるこ
とができるのである。
近傍箇所だけの再配置であれば残りの部分の配置はその
まま使え、扱うデータ量が少ないので詳細な配線混雑度
を見積もりながら配置を行う事ができ、再配線もそのエ
リア内だけやればよい。従って処理時間を減少させるこ
とができるのである。
【００２２】また、ショート発生等の不具合部分の近傍
箇所だけの再配置をするようにすれば、扱うデータ量が
減少するため配線混雑度を詳細に見つもることができ
る。これにより配線ショートの発生を回避することがで
きるので、チップ全面再配置を回避することができ、レ
イアウト設計時のＴＡＴ短縮化を実現することができる
のである。
箇所だけの再配置をするようにすれば、扱うデータ量が
減少するため配線混雑度を詳細に見つもることができ
る。これにより配線ショートの発生を回避することがで
きるので、チップ全面再配置を回避することができ、レ
イアウト設計時のＴＡＴ短縮化を実現することができる
のである。
【００２３】従って、本発明によれば、領域境界上の仮
想端子位置が確定した状況で、小領域内の配置配線が処
理されるため、より詳細な配線混雑度の見積もりを行い
ながらセル配置を最適化することが可能となり、領域内
の配線ショートを極力削減することができる。
想端子位置が確定した状況で、小領域内の配置配線が処
理されるため、より詳細な配線混雑度の見積もりを行い
ながらセル配置を最適化することが可能となり、領域内
の配線ショートを極力削減することができる。
【００２４】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の再レイアウト方法の実施形態について、図面を参照
しながら説明する。
路の再レイアウト方法の実施形態について、図面を参照
しながら説明する。
【００２５】本実施形態を実施するために用いた半導体
集積回路の再レイアウト装置は、各種処理を行うための
ＣＰＵと、キーボード、マウス、ライトペン、又はフレ
キシブルディスク装置等の入力装置と、メモリ装置やデ
ィスク装置等の外部記憶装置と、ディスプレイ装置、プ
リンタ装置等の出力装置等とを備えた通常のコンピュー
タシステムを用いる。なお、前記ＣＰＵは、以下に説明
する各ステップの命令の処理等を行う演算部と、前記処
理の命令を記憶する主記憶部とを具備する。
集積回路の再レイアウト装置は、各種処理を行うための
ＣＰＵと、キーボード、マウス、ライトペン、又はフレ
キシブルディスク装置等の入力装置と、メモリ装置やデ
ィスク装置等の外部記憶装置と、ディスプレイ装置、プ
リンタ装置等の出力装置等とを備えた通常のコンピュー
タシステムを用いる。なお、前記ＣＰＵは、以下に説明
する各ステップの命令の処理等を行う演算部と、前記処
理の命令を記憶する主記憶部とを具備する。
【００２６】図１は、本実施形態の処理手順を示すフロ
ーチャートである。以下、このフローチャートを用いて
説明する。前提として、再レイアウトを行う半導体集積
回路は、チップ全面配置及びチップ全面配線の各処理が
施されているのもとする。
ーチャートである。以下、このフローチャートを用いて
説明する。前提として、再レイアウトを行う半導体集積
回路は、チップ全面配置及びチップ全面配線の各処理が
施されているのもとする。
【００２７】まず、半導体集積回路の配線ショート等の
不具合部分の近傍の領域を設定する（ステップＳ１０
１）。続いて、設定した領域の境界と配線との交点を仮
想端子として、この仮想端子位置を確定する（ステップ
Ｓ１０２）。続いて、設定した仮想端子と領域内部のセ
ルとの接続情報は保持し、領域内部のセル配置情報及び
配線情報をクリアして、再レイアウトを行う準備を行う
（ステップＳ１０３）。続いて、仮想端子位置から領域
内の配線混雑度を詳細に見積もりながらセル配置最適化
を行う（ステップＳ１０４）。続いて、この配置情報を
もとに境界上仮想端子と内部セル端子間の配線処理を行
う（ステップＳ１０５）。以上の処理をショート箇所の
各近傍領域に対して繰り返し実行する事により、チップ
レイアウトを完成させる。
不具合部分の近傍の領域を設定する（ステップＳ１０
１）。続いて、設定した領域の境界と配線との交点を仮
想端子として、この仮想端子位置を確定する（ステップ
Ｓ１０２）。続いて、設定した仮想端子と領域内部のセ
ルとの接続情報は保持し、領域内部のセル配置情報及び
配線情報をクリアして、再レイアウトを行う準備を行う
（ステップＳ１０３）。続いて、仮想端子位置から領域
内の配線混雑度を詳細に見積もりながらセル配置最適化
を行う（ステップＳ１０４）。続いて、この配置情報を
もとに境界上仮想端子と内部セル端子間の配線処理を行
う（ステップＳ１０５）。以上の処理をショート箇所の
各近傍領域に対して繰り返し実行する事により、チップ
レイアウトを完成させる。
【００２８】次に、本実施形態について、具体例を示し
ながら詳細に説明する。図２は、チップ全面配置及びチ
ップ全面配線の各処理が施された半導体集積回路１００
を示したものである。図面の簡易化のため、内部の回路
は省略して示してある。この半導体集積回路１００内部
に示された’×’は、回路内で発生した配線ショート部
分を示す。
ながら詳細に説明する。図２は、チップ全面配置及びチ
ップ全面配線の各処理が施された半導体集積回路１００
を示したものである。図面の簡易化のため、内部の回路
は省略して示してある。この半導体集積回路１００内部
に示された’×’は、回路内で発生した配線ショート部
分を示す。
【００２９】まず、ステップＳ１０１の処理により図２
に示した半導体集積回路の配線ショート箇所の近傍の領
域を設定する。この例では、図３のような領域１１０、
１２０、１３０が設定されたものとする。本実施形態に
おいては、配線ショート部分を中心として正方形領域を
設定しているが、これに限られず、長方形等でもよい。
また、領域の大きさは、あまり小さいと再レイアウトの
際に再び配線ショートが発生するおそれがあり、一方、
あまりに大きいと再レイアウトの際の処理時間が増加す
るため、適正な大きさの領域を設定する必要がある。こ
の適正な大きさとは、集積回路の種類や集積回路の配線
混雑度によって大きく異なり一概にはいえないが、半導
体集積回路の１００分の１程度が大まかな目安である。
に示した半導体集積回路の配線ショート箇所の近傍の領
域を設定する。この例では、図３のような領域１１０、
１２０、１３０が設定されたものとする。本実施形態に
おいては、配線ショート部分を中心として正方形領域を
設定しているが、これに限られず、長方形等でもよい。
また、領域の大きさは、あまり小さいと再レイアウトの
際に再び配線ショートが発生するおそれがあり、一方、
あまりに大きいと再レイアウトの際の処理時間が増加す
るため、適正な大きさの領域を設定する必要がある。こ
の適正な大きさとは、集積回路の種類や集積回路の配線
混雑度によって大きく異なり一概にはいえないが、半導
体集積回路の１００分の１程度が大まかな目安である。
【００３０】図４は、領域１１０の回路構成を示したも
のである。この領域１１０は、セル１１１乃至１１５を
備え、これら各セルは図示の如く配線がされているもの
とする。また、これら配線と領域の境界の交点を仮想端
子とする（図中の１１乃至１６）。また、領域１１０内
のセルには接続がされていないが、領域１１０内に配線
を行う必要がある配線の交点も仮想端子とする（図中の
Ａ，Ｂ，Ｃ）。本実施形態では、この配線がセル１１１
等と重なっており、配線ショートが生じているものとす
る。
のである。この領域１１０は、セル１１１乃至１１５を
備え、これら各セルは図示の如く配線がされているもの
とする。また、これら配線と領域の境界の交点を仮想端
子とする（図中の１１乃至１６）。また、領域１１０内
のセルには接続がされていないが、領域１１０内に配線
を行う必要がある配線の交点も仮想端子とする（図中の
Ａ，Ｂ，Ｃ）。本実施形態では、この配線がセル１１１
等と重なっており、配線ショートが生じているものとす
る。
【００３１】この領域１１０をステップＳ１０２の処理
により、設定した領域の境界と配線との交点を仮想端子
として、この仮想端子位置を設定する。すなわち、図中
において、上述した仮想端子１１乃至１６及びＡ，Ｂ，
Ｃの位置を設定する。この設定により各仮想端子位置の
情報は記憶装置等に保持される。
により、設定した領域の境界と配線との交点を仮想端子
として、この仮想端子位置を設定する。すなわち、図中
において、上述した仮想端子１１乃至１６及びＡ，Ｂ，
Ｃの位置を設定する。この設定により各仮想端子位置の
情報は記憶装置等に保持される。
【００３２】続いて、ステップＳ１０３の処理により、
設定した仮想端子と領域内部のセルとの接続情報は保持
し、領域内部のセル配置情報及び配線情報をクリアし
て、再レイアウトを行う準備を行う。続いて、ステップ
Ｓ１０４の処理より、仮想端子位置から領域内の配線混
雑度を詳細に見積もりながらセル配置最適化を行う。こ
の領域１１０を半導体集積回路として考えれば、一般的
に知られている方法を用いてセル配置の最適化を図るこ
とが出来る。また、一般的に半導体集積回路よりもセル
や配線の数が少ないため、より詳細な配線混雑度を見積
もることが出来る。この処理により最適化されたセル配
置処理を行った領域１１０を図５に示す。
設定した仮想端子と領域内部のセルとの接続情報は保持
し、領域内部のセル配置情報及び配線情報をクリアし
て、再レイアウトを行う準備を行う。続いて、ステップ
Ｓ１０４の処理より、仮想端子位置から領域内の配線混
雑度を詳細に見積もりながらセル配置最適化を行う。こ
の領域１１０を半導体集積回路として考えれば、一般的
に知られている方法を用いてセル配置の最適化を図るこ
とが出来る。また、一般的に半導体集積回路よりもセル
や配線の数が少ないため、より詳細な配線混雑度を見積
もることが出来る。この処理により最適化されたセル配
置処理を行った領域１１０を図５に示す。
【００３３】続いて、ステップＳ１０５の処理により、
配置情報をもとに境界上仮想端子と内部セル端子間の配
線処理を行う。これにより再配線された領域を図６に示
す。
配置情報をもとに境界上仮想端子と内部セル端子間の配
線処理を行う。これにより再配線された領域を図６に示
す。
【００３４】ここで、再配線の後に再び配線ショートが
生じた場合には、その配線ショートが生じた部分に対し
て再びステップＳ１０１の処理を行うようにしてもよ
い。一般的には、配線ショートが生じた部分は、前回の
配線ショートの部分とは異なる。従って、異なる領域で
再配置等を行うことになるので、配線ショートが解消す
る可能性がある。また、再配線の後に再び配線ショート
が生じた場合には、領域の大きさを変更してステップＳ
１０２以降の処理を行うようにしてもよい。
生じた場合には、その配線ショートが生じた部分に対し
て再びステップＳ１０１の処理を行うようにしてもよ
い。一般的には、配線ショートが生じた部分は、前回の
配線ショートの部分とは異なる。従って、異なる領域で
再配置等を行うことになるので、配線ショートが解消す
る可能性がある。また、再配線の後に再び配線ショート
が生じた場合には、領域の大きさを変更してステップＳ
１０２以降の処理を行うようにしてもよい。
【００３５】以上の処理をショート箇所の各近傍領域に
対して実行する事により、チップレイアウトを完成させ
る。
対して実行する事により、チップレイアウトを完成させ
る。
【００３６】このように、本実施形態の半導体集積回路
の再レイアウト方法を用いることにより、レイアウト処
理に於いて配線後のショートが残った場合に、上記ステ
ップを施す事により、チップ全面の配置配線をやり直す
ことなく、極力領域内の処理のみによりショートを削減
することができる。領域内の再配線を行う再に、領域内
のセル位置も同時に変更する事により、内部の配線混雑
の緩和に自由度が増し、最終的なレイアウト設計時のＴ
ＡＴ短縮化が可能となる。
の再レイアウト方法を用いることにより、レイアウト処
理に於いて配線後のショートが残った場合に、上記ステ
ップを施す事により、チップ全面の配置配線をやり直す
ことなく、極力領域内の処理のみによりショートを削減
することができる。領域内の再配線を行う再に、領域内
のセル位置も同時に変更する事により、内部の配線混雑
の緩和に自由度が増し、最終的なレイアウト設計時のＴ
ＡＴ短縮化が可能となる。
【００３７】本発明は上記した一実施例に限られるもの
ではなく、その趣旨を逸脱しない範囲で種々変形して実
施することができる。
ではなく、その趣旨を逸脱しない範囲で種々変形して実
施することができる。
【００３８】なお、上述した半導体集積回路の再レイア
ウト方法を実現するためのプログラムは記録媒体に保存
することができる。この記録媒体をコンピュータシステ
ムによって読み込ませ、前記プログラムを実行してコン
ピュータを制御しながら上述した半導体集積回路の再レ
イアウト方法を実現することができる。ここで、前記記
録媒体とは、メモリ装置、磁気ディスク装置、光ディス
ク装置等、プログラムを記録することができるような装
置が含まれる。
ウト方法を実現するためのプログラムは記録媒体に保存
することができる。この記録媒体をコンピュータシステ
ムによって読み込ませ、前記プログラムを実行してコン
ピュータを制御しながら上述した半導体集積回路の再レ
イアウト方法を実現することができる。ここで、前記記
録媒体とは、メモリ装置、磁気ディスク装置、光ディス
ク装置等、プログラムを記録することができるような装
置が含まれる。
【００３９】
【発明の効果】以上説明してきたように本発明に係る半
導体集積回路の再レイアウト方法によれば、領域内の配
線ショートを極力削減して、再レイアウトに要する処理
時間を低減することができる。
導体集積回路の再レイアウト方法によれば、領域内の配
線ショートを極力削減して、再レイアウトに要する処理
時間を低減することができる。
【図１】本発明の再レイアウト処理手順を説明するため
の処理を示すフローチャートである。
の処理を示すフローチャートである。
【図２】集積回路内のショート発生部分を示す図であ
る。
る。
【図３】ショート領域の選択ステップＳ１０１を施した
後の集積回路を示す図である。
後の集積回路を示す図である。
【図４】境界上の仮想端子を設定するステップＳ１０２
を施した後の集積回路を示す図である。
を施した後の集積回路を示す図である。
【図５】セル配置最適化ステップＳ１０４を施した後の
集積回路を示す図である。
集積回路を示す図である。
【図６】領域内再配線ステップＳ１０５を配した後の集
積回路を示す図である。
積回路を示す図である。
【図７】従来技術の再レイアウト処理手順を説明するた
めの処理を示すフローチャートである。
めの処理を示すフローチャートである。
【符号の説明】
１１，１２，１３，１４，１５，１６，Ａ，Ｂ，Ｃ 仮
想端子 １００ 半導体集積回路 １１０，１２０，１３０ ショート領域 １１１，１１２，１１３，１１４，１１５ セル
想端子 １００ 半導体集積回路 １１０，１２０，１３０ ショート領域 １１１，１１２，１１３，１１４，１１５ セル
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/822
H01L 27/04
G06F 17/50
Claims (4)
- 【請求項１】 半導体集積回路のセルの配置位置及び配
線経路の処理を行い、 前記処理を行った半導体集積回路内の不具合箇所の近傍
の領域を選択し、 前記領域の境界と配線との交点を仮想端子として設定
し、 前記領域内のセルの配置位置及び配線経路の情報をクリ
アし、 前記仮想端子から前記領域内のセル配置の最適化を行
い、 前記最適化されたセル配置から前記領域内に必要な配線
を施すことを特徴とする半導体集積回路の自動再レイア
ウト方法。 - 【請求項２】 半導体集積回路のセルの配置位置及び配
線経路の処理を行い、 前記処理を行った半導体集積回路内の不具合箇所の近傍
の領域を選択し、 前記領域の境界と配線との交点を仮想端子として設定
し、 前記領域内の再配線処理を行い、 この処理の後に不具合箇所がある場合には、前記領域内
のセルの配置位置及び配線経路の情報をクリアし、 前記仮想端子から前記領域内のセル配置の最適化を行
い、 前記最適化されたセル配置から前記領域内に必要な配線
を施すことを特徴とする半導体集積回路の自動再レイア
ウト方法。 - 【請求項３】 前記セル配置の最適化の際に、当該領域
境界上の仮想端子位置から領域内の配線混雑度を見積も
りながらセル配置位置最適化を行って領域内再配置再配
線を施すことを特徴とすることを特徴とする請求項１又
は２のいずれか１項に記載の半導体集積回路の自動再レ
イアウト方法。 - 【請求項４】 半導体集積回路のセルの配置位置及び配
線経路の処理を行う配置配線処理ステップと、 前記処理を行った半導体集積回路内の不具合箇所の近傍
の領域を選択する領域選択ステップと、 前記領域の境界と配線との交点を仮想端子として設定す
る仮想端子設定ステップと、 前記領域内のセルの配置位置及び配線経路の情報をクリ
アする領域内情報クリアステップと、 前記仮想端子から前記領域内のセル配置の最適化を行う
セル配置最適化ステップと、 前記最適化されたセル配置から前記領域内に必要な配線
を施す領域内再配線ステップと、を含み、 前記配線を施した半導体集積回路について再び前記領域
選択ステップに戻って、繰り返しレイアウト処理を行う
ことを特徴とする半導体集積回路の自動再レイアウト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26875396A JP3529563B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26875396A JP3529563B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116911A JPH10116911A (ja) | 1998-05-06 |
| JP3529563B2 true JP3529563B2 (ja) | 2004-05-24 |
Family
ID=17462861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26875396A Expired - Lifetime JP3529563B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3529563B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US8839175B2 (en) * | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101749351B1 (ko) | 2008-07-16 | 2017-06-20 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
-
1996
- 1996-10-09 JP JP26875396A patent/JP3529563B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10116911A (ja) | 1998-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3529563B2 (ja) | 半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体 | |
| US6405350B1 (en) | System and method for improving crosstalk errors via the insertion of delay gates | |
| US6378115B1 (en) | LSI manufacturing method and recording medium for storing layout software | |
| JPH07321211A (ja) | 半導体集積回路の配線方法 | |
| JPH09181187A (ja) | 集積回路のクロック配線設計法 | |
| US10936773B1 (en) | Sink-based wire tagging in multi-sink integrated circuit net | |
| US20030062632A1 (en) | Semiconductor device having embedded array | |
| JP2862039B2 (ja) | 自動レイアウトシステム | |
| JP3208014B2 (ja) | 配線経路調査装置および配線経路調査方法 | |
| US11803686B2 (en) | Selective exposure of standard cell output nets for improved routing solutions | |
| JP3498674B2 (ja) | 半導体集積回路装置及びクロック配線方法並びに記録媒体 | |
| JP2008070528A (ja) | パターンデータの処理システム、パターンデータの処理方法、及びパターンデータの処理プログラム | |
| CN112287631A (zh) | 电源金属线规划方法 | |
| CN116956810B (zh) | 布线方法及装置、计算装置和存储介质 | |
| JP2921454B2 (ja) | 集積回路の配線方法 | |
| JP2753001B2 (ja) | 半導体集積回路装置の設計変更方法 | |
| JP3570883B2 (ja) | 半導体集積回路の配線方法 | |
| JP3064925B2 (ja) | レイアウト方法 | |
| US20230031704A1 (en) | Integrated circuit development using adaptive tile design approach for metal insulator metal capacitor insertion | |
| JP2912300B2 (ja) | Ａｓｉｃのレイアウト方法 | |
| JP3076269B2 (ja) | 自動配線方法 | |
| JP3398710B2 (ja) | 汎用メモリマクロ化処理装置及び汎用メモリマクロ化処理方法 | |
| JP2831738B2 (ja) | 配線経路探索装置 | |
| JP2024048673A (ja) | パーツの自動配置方法およびパーツの自動配置プログラム | |
| JPH10125789A (ja) | 自動対話配線方法及び自動対話配線プログラムを記録した媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040225 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |