JP2912300B2 - Ａｓｉｃのレイアウト方法 - Google Patents
Ａｓｉｃのレイアウト方法Info
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- JP2912300B2 JP2912300B2 JP15462297A JP15462297A JP2912300B2 JP 2912300 B2 JP2912300 B2 JP 2912300B2 JP 15462297 A JP15462297 A JP 15462297A JP 15462297 A JP15462297 A JP 15462297A JP 2912300 B2 JP2912300 B2 JP 2912300B2
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Description
【０００１】
【発明の属する技術分野】本発明は、特定用途向けＩＣ
（ＡＳＩＣ：Application Specific IntegratedCircui
t）の自動レイアウト方法に係り、特にマスタスライス
型半導体集積回路の自動レイアウト方法に関するもので
ある。
（ＡＳＩＣ：Application Specific IntegratedCircui
t）の自動レイアウト方法に係り、特にマスタスライス
型半導体集積回路の自動レイアウト方法に関するもので
ある。
【０００２】
【従来の技術】マスタスライス型半導体集積回路を設計
する場合に、所望する論理回路に対し、既存の最小単位
のブロックであるプリミティブブロックを配置し、該プ
リミティブブロック間を接続する信号線を配線するの
が、従来の一般的なレイアウト手法である。近年、ＡＳ
ＩＣ回路の設計の容易化という視点から考えると、該プ
リミティブブロックで構成されるマクロブロック、特に
大規模マクロブロックの搭載は重要な課題である。これ
に対する解決方法として、以下の３通りがある。
する場合に、所望する論理回路に対し、既存の最小単位
のブロックであるプリミティブブロックを配置し、該プ
リミティブブロック間を接続する信号線を配線するの
が、従来の一般的なレイアウト手法である。近年、ＡＳ
ＩＣ回路の設計の容易化という視点から考えると、該プ
リミティブブロックで構成されるマクロブロック、特に
大規模マクロブロックの搭載は重要な課題である。これ
に対する解決方法として、以下の３通りがある。
【０００３】１）ハードマクロ方式：この方式はマスク
パターンが固定であるため、データ伝搬遅延特牲（以
下、ＡＣ特性と呼ぶ。）を決定できるという長所がある
が、技術進渉に伴ってその技術進渉に適合するようにマ
スクパターンを再度作成する必要があり、また具体的な
レイアウトまで決定するので開発時間が長くなる。ま
た、マクロブロック内のマスクパターンが固定であるた
め、マクロブロックを含むチップ全体のレイアウトをす
る際、配線性も悪くなる。
パターンが固定であるため、データ伝搬遅延特牲（以
下、ＡＣ特性と呼ぶ。）を決定できるという長所がある
が、技術進渉に伴ってその技術進渉に適合するようにマ
スクパターンを再度作成する必要があり、また具体的な
レイアウトまで決定するので開発時間が長くなる。ま
た、マクロブロック内のマスクパターンが固定であるた
め、マクロブロックを含むチップ全体のレイアウトをす
る際、配線性も悪くなる。
【０００４】２）ソフトマクロ方式：この方式はマクロ
ブロックの論理のみを決定するものであり、マスクパタ
ーンはチップレイアウト時に初めて決定されるので技術
進渉に柔軟に対応でき、開発時間が短いという長所があ
るが、チツプ内のマクロブロックのレイアウトが不明で
あるためＡＣ特性が実際のチップレイアウト後まで保証
されない。
ブロックの論理のみを決定するものであり、マスクパタ
ーンはチップレイアウト時に初めて決定されるので技術
進渉に柔軟に対応でき、開発時間が短いという長所があ
るが、チツプ内のマクロブロックのレイアウトが不明で
あるためＡＣ特性が実際のチップレイアウト後まで保証
されない。
【０００５】３）コンパイルドセル方式：この方式はハ
ードマクロ方式の一種である。主に、ＲＡＭ，ＲＯＭ，
乗算器等のデータパス系に適用されるマクロブロック実
現方法である。すなわち、予め基本になる回路部分のマ
スクパターンを計算機に登録しておき、ＬＳＩカスタマ
イズ時にその基本回路を組み合わせて目的とする回路を
実現するものである。この方式では予めＡＣ特性が決定
される長所があるが、開発時間はハードマクロ方式、ソ
フトマクロ方式の中間程度となる。
ードマクロ方式の一種である。主に、ＲＡＭ，ＲＯＭ，
乗算器等のデータパス系に適用されるマクロブロック実
現方法である。すなわち、予め基本になる回路部分のマ
スクパターンを計算機に登録しておき、ＬＳＩカスタマ
イズ時にその基本回路を組み合わせて目的とする回路を
実現するものである。この方式では予めＡＣ特性が決定
される長所があるが、開発時間はハードマクロ方式、ソ
フトマクロ方式の中間程度となる。
【０００６】以上のように、開発時間の短縮およびＡＣ
特性の決定は相反する傾向にあり、開発時間を短縮し、
かつ、ＡＣ特性を保証できる方式の開発が望まれてい
る。この問題の解決策として、先願例（特開平３−７７
３７２号）がある。
特性の決定は相反する傾向にあり、開発時間を短縮し、
かつ、ＡＣ特性を保証できる方式の開発が望まれてい
る。この問題の解決策として、先願例（特開平３−７７
３７２号）がある。
【０００７】４）先願例：マスタスライス型半導体集積
回路（特開平３−７７３７２号） 図４は先願例のＡＳＩＣレイアウト方法の処理手順を示
すフローチャート、図５は先願例の半導体設計装置のブ
ロック図、図６は先願例のマスタスライス型半導体集積
回路の概要構成図である。先願例は、ライプラリに保管
している相対配置情報により予め相対配置関係が定めら
れたプリミティブブロック（Ａ〜Ｄ）で構成されるマク
ロブロック（Ｍ１〜Ｍ３）を組み合わせて配置するもの
である。これにより、マクロブロックを構成するプリミ
ティブブロックの相対的な配置位置が決まるので、同一
配線条件のもとではマクロブロック内の各プリミティブ
ブロック間の配線長はある一定の範囲内の長さになると
予測ができる。よって、配線長に対するＡＣ特性もある
一定範囲内に収まることが予測でき、開発期間が短いソ
フトマクロ方式を用いた場合でもある程度のＡＣ特性を
保証できるとしている。
回路（特開平３−７７３７２号） 図４は先願例のＡＳＩＣレイアウト方法の処理手順を示
すフローチャート、図５は先願例の半導体設計装置のブ
ロック図、図６は先願例のマスタスライス型半導体集積
回路の概要構成図である。先願例は、ライプラリに保管
している相対配置情報により予め相対配置関係が定めら
れたプリミティブブロック（Ａ〜Ｄ）で構成されるマク
ロブロック（Ｍ１〜Ｍ３）を組み合わせて配置するもの
である。これにより、マクロブロックを構成するプリミ
ティブブロックの相対的な配置位置が決まるので、同一
配線条件のもとではマクロブロック内の各プリミティブ
ブロック間の配線長はある一定の範囲内の長さになると
予測ができる。よって、配線長に対するＡＣ特性もある
一定範囲内に収まることが予測でき、開発期間が短いソ
フトマクロ方式を用いた場合でもある程度のＡＣ特性を
保証できるとしている。
【０００８】
【発明が解決しようとする課題】ところで、上記先願例
のマスタスライス型半導体集積回路は、開発期間が短い
ソフトマクロ方式を用いた場合でもある程度のＡＣ特性
を保証できるとしている。しかしながら、近年、ＡＳＩ
Ｃ回路の大規模化や大規模マクロブロックの搭載が一般
的に行われる中、既存の配置配線ツールではプリミティ
ブブロックの相対的な配置位置が決まっても 配線の回
り込み等の影響によりブロック間の配線長は大幅に変動
するのが実状であり、この場合、上記先願例において
は、実際にマクロブロック内のプリミティブブロックの
相対配置位置が決まって同一配線条件のもとで配線処理
を行っても、プリミティブブロック間の配線長をＡＣ特
性に影響がでないレベルの一定範囲内に収めることは困
難である。
のマスタスライス型半導体集積回路は、開発期間が短い
ソフトマクロ方式を用いた場合でもある程度のＡＣ特性
を保証できるとしている。しかしながら、近年、ＡＳＩ
Ｃ回路の大規模化や大規模マクロブロックの搭載が一般
的に行われる中、既存の配置配線ツールではプリミティ
ブブロックの相対的な配置位置が決まっても 配線の回
り込み等の影響によりブロック間の配線長は大幅に変動
するのが実状であり、この場合、上記先願例において
は、実際にマクロブロック内のプリミティブブロックの
相対配置位置が決まって同一配線条件のもとで配線処理
を行っても、プリミティブブロック間の配線長をＡＣ特
性に影響がでないレベルの一定範囲内に収めることは困
難である。
【０００９】また、そのような中で、同一機能のマクロ
ブロックを同一チップ上に複数実現したいという二ーズ
も多くあり、通常は複数のマクロブロック間でＡＣ特性
も同じにしたいという二ーズも一般的でもある。この場
合も、先願例のマスタスライス型半導体集積回路では、
その実現は困難である。
ブロックを同一チップ上に複数実現したいという二ーズ
も多くあり、通常は複数のマクロブロック間でＡＣ特性
も同じにしたいという二ーズも一般的でもある。この場
合も、先願例のマスタスライス型半導体集積回路では、
その実現は困難である。
【００１０】さらに、上記の点を解決するために開発期
間を犠牲にしてハードマクロ化したとしても、特に一つ
のチップ上に大規模マクロブロックを複数搭載しようと
した時、今度はチップ全体の配線性が悪くなり、場合に
よっては配線が引ききれなくなるという問題がある。こ
れは、ハードマクロの場合、プリミティブブロックの配
置位置及びプリミティブブロック間の配線がマスクパタ
ーン上固定となるため、ハードマクロの上を配線が通れ
る領域が少なくなりチップ全体の配線効率が悪くなるた
めである。
間を犠牲にしてハードマクロ化したとしても、特に一つ
のチップ上に大規模マクロブロックを複数搭載しようと
した時、今度はチップ全体の配線性が悪くなり、場合に
よっては配線が引ききれなくなるという問題がある。こ
れは、ハードマクロの場合、プリミティブブロックの配
置位置及びプリミティブブロック間の配線がマスクパタ
ーン上固定となるため、ハードマクロの上を配線が通れ
る領域が少なくなりチップ全体の配線効率が悪くなるた
めである。
【００１１】上記課題に鑑み、本発明は、ソフトマクロ
方式を用いて、ＡＣ特性も含めて同一機能のマクロブロ
ックをマスタスライス型半導体集積回路のチップ上に複
数提供し、かつ、チップ全体の配線効率も悪化させない
レイアウト方法の提供を、その課題としている。
方式を用いて、ＡＣ特性も含めて同一機能のマクロブロ
ックをマスタスライス型半導体集積回路のチップ上に複
数提供し、かつ、チップ全体の配線効率も悪化させない
レイアウト方法の提供を、その課題としている。
【００１２】
【課題を解決するための手段】上述課題を解決するため
に、本発明は、次のような手段を採用した。
に、本発明は、次のような手段を採用した。
【００１３】本発明のＡＳＩＣのレイアウト方法は、所
望する論理回路に対し、既存の最小単位のブロックであ
るプリミティブブロック及び該プリミティブブロックか
ら構成されるマクロブロックを配置し、該プリミティブ
ブロック及びマクロブロック間を接続する信号線を配線
することでＬＳＩをレイアウトするＡＳＩＣのレイアウ
ト方法において、前記マクロブロック内の前記プリミテ
ィブブロックの位置、及び、前記プリミティブブロック
間を接続する配線のうちＡＣ特性上必須な配線の配線経
路を、前記マクロブロックの所定点からの相対座標に基
づき配置配線する工程を有する。
望する論理回路に対し、既存の最小単位のブロックであ
るプリミティブブロック及び該プリミティブブロックか
ら構成されるマクロブロックを配置し、該プリミティブ
ブロック及びマクロブロック間を接続する信号線を配線
することでＬＳＩをレイアウトするＡＳＩＣのレイアウ
ト方法において、前記マクロブロック内の前記プリミテ
ィブブロックの位置、及び、前記プリミティブブロック
間を接続する配線のうちＡＣ特性上必須な配線の配線経
路を、前記マクロブロックの所定点からの相対座標に基
づき配置配線する工程を有する。
【００１４】上記のように構成したので、マスタスライ
ス型半導体集積回路において、マクロブロックを構成す
るプリミティブブロックの配置情報と当該プリミティブ
ブロック間の配線の配線経路を、当該マクロブロックの
所定点からの相対値として記録し、記録された相対値情
報をＡＣ特性を含めて同一機能としたい２つ目以降のマ
クロブロック内のプリミティブブロックの配置情報及び
プリミティブブロック間の配線経路情報として与えるこ
とが可能となる。
ス型半導体集積回路において、マクロブロックを構成す
るプリミティブブロックの配置情報と当該プリミティブ
ブロック間の配線の配線経路を、当該マクロブロックの
所定点からの相対値として記録し、記録された相対値情
報をＡＣ特性を含めて同一機能としたい２つ目以降のマ
クロブロック内のプリミティブブロックの配置情報及び
プリミティブブロック間の配線経路情報として与えるこ
とが可能となる。
【００１５】好ましくは、前記配置配線工程が、前記マ
クロブロック内のプリミティブブロックの配置座標及び
前記プリミティブブロック間を接続する配線の配線経路
をマクロブロックの所定点からの相対座標として抽出す
る工程と、前記プリミティブプロック間配線をライブラ
リに保管しているＡＣ特牲データより必須配線データと
フリー配線データに分類する工程と、チップ上に配線し
た前記フリー配線を一度削除する工程と、前記ライブラ
リに保管しているＡＣ特性データのＡＣ特性値を満たさ
ない場合に、配線済みの前記必須配線に対し配線経路を
変更し、再配線する工程と、前記プリミティブブロック
の配置位置及ぴ前記必須配線の配線経路のマクロブロッ
クの所定点からの相対座標データをライブラリ格納部に
記録する工程とを含む。
クロブロック内のプリミティブブロックの配置座標及び
前記プリミティブブロック間を接続する配線の配線経路
をマクロブロックの所定点からの相対座標として抽出す
る工程と、前記プリミティブプロック間配線をライブラ
リに保管しているＡＣ特牲データより必須配線データと
フリー配線データに分類する工程と、チップ上に配線し
た前記フリー配線を一度削除する工程と、前記ライブラ
リに保管しているＡＣ特性データのＡＣ特性値を満たさ
ない場合に、配線済みの前記必須配線に対し配線経路を
変更し、再配線する工程と、前記プリミティブブロック
の配置位置及ぴ前記必須配線の配線経路のマクロブロッ
クの所定点からの相対座標データをライブラリ格納部に
記録する工程とを含む。
【００１６】上記のように構成すると、ＡＣ特性を含め
て同機能としたい複数のマクロブロック内のプリミティ
ブブロックの配置位置及びプリミティブブロック間の配
線経路を同一にしたあと、一度配線経路を確定したマク
ロブロック内の配線を、ＡＣ特性を実現する為に必須の
配線と、フリーの配線に区別し、フリーの配線について
は一度配線を削除して配線領域を確保することにより、
ＡＣ特性を保証しつつ配線性も悪化させずにチップ全体
のレイアウト処理が行える。
て同機能としたい複数のマクロブロック内のプリミティ
ブブロックの配置位置及びプリミティブブロック間の配
線経路を同一にしたあと、一度配線経路を確定したマク
ロブロック内の配線を、ＡＣ特性を実現する為に必須の
配線と、フリーの配線に区別し、フリーの配線について
は一度配線を削除して配線領域を確保することにより、
ＡＣ特性を保証しつつ配線性も悪化させずにチップ全体
のレイアウト処理が行える。
【００１７】更に、上記配置配線工程が、ライブラリ格
納部に記録したプリミティブブロック配置位置及ぴ、必
須配線の配線経路のマクロブロックの所定点からの相対
座標データを用い同一機能マクロブロックを複数個レイ
アウトする工程を有することも好ましい。
納部に記録したプリミティブブロック配置位置及ぴ、必
須配線の配線経路のマクロブロックの所定点からの相対
座標データを用い同一機能マクロブロックを複数個レイ
アウトする工程を有することも好ましい。
【００１８】上記好ましい構成によれば、チップ全体の
配線性も確保しつつＡＣ特性を含めた同一機能のマクロ
ブロックをマスタスライス型半導体集積回路の１つのチ
ップ上に、容易に複数実現することができる。
配線性も確保しつつＡＣ特性を含めた同一機能のマクロ
ブロックをマスタスライス型半導体集積回路の１つのチ
ップ上に、容易に複数実現することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図１は本発明に係るＡＳ
ＩＣのレイアウト方法の１実施の形態のフローチャー
ト、図２はこの実施形態を実行する半導体設計装置のブ
ロツク図、図３はこの方法により製造されたＬＳＩの概
要構成を示す。図１及び図３は、１つのチップ上に同一
機能のマクロブロックを複数（Ｍ１〜Ｍ３）搭載する場
合の例である。なお、図２において、半導体設計装置１
は、入力部２、ライブラリ格納部３、演算処理部４、表
示部５、出力部６を備えており、かつライブラリ格納部
３内部は相対配置情報部７、相対配線情報部８及びマク
ロセルライブラリデータ部９を有している。
て、図面を参照して説明する。図１は本発明に係るＡＳ
ＩＣのレイアウト方法の１実施の形態のフローチャー
ト、図２はこの実施形態を実行する半導体設計装置のブ
ロツク図、図３はこの方法により製造されたＬＳＩの概
要構成を示す。図１及び図３は、１つのチップ上に同一
機能のマクロブロックを複数（Ｍ１〜Ｍ３）搭載する場
合の例である。なお、図２において、半導体設計装置１
は、入力部２、ライブラリ格納部３、演算処理部４、表
示部５、出力部６を備えており、かつライブラリ格納部
３内部は相対配置情報部７、相対配線情報部８及びマク
ロセルライブラリデータ部９を有している。
【００２０】ＡＳＩＣのレイアウト方法は、図１、３に
示すように、仮配線シミュレーションによる検証が完了
したら、まず全マクロブロック（Ｍ１〜Ｍ３）をＬＳＩ
チップ１０上に配置する。次に、マクロブロックＭ１に
ついてマクロブロックを構成するプリミティブブロック
Ａ〜Ｄの配置を行ない、プリミティブブロック間の配線
ＩＡ，ＣＯ，ＤＯ，ＡＢ，ＡＣ，ＡＤ，ＣＤを行なう。
なお、図中、Ａ〜Ｄはマクロブロックを構成するプリミ
ティブブロック、Ｅ〜Ｇはその他のプリミティブブロッ
ク、ＩＮは入力信号、ＣＯＵＴとＤＯＵＴはマクロブロ
ック出力である。
示すように、仮配線シミュレーションによる検証が完了
したら、まず全マクロブロック（Ｍ１〜Ｍ３）をＬＳＩ
チップ１０上に配置する。次に、マクロブロックＭ１に
ついてマクロブロックを構成するプリミティブブロック
Ａ〜Ｄの配置を行ない、プリミティブブロック間の配線
ＩＡ，ＣＯ，ＤＯ，ＡＢ，ＡＣ，ＡＤ，ＣＤを行なう。
なお、図中、Ａ〜Ｄはマクロブロックを構成するプリミ
ティブブロック、Ｅ〜Ｇはその他のプリミティブブロッ
ク、ＩＮは入力信号、ＣＯＵＴとＤＯＵＴはマクロブロ
ック出力である。
【００２１】次に、マクロブロックＭ１内のプリミテイ
ブブロックＡ〜Ｄの配置座標とプリミティブブロック間
の配線ＩＡ，ＣＯ，ＤＯ，ＡＢ，ＡＣ，ＡＤ，ＣＤの配
線経路をそれぞれマクロブロックＭ１の所定点からの相
対座標として抽出する。
ブブロックＡ〜Ｄの配置座標とプリミティブブロック間
の配線ＩＡ，ＣＯ，ＤＯ，ＡＢ，ＡＣ，ＡＤ，ＣＤの配
線経路をそれぞれマクロブロックＭ１の所定点からの相
対座標として抽出する。
【００２２】次に、マクロブロックＭ１内の所定点から
の相対座標とマクロブロックのＡＣ特性のライブラリデ
ータから、マクロブロックのＡＣ特性を満足する為に必
須な配線とフリーな配線をそれぞれピックアップし、フ
リーな配線に関しては、チップ全体の配線性を考慮して
一度削除し、必須な配線においては前記マクロブロック
内の配線処理で決定した配線経路データに関してＡＣ特
性を満足するために配線経路の変更が必要な場合はその
変更処理を行なう。なお、図３において、ＩＡ，ＤＯ，
ＡＤは必須配線、ＣＯ，ＡＢ，ＡＣ，ＣＤはフリー配線
となる。
の相対座標とマクロブロックのＡＣ特性のライブラリデ
ータから、マクロブロックのＡＣ特性を満足する為に必
須な配線とフリーな配線をそれぞれピックアップし、フ
リーな配線に関しては、チップ全体の配線性を考慮して
一度削除し、必須な配線においては前記マクロブロック
内の配線処理で決定した配線経路データに関してＡＣ特
性を満足するために配線経路の変更が必要な場合はその
変更処理を行なう。なお、図３において、ＩＡ，ＤＯ，
ＡＤは必須配線、ＣＯ，ＡＢ，ＡＣ，ＣＤはフリー配線
となる。
【００２３】以上により決定したマクロブロックＭ１内
のプリミティブブロックのマクロブロックＭ１の所定点
からの相対配置座標データと必須配線についての相対配
線経路データを半導体設計装置のライブラリ格納部３に
記録する。次に、このデータをマクロブロックＭ２，Ｍ
３のそれぞれの所定点からの相対座標データとして読み
込み、マクロブロックＭ２，Ｍ３内のプリミティブブロ
ックの配置及び必須配線の配線処理を行なう。
のプリミティブブロックのマクロブロックＭ１の所定点
からの相対配置座標データと必須配線についての相対配
線経路データを半導体設計装置のライブラリ格納部３に
記録する。次に、このデータをマクロブロックＭ２，Ｍ
３のそれぞれの所定点からの相対座標データとして読み
込み、マクロブロックＭ２，Ｍ３内のプリミティブブロ
ックの配置及び必須配線の配線処理を行なう。
【００２４】以上の処理が完了した後、最終的にチップ
全体の配置配線処理を行ない、ＡＳＩＣのレイアウト処
理を完了する。
全体の配置配線処理を行ない、ＡＳＩＣのレイアウト処
理を完了する。
【００２５】
【発明の効果】以上説明したように、本発明によると、
同一チップ上に搭載する同一機能のマクロブロックを全
てチップ上に配置し、その内の１つのマクロブロックに
対して、マクロブロックを構成するプリミティブブロッ
クを配置し、プリミティブブロック間の配線を行なう。
次に、当該プリミティブブロックの配置座標及び当該プ
リミティブブロック間の配線経路を当該マクロブロック
の所定点からの相対座標として抽出する。続いて、この
相対座標データを半導体設計装置のライブラリ格納部に
データとして記録し、そのデータを用いて２つ目以降の
同一機能のマクロブロック内部の配置配線を行なうの
で、ＡＣ特性を含めた同一機能のマクロブロックをハー
ドマクロ化することなく、容易に同一チップ上に複数実
現することができる。
同一チップ上に搭載する同一機能のマクロブロックを全
てチップ上に配置し、その内の１つのマクロブロックに
対して、マクロブロックを構成するプリミティブブロッ
クを配置し、プリミティブブロック間の配線を行なう。
次に、当該プリミティブブロックの配置座標及び当該プ
リミティブブロック間の配線経路を当該マクロブロック
の所定点からの相対座標として抽出する。続いて、この
相対座標データを半導体設計装置のライブラリ格納部に
データとして記録し、そのデータを用いて２つ目以降の
同一機能のマクロブロック内部の配置配線を行なうの
で、ＡＣ特性を含めた同一機能のマクロブロックをハー
ドマクロ化することなく、容易に同一チップ上に複数実
現することができる。
【００２６】また、上記の処理のうち１つ目のマクロブ
ロック上の配置配線データが決定した時点で、マクロブ
ロックのＡＣ特性のライプラリデータから、マクロブロ
ックのＡＣ特性を満足するために必須の配線経路データ
の絞り込みを行ない、その配線経路データについては必
要に応じて配線経路の変更を行なう。一方で、ＡＣ特性
に関係しないフリーの配線経路データについてはチップ
全体の配線性の低下を防ぐ為に一度削除し、チップ全体
の配置配線処理の時点で再度配線を行なうことができる
ので、複数のマクロブロックを１つのチップ上に配置す
る際に問題となるチップ全体の配線性の低下を防ぐこと
もできる。
ロック上の配置配線データが決定した時点で、マクロブ
ロックのＡＣ特性のライプラリデータから、マクロブロ
ックのＡＣ特性を満足するために必須の配線経路データ
の絞り込みを行ない、その配線経路データについては必
要に応じて配線経路の変更を行なう。一方で、ＡＣ特性
に関係しないフリーの配線経路データについてはチップ
全体の配線性の低下を防ぐ為に一度削除し、チップ全体
の配置配線処理の時点で再度配線を行なうことができる
ので、複数のマクロブロックを１つのチップ上に配置す
る際に問題となるチップ全体の配線性の低下を防ぐこと
もできる。
【図１】本発明に係るＡＳＩＣレイアウト方法の１実施
形態の処理手順を示すフローチャートである。
形態の処理手順を示すフローチャートである。
【図２】本発明に係るＡＳＩＣレイアウト方法を実行す
るための半導体設計装置のブロック図である。
るための半導体設計装置のブロック図である。
【図３】本発明に係るＡＳＩＣレイアウト方法で製造さ
れるＬＳＩの概要構成図である。
れるＬＳＩの概要構成図である。
【図４】従来のＡＳＩＣレイアウト方法における処理手
順を示すフローチャートである。
順を示すフローチャートである。
【図５】従来例に用いられた半導体設計装置のブロック
図である。
図である。
【図６】従来例のＬＳＩの概要構成図である。
１ 半導体設計装置 ２ 入力部 ３ ライブラリ格納部 ４ 演算処理部 ５ 表示部 ６ 出力部 ７ 相対配置情報部 ８ 相対配線情報部 ９ マクロセルライブラリデータ部 １０ ＬＳＩチップ Ａ〜Ｄ マクロを構成するプリミティブブロック Ｍ１〜Ｍ３ マクロブロック
Claims (3)
- 【請求項１】 既存の最小単位のブロックであるプリミ
ティブブロック及び該プリミティブブロックから構成さ
れるマクロブロックを配置し、該プリミティブブロック
及びマクロブロック間を接続する信号線を配線する、Ａ
ＳＩＣのレイアウト方法において、 前記マクロブロック内の前記プリミティブブロックの位
置、及び、前記プリミティブブロック間を接続する配線
のうちＡＣ特性上必須な配線の配線経路を、前記マクロ
ブロックの所定点からの相対座標に基づいて配置配線す
る工程を有することを特徴とするＡＳＩＣのレイアウト
方法。 - 【請求項２】 前記配置配線工程は、前記マクロブロッ
ク内のプリミティブブロックの配置座標及び前記プリミ
ティブブロック間を接続する配線の配線経路をマクロブ
ロックの所定点からの相対座標として抽出する工程と、
前記プリミティブプロック間配線をライブラリに保管し
ているＡＣ特牲データより必須配線データとフリー配線
データに分類する工程と、チップ上に配線した前記フリ
ー配線を一度削除する工程と、前記ライブラリに保管し
ているＡＣ特性データのＡＣ特性値を満たさない場合
に、配線済みの前記必須配線に対し配線経路を変更し、
再配線する工程と、前記プリミティブブロックの配置位
置及ぴ前記必須配線の配線経路のマクロブロックの所定
点からの相対座標データをライブラリ格納部に記録する
工程とを含むことを特徴とする請求項１に記載のＡＳＩ
Ｃのレイアウト方法。 - 【請求項３】 前記ライブラリ格納部に記録したプリミ
ティブブロック配置位置、及び、必須配線の配線経路の
マクロブロックの所定点からの相対座標データを用い同
一機能マクロブロックを複数個レイアウトする工程を有
することを特徴とする請求項２記載のＡＳＩＣのレイア
ウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15462297A JP2912300B2 (ja) | 1997-06-12 | 1997-06-12 | Ａｓｉｃのレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15462297A JP2912300B2 (ja) | 1997-06-12 | 1997-06-12 | Ａｓｉｃのレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113944A JPH113944A (ja) | 1999-01-06 |
| JP2912300B2 true JP2912300B2 (ja) | 1999-06-28 |
Family
ID=15588216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15462297A Expired - Fee Related JP2912300B2 (ja) | 1997-06-12 | 1997-06-12 | Ａｓｉｃのレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912300B2 (ja) |
-
1997
- 1997-06-12 JP JP15462297A patent/JP2912300B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH113944A (ja) | 1999-01-06 |
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