JP2957436B2 - ゲートアレイ - Google Patents
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- JP2957436B2 JP2957436B2 JP7076650A JP7665095A JP2957436B2 JP 2957436 B2 JP2957436 B2 JP 2957436B2 JP 7076650 A JP7076650 A JP 7076650A JP 7665095 A JP7665095 A JP 7665095A JP 2957436 B2 JP2957436 B2 JP 2957436B2
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- JP
- Japan
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- block
- logic circuit
- wiring
- gate array
- blocks
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイＬＳＩ
（半導体集積回路装置）に関する。
（半導体集積回路装置）に関する。
【０００２】
【従来の技術】従来のゲートアレイＬＳＩは図６に示す
ように、ゲートアレイＬＳＩチップ１と、論理回路を構
成する複数個の論理回路ブロック２1，２2，２3と、ゲ
ートアレイＬＳＩチップ１に設定されている配線位置格
子３と、論理回路ブロック２の相互間を接続する配線４
1，４2とを有している。前記配線は、信号線レイアウト
時に配線位置格子３の中より任意に選択され、その選択
された配線４1，４2により論理回路ブロック２1，２2，
２3の相互間を接続することにより、ゲートアレイＬＳ
Ｉチップ１上に論理回路を構成するようになっている。
ように、ゲートアレイＬＳＩチップ１と、論理回路を構
成する複数個の論理回路ブロック２1，２2，２3と、ゲ
ートアレイＬＳＩチップ１に設定されている配線位置格
子３と、論理回路ブロック２の相互間を接続する配線４
1，４2とを有している。前記配線は、信号線レイアウト
時に配線位置格子３の中より任意に選択され、その選択
された配線４1，４2により論理回路ブロック２1，２2，
２3の相互間を接続することにより、ゲートアレイＬＳ
Ｉチップ１上に論理回路を構成するようになっている。
【０００３】ところで上述した方法により構成される論
理回路において、全体的には異なる機能となる場合であ
っても、部分的には同一の機能となる論理回路の組合せ
が存在することや、一つの論理回路の内部で部分的に同
一の機能となる論理回路の組合せが複数個存在すること
がある。
理回路において、全体的には異なる機能となる場合であ
っても、部分的には同一の機能となる論理回路の組合せ
が存在することや、一つの論理回路の内部で部分的に同
一の機能となる論理回路の組合せが複数個存在すること
がある。
【０００４】このような場合、同一の機能となる論理回
路の組合せを一ブロックとして用いれば、設計を容易に
することが可能となる。これをマクロと呼び、図７に示
す論理回路ブロック２と、論理回路ブロック間の接続情
報を有するソフトマクロ手法では、配線４1〜４5は随時
配線レイアウトを行い、配線４1〜４5の位置を配線位置
格子３より任意に選択する。また７は端子である。
路の組合せを一ブロックとして用いれば、設計を容易に
することが可能となる。これをマクロと呼び、図７に示
す論理回路ブロック２と、論理回路ブロック間の接続情
報を有するソフトマクロ手法では、配線４1〜４5は随時
配線レイアウトを行い、配線４1〜４5の位置を配線位置
格子３より任意に選択する。また７は端子である。
【０００５】また図８に示す論理回路ブロック２と配線
４1〜４5とを有するハードマクロ手法では、任意の点か
らの論理回路ブロック２の位置情報と、配線４1〜４5の
配線位置情報とを有し、マクロ内での配線レイアウトは
不用とすることが可能である。なお図８における配線位
置情報は次のように表わすことができる。すなわち各配
線について表わすと、配線４1＝（Ｘ0，Ｙ10）−（Ｘ
0，Ｙ12）−（Ｘ4，Ｙ12）−（Ｘ4，Ｙ8），配線４2＝
（Ｘ3，Ｙ10）−（Ｘ3，Ｙ2）−（Ｘ5，Ｙ2），配線４3
＝（Ｘ4，Ｙ4）−（Ｘ4，Ｙ6）−（Ｘ8，Ｙ6）−（Ｘ
8，Ｙ2），配線４4＝（Ｘ7，Ｙ4）−（Ｘ7，Ｙ8）−
（Ｘ9，Ｙ8），配線４5＝（Ｘ8，Ｙ10）−（Ｘ8，Ｙ1
2）−（Ｘ12，Ｙ12）−（Ｘ12，Ｙ8）となる。
４1〜４5とを有するハードマクロ手法では、任意の点か
らの論理回路ブロック２の位置情報と、配線４1〜４5の
配線位置情報とを有し、マクロ内での配線レイアウトは
不用とすることが可能である。なお図８における配線位
置情報は次のように表わすことができる。すなわち各配
線について表わすと、配線４1＝（Ｘ0，Ｙ10）−（Ｘ
0，Ｙ12）−（Ｘ4，Ｙ12）−（Ｘ4，Ｙ8），配線４2＝
（Ｘ3，Ｙ10）−（Ｘ3，Ｙ2）−（Ｘ5，Ｙ2），配線４3
＝（Ｘ4，Ｙ4）−（Ｘ4，Ｙ6）−（Ｘ8，Ｙ6）−（Ｘ
8，Ｙ2），配線４4＝（Ｘ7，Ｙ4）−（Ｘ7，Ｙ8）−
（Ｘ9，Ｙ8），配線４5＝（Ｘ8，Ｙ10）−（Ｘ8，Ｙ1
2）−（Ｘ12，Ｙ12）−（Ｘ12，Ｙ8）となる。
【０００６】論理回路ブロック相互間を接続する手法が
特開平２−２２４３７１号に示されており、この手法は
図５に示すように、論理回路を構成する複数個の論理回
路ブロック２1〜２3と、信号線だけで構成される信号線
ブロック５1〜５3とを有し、論理回路ブロック２1〜２3
の相互間を信号線ブロック５1〜５3により接続するよう
にしていた。
特開平２−２２４３７１号に示されており、この手法は
図５に示すように、論理回路を構成する複数個の論理回
路ブロック２1〜２3と、信号線だけで構成される信号線
ブロック５1〜５3とを有し、論理回路ブロック２1〜２3
の相互間を信号線ブロック５1〜５3により接続するよう
にしていた。
【０００７】
【発明が解決しようとする課題】この従来のゲートアレ
イでは、信号線レイアウトにおいて、配線位置格子３の
中から任意の一経路を選択して、これを用いて論理回路
を構成する論理回路ブロック２1〜２3の相互間を接続す
るため、ゲートアレイＬＳＩチップ上での論理回路ブロ
ック２1〜２3の配置位置が決定するまで配線経路が不明
である。従って、ブロックの配置位置を決定するブロッ
クレイアウトが完了する前に、配線による遅延量が明ら
かにできないという問題点があった。
イでは、信号線レイアウトにおいて、配線位置格子３の
中から任意の一経路を選択して、これを用いて論理回路
を構成する論理回路ブロック２1〜２3の相互間を接続す
るため、ゲートアレイＬＳＩチップ上での論理回路ブロ
ック２1〜２3の配置位置が決定するまで配線経路が不明
である。従って、ブロックの配置位置を決定するブロッ
クレイアウトが完了する前に、配線による遅延量が明ら
かにできないという問題点があった。
【０００８】またハードマクロの手法を用いた場合に
は、マクロ化した論理回路内部は、論理回路ブロック２
1〜２3の任意点からの相対位置の情報と配線の配線経路
の位置情報とを有しているため、配線による遅延量が明
らかになるが、マクロ化する論理回路の機能毎に論理回
路ブロックの位置情報と配線の位置情報とが必要であ
り、マクロ化する論理回路に対する情報量が大きなもの
となる。したがって、実現する論理回路の配線による遅
延量が明らかになる論理回路部分を多くしようとした場
合、マクロの種類の増大と情報量の増大とにより、ライ
ブラリィの量が大きくなるという問題があった。
は、マクロ化した論理回路内部は、論理回路ブロック２
1〜２3の任意点からの相対位置の情報と配線の配線経路
の位置情報とを有しているため、配線による遅延量が明
らかになるが、マクロ化する論理回路の機能毎に論理回
路ブロックの位置情報と配線の位置情報とが必要であ
り、マクロ化する論理回路に対する情報量が大きなもの
となる。したがって、実現する論理回路の配線による遅
延量が明らかになる論理回路部分を多くしようとした場
合、マクロの種類の増大と情報量の増大とにより、ライ
ブラリィの量が大きくなるという問題があった。
【０００９】またソフトマクロの手法を用いた場合に
は、論理回路ブロックの相互間の接続情報しか持ってい
ないので、情報量は小さくできるが、論理回路ブロック
の位置情報と配線の位置情報とを持たず、配線レイアウ
ト前には配線による遅延量が明らかにできないという問
題点があった。
は、論理回路ブロックの相互間の接続情報しか持ってい
ないので、情報量は小さくできるが、論理回路ブロック
の位置情報と配線の位置情報とを持たず、配線レイアウ
ト前には配線による遅延量が明らかにできないという問
題点があった。
【００１０】また図９に示す手法では、信号線ブロック
を有することによって、論理回路ブロック相互間の配線
による遅延量を明らかにすることが可能とはなるが、各
々の論理回路ブロックの端子位置が任意に設定されてい
る場合には、信号線ブロックは形状や長さによる種類の
他に各々の接続される端子位置による種類までも用意し
ておく必要がある。したがって、信号線ブロックの種類
の増大を生じ、ライブラリィの情報量が増大するという
問題があった。
を有することによって、論理回路ブロック相互間の配線
による遅延量を明らかにすることが可能とはなるが、各
々の論理回路ブロックの端子位置が任意に設定されてい
る場合には、信号線ブロックは形状や長さによる種類の
他に各々の接続される端子位置による種類までも用意し
ておく必要がある。したがって、信号線ブロックの種類
の増大を生じ、ライブラリィの情報量が増大するという
問題があった。
【００１１】また信号線ブロックを論理回路ブロックの
端子に対応させない場合には、ライブラリィの情報量が
増大するという問題は解消されるが、信号線ブロックと
論理回路ブロック間に接続が必要となり、配線による遅
延量は、信号線ブロックの持つ遅延量に、信号線ブロッ
クと論理回路ブロック間の接続を行う配線の遅延量が付
加され、正確な配線による遅延量は、論理回路レイアウ
ト後の配線レイアウトを終了するまで明らかにできない
という問題があった。
端子に対応させない場合には、ライブラリィの情報量が
増大するという問題は解消されるが、信号線ブロックと
論理回路ブロック間に接続が必要となり、配線による遅
延量は、信号線ブロックの持つ遅延量に、信号線ブロッ
クと論理回路ブロック間の接続を行う配線の遅延量が付
加され、正確な配線による遅延量は、論理回路レイアウ
ト後の配線レイアウトを終了するまで明らかにできない
という問題があった。
【００１２】本発明の目的は、配線レイアウトを施すこ
となく、配線による遅延量を明確にし、かつライブラリ
ィの情報量を少なくしたゲートアレイを提供することに
ある。
となく、配線による遅延量を明確にし、かつライブラリ
ィの情報量を少なくしたゲートアレイを提供することに
ある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るゲートアレイは、複数の論理回路ブロ
ックを相互接続してなるゲートアレイにおいて、前記相
互接続は接続補助ブロックと信号線ブロックで行われ、
前記接続補助ブロックは関連づけられた論理ブロックの
座標原点と同一の座標原点を有することにより該論理回
路ブロックの端子位置を通過し、該論理回路ブロックは
該接続補助ブロックを介して前記信号線ブロックに接続
されるものである。
め、本発明に係るゲートアレイは、複数の論理回路ブロ
ックを相互接続してなるゲートアレイにおいて、前記相
互接続は接続補助ブロックと信号線ブロックで行われ、
前記接続補助ブロックは関連づけられた論理ブロックの
座標原点と同一の座標原点を有することにより該論理回
路ブロックの端子位置を通過し、該論理回路ブロックは
該接続補助ブロックを介して前記信号線ブロックに接続
されるものである。
【００１４】
【００１５】
【００１６】
【作用】論理回路ブロックの相互間を信号線ブロックに
より接続補助ブロックを介して接続することで、配線レ
イアウトせずに配線の遅延量を明確化し、マクロ手法に
より論理回路をマクロ化した場合には、ライブラリィの
情報料を軽減する。
より接続補助ブロックを介して接続することで、配線レ
イアウトせずに配線の遅延量を明確化し、マクロ手法に
より論理回路をマクロ化した場合には、ライブラリィの
情報料を軽減する。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】（実施例１）図１は本発明の実施例１を示
す模式図である。図において、ゲートアレイＬＳＩチッ
プ１上には、例えばＡＮＤを構成する論理回路ブロック
２2、入力バッファを構成する論理回路ブロック２1、及
びインバータを構成する論理回路ブロック２3が配置さ
れている。またチップ１上には、配線のみで構成される
配線ブロック５1，５2が配置されている。また７は端子
である。
す模式図である。図において、ゲートアレイＬＳＩチッ
プ１上には、例えばＡＮＤを構成する論理回路ブロック
２2、入力バッファを構成する論理回路ブロック２1、及
びインバータを構成する論理回路ブロック２3が配置さ
れている。またチップ１上には、配線のみで構成される
配線ブロック５1，５2が配置されている。また７は端子
である。
【００１９】またチップ１上には、論理回路ブロック２
1，２2，２3の入出力端子と配線ブロック５1，５2との
接続を仲介する接続補助ブロック６1，６2，６3，６4が
配置されている。接続補助ブロック６1は論理回路ブロ
ック２1の出力端子に対応し、接続補助ブロック６2は、
論理回路ブロック２2の入力端子に対応し、接続補助ブ
ロック６3は論理回路ブロック２2の出力端子に対応し、
接続補助ブロック６4は論理回路ブロック２3の入力端子
に対応させてある。各々の接続補助ブロック６1〜６
4は、対応する論理回路ブロック２1〜２3の座標原点
Ｇ1，Ｇ2，Ｇ3と同一座標位置に配置したときに、対応
する論理回路ブロックの入出力端子を通過し、最低でも
１ヶ所の配線位置格子３と交わるように座標原点を設定
しておく。すなわち図２に示すように、任意の論理回路
ブロック２に対応する接続補助ブロック６の座標原点
を、論理回路ブロック２の座標原点Ｇと同じ座標位置に
配置することにより、任意の論理回路ブロック２の入力
または出力の端子７は、近隣する配線位置格子３を通過
する接続補助ブロック６に接続される。
1，２2，２3の入出力端子と配線ブロック５1，５2との
接続を仲介する接続補助ブロック６1，６2，６3，６4が
配置されている。接続補助ブロック６1は論理回路ブロ
ック２1の出力端子に対応し、接続補助ブロック６2は、
論理回路ブロック２2の入力端子に対応し、接続補助ブ
ロック６3は論理回路ブロック２2の出力端子に対応し、
接続補助ブロック６4は論理回路ブロック２3の入力端子
に対応させてある。各々の接続補助ブロック６1〜６
4は、対応する論理回路ブロック２1〜２3の座標原点
Ｇ1，Ｇ2，Ｇ3と同一座標位置に配置したときに、対応
する論理回路ブロックの入出力端子を通過し、最低でも
１ヶ所の配線位置格子３と交わるように座標原点を設定
しておく。すなわち図２に示すように、任意の論理回路
ブロック２に対応する接続補助ブロック６の座標原点
を、論理回路ブロック２の座標原点Ｇと同じ座標位置に
配置することにより、任意の論理回路ブロック２の入力
または出力の端子７は、近隣する配線位置格子３を通過
する接続補助ブロック６に接続される。
【００２０】実施例において、信号線だけで構成される
信号線ブロック５1，５2をゲートアレイＬＳＩチップ１
上に配置しておき、また入力バッファを構成する論理回
路ブロック２1に対応する接続補助ブロック６1、ＡＮＤ
論理を構成する論理回路ブロック２2に対応する接続補
助ブロック６2，６3、インバ−タを構成する論理回路ブ
ロック２3に対応する接続補助ブロック６4の座標原点
を、各々対応する論理回路ブロック２1，２2，２3，２4
の座標原点Ｇ1，Ｇ2，Ｇ3，Ｇ4と同じ座標位置に配置し
て、論理回路ブロック２1，２2，２3と信号線ブロック
５1，５2とを接続補助ブロック６1，６2，６3，６4によ
り接続している。そのため、配線による遅延量は、信号
線ブロック５1，５2，接続補助ブロック６1，６2，
６3，６4よりあらかじめ算出することが可能となり、配
線レイアウトせず、論理回路ブロックを接続し、配線に
よる遅延量を算出することができる。
信号線ブロック５1，５2をゲートアレイＬＳＩチップ１
上に配置しておき、また入力バッファを構成する論理回
路ブロック２1に対応する接続補助ブロック６1、ＡＮＤ
論理を構成する論理回路ブロック２2に対応する接続補
助ブロック６2，６3、インバ−タを構成する論理回路ブ
ロック２3に対応する接続補助ブロック６4の座標原点
を、各々対応する論理回路ブロック２1，２2，２3，２4
の座標原点Ｇ1，Ｇ2，Ｇ3，Ｇ4と同じ座標位置に配置し
て、論理回路ブロック２1，２2，２3と信号線ブロック
５1，５2とを接続補助ブロック６1，６2，６3，６4によ
り接続している。そのため、配線による遅延量は、信号
線ブロック５1，５2，接続補助ブロック６1，６2，
６3，６4よりあらかじめ算出することが可能となり、配
線レイアウトせず、論理回路ブロックを接続し、配線に
よる遅延量を算出することができる。
【００２１】（実施例２）次に本発明のマクロ手法への
応用の実施例について図面を用いて説明する。図３は、
本発明に係るマクロ手法への実施例を示す模式図であ
る。例えば、従来の技術によるソフトマクロ手法を示す
図７と、従来の技術によるハードマクロ手法を示す図８
と同じ論理回路を用いた場合、すなわちフリップフロッ
プ３段によるリプルカウンタを構成する論理回路の場
合、図３において、図４に示すフリップフロップを構成
する論理回路ブロック２が３個配置されている。
応用の実施例について図面を用いて説明する。図３は、
本発明に係るマクロ手法への実施例を示す模式図であ
る。例えば、従来の技術によるソフトマクロ手法を示す
図７と、従来の技術によるハードマクロ手法を示す図８
と同じ論理回路を用いた場合、すなわちフリップフロッ
プ３段によるリプルカウンタを構成する論理回路の場
合、図３において、図４に示すフリップフロップを構成
する論理回路ブロック２が３個配置されている。
【００２２】また論理回路ブロック２に対応する４本の
配線部分８により構成された図５に示す接続補助ブロッ
ク６と、図３に示す信号線だけで構成された配線ブロッ
ク５1，５2とが配置されている。このとき図５に示す接
続補助ブロック６の座標原点Ｇは、図４に示す論理回路
ブロック２の座標原点Ｇと同一の座標位置に配置してあ
る。そして各々の論理回路ブロック２は、接続補助ブロ
ック６を介して配線ブロック５1，５2に接続してある。
配線部分８により構成された図５に示す接続補助ブロッ
ク６と、図３に示す信号線だけで構成された配線ブロッ
ク５1，５2とが配置されている。このとき図５に示す接
続補助ブロック６の座標原点Ｇは、図４に示す論理回路
ブロック２の座標原点Ｇと同一の座標位置に配置してあ
る。そして各々の論理回路ブロック２は、接続補助ブロ
ック６を介して配線ブロック５1，５2に接続してある。
【００２３】従来技術によるハードマクロ手法において
は図８に示すように、５本の配線４1，４2，４3，４4，
４5が、合計１８個の座標原点の情報を持つと共に、３
つの論理回路ブロック２，２，２が各々１つずつの座標
原点を持ち、全体で２１個の座標原点の情報を持つこと
となる。
は図８に示すように、５本の配線４1，４2，４3，４4，
４5が、合計１８個の座標原点の情報を持つと共に、３
つの論理回路ブロック２，２，２が各々１つずつの座標
原点を持ち、全体で２１個の座標原点の情報を持つこと
となる。
【００２４】これに対して本実施例においては、５つの
配線５1，５1，５1，５2，５2が各々１つずつの座標原
点を持ち、３つの論理回路ブロック２，２，２が各々１
つずつの座標原点を持ち、３つの接続補助ブロック６，
６，６が各々１つずつの座標原点を持ち、全体で１１個
の情報で済ますことができ、マクロのライブラリィの情
報量を少なくすることが可能となる。
配線５1，５1，５1，５2，５2が各々１つずつの座標原
点を持ち、３つの論理回路ブロック２，２，２が各々１
つずつの座標原点を持ち、３つの接続補助ブロック６，
６，６が各々１つずつの座標原点を持ち、全体で１１個
の情報で済ますことができ、マクロのライブラリィの情
報量を少なくすることが可能となる。
【００２５】また本実施例では、信号線だけで構成され
る配線ブロック５と接続補助ブロック６とにより、論理
回路ブロック２を接続するので、配線ブロック５と接続
補助ブロック６の持つ遅延量を合計することにより、配
線レイアウトせずに論理回路内の配線による遅延量を算
出することが可能となる。
る配線ブロック５と接続補助ブロック６とにより、論理
回路ブロック２を接続するので、配線ブロック５と接続
補助ブロック６の持つ遅延量を合計することにより、配
線レイアウトせずに論理回路内の配線による遅延量を算
出することが可能となる。
【００２５】
【発明の効果】以上説明したように本発明は、ゲートア
レイＬＳＩにおいて論理回路を構成するブロックを接続
する際に、信号線だけで構成されるブロックと、論理回
路ブロックと、関連付けられた接続補助ブロックとを用
いてレイアウトすることにより、配線レイアウトせず
に、配線による遅延量で算出することができ、論理回路
をマクロ化したときにライブラリィの情報量を軽減する
ことができるという効果がある。
レイＬＳＩにおいて論理回路を構成するブロックを接続
する際に、信号線だけで構成されるブロックと、論理回
路ブロックと、関連付けられた接続補助ブロックとを用
いてレイアウトすることにより、配線レイアウトせず
に、配線による遅延量で算出することができ、論理回路
をマクロ化したときにライブラリィの情報量を軽減する
ことができるという効果がある。
【図１】本発明の実施例１を示す模式図である。
【図２】本発明の実施例１を示す模式図である。
【図３】本発明をマクロ手法へ応用した場合の模式図で
ある。
ある。
【図４】図３で使用した論理回路ブロックを示す模式図
である。
である。
【図５】図３で使用した接続補助ブロックを示す模式図
である。
である。
【図６】従来例を示す模式図である。
【図７】従来例のソフトマクロ手法を示す模式図であ
る。
る。
【図８】従来例のハードマクロ手法を示す模式図であ
る。
る。
【図９】公知例（特開平２−２２４３７１号）の概要図
である。
である。
１ ゲートアレイＬＳＩチップ ２ 論理回路ブロック ３ 配線位置格子 ４ 配線 ５ 信号線ブロック ６ 接続補助ブロック ７ 端子
Claims (1)
- 【請求項１】 複数の論理回路ブロックを相互接続して
なるゲートアレイにおいて、前記相互接続は接続補助ブ
ロックと信号線ブロックで行われ、前記接続補助ブロッ
クは関連づけられた論理ブロックの座標原点と同一の座
標原点を有することにより該論理回路ブロックの端子位
置を通過し、該論理回路ブロックは該接続補助ブロック
を介して前記信号線ブロックに接続されることを特徴と
するゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076650A JP2957436B2 (ja) | 1995-03-31 | 1995-03-31 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076650A JP2957436B2 (ja) | 1995-03-31 | 1995-03-31 | ゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274621A JPH08274621A (ja) | 1996-10-18 |
| JP2957436B2 true JP2957436B2 (ja) | 1999-10-04 |
Family
ID=13611284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7076650A Expired - Lifetime JP2957436B2 (ja) | 1995-03-31 | 1995-03-31 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957436B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234434U (ja) * | 1985-08-16 | 1987-02-28 |
-
1995
- 1995-03-31 JP JP7076650A patent/JP2957436B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274621A (ja) | 1996-10-18 |
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