JP3177958B2 - レイアウト設計システムおよびレイアウト設計方法 - Google Patents
レイアウト設計システムおよびレイアウト設計方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば論理ＬＳＩ
設計を行うレイアウト設計システムおよびレイアウト設
計方法に関する。
設計を行うレイアウト設計システムおよびレイアウト設
計方法に関する。
【０００２】
【従来の技術】従来のレイアウト設計システムの一構成
例を図５に示す。この図５に示したレイアウト設計シス
テムは特開平3-217046号公報に開示されているもので、
その構成は、セル間の接続情報が予め用意されたネット
リスト１０１と、セル情報およびセル配置情報等が登録
されたセルライブラリー１０２と、レイアウトデータが
記憶される外部記憶装置１０３と、これらと接続され、
等価端子の有無に基づいてセルの配置配線処理を行って
レイアウトデータを作成するコンピュータ１００とから
なる。ここで、等価端子は具体的には以下のような端子
である。
例を図５に示す。この図５に示したレイアウト設計シス
テムは特開平3-217046号公報に開示されているもので、
その構成は、セル間の接続情報が予め用意されたネット
リスト１０１と、セル情報およびセル配置情報等が登録
されたセルライブラリー１０２と、レイアウトデータが
記憶される外部記憶装置１０３と、これらと接続され、
等価端子の有無に基づいてセルの配置配線処理を行って
レイアウトデータを作成するコンピュータ１００とから
なる。ここで、等価端子は具体的には以下のような端子
である。
【０００３】例えば図６（ａ）に示すように、インバー
タ１１０の端子Ｓ１に配線Ｎ１が接続され、インバータ
１１２の端子Ｓ１に配線Ｎ２が接続され、インバータ１
１０とナンドゲート１１４のそれぞれの端子Ｓ１が配線
Ｎ３で接続され、インバータ１１２とナンドゲート１１
４のそれぞれの端子Ｓ２が配線Ｎ４で接続され、ナンド
ゲート１１４の端子Ｓ３に配線Ｎ５が接続された論理回
路が与えられ、その論理回路について配置配線処理を行
った結果が、例えば図６（ｂ）に示すように、ナンドゲ
ート１１４の両側にインバータ１１０，１１２がそれぞ
れ配置されて配線Ｎ３と配線Ｎ４が交差したとする。こ
の場合、配線Ｎ３と配線Ｎ４は、図６（ｃ）に示すよう
に互いに入れ替えることができ、この入れ替えによって
配線は交差しなくなる。このように、セルの各端子のう
ちの論理的に入れ替え可能な端子（ナンドゲート１１４
の端子Ｓ１、Ｓ２）を等価端子という。
タ１１０の端子Ｓ１に配線Ｎ１が接続され、インバータ
１１２の端子Ｓ１に配線Ｎ２が接続され、インバータ１
１０とナンドゲート１１４のそれぞれの端子Ｓ１が配線
Ｎ３で接続され、インバータ１１２とナンドゲート１１
４のそれぞれの端子Ｓ２が配線Ｎ４で接続され、ナンド
ゲート１１４の端子Ｓ３に配線Ｎ５が接続された論理回
路が与えられ、その論理回路について配置配線処理を行
った結果が、例えば図６（ｂ）に示すように、ナンドゲ
ート１１４の両側にインバータ１１０，１１２がそれぞ
れ配置されて配線Ｎ３と配線Ｎ４が交差したとする。こ
の場合、配線Ｎ３と配線Ｎ４は、図６（ｃ）に示すよう
に互いに入れ替えることができ、この入れ替えによって
配線は交差しなくなる。このように、セルの各端子のう
ちの論理的に入れ替え可能な端子（ナンドゲート１１４
の端子Ｓ１、Ｓ２）を等価端子という。
【０００４】上述のレイアウト設計システムでは、コン
ピュータ１００が次のような手順でレイアウトデータを
作成する。まず、ネットリスト１０１からの接続情報に
基づいて、セルライブラリー１０２を利用してセルの配
置配線（ここでは、仮配線となる）を行い、各セルにつ
いて等価端子の有無を調べる。等価端子がある場合に
は、同一セルの等価端子に仮接続した配線が互いに交差
しているかどうかを判定する。交差している場合には、
該等価端子を互いに入れ替えてセル間を再配線する。最
後に、配置配線により与えられたレイアウトデータを外
部記憶装置１０３に書き込む。
ピュータ１００が次のような手順でレイアウトデータを
作成する。まず、ネットリスト１０１からの接続情報に
基づいて、セルライブラリー１０２を利用してセルの配
置配線（ここでは、仮配線となる）を行い、各セルにつ
いて等価端子の有無を調べる。等価端子がある場合に
は、同一セルの等価端子に仮接続した配線が互いに交差
しているかどうかを判定する。交差している場合には、
該等価端子を互いに入れ替えてセル間を再配線する。最
後に、配置配線により与えられたレイアウトデータを外
部記憶装置１０３に書き込む。
【０００５】
【発明が解決しようとする課題】上述した従来のレイア
ウト設計システムは、１ファンクションブロック内の論
理的に等価な端子について、配線が交差する場合に互い
に入れ替えを行うことにより配線性を良くしている。し
かしながら、この従来のシステムは、異なるファンクシ
ョンブロック間の論理的に等価な端子を判定するように
はなっていない。そのため、異なるファンクションブロ
ック間で論理的に等価な端子があっても、その等価端子
については、端子の入れ替えおよびネットの付け替えを
行うことはできず、その分、配線性は悪くなっていた。
ウト設計システムは、１ファンクションブロック内の論
理的に等価な端子について、配線が交差する場合に互い
に入れ替えを行うことにより配線性を良くしている。し
かしながら、この従来のシステムは、異なるファンクシ
ョンブロック間の論理的に等価な端子を判定するように
はなっていない。そのため、異なるファンクションブロ
ック間で論理的に等価な端子があっても、その等価端子
については、端子の入れ替えおよびネットの付け替えを
行うことはできず、その分、配線性は悪くなっていた。
【０００６】本発明の目的は、異なるファンクションブ
ロック間の論理的に等価な端子について、端子の入れ替
えおよびネットの付け替えを行うことができる、配線性
に優れたレイアウト設計システムおよびレイアウト設計
方法を提供することにある。
ロック間の論理的に等価な端子について、端子の入れ替
えおよびネットの付け替えを行うことができる、配線性
に優れたレイアウト設計システムおよびレイアウト設計
方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のレイアウト設計システムは、複数の異なる
ファンクションブロックからなる論理回路のネットリス
トを出力するネットリスト出力手段と、前記ネットリス
ト中における、異なるファンクションブロック間の論理
的に等価な端子を抽出する等価端子抽出手段と、前記ネ
ットリストに基づいて、前記複数の異なるファンクショ
ンブロックを設計単位であるセルとして配置配線する配
置配線手段と、前記配置配線手段にて配置された各セル
の端子のうちの前記等価端子抽出手段にて抽出された等
価端子が第１および第２の端子からなる場合に、該第１
および第２の端子のそれぞれと前記異なるファンクショ
ンブロックの最終的な出力となる端子との間に設けられ
る第１および第２のパスの遅延を計算し、さらに、前記
第１および第２の端子を互いに入れ替えた第３および第
４の端子のそれぞれと前記出力端子との間に設けられる
第３および第４のパスの遅延を計算する配線長・遅延計
算手段と、前記第３のパスの遅延が前記第１のパスの遅
延より小さく、かつ、前記第４のパスの遅延が前記第２
のパスの遅延より小さい場合、または、前記第３のパス
の遅延が前記第１のパスの遅延より小さく、かつ、前記
第４のパスの遅延が予め設定された遅延制約を満たす場
合、または、前記第４のパスの遅延が前記第２のパスの
遅延より小さく、かつ、前記第３のパスの遅延が予め設
定された遅延制約を満たす場合、のいずれかの場合に、
前記第１および第２の端子を互いに入れ替えてこれら端
子について再配線を行う等価端子再配線手段と、を有す
る特徴とする。
め、本発明のレイアウト設計システムは、複数の異なる
ファンクションブロックからなる論理回路のネットリス
トを出力するネットリスト出力手段と、前記ネットリス
ト中における、異なるファンクションブロック間の論理
的に等価な端子を抽出する等価端子抽出手段と、前記ネ
ットリストに基づいて、前記複数の異なるファンクショ
ンブロックを設計単位であるセルとして配置配線する配
置配線手段と、前記配置配線手段にて配置された各セル
の端子のうちの前記等価端子抽出手段にて抽出された等
価端子が第１および第２の端子からなる場合に、該第１
および第２の端子のそれぞれと前記異なるファンクショ
ンブロックの最終的な出力となる端子との間に設けられ
る第１および第２のパスの遅延を計算し、さらに、前記
第１および第２の端子を互いに入れ替えた第３および第
４の端子のそれぞれと前記出力端子との間に設けられる
第３および第４のパスの遅延を計算する配線長・遅延計
算手段と、前記第３のパスの遅延が前記第１のパスの遅
延より小さく、かつ、前記第４のパスの遅延が前記第２
のパスの遅延より小さい場合、または、前記第３のパス
の遅延が前記第１のパスの遅延より小さく、かつ、前記
第４のパスの遅延が予め設定された遅延制約を満たす場
合、または、前記第４のパスの遅延が前記第２のパスの
遅延より小さく、かつ、前記第３のパスの遅延が予め設
定された遅延制約を満たす場合、のいずれかの場合に、
前記第１および第２の端子を互いに入れ替えてこれら端
子について再配線を行う等価端子再配線手段と、を有す
る特徴とする。
【０００８】本発明のレイアウト設計方法は、複数の異
なるファンクションブロックからなる論理回路のネット
リストに基づいて、各ファンクションブロックを設計単
位であるセルとして配置配線する第１のステップと、前
記ネットリスト中における、異なるファンクションブロ
ック間の論理的に等価な端子を抽出する第２のステップ
と、前記第１のステップにて配置された各セルの端子の
うちの前記第２のステップにて抽出された等価端子が第
１および第２の端子からなる場合に、該第１および第２
の端子のそれぞれと前記異なるファンクションブロック
の最終的な出力となる端子との間に設けられる第１およ
び第２のパスの遅延を計算し、さらに、前記第１および
第２の端子を互いに入れ替えた第３および第４の端子の
それぞれと前記出力端子との間に設けられる第３および
第４のパスの遅延を計算する第３のステップと、前記第
３のパスの遅延が前記第１のパスの遅延より小さく、か
つ、前記第４のパスの遅延が前記第２のパスの遅延より
小さい場合、または、前記第３のパスの遅延が前記第１
のパスの遅延より小さく、かつ、前記第４のパスの遅延
が予め設定された遅延制約を満たす場合、または、前記
第４のパスの遅延が前記第２のパスの遅延より小さく、
かつ、前記第３のパスの遅延が予め設定された遅延制約
を満たす場合、のいずれかの場合に、前記第１および第
２の端子を互いに入れ替えてこれら端子について再配線
を行う第４のステップと、を含むことを特徴とする。
なるファンクションブロックからなる論理回路のネット
リストに基づいて、各ファンクションブロックを設計単
位であるセルとして配置配線する第１のステップと、前
記ネットリスト中における、異なるファンクションブロ
ック間の論理的に等価な端子を抽出する第２のステップ
と、前記第１のステップにて配置された各セルの端子の
うちの前記第２のステップにて抽出された等価端子が第
１および第２の端子からなる場合に、該第１および第２
の端子のそれぞれと前記異なるファンクションブロック
の最終的な出力となる端子との間に設けられる第１およ
び第２のパスの遅延を計算し、さらに、前記第１および
第２の端子を互いに入れ替えた第３および第４の端子の
それぞれと前記出力端子との間に設けられる第３および
第４のパスの遅延を計算する第３のステップと、前記第
３のパスの遅延が前記第１のパスの遅延より小さく、か
つ、前記第４のパスの遅延が前記第２のパスの遅延より
小さい場合、または、前記第３のパスの遅延が前記第１
のパスの遅延より小さく、かつ、前記第４のパスの遅延
が予め設定された遅延制約を満たす場合、または、前記
第４のパスの遅延が前記第２のパスの遅延より小さく、
かつ、前記第３のパスの遅延が予め設定された遅延制約
を満たす場合、のいずれかの場合に、前記第１および第
２の端子を互いに入れ替えてこれら端子について再配線
を行う第４のステップと、を含むことを特徴とする。
【０００９】（作用）上記のとおりの本発明によれば、
異なるファンクションブロック間の等価端子について、
端子の入れ替えを行わない第１の状態と端子を互いに入
れ替えた第２の状態のうち、遅延の少ない方の状態で配
線が行われるので、１ファンクションブロック内の等価
端子についてのみ再配線が行われていた従来のものより
も配線性は良くなる。
異なるファンクションブロック間の等価端子について、
端子の入れ替えを行わない第１の状態と端子を互いに入
れ替えた第２の状態のうち、遅延の少ない方の状態で配
線が行われるので、１ファンクションブロック内の等価
端子についてのみ再配線が行われていた従来のものより
も配線性は良くなる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１１】本発明のレイアウト設計システムの一実施
形態を図１に示す。このレイアウト設計システムは、複
数の異なるファンクションブロックからなる論理回路を
論理合成によりゲートレベルの回路（各ファンクション
ブロックをナンドやフリップフロップなどの論理ゲート
を接続したゲートレベルの回路図、すなわちレイアウト
設計用の論理回路図）にまで具体化する論理合成部１
と、その論理合成により得られたゲートレベルの回路の
各ファンクションブロックを設計単位であるセルとして
配置配線するレイアウト設計部２とからなる。
形態を図１に示す。このレイアウト設計システムは、複
数の異なるファンクションブロックからなる論理回路を
論理合成によりゲートレベルの回路（各ファンクション
ブロックをナンドやフリップフロップなどの論理ゲート
を接続したゲートレベルの回路図、すなわちレイアウト
設計用の論理回路図）にまで具体化する論理合成部１
と、その論理合成により得られたゲートレベルの回路の
各ファンクションブロックを設計単位であるセルとして
配置配線するレイアウト設計部２とからなる。
【００１２】論理合成部１は、複数の異なるファンクシ
ョンブロックのネットリスト（接続情報）を出力するネ
ットリスト出力部１１と、該ネットリスト出力部１１か
ら出力されるネットリスト中における、異なるファンク
ションブロック間の論理的に等価な端子を抽出し、該抽
出結果を等価端子情報ファイルとして出力する等価端子
抽出部１２とを有する。
ョンブロックのネットリスト（接続情報）を出力するネ
ットリスト出力部１１と、該ネットリスト出力部１１か
ら出力されるネットリスト中における、異なるファンク
ションブロック間の論理的に等価な端子を抽出し、該抽
出結果を等価端子情報ファイルとして出力する等価端子
抽出部１２とを有する。
【００１３】レイアウト設計部２は、ネットリスト出力
部１１から出力されたネットリストに基づいてセルの配
置および配線を行う配置配線部２１と、該配置配線部２
１における配置結果と等価端子抽出部１２から出力され
た等価端子情報ファイルとに基づいて、等価端子の配線
について、等価端子を入れ替えない状態で配線長を求め
てその遅延を計算し、さらに等価端子を互いに入れ替え
た状態で配線長を求めてその遅延を計算する配線長・遅
延計算部２２と、該配線長・遅延計算部２２にて計算さ
れた遅延に基づいて、等価端子を互いに入れ替えた状態
の方が等価端子を入れ替えない状態より遅延が小さな場
合には、該当する等価端子を互いに入れ替えて再配線を
行う等価端子再配線部２３とからなる。このレイアウト
設計部２からは、等価端子再配線部２３にて再配線され
た後の結果がレイアウト結果として出力される。
部１１から出力されたネットリストに基づいてセルの配
置および配線を行う配置配線部２１と、該配置配線部２
１における配置結果と等価端子抽出部１２から出力され
た等価端子情報ファイルとに基づいて、等価端子の配線
について、等価端子を入れ替えない状態で配線長を求め
てその遅延を計算し、さらに等価端子を互いに入れ替え
た状態で配線長を求めてその遅延を計算する配線長・遅
延計算部２２と、該配線長・遅延計算部２２にて計算さ
れた遅延に基づいて、等価端子を互いに入れ替えた状態
の方が等価端子を入れ替えない状態より遅延が小さな場
合には、該当する等価端子を互いに入れ替えて再配線を
行う等価端子再配線部２３とからなる。このレイアウト
設計部２からは、等価端子再配線部２３にて再配線され
た後の結果がレイアウト結果として出力される。
【００１４】以下、このレイアウト設計システムにおけ
る配置配線処理の手順を図２を参照して具体的に説明す
る。
る配置配線処理の手順を図２を参照して具体的に説明す
る。
【００１５】上述のレイアウト設計システムでは、論理
合成部１でレイアウト設計用の論理回路図が作成され、
その論理回路図に関するネットリストがネットリスト出
力部１１から出力されるとともに、等価端子抽出部１２
によってその出力されたネットリスト中における異なる
ファンクションブロック間の等価端子が抽出される（ス
テップＳ１０）。この等価端子抽出部１２による等価端
子の抽出は、具体的には以下のようにして行われる。
合成部１でレイアウト設計用の論理回路図が作成され、
その論理回路図に関するネットリストがネットリスト出
力部１１から出力されるとともに、等価端子抽出部１２
によってその出力されたネットリスト中における異なる
ファンクションブロック間の等価端子が抽出される（ス
テップＳ１０）。この等価端子抽出部１２による等価端
子の抽出は、具体的には以下のようにして行われる。
【００１６】論理合成部１で論理合成されるレイアウト
設計用の論理回路図として、例えば図３（ａ）に示すよ
うな、信号ａがアンド回路３の一方の入力（端子Ａ）、
信号ｃがアンド回路４の一方の入力（端子Ｃ）、信号ｂ
が両アンド回路３，４の他方の入力（端子Ｂ）となって
おり、各アンド回路３，４の出力がそれぞれＯＲ回路５
の入力となっている論理回路が与えられたとする。この
論理回路は、論理合成時に Ｘ＝（ａ＊ｂ）＋（ｂ＊ｃ） ＝ｂ＊（ａ＋ｃ） …・・（式１） ＝ｂ＊（ｃ＋ａ） …・・（式２） のように表わせ、上記式１および式２により、アンド回
路３の端子Ａとアンド回路４の端子Ｃとは論理的に等価
な端子であると判断することができる。ここで、ＸはＯ
Ｒ回路５の出力を表わす。このような判断に基づいて、
等価端子抽出部１２は等価端子を抽出し、該抽出結果を
等価端子情報ファイルとして出力する。この等価端子情
報ファイルの出力では、例えば図３（ｂ）に示すよう
な、端子名別にそれぞれの端子に対応する論理的に等価
な端子を記述したテーブル情報が出力される。
設計用の論理回路図として、例えば図３（ａ）に示すよ
うな、信号ａがアンド回路３の一方の入力（端子Ａ）、
信号ｃがアンド回路４の一方の入力（端子Ｃ）、信号ｂ
が両アンド回路３，４の他方の入力（端子Ｂ）となって
おり、各アンド回路３，４の出力がそれぞれＯＲ回路５
の入力となっている論理回路が与えられたとする。この
論理回路は、論理合成時に Ｘ＝（ａ＊ｂ）＋（ｂ＊ｃ） ＝ｂ＊（ａ＋ｃ） …・・（式１） ＝ｂ＊（ｃ＋ａ） …・・（式２） のように表わせ、上記式１および式２により、アンド回
路３の端子Ａとアンド回路４の端子Ｃとは論理的に等価
な端子であると判断することができる。ここで、ＸはＯ
Ｒ回路５の出力を表わす。このような判断に基づいて、
等価端子抽出部１２は等価端子を抽出し、該抽出結果を
等価端子情報ファイルとして出力する。この等価端子情
報ファイルの出力では、例えば図３（ｂ）に示すよう
な、端子名別にそれぞれの端子に対応する論理的に等価
な端子を記述したテーブル情報が出力される。
【００１７】ネットリストおよび等価端子情報ファイル
が論理合成部１からレイアウト設計部２へ出力される
と、レイアウト設計部２では以下のようなセルの配置配
線が行われる。
が論理合成部１からレイアウト設計部２へ出力される
と、レイアウト設計部２では以下のようなセルの配置配
線が行われる。
【００１８】まず、配置配線部２１が、ネットリスト出
力部１１から出力されたネットリストに基づいてセルの
配置配線を行う（ステップＳ１１）。次いで、配線長・
遅延計算部２２がその配置結果と等価端子抽出部１２か
ら出力された等価端子情報ファイルとに基づいて、等価
端子の配線について、端子の入れ替えを行わない第１の
状態と端子を互いに入れ替えた第２の状態のそれぞれに
ついて遅延を計算する（ステップＳ１２）。次いで、等
価端子再配線部２３が、その遅延計算結果に基づいて、
第２の状態の遅延（ｄ２）が第１の状態の遅延（ｄ１）
より小さいかどうかを判定し（ステップＳ１３）、小さ
い（ｄ１＞ｄ２）場合には、第２の状態で再配線する
（ステップＳ１４）。上述のステップＳ１２〜Ｓ１４の
処理は、等価端子が複数ある場合は、それぞれの等価端
子について順次行われる。例えば、図３（ｂ）に示した
ような内容のテーブルが等価端子情報ファイルとして出
力された場合には、そのテーブルの順位にしたがって、
まず等価端子Ａ，ＣについてステップＳ１２〜Ｓ１４の
処理が行われた後、他に等価端子があるかの判定が行わ
れる（ステップＳ１５）。図３（ｂ）に示すテーブルで
は、等価端子Ａ，Ｃの次に等価端子Ｄ，Ｆが記述されて
いるので、ステップＳ１５の判定は「有り」となり、ス
テップＳ１２に戻って等価端子Ｄ，Ｆについての一連の
処理が行われる。なお、他に等価端子がない場合は、配
置配線を終了する。
力部１１から出力されたネットリストに基づいてセルの
配置配線を行う（ステップＳ１１）。次いで、配線長・
遅延計算部２２がその配置結果と等価端子抽出部１２か
ら出力された等価端子情報ファイルとに基づいて、等価
端子の配線について、端子の入れ替えを行わない第１の
状態と端子を互いに入れ替えた第２の状態のそれぞれに
ついて遅延を計算する（ステップＳ１２）。次いで、等
価端子再配線部２３が、その遅延計算結果に基づいて、
第２の状態の遅延（ｄ２）が第１の状態の遅延（ｄ１）
より小さいかどうかを判定し（ステップＳ１３）、小さ
い（ｄ１＞ｄ２）場合には、第２の状態で再配線する
（ステップＳ１４）。上述のステップＳ１２〜Ｓ１４の
処理は、等価端子が複数ある場合は、それぞれの等価端
子について順次行われる。例えば、図３（ｂ）に示した
ような内容のテーブルが等価端子情報ファイルとして出
力された場合には、そのテーブルの順位にしたがって、
まず等価端子Ａ，ＣについてステップＳ１２〜Ｓ１４の
処理が行われた後、他に等価端子があるかの判定が行わ
れる（ステップＳ１５）。図３（ｂ）に示すテーブルで
は、等価端子Ａ，Ｃの次に等価端子Ｄ，Ｆが記述されて
いるので、ステップＳ１５の判定は「有り」となり、ス
テップＳ１２に戻って等価端子Ｄ，Ｆについての一連の
処理が行われる。なお、他に等価端子がない場合は、配
置配線を終了する。
【００１９】上述の配線長・遅延計算部２２による遅延
計算（ステップＳ１２）および等価端子再配線部２３に
よる遅延判定（ステップＳ１３）は、具体的には以下の
ようにして行われる。
計算（ステップＳ１２）および等価端子再配線部２３に
よる遅延判定（ステップＳ１３）は、具体的には以下の
ようにして行われる。
【００２０】例えば、図３（ａ）に示した論理回路の等
価端子Ａ，Ｃについて遅延を計算する場合、配線長・遅
延計算部２２は、まず端子Ａ，Ｃについて、端子ＡとＯ
Ｒ回路５の出力Ｘ（端子）との間のパスＸ−Ａの遅延ｄ
X-Aと、端子ＣとＯＲ回路５の出力Ｘ（端子）との間の
パスＸ−Ｃの遅延ｄX-Cとを計算し、さらに、端子Ａ，
Ｃを互いに入れ替えた端子Ａ’，Ｃ’（ここでは、端子
Ａ’は端子Ａと入れ替えられた端子Ｃ、端子Ｃ’は端子
Ｃと入れ替えられた端子Ａを指す。）について、端子
Ａ’とＯＲ回路５の出力Ｘ（端子）との間のパスＸ−
Ａ’の遅延ｄX-A’と、端子ＣとＯＲ回路５の出力Ｘ
（端子）との間のパスＸ−Ｃ’の遅延ｄX-C’とを計算
する。そして、等価端子再配線部２３が、上記遅延の計
算結果が以下のいずれかの条件を満たす場合には、端子
Ａ，Ｃを互いに入れ替えてこれら端子の再配線を行う。
価端子Ａ，Ｃについて遅延を計算する場合、配線長・遅
延計算部２２は、まず端子Ａ，Ｃについて、端子ＡとＯ
Ｒ回路５の出力Ｘ（端子）との間のパスＸ−Ａの遅延ｄ
X-Aと、端子ＣとＯＲ回路５の出力Ｘ（端子）との間の
パスＸ−Ｃの遅延ｄX-Cとを計算し、さらに、端子Ａ，
Ｃを互いに入れ替えた端子Ａ’，Ｃ’（ここでは、端子
Ａ’は端子Ａと入れ替えられた端子Ｃ、端子Ｃ’は端子
Ｃと入れ替えられた端子Ａを指す。）について、端子
Ａ’とＯＲ回路５の出力Ｘ（端子）との間のパスＸ−
Ａ’の遅延ｄX-A’と、端子ＣとＯＲ回路５の出力Ｘ
（端子）との間のパスＸ−Ｃ’の遅延ｄX-C’とを計算
する。そして、等価端子再配線部２３が、上記遅延の計
算結果が以下のいずれかの条件を満たす場合には、端子
Ａ，Ｃを互いに入れ替えてこれら端子の再配線を行う。
【００２１】ｄX-A＞ｄX-A’かつｄX-C＞ｄX-C’であ
る。または、 ｄX-A＞ｄX-A’かつｄX-C’が予め設定された遅延制
約を満たす。または、 ｄX-C＞ｄX-C’かつｄX-A’が予め設定された遅延制
約を満たす。
る。または、 ｄX-A＞ｄX-A’かつｄX-C’が予め設定された遅延制
約を満たす。または、 ｄX-C＞ｄX-C’かつｄX-A’が予め設定された遅延制
約を満たす。
【００２２】以上説明したシステムでは、等価端子抽出
部１２がネットリスト中における、異なるファンクショ
ンブロック間の論理的に等価な端子を抽出するようにな
っているが、これに加えて同一ファンクションブロック
内で論理的に等価な端子をも抽出するようにすれば、よ
り配線性は良くなる。
部１２がネットリスト中における、異なるファンクショ
ンブロック間の論理的に等価な端子を抽出するようにな
っているが、これに加えて同一ファンクションブロック
内で論理的に等価な端子をも抽出するようにすれば、よ
り配線性は良くなる。
【００２３】（他の実施形態）図４は、本発明の他の実
施形態のレイアウト設計システムを示すブロック図であ
る。このレイアウト設計システムは、等価端子抽出部１
２に代えて、違反ネット検出部２４および違反ネット等
価端子判定部２５を設けた以外は前述の図１に示したレ
イアウト設計システムとほぼ同様の構成になっている。
図４中、図１に示したものと同じ構成のものには同じ符
号を付している。
施形態のレイアウト設計システムを示すブロック図であ
る。このレイアウト設計システムは、等価端子抽出部１
２に代えて、違反ネット検出部２４および違反ネット等
価端子判定部２５を設けた以外は前述の図１に示したレ
イアウト設計システムとほぼ同様の構成になっている。
図４中、図１に示したものと同じ構成のものには同じ符
号を付している。
【００２４】違反ネット検出部２４は、配置配線部２１
にて配線された各セルのネットのうちから、予め設定さ
れた遅延制約を違反したネットを検出する。違反ネット
等価端子抽出部２５は、違反ネット検出部２４にて検出
された違反ネット上の端子について、ネットリスト出力
部１１から出力されたネットリスト中の異なるファンク
ションブロック間の論理的に等価な端子を抽出する。
にて配線された各セルのネットのうちから、予め設定さ
れた遅延制約を違反したネットを検出する。違反ネット
等価端子抽出部２５は、違反ネット検出部２４にて検出
された違反ネット上の端子について、ネットリスト出力
部１１から出力されたネットリスト中の異なるファンク
ションブロック間の論理的に等価な端子を抽出する。
【００２５】上記のような構成を備える本形態のレイア
ウト設計システムでは、配置配線部２１がネットリスト
に基づいてセルの配置配線を行うと、該配線における違
反ネットが違反ネット検出部２４によって検出される。
そして、違反ネット等価端子抽出部２５によって、その
違反ネット上の端子について、異なるファンクションブ
ロック間で論理的に等価な端子が抽出される。
ウト設計システムでは、配置配線部２１がネットリスト
に基づいてセルの配置配線を行うと、該配線における違
反ネットが違反ネット検出部２４によって検出される。
そして、違反ネット等価端子抽出部２５によって、その
違反ネット上の端子について、異なるファンクションブ
ロック間で論理的に等価な端子が抽出される。
【００２６】違反ネット上の端子について論理的に等価
な端子が求められると、配線長・遅延計算部２２が、そ
の求めた等価端子について、端子の入れ替えを行わない
第１の状態で配線長を求めてその遅延を計算し、さらに
端子を互いに入れ替えた状態で配線長を求めてその遅延
を計算する。そして、等価端子再配線部２３が、端子を
互いに入れ替えた状態の遅延が入れ替えていない状態の
遅延より小さい場合に、その等価端子を互いに入れ替え
てこれら端子について再配線を行う。この配線長・遅延
計算部２２による遅延計算および等価端子再配線部２３
による遅延判定は、前述した方法と同じ方法であるの
で、その説明は省略する。
な端子が求められると、配線長・遅延計算部２２が、そ
の求めた等価端子について、端子の入れ替えを行わない
第１の状態で配線長を求めてその遅延を計算し、さらに
端子を互いに入れ替えた状態で配線長を求めてその遅延
を計算する。そして、等価端子再配線部２３が、端子を
互いに入れ替えた状態の遅延が入れ替えていない状態の
遅延より小さい場合に、その等価端子を互いに入れ替え
てこれら端子について再配線を行う。この配線長・遅延
計算部２２による遅延計算および等価端子再配線部２３
による遅延判定は、前述した方法と同じ方法であるの
で、その説明は省略する。
【００２７】本形態のレイアウト設計システムによれ
ば、遅延制約を違反するネット上の端子について論理的
に等価な端子があった場合には、その違反ネットの端子
について、配線長・遅延計算および再配線が行われるの
で、違反ネットに対する配線性を良くするとともに、等
価端子を互いに入れ替えた状態における遅延が遅延制約
を満たす場合には遅延違反も解消される。
ば、遅延制約を違反するネット上の端子について論理的
に等価な端子があった場合には、その違反ネットの端子
について、配線長・遅延計算および再配線が行われるの
で、違反ネットに対する配線性を良くするとともに、等
価端子を互いに入れ替えた状態における遅延が遅延制約
を満たす場合には遅延違反も解消される。
【００２８】
【発明の効果】以上説明したように構成される本発明に
よれば、異なるファンクションブロック間の等価端子に
ついて遅延の少ない状態で配線が行われるので、従来の
ものよりも配線性に優れたレイアウト設計システムおよ
びレイアウト設計方法を提供することができる。
よれば、異なるファンクションブロック間の等価端子に
ついて遅延の少ない状態で配線が行われるので、従来の
ものよりも配線性に優れたレイアウト設計システムおよ
びレイアウト設計方法を提供することができる。
【図１】本発明のレイアウト設計システムの一実施形態
を示すブロック図である。
を示すブロック図である。
【図２】図１に示したレイアウト設計システムにおける
配置配線処理の手順を示すフローチャートである。
配置配線処理の手順を示すフローチャートである。
【図３】（ａ）は図１に示した論理合成部１で論理合成
されるレイアウト設計用の論理回路図の一例そ示す回路
図、（ｂ）は等価端子情報ファイルの一例を示す図であ
る。
されるレイアウト設計用の論理回路図の一例そ示す回路
図、（ｂ）は等価端子情報ファイルの一例を示す図であ
る。
【図４】本発明の他の実施形態のレイアウト設計システ
ムを示すブロック図である。
ムを示すブロック図である。
【図５】従来のレイアウト設計システムの一構成例を示
すブロック図である。
すブロック図である。
【図６】（ａ）は等価端子を持つ論理回路の一例を示す
回路図、（ｂ）は（ａ）に示す回路のレイアウト図、
（ｃ）は（ａ）に示した回路の等価端子を入れ替えた場
合のレイアウト図である。
回路図、（ｂ）は（ａ）に示す回路のレイアウト図、
（ｃ）は（ａ）に示した回路の等価端子を入れ替えた場
合のレイアウト図である。
１ 論理合成部 ２ レイアウト設計部 １１ ネットリスト出力部 １２ 等価端子抽出部 ２１ 配置配線部 ２２ 配線長・遅延計算部 ２３ 等価端子再配線部
Claims (4)
- 【請求項１】 複数の異なるファンクションブロックか
らなる論理回路のネットリストを出力するネットリスト
出力手段と、 前記ネットリスト中における、異なるファンクションブ
ロック間の論理的に等価な端子を抽出する等価端子抽出
手段と、 前記ネットリストに基づいて、前記複数の異なるファン
クションブロックを設計単位であるセルとして配置配線
する配置配線手段と、 前記配置配線手段にて配置された各セルの端子のうちの
前記等価端子抽出手段にて抽出された等価端子が第１お
よび第２の端子からなる場合に、該第１および第２の端
子のそれぞれと前記異なるファンクションブロックの最
終的な出力となる端子との間に設けられる第１および第
２のパスの遅延を計算し、さらに、前記第１および第２
の端子を互いに入れ替えた第３および第４の端子のそれ
ぞれと前記出力端子との間に設けられる第３および第４
のパスの遅延を計算する配線長・遅延計算手段と、前記第３のパスの遅延が前記第１のパスの遅延より小さ
く、かつ、前記第４のパスの遅延が前記第２のパスの遅
延より小さい場合、または、前記第３のパスの遅延が前
記第１のパスの遅延より小さく、かつ、前記第４のパス
の遅延が予め設定された遅延制約を満たす場合、また
は、前記第４のパスの遅延が前記第２のパスの遅延より
小さく、かつ、前記第３のパスの遅延が予め設定された
遅延制約を満たす場合、のいずれかの場合に、前記第１
および第２の端子を互いに入れ替えてこれら端子につい
て再配線を行う 等価端子再配線手段と、を有する特徴と
するレイアウト設計システム。 - 【請求項２】 複数の異なるファンクションブロックか
らなる論理回路のネットリストを出力するネットリスト
出力手段と、 前記ネットリストに基づいて、前記複数の異なるファン
クションブロックを設計単位であるセルとして配置配線
する配置配線手段と、 前記配置配線手段にて配線された各セルのネットのうち
から、予め設定された遅延制約を違反したネットを検出
する違反ネット検出手段と、 前記違反ネット検出手段にて検出された違反ネット上の
端子について、前記複 数の異なるファンクションブロッ
ク間で論理的に等価な端子を抽出する違反ネット等価端
子抽出手段と、 前記違反ネット等価端子抽出手段にて抽出された等価端
子が第１および第２の端子からなる場合に、該第１およ
び第２の端子のそれぞれと前記異なるファンクションブ
ロックの最終的な出力となる端子との間に設けられる第
１および第２のパスの遅延を計算し、さらに、前記第１
および第２の端子を互いに入れ替えた第３および第４の
端子のそれぞれと前記出力端子との間に設けられる第３
および第４のパスの遅延を計算する配線長・遅延計算手
段と、 前記第３のパスの遅延が前記第１のパスの遅延より小さ
く、かつ、前記第４のパスの遅延が前記第２のパスの遅
延より小さい場合、または、前記第３のパスの遅延が前
記第１のパスの遅延より小さく、かつ、前記第４のパス
の遅延が予め設定された遅延制約を満たす場合、また
は、前記第４のパスの遅延が前記第２のパスの遅延より
小さく、かつ、前記第３のパスの遅延が予め設定された
遅延制約を満たす場合、のいずれかの場合に、前記第１
および第２の端子を互いに入れ替えてこれら端子につい
て再配線を行う等価端子再配線手段と、を有する特徴と
する レイアウト設計システム。 - 【請求項３】 複数の異なるファンクションブロックか
らなる論理回路のネットリストに基づいて、各ファンク
ションブロックを設計単位であるセルとして配置配線す
る第１のステップと、 前記ネットリスト中における、異なるファンクションブ
ロック間の論理的に等価な端子を抽出する第２のステッ
プと、 前記第１のステップにて配置された各セルの端子のうち
の前記第２のステップにて抽出された等価端子が第１お
よび第２の端子からなる場合に、該第１および第２の端
子のそれぞれと前記異なるファンクションブロックの最
終的な出力となる端子との間に設けられる第１および第
２のパスの遅延を計算し、さらに、前記第１および第２
の端子を互いに入れ替えた第３および第４の端子のそれ
ぞれと前記出力端子との間に設けられる第３および第４
のパスの遅延を計算する第３のステップと、 前記第３のパスの遅延が前記第１のパスの遅延より小さ
く、かつ、前記第４の パスの遅延が前記第２のパスの遅
延より小さい場合、または、前記第３のパスの遅延が前
記第１のパスの遅延より小さく、かつ、前記第４のパス
の遅延が予め設定された遅延制約を満たす場合、また
は、前記第４のパスの遅延が前記第２のパスの遅延より
小さく、かつ、前記第３のパスの遅延が予め設定された
遅延制約を満たす場合、のいずれかの場合に、前記第１
および第２の端子を互いに入れ替えてこれら端子につい
て再配線を行う第４のステップと、を含むことを特徴と
する レイアウト設計方法。 - 【請求項４】 複数の異なるファンクションブロックか
らなる論理回路のネットリストに基づいて、各ファンク
ションブロックを設計単位であるセルとして配置配線す
る第１のステップと、 前記第１のステップにて配線された各セルのネットのう
ちから、予め設定された遅延制約を違反したネットを検
出し、該違反ネット上の端子について、前記複数の異な
るファンクションブロック間で論理的に等価な端子を抽
出する第２のステップと、 前記第２のステップにて抽出された違反ネット上の等価
端子が第１および第２の端子からなる場合に、該第１お
よび第２の端子のそれぞれと前記異なるファンクション
ブロックの最終的な出力となる端子との間に設けられる
第１および第２のパスの遅延を計算し、さらに、前記第
１および第２の端子を互いに入れ替えた第３および第４
の端子のそれぞれと前記出力端子との間に設けられる第
３および第４のパスの遅延を計算する第３のステップ
と、 前記第３のパスの遅延が前記第１のパスの遅延より小さ
く、かつ、前記第４のパスの遅延が前記第２のパスの遅
延より小さい場合、または、前記第３のパスの遅延が前
記第１のパスの遅延より小さく、かつ、前記第４のパス
の遅延が予め設定された遅延制約を満たす場合、また
は、前記第４のパスの遅延が前記第２のパスの遅延より
小さく、かつ、前記第３のパスの遅延が予め設定された
遅延制約を満たす場合、のいずれかの場合に、前記第１
および第２の端子を互いに入れ替えてこれら端子につい
て再配線を行う第４のステップと、を含むことを特徴と
する レイアウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02583098A JP3177958B2 (ja) | 1998-02-06 | 1998-02-06 | レイアウト設計システムおよびレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02583098A JP3177958B2 (ja) | 1998-02-06 | 1998-02-06 | レイアウト設計システムおよびレイアウト設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11224903A JPH11224903A (ja) | 1999-08-17 |
| JP3177958B2 true JP3177958B2 (ja) | 2001-06-18 |
Family
ID=12176785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02583098A Expired - Fee Related JP3177958B2 (ja) | 1998-02-06 | 1998-02-06 | レイアウト設計システムおよびレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3177958B2 (ja) |
-
1998
- 1998-02-06 JP JP02583098A patent/JP3177958B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11224903A (ja) | 1999-08-17 |
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