JP3107207B2 - 論理回路改善方法および論理回路改善方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ（Ｌａｒｇ
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）やプリント
基板等の半導体集積回路の論理回路設計（論理設計およ
びレイアウト設計）において論理改善（論理設計やレイ
アウト設計の改善）を行う論理回路改善方法および論理
回路改善方式に関する。

【０００２】

【従来の技術】本発明に対する従来技術に関する特許公
報としては、以下の1)〜3)に示すものがある。 1) 特開平６−１８０７３３号公報 2) 特開平５−３０３６０９号公報 3) 特開平１０−１１４９１号公報

【０００３】上述の特開平６−１８０７３３号公報に記
載された技術（論理合成システム）は、初期的に合成さ
れた回路に対して回路の機能構造を基に回路を階層的に
グループ化して階層ツリー構造を構成する手段と、各階
層毎に各回路グループのチップ上での概略の配置と配線
とを行う手段と、概略の配置・配線結果を基に配線の混
雑状況と素子間の遅延時間との解析を行う手段と、配線
の混雑が予想される部分回路および遅延時間要求が満た
されない部分回路を抽出する手段と、当該部分回路に対
して配線の混雑が緩和される部分回路への変更指示情報
や新たな遅延制約情報を生成する手段と、これらの情報
を基に再合成処理を行う手段と、配線混雑度条件と遅延
時間要求とを満足するまで上位階層から下位階層に向か
って各階層毎に上記処理を繰り返して得られた各回路グ
ループの配置結果を基に各素子に対するチップ上での配
置領域制約情報を生成する手段とから構成されている。

【０００４】このような構成を有する当該従来技術は、
初期合成された回路を論理回路の機能的な働きを考慮し
て階層的にグループ化することにより階層ツリー構造を
構成し、各回路グループの概略配置と概略配線とを行っ
た後に配線混雑度解析と配線遅延時間解析とを行い、遅
延要求が満たされない部分回路および配線が混雑する部
分回路を抽出し、当該部分回路に対して配線混雑が緩和
される部分回路への変更指示情報や新たな遅延制約情報
を生成し、これらの情報を基に部分回路の再合成処理を
行うように動作する。

【０００５】当該従来技術は、これら一連の作業をグル
ープの階層を下げながら繰り返すことによって、レイア
ウト後の遅延要求を満たし、面積を縮小化するように働
く。さらに、階層グループの配置情報を実レイアウトで
利用することによって、実レイアウト結果との整合性を
保証している。

【０００６】また、上述の特開平５−３０３６０９号公
報に記載された技術（設計変更方式）は、ブロック間接
続ネットの遅延違反や電圧降下違反の原因となり同一機
能で電気的特性の異なるブロックタイプへの変更対象と
なる第１のブロックを指定するブロック指定手段と、ブ
ロックタイプ変更により第１のブロックの形状が大きく
なった場合に重なりが生じる既配置の第２のブロックを
検出する重なり検出手段と、第２のブロックを遅延等の
違反について考慮しながら重なりを回避するように配置
修正する重なり回避手段と、第１のブロックと第２のブ
ロックとに接続されていた配線を引き剥がす配線引き剥
がし手段と、第１のブロックと配置修正された第２のブ
ロックに対して再配線を行う配線手段と、再配線された
配線について電気的違反について調べる電気的違反検出
手段と、変更に伴って変更される全ての論理接続情報を
出力する論理接続情報出力手段とを含んで構成されてい
る。

【０００７】このような構成を有する当該従来技術は、
ＬＳＩやプリント基板等の配置配線終了後に遅延違反や
電気的違反を修正するために違反の原因となるブロック
のブロックタイプを変更する場合の設計変更処理を効率
化させることができるという効果を有している。

【０００８】さらに、上述の特開平１０−１１４９１号
公報に記載された技術（回路設計の最適化装置）は、回
路の初期レイアウト設計の結果からレイアウト情報を入
力する手段と、セルの配置および配線の形状を可能な限
り保存することを考慮しながら局所的な回路設計の最適
化処理を行う手段と、最適化処理による回路変更によっ
て変化するレイアウト情報を初期のレイアウト設計情報
から再計算する手段と、変更された回路接続情報および
新たに計算されたレイアウト情報を再レイアウト装置ツ
ール（再レイアウト処理を行うツール）に制約条件とし
て伝達する手段とを含んで構成されている。

【０００９】このような構成を有する当該従来技術は、
ブロックタイプの変換やバッファの挿入による論理変更
を行って、初期レイアウト設計完了後の回路設計の最適
化（遅延性能の改善等のための再レイアウト）における
効率化を図るものである。

【００１０】

【発明が解決しようとする課題】上述した従来技術に
は、必ずしも遅延時間や配線混雑度に関する制約を満足
する半導体集積回路（すなわち、高性能で集積度の高い
半導体集積回路）を得られないという問題点があった。

【００１１】上述の特開平６−１８０７３３号公報に記
載された技術で、このような問題点が生じる理由は、以
下の1)および2)に示す点にある。

【００１２】1) 当該従来技術は、遅延制約情報を与え
るために、または配線混雑度を見積もるために、各階層
についてグループ（クラスタ）間の概略配線を行ってい
る。この概略配線では、配置されたグループの矩形の中
心を概略経路の始終点としている。また、グループ内部
については、概略配線を行わずネットのファンアウト情
報と階層グループの大きさとを基にした統計的な方法を
用いて配線長を算出している。したがって、上位階層の
グループであればあるほど、遅延制約情報の算定や配線
遅延時間の見積もりが悪くなってしまう。

【００１３】2) 当該従来技術は、論理再合成および再
レイアウト（グループの位置割り当て）の単位が自動的
に設定された階層グループの内部に閉じてしまうため、
階層グループを超えた論理合成およびグループ配置の改
善を行うことができず、下位階層のグループであればあ
るほど、配線遅延時間を詳細に見積もることはできる
が、当該改善の度合いが低くなってしまう。

【００１４】これら1)および2)の理由により、当該従来
技術では、結果としてレイアウト後の遅延解析によって
遅延時間に関する制約を満たすことができなかったり、
チップ面積を縮小することが困難となってしまったりし
て、上記のような問題点（必ずしも遅延時間や配線混雑
度に関する制約を満足する半導体集積回路を得られない
という問題点）が生じていた。

【００１５】また、上述の特開平５−３０３６０９号公
報に記載された技術は、半導体集積回路を構成する個々
のブロックだけに着目し、遅延改善や配線混雑度の改善
を行うに際して、問題のあるブロックを同一機能を持ち
電気的特性の異なるブロックに変換することのみを行っ
ている。さらに、上述の特開平１０−１１４９１号公報
に記載された技術は、上述の特開平５−３０３６０９号
公報に記載された技術の手法に加えて、バッファ挿入に
よる論理変更を行い、遅延性能等の改善を行っている。

【００１６】このように、これらの従来技術（特開平５
−３０３６０９号公報および特開平１０−１１４９１号
公報に記載された技術）は、論理設計およびレイアウト
設計がなされた半導体集積回路をベースにしてブロック
を変更したり、バッファを挿入すること「だけ」しかで
きないものであり（局所的な改善に限定されている）、
本発明のように半導体集積回路を構成する論理回路の論
理段数を削減できるものではなかった。したがって、ク
リティカルパスの論理段数を削減して当該クリティカル
パスの遅延時間に関する制約等を満たすことができない
場合があり、上記のような問題点（必ずしも遅延時間や
配線混雑度に関する制約を満足する半導体集積回路を得
られないという問題点）が生じていた。

【００１７】本発明の目的は、上述の点に鑑み、遅延時
間や配線混雑度に関する制約を満足する半導体集積回路
を得られる可能性が高くなる論理回路改善方法および論
理回路改善方式を提供することにある。

【００１８】

【課題を解決するための手段】本発明の論理回路改善方
法は、詳細配線結果を用いて行われた遅延解析結果を含
む論理設計およびレイアウト設計に必要な各種の情報
（例えば、論理接続情報，物理ライブラリ情報，ブロッ
ク配置配線情報，および遅延制約情報，ならびに設計対
象の半導体集積回路の初期レイアウトの後の遅延解析結
果）を入力する情報入力手順と、前記情報入力手順にお
いて入力された情報に基づいて設計対象の半導体集積回
路内の設計違反箇所を表示する設計違反箇所表示手順
と、前記設計違反箇所表示手順において表示された設計
違反箇所が参照されて設計者によって行われる指定に基
づいて部分回路抽出領域を設定する部分回路抽出領域設
定手順と、前記部分回路抽出領域設定手順において設定
された部分回路抽出領域内の論理接続情報を「部分回路
の論理接続情報」として抽出する部分回路抽出手順と、
前記部分回路抽出手順において抽出された部分回路の論
理接続情報を入力して面積優先／遅延優先で論理最適化
を行う部分回路論理最適化手順と、前記部分回路論理最
適化手順において論理最適化がなされた部分回路を既存
の配置結果を利用しながら元の部分回路と入れ替えて部
分回路の再レイアウトを行う部分回路再レイアウト手順
と、前記部分回路再レイアウト手順における再レイアウ
トの結果を反映させた当該半導体集積回路のレイアウト
結果の出力を行うレイアウト結果出力手順とを有するこ
とを特徴とする。

【００１９】また、本発明の論理回路改善方式は、詳細
配線結果を用いて行われた遅延解析結果を含む論理設計
およびレイアウト設計に必要な各種の情報（例えば、論
理接続情報，物理ライブラリ情報，ブロック配置配線情
報，および遅延制約情報，ならびに設計対象の半導体集
積回路のレイアウトの後の遅延解析結果）を入力する情
報入力手段と、前記情報入力手段によって入力された情
報に基づいて設計対象の半導体集積回路内の設計違反箇
所を表示／入力装置の画面上に表示する設計違反箇所表
示手段と、前記設計違反箇所表示手段によって表示され
た設計違反箇所が参照されて前記表示／入力装置から設
計者によって行われる指定に基づいて部分回路抽出領域
を設定する部分回路抽出領域設定手段と、前記部分回路
抽出領域設定手段によって設定された部分回路抽出領域
内の論理接続情報を「部分回路の論理接続情報」として
抽出する部分回路抽出手段と、前記部分回路抽出手段に
よって抽出された部分回路の論理接続情報を入力して面
積優先／遅延優先で論理最適化を行う部分回路論理最適
化手段と、前記部分回路論理最適化手段によって論理最
適化がなされた部分回路を既存の配置結果を利用しなが
ら元の部分回路と入れ替えて部分回路の再レイアウトを
行う部分回路再レイアウト手段と、前記部分回路再レイ
アウト手段による再レイアウトの結果を反映させた当該
半導体集積回路のレイアウト結果の出力を行うレイアウ
ト結果出力手段とを有することを特徴とする。

【００２０】さらに、本発明の記録媒体は、コンピュー
タを、詳細配線結果を用いて行われた遅延解析結果を含
む論理設計およびレイアウト設計に必要な各種の情報を
入力する情報入力手段，前記情報入力手段によって入力
された情報に基づいて設計対象の半導体集積回路内の設
計違反箇所を表示／入力装置の画面上に表示する設計違
反箇所表示手段，前記設計違反箇所表示手段によって表
示された設計違反箇所が参照されて前記表示／入力装置
から設計者によって行われる指定に基づいて部分回路抽
出領域を設定する部分回路抽出領域設定手段，前記部分
回路抽出領域設定手段によって設定された部分回路抽出
領域内の論理接続情報を「部分回路の論理接続情報」と
して抽出する部分回路抽出手段，前記部分回路抽出手段
によって抽出された部分回路の論理接続情報を入力して
面積優先／遅延優先で論理最適化を行う部分回路論理最
適化手段，前記部分回路論理最適化手段によって論理最
適化がなされた部分回路を既存の配置結果を利用しなが
ら元の部分回路と入れ替えて部分回路の再レイアウトを
行う部分回路再レイアウト手段，ならびに前記部分回路
再レイアウト手段による再レイアウトの結果を反映させ
た当該半導体集積回路のレイアウト結果の出力を行うレ
イアウト結果出力手段として機能させるためのプログラ
ムを記録する。

【００２１】

【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。

【００２２】（１） 第１の実施の形態 図１は、本発明の第１の実施の形態に係る論理回路改善
方法の処理を示す流れ図である。

【００２３】本実施の形態に係る論理回路改善方法は、
ＬＳＩ等の半導体集積回路（以下、ＬＳＩで代表させ
る）の論理設計およびレイアウト設計において改善が必
要な部分にのみ論理最適化（論理設計およびレイアウト
設計における面積（配線混雑度）および遅延速度の制約
条件を満たすために（使用する半導体プロセスの内容も
考慮して）半導体集積回路中の論理回路の論理設計やレ
イアウト設計を自動的に変更すること）を行う方法であ
り、論理設計およびレイアウト設計に必要な各種の情報
を入力する情報入力手順１０１と、設計対象のＬＳＩ内
の設計違反箇所（配線が混雑している箇所や遅延制約を
満たさないブロックおよびネット）を表示する設計違反
箇所表示手順１０２と、表示された設計違反箇所が参照
されて設計者によって行われる指定に基づいて部分回路
抽出領域（論理最適化の対象となる領域）を設定する部
分回路抽出領域設定手順１０３と、設定された部分回路
抽出領域内の論理接続情報を「部分回路の論理接続情
報」として抽出する部分回路抽出手順１０４と、部分回
路の論理接続情報を入力して面積優先／遅延優先（配線
混雑度に関する制約を満たすような改善の態様または遅
延時間に関する制約を満たすような改善の態様（両者を
共に行う態様を含む））で論理最適化を行う部分回路論
理最適化手順１０５と、論理最適化がなされた部分回路
を既存の配置結果を利用しながら元の部分回路と入れ替
えて部分回路の再レイアウトを行う部分回路再レイアウ
ト手順１０６と、当該再レイアウトの結果を反映させた
当該ＬＳＩのレイアウト結果の出力（表示，印字，また
は補助記憶媒体への出力等）を行うレイアウト結果出力
手順１０７とからなる。

【００２４】図２〜図６は、本実施の形態に係る論理回
路改善方法の具体的な動作を説明するための図である。

【００２５】図７は、情報入力手順１０１における処理
を示す流れ図である。この処理は、各種情報入力ステッ
プ７０１からなる。

【００２６】図８は、設計違反箇所表示手順１０２にお
ける処理を示す流れ図である。この処理は、配線混雑領
域および遅延制約箇所抽出ステップ８０１と、設計違反
箇所表示ステップ８０２とからなる。

【００２７】図９は、部分回路抽出領域設定手順１０３
における処理を示す流れ図である。この処理は、改善指
示受取りステップ９０１と、部分回路抽出領域設定ステ
ップ９０２とからなる。

【００２８】図１０は、部分回路抽出手順１０４におけ
る処理を示す流れ図である。この処理は、部分回路抽出
領域内ブロック・ネット論理接続情報抽出ステップ１０
０１と、「部分回路の論理接続情報」抽出ステップ１０
０２とからなる。

【００２９】図１１は、部分回路論理最適化手順１０５
における処理を示す流れ図である。この処理は、論理接
続情報受取りステップ１１０１と、面積優先／遅延優先
判定ステップ１１０２と、面積優先論理最適化ステップ
１１０３と、遅延優先論理最適化ステップ１１０４と、
全部分回路処理・判定終了判定ステップ１１０５とから
なる。

【００３０】図１２は、部分回路再レイアウト手順１０
６における処理を示す流れ図である。この処理は、部分
回路論理接続情報入替えステップ１２０１と、再レイア
ウトステップ１２０２とからなる。

【００３１】図１３は、レイアウト結果出力手順１０７
における処理を示す流れ図である。この処理は、再レイ
アウト後レイアウト結果出力ステップ１３０１からな
る。

【００３２】次に、図１に示す流れ図，図２〜図６の説
明図，および図７〜図１３の流れ図を参照して、本実施
の形態に係る論理回路改善方法の動作について詳細に説
明する。

【００３３】最初に、情報入力手順１０１では、所定の
各種情報が入力される。すなわち、設計対象のＬＳＩの
論理設計およびレイアウト設計に必要な情報である論理
接続情報，物理ライブラリ情報，ブロック配置配線情
報，および遅延制約情報，ならびに当該ＬＳＩのレイア
ウト（本発明による再レイアウトが行われる前の段階の
レイアウト）の後の遅延解析結果が入力される（ステッ
プ７０１）。

【００３４】以下の1)〜5)に、情報入力手順１０１で入
力される各種の情報について説明する。

【００３５】1) 論理接続情報は、当該ＬＳＩを構成す
る複数のブロックの間の論理接続関係を示す情報であ
る。ここでは、従来より周知の技術によって作成された
論理接続情報が入力されるものとする。

【００３６】2) 物理ライブラリ情報は、当該ＬＳＩ
（設計対象のＬＳＩ）の大きさ，デザインルール，およ
び各ブロックのアートワーク（ブロック内部におけるト
ランジスタの接続関係や端子の位置）等のレイアウトを
行う際に必要な情報である。

【００３７】3) ロック配置配線情報は、当該ＬＳＩ内
でのブロックの配置座標およびブロック間（ネット）配
線座標を記述する情報である。ここでは、当該ＬＳＩの
レイアウトにより確定したブロックの配置座標やネット
の配線座標が用いられるものとする。

【００３８】4) 遅延制約情報は、ブロックとネットと
で構成されるパスを通過する信号の伝播時間（遅延時
間）に対する制約を示す情報である。

【００３９】5) 遅延解析結果は、当該ＬＳＩのレイア
ウト後の詳細配線結果を用いて行われた遅延解析によっ
て「遅延制約に違反している」と指定されたブロックお
よびネットのブロック名およびネット名が記述された情
報である。

【００４０】第２に、設計違反箇所表示手順１０２で
は、上記のブロック配置配線情報等に基づき、本発明に
よる改善前のレイアウトによって当該ＬＳＩ内で配線が
混雑している領域（単位領域内の配線本数がその単位領
域の配線収容可能本数を上回っていてデザインルールに
違反している領域）および遅延制約（上記の遅延制約情
報によって示される制約）を満たさないブロックやネッ
トの配置・配線箇所が抽出され（ステップ８０１）、当
該配線混雑領域および当該遅延制約箇所が設計違反箇所
として設計者に対して表示される（ステップ８０２）。
ステップ８０２においては、例えば、設計者が使用して
いる表示装置（後述する図１４中の表示／入力装置１４
１０の表示装置部分が該当する）の画面上へのグラフィ
カルな表示が行われる。なお、単位領域の配線収容可能
本数は、上記の物理ライブラリ情報内のデザインルール
の参照に基づき、当該ＬＳＩの配線層数，各層の配線
幅，および配線間隔から算出することができる。

【００４１】図２は、設計違反箇所表示手順１０２にお
ける表示の具体例を示す図である。この例では、設計対
象のＬＳＩが５つのグループ（グループＡ，Ｂ，Ｃ，
Ｄ，およびＥ）に分割されて論理設計が行われ、それら
を１つの論理回路にまとめたものが当該ＬＳＩ内で配置
・配線（レイアウト）されている。設計違反箇所表示手
順１０２により、遅延制約に違反しているブロックおよ
びネットが設計違反箇所としてグループＡおよびＢにま
たがって表示されている。また、配線が混雑している領
域（配線混雑度に関する制約に違反している領域）が設
計違反箇所としてグループＢ，Ｄ，およびＥにまたがっ
て表示されている。

【００４２】第３に、部分回路抽出領域設定手順１０３
では、上述の設計違反箇所表示手順１０２で表示された
設計違反箇所を参照した設計者による指示（実レイアウ
ト結果を参照した設計者による改善を促す指示）が受け
取られ（ステップ９０１）、その指示に基づいて「設計
違反箇所を囲む領域であり設計者が改善すべきと考えた
領域」が部分回路抽出領域として設定される（ステップ
９０２）。ここで、「設計者による指示」の態様として
は、例えば、マウスポインタによって設計違反箇所を囲
む矩形の左下および右上（あるいは右下および左上）を
指定する態様が考えられる。

【００４３】図３は、部分回路抽出領域設定手順１０３
における部分回路抽出領域の設定の具体例を示す図であ
る。この例では、図２中の２つの設計違反箇所に対応し
て、矩形の２つの部分回路抽出領域が設定されている。

【００４４】第４に、部分回路抽出手順１０４では、上
述の部分回路抽出領域設定手順１０３で設定された部分
回路抽出領域の内に含まれるブロックと当該ブロックに
繋がるネットとに関して論理接続情報が抽出され（ステ
ップ１００１）、それらの論理接続情報が「部分回路の
論理接続情報」として抽出される（ステップ１００
２）。

【００４５】図４は、部分回路抽出手順１０４において
抽出された部分回路（正確には、抽出された論理接続情
報によって特定される部分回路）の具体例を示す図であ
る。図４中の左の部分回路が遅延制約に係る部分回路で
あり（太線部分が遅延制約違反を起こしているパスに該
当する）、図４中の右の部分回路が配線混雑に係る部分
回路である。

【００４６】なお、部分回路抽出領域から部分回路の論
理接続情報を抽出する際に、部分回路抽出領域内に配線
されてはいるもののその配線が部分回路抽出領域内のど
のブロックとも接続しないようなネットも存在するが、
それらのネットは部分回路の一部としては抽出されな
い。

【００４７】第５に、部分回路論理最適化手順１０５で
は、上述の部分回路抽出手順１０４で抽出された部分回
路の論理接続情報が各部分回路について順次受け取られ
（ステップ１１０１）、当該部分回路について面積優先
で論理最適化を行うか遅延優先で論理最適化を行うかが
判定され（ステップ１１０２）、その判定に基づいて面
積優先／遅延優先で論理最適化が行われる（ステップ１
１０３またはステップ１１０４）。そして、部分回路抽
出手順１０４で論理接続情報が抽出された全ての部分回
路について処理および判定が終了するまで（ステップ１
１０５）、上記のステップ１１０１〜ステップ１１０４
の処理および判定が繰り返される。

【００４８】ここで、面積優先で論理最適化を行うか、
遅延優先で論理最適化を行うかの判定は、例えば、以下
の1)または2)に示すような態様で行われる。

【００４９】1) 面積優先で論理最適化を行うか遅延優
先で論理最適化を行うか」を設計者が部分回路毎に任意
に選択することを許し、その選択に基づいて面積優先／
遅延優先で各部分回路の論理最適化が行われる。

【００５０】2) 本発明の論理回路改善方法に係るコン
ピュータシステムにより、「面積優先で論理最適化を行
うか遅延優先で論理最適化を行うか」が自動的に選択さ
れる。すなわち、上述の設計違反箇所表示手順１０２で
「配線が混雑している領域」として設計違反箇所と認定
された箇所に対応する部分回路については面積優先で論
理最適化が行われ、上述の設計違反箇所表示手順１０２
で「遅延制約を満たさないブロックやネットの配置・配
線箇所」として設計違反箇所と認定された箇所に対応す
る部分回路については遅延優先で論理最適化が行われる
（設計違反箇所表示手順１０２における設計違反箇所の
違反の態様についての認定に基づいて面積優先で論理最
適化を行うか遅延優先で論理最適化を行うかについての
判定が行われる）。また、あらためて各部分回路の領域
内の平均混雑度の算出が行われ、その平均混雑度があら
かじめ設定されている一定値以上であれば当該部分回路
については面積優先で論理最適化を行うようにすること
も可能である。

【００５１】なお、各部分回路に関して、面積最適化と
遅延最適化とを同時に行う態様も可能である。

【００５２】図５は、部分回路論理最適化手順１０５に
おける面積優先／遅延優先での論理最適化の具体例を示
す図である。この例では、図４に示すようにして抽出さ
れた部分回路に対する論理最適化が行われている。図５
中の右側の部分回路に対しては面積優先で論理最適化が
行われており、図５中の左側の部分回路に対しては遅延
優先で論理最適化が行われている。

【００５３】なお、「論理最適化」は公知技術である。
この「論理最適化」の公知例は多々存在するが、面積最
適化技術の例としては、情報処理学会第４６回（平成５
年前期）全国大会論文集６−１６３頁：「Ｖｅｒｃｈｓ
ｙｎ（５）論理多段化手法」に記載された技術がある。
また、遅延最適化技術の例としては、同論文集の６−１
６７頁：「Ｖｅｒｃｈｓｙｎ（７）タイミング最適化
Ｉ」および６−１６９頁：「Ｖｅｒｃｈｓｙｎ（８）タ
イミング最適化ＩＩ」に記載された技術がある。具体的
な手法としては、問題のあるブロックを同じ機能を有す
るが面積や駆動能力の違うブロックに変更することや、
タイミング的にクリティカルなパスを構成するブロック
段数（論理段数）を変更すること等がある。

【００５４】第６に、部分回路再レイアウト手順１０６
では、上述の部分回路論理最適化手順１０５で論理最適
化が行われた部分回路の論理接続情報が当該部分回路の
元の論理接続情報と入れ替えられ（ステップ１２０
１）、当該入替えを反映させて当該部分回路に関する再
レイアウトが行われる（ステップ１２０２）。すなわ
ち、部分回路の入替えによって当該ＬＳＩに関する論理
接続情報が変更された部分についての再レイアウトが行
われる。

【００５５】図６は、部分回路再レイアウト手順１０６
における再レイアウトの態様の具体例を示す図である。

【００５６】図６に示すように、この再レイアウトは、
既存のＬＳＩレイアウトツールを使用して以下の1)〜3)
に示すようにして実現することが可能である。

【００５７】1) 再レイアウトの初期配置として、論理
変更（論理設計の変更）が全く行われなかったブロック
（ブロックサイズの変更のみが行われたブロックを含
む）については、既存の配置結果（ブロック配置配線情
報等）が保存される。

【００５８】2) その他のブロック（論理変更が行われ
たブロック）については、既存ブロックの近くに接続さ
れているものから順に近傍配置が行われる。

【００５９】3) これらのブロックの配置の重なりをほ
ぐして、論理変更が行われなかったブロックの位置関係
を保持しつつ、部分回路抽出領域内のブロックが当該部
分回路抽出領域に均等に配置され、その後にブロック間
の配線が行われる。

【００６０】なお、仮に既存の配置結果を保存すべきブ
ロックが存在しない場合には、部分回路抽出領域内の全
てのブロックを対象とした配置・配線のやり直しが行わ
れる。

【００６１】最後に、レイアウト結果出力手順１０７で
は、上述の部分回路再レイアウト手順１０６によって再
レイアウトが行われた当該ＬＳＩの全てのレイアウト結
果が出力される（ステップ１３０１）。このレイアウト
結果は、当該ＬＳＩの遅延解析やレイアウト検証等に使
用される。

【００６２】これら一連の処理の流れにより、設計者は
実レイアウト結果を参照して論理改善を行うことができ
るので、必要かつ充分な部分回路にのみ論理最適化処理
を行うことができ、当該ＬＳＩ内の配線混雑箇所や遅延
制約違反を起こしている箇所の論理改善を確実に行うこ
とができる。また、論理変更が行われなかったブロック
については、部分回路の再レイアウト時に元の配置結果
が保存される（既存の配置結果が利用される）ため、論
理改善前のレイアウト結果との整合性を保証することが
でき、レイアウトの変更による配線混雑度や遅延性能の
悪化を防ぐことができる。

【００６３】（２） 第２の実施の形態 図１４は、本発明の第２の実施の形態に係る論理回路改
善方式の構成を示すブロック図である。

【００６４】本実施の形態に係る論理回路改善方式は、
コンピュータ１４００と、論理設計用のグラフィカルな
画面表示（例えば図２参照）を行うことができその表示
に対する指示や選択の入力が可能である表示／入力装置
１４１０とを含んで構成されている。

【００６５】コンピュータ１４００は、詳細配線結果を
用いて行われた遅延解析結果を含む論理設計およびレイ
アウト設計に必要な各種の情報を入力する情報入力手段
１４０１と、設計対象のＬＳＩ内の設計違反箇所（配線
が混雑している箇所や遅延制約を満たさないブロックお
よびネット）を表示する設計違反箇所表示手段１４０２
と、表示された設計違反箇所が参照されて設計者によっ
て行われる指定に基づいて部分回路抽出領域（論理最適
化の対象となる領域）を設定する部分回路抽出領域設定
手段１４０３と、設定された部分回路抽出領域内の論理
接続情報を「部分回路の論理接続情報」として抽出する
部分回路抽出手段１４０４と、部分回路の論理接続情報
を入力して面積優先／遅延優先（配線混雑度に関する制
約を満たすような改善の態様または遅延時間に関する制
約を満たすような改善の態様（両者を共に行う態様を含
む））で論理最適化を行う部分回路論理最適化手段１４
０５と、論理最適化がなされた部分回路を既存の配置結
果を利用しながら元の部分回路と入れ替えて部分回路の
再レイアウトを行う部分回路再レイアウト手段１４０６
と、当該再レイアウトの結果を反映させた当該ＬＳＩの
レイアウト結果の出力（表示，印字，または補助記憶媒
体への出力等）を行うレイアウト結果出力手段１４０７
とを含んで構成されている。

【００６６】先に述べた図１は、本実施の形態に係る論
理回路改善方式の処理を示す流れ図にも該当する。ま
た、先に述べた図７〜図１３は、それぞれ，本実施の形
態における情報入力手段１４０１，設計違反箇所表示手
段１４０２，部分回路抽出領域設定手段１４０３，部分
回路抽出手段１４０４，部分回路論理最適化手段１４０
５，部分回路再レイアウト手段１４０６，およびレイア
ウト結果出力手段１４０７の処理を示す流れ図にも該当
する。

【００６７】次に、このように構成された本実施の形態
に係る論理回路改善方式の動作について説明する。

【００６８】コンピュータ１４００内の情報入力手段１
４０１は、上述の第１の実施の形態に係る論理回路改善
方法の動作（図１参照）における情報入力手順１０１に
よる処理を行う（図７参照）。

【００６９】コンピュータ１４００内の設計違反箇所表
示手段１４０２は、図１中の設計違反箇所表示手順１０
２による処理を行う（図８参照）。ここで、設計対象の
ＬＳＩの設計違反箇所の表示は表示／入力装置１４１０
の画面上に行われる。

【００７０】コンピュータ１４００内の部分回路抽出領
域設定手段１４０３は、図１中の部分回路抽出領域設定
手順１０３による処理を行う（図９参照）。ここで、設
計者からの指示・指定は表示／入力装置１４１０から受
け取る。

【００７１】同様に、コンピュータ１４００内の部分回
路抽出手段１４０４，部分回路論理最適化手段１４０
５，および部分回路再レイアウト手段１４０６は、それ
ぞれ、図１中の部分回路抽出手順１０４，部分回路論理
最適化手順１０５，および部分回路再レイアウト手順１
０６による処理を行う（図１０，図１１，および図１２
参照）。ここで、これらの処理の過程で、設計者との応
答が必要な場合には、表示／入力装置１４１０を介して
当該応答が行われる。

【００７２】コンピュータ１４００内のレイアウト結果
出力手段１４０７は、図１中のレイアウト結果出力手順
１０７による処理を行う（図１３参照）。ここで、レイ
アウト結果の出力は、印字装置への印字や、表示／入力
装置１４１０に対する表示や、磁気ディスク（ハードデ
ィスクやフロッピーディスク）等の補助記憶媒体への出
力等の態様で行われる。

【００７３】（３） 第３の実施の形態 図１５を参照すると、本発明の第３の実施の形態に係る
論理回路改善方式は、図１４に示した第２の実施の形態
に係る論理回路改善方式に対して、論理回路改善プログ
ラムを記録した記録媒体１５００を備える点が異なって
いる。この記録媒体１５００は、磁気ディスク，半導体
メモリ，その他の記録媒体であってよい。

【００７４】論理回路改善プログラムは、記録媒体１５
００からコンピュータ１４００に読み込まれ、コンピュ
ータ１４００の動作を情報入力手段１４０１，設計違反
箇所表示手段１４０２，部分回路抽出領域設定手段１４
０３，部分回路抽出手段１４０４，部分回路論理最適化
手段１４０５，部分回路再レイアウト手段１４０６，お
よびレイアウト結果出力手段１４０７として制御する。
論理回路改善プログラムの制御によるコンピュータ１４
００の動作は、第２の実施の形態におけるコンピュータ
１４００の動作と全く同様になるので、その詳しい説明
を割愛する。

【００７５】

【発明の効果】以上説明したように、本発明によると、
以下に示すような効果が生じる。

【００７６】第１の効果は、高性能で集積度の高い半導
体集積回路（ＬＳＩ等）を設計することができる可能性
が高くなる点である。

【００７７】このような効果が生じる第１の理由は、レ
イアウト後の詳細配線結果を考慮した遅延解析結果を基
にして論理最適化を行っているので、部分回路の配線混
雑度および遅延時間をより正確に見積もることができる
ためである。また、第２の理由は、設計者が実レイアウ
ト結果をグラフィカルに参照して論理改善を行うことが
できるので、必要かつ充分な部分回路にのみ論理最適化
を行うことができ、半導体集積回路内で配線が混雑して
いる箇所や遅延制約違反を起こしている箇所の確実な論
理改善が可能となるためである。さらに、第３の理由
は、論理変更が行われなかったブロックについては、部
分回路の再レイアウト時に元の配置結果が保存されるた
め、論理改善前のレイアウト結果との整合性が保証さ
れ、レイアウトの変更による配線混雑度や遅延性能の悪
化を防ぐことができるためである。

【００７８】第２の効果は、半導体集積回路の設計期間
を短縮することができる点である。このような効果が生
じる理由は、上記の第１の効果における第２の理由によ
り、論理設計とレイアウト設計とを繰り返して行う必要
がなくなるためである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る論理回路改善
方法の処理を示す流れ図である。

【図２】図１中の設計違反箇所表示手順における具体的
な動作を説明するための図である。

【図３】図１中の部分回路抽出領域設定手順における具
体的な動作を説明するための図である。

【図４】図１中の部分回路抽出手順における具体的な動
作を説明するための図である。

【図５】図１中の部分回路論理最適化手順における具体
的な動作を説明するための図である。

【図６】図１中の部分回路再レイアウト手順における具
体的な動作を説明するための図である。

【図７】図１中の情報入力手順における処理を示す流れ
図である。

【図８】図１中の設計違反箇所表示手順における処理を
示す流れ図である。

【図９】図１中の部分回路抽出領域設定手順における処
理を示す流れ図である。

【図１０】図１中の部分回路抽出手順における処理を示
す流れ図である。

【図１１】図１中の部分回路論理最適化手順における処
理を示す流れ図である。

【図１２】図１中の部分回路再レイアウト手順における
処理を示す流れ図である。

【図１３】図１中のレイアウト結果出力手順における処
理を示す流れ図である。

【図１４】本発明の第２の実施の形態に係る論理回路改
善方式の構成を示すブロック図である。

【図１５】本発明の第３の実施の形態に係る論理回路改
善方式の構成を示すブロック図である。

【符号の説明】

１０１ 情報入力手順 １０２ 設計違反箇所表示手順 １０３ 部分回路抽出領域設定手順 １０４ 部分回路抽出手順 １０５ 部分回路論理最適化手順 １０６ 部分回路再レイアウト手順 １０７ レイアウト結果出力手順 １４００ コンピュータ １４０１ 情報入力手段 １４０２ 設計違反箇所表示手段 １４０３ 部分回路抽出領域設定手段 １４０４ 部分回路抽出手段 １４０５ 部分回路論理最適化手段 １４０６ 部分回路再レイアウト手段 １４０７ レイアウト結果出力手段 １４１０ 表示／入力装置 １５００ 記録媒体

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 詳細配線結果を用いて行われた遅延解析
   結果を含む論理設計およびレイアウト設計に必要な各種
   の情報を入力する情報入力手順と、前記情報入力手順に
   おいて入力された情報に基づいて設計対象の半導体集積
   回路内の設計違反箇所を表示する設計違反箇所表示手順
   と、前記設計違反箇所表示手順において表示された設計
   違反箇所が参照されて設計者によって行われる指定に基
   づいて部分回路抽出領域を設定する部分回路抽出領域設
   定手順と、前記部分回路抽出領域設定手順において設定
   された部分回路抽出領域内の論理接続情報を「部分回路
   の論理接続情報」として抽出する部分回路抽出手順と、
   前記部分回路抽出手順において抽出された部分回路の論
   理接続情報を入力して面積優先／遅延優先で論理最適化
   を行う部分回路論理最適化手順と、前記部分回路論理最
   適化手順において論理最適化がなされた部分回路を既存
   の配置結果を利用しながら元の部分回路と入れ替えて部
   分回路の再レイアウトを行う部分回路再レイアウト手順
   と、前記部分回路再レイアウト手順における再レイアウ
   トの結果を反映させた当該半導体集積回路のレイアウト
   結果の出力を行うレイアウト結果出力手順とを有するこ
   とを特徴とする論理回路改善方法。
2. 【請求項２】 論理接続情報，物理ライブラリ情報，ブ
   ロック配置配線情報，および遅延制約情報，ならびに設
   計対象の半導体集積回路の初期レイアウトの後の遅延解
   析結果を「論理設計およびレイアウト設計に必要な各種
   の情報」として入力する情報入力手順を有することを特
   徴とする請求項１記載の論理回路改善方法。
3. 【請求項３】 設計違反箇所表示手順における設計違反
   箇所の違反の態様についての認定や各部分回路の領域内
   の平均混雑度の算出に基づいて、面積優先で論理最適化
   を行うか遅延優先で論理最適化を行うかについての判定
   を自動的に行った上で、論理最適化を行う部分回路論理
   最適化手順を有することを特徴とする請求項１または請
   求項２記載の論理回路改善方法。
4. 【請求項４】 詳細配線結果を用いて行われた遅延解析
   結果を含む論理設計およびレイアウト設計に必要な各種
   の情報を入力する情報入力手段と、前記情報入力手段に
   よって入力された情報に基づいて設計対象の半導体集積
   回路内の設計違反箇所を表示／入力装置の画面上に表示
   する設計違反箇所表示手段と、前記設計違反箇所表示手
   段によって表示された設計違反箇所が参照されて前記表
   示／入力装置から設計者によって行われる指定に基づい
   て部分回路抽出領域を設定する部分回路抽出領域設定手
   段と、前記部分回路抽出領域設定手段によって設定され
   た部分回路抽出領域内の論理接続情報を「部分回路の論
   理接続情報」として抽出する部分回路抽出手段と、前記
   部分回路抽出手段によって抽出された部分回路の論理接
   続情報を入力して面積優先／遅延優先で論理最適化を行
   う部分回路論理最適化手段と、前記部分回路論理最適化
   手段によって論理最適化がなされた部分回路を既存の配
   置結果を利用しながら元の部分回路と入れ替えて部分回
   路の再レイアウトを行う部分回路再レイアウト手段と、
   前記部分回路再レイアウト手段による再レイアウトの結
   果を反映させた当該半導体集積回路のレイアウト結果の
   出力を行うレイアウト結果出力手段とを有することを特
   徴とする論理回路改善方式。
5. 【請求項５】 論理接続情報，物理ライブラリ情報，ブ
   ロック配置配線情報，および遅延制約情報，ならびに設
   計対象の半導体集積回路の初期レイアウトの後の遅延解
   析結果を「論理設計およびレイアウト設計に必要な各種
   の情報」として入力する情報入力手段を有することを特
   徴とする請求項４記載の論理回路改善方式。
6. 【請求項６】 設計違反箇所表示手段における設計違反
   箇所の違反の態様についての認定や各部分回路の領域内
   の平均混雑度の算出に基づいて、面積優先で論理最適化
   を行うか遅延優先で論理最適化を行うかについての判定
   を自動的に行った上で、論理最適化を行う部分回路論理
   最適化手段を有することを特徴とする請求項４または請
   求項５記載の論理回路改善方式。
7. 【請求項７】 コンピュータを、詳細配線結果を用いて
   行われた遅延解析結果を含む論理設計およびレイアウト
   設計に必要な各種の情報を入力する情報入力手段，前記
   情報入力手段によって入力された情報に基づいて設計対
   象の半導体集積回路内の設計違反箇所を表示／入力装置
   の画面上に表示する設計違反箇所表示手段，前記設計違
   反箇所表示手段によって表示された設計違反箇所が参照
   されて前記表示／入力装置から設計者によって行われる
   指定に基づいて部分回路抽出領域を設定する部分回路抽
   出領域設定手段，前記部分回路抽出領域設定手段によっ
   て設定された部分回路抽出領域内の論理接続情報を「部
   分回路の論理接続情報」として抽出する部分回路抽出手
   段，前記部分回路抽出手段によって抽出された部分回路
   の論理接続情報を入力して面積優先／遅延優先で論理最
   適化を行う部分回路論理最適化手段，前記部分回路論理
   最適化手段によって論理最適化がなされた部分回路を既
   存の配置結果を利用しながら元の部分回路と入れ替えて
   部分回路の再レイアウトを行う部分回路再レイアウト手
   段，ならびに前記部分回路再レイアウト手段による再レ
   イアウトの結果を反映させた当該半導体集積回路のレイ
   アウト結果の出力を行うレイアウト結果出力手段として
   機能させるためのプログラムを記録した記録媒体。