JPH10163330A - レイアウト考慮遅延最適化装置および方法 - Google Patents
レイアウト考慮遅延最適化装置および方法Info
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- JPH10163330A JPH10163330A JP8323108A JP32310896A JPH10163330A JP H10163330 A JPH10163330 A JP H10163330A JP 8323108 A JP8323108 A JP 8323108A JP 32310896 A JP32310896 A JP 32310896A JP H10163330 A JPH10163330 A JP H10163330A
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】初期レイアウト後の回路に対し、回路の最適化
と再レイアウト処理を繰り返し行う処理において、論理
合成装置で簡単な配線情報だけを用いての最適化を行
い、レイアウト装置に新規ゲートの挿入位置を与えて配
線形状を保つようにレイアウトさせることで誤差を少な
くし、繰り返し回数を削減する。 【解決手段】集積回路やプリント基板の回路設計におい
て、初期レイアウト設計完了後の回路設計最適化に際し
て、回路の初期レイアウト結果から回路の配線セグメン
トの接続関係およびセグメントごとの容量・抵抗値であ
る配線情報を求め、配線情報を参照して初期レイアウト
の最適化を行い回路変更情報と挿入バッファのセグメン
ト上の配置位置比率を表す挿入バッファ配線上位置情報
とを求め、このときに回路の変更される部分のみの遅延
改善を繰り返し求めて最も遅延改善度の高い挿入バッフ
ァ配線上位置情報をレイアウト制約として回路の再レイ
アウトを行う。
と再レイアウト処理を繰り返し行う処理において、論理
合成装置で簡単な配線情報だけを用いての最適化を行
い、レイアウト装置に新規ゲートの挿入位置を与えて配
線形状を保つようにレイアウトさせることで誤差を少な
くし、繰り返し回数を削減する。 【解決手段】集積回路やプリント基板の回路設計におい
て、初期レイアウト設計完了後の回路設計最適化に際し
て、回路の初期レイアウト結果から回路の配線セグメン
トの接続関係およびセグメントごとの容量・抵抗値であ
る配線情報を求め、配線情報を参照して初期レイアウト
の最適化を行い回路変更情報と挿入バッファのセグメン
ト上の配置位置比率を表す挿入バッファ配線上位置情報
とを求め、このときに回路の変更される部分のみの遅延
改善を繰り返し求めて最も遅延改善度の高い挿入バッフ
ァ配線上位置情報をレイアウト制約として回路の再レイ
アウトを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、レイアウト考慮遅
延最適化装置及び方法に関し、特に、簡素な配線情報を
用いて回路を遅延最適化し、その予測遅延どおりに回路
変更結果を正しくレイアウトに反映させるために、レイ
アウト装置へ制約を与える論理合成方法に関する。
延最適化装置及び方法に関し、特に、簡素な配線情報を
用いて回路を遅延最適化し、その予測遅延どおりに回路
変更結果を正しくレイアウトに反映させるために、レイ
アウト装置へ制約を与える論理合成方法に関する。
【０００２】
【従来の技術】レイアウト装置により配置、配線された
回路に対して、論理合成装置による局所的な回路変更に
より、回路遅延の最適化および回路規模を削減するなど
の手法が行われている。この場合、論理合成装置にはレ
イアウト結果からゲートの配置位置、配線形状、配線
長、配線容量、配線抵抗などのパラメータが入力され、
これらの情報をもとに正確な遅延や消費電力などを計算
しながら、回路の最適化を行う。
回路に対して、論理合成装置による局所的な回路変更に
より、回路遅延の最適化および回路規模を削減するなど
の手法が行われている。この場合、論理合成装置にはレ
イアウト結果からゲートの配置位置、配線形状、配線
長、配線容量、配線抵抗などのパラメータが入力され、
これらの情報をもとに正確な遅延や消費電力などを計算
しながら、回路の最適化を行う。
【０００３】以下に、レイアウト情報を使用する最適化
のうち、遅延最適化を行う従来技術について説明する。
のうち、遅延最適化を行う従来技術について説明する。
【０００４】従来技術１。図９は一つの従来の技術を示
す図である。９０１では回路の初期論理合成を行い、９
０２では初期合成された回路に対してゲートの初期配置
を行う。９０３ではゲートの初期配置結果をもとに、回
路の遅延制約を満足させるような回路最適化を行う。９
０４では最適化処理９０３により変更のあった部分に対
してのみゲートの再配置処理を行う。制約違反判定９０
５で遅延制約（要求時刻）が満足されていない場合は再
び９０３の処理に戻り、満足すれば終了する。すべての
制約が満足された場合は９０６の処理でゲート間の配線
を行う。９１０は９０２で作成されたゲートの配置位置
座標などのレイアウト情報であり、９０３，９０４，９
０６の各処理で参照される。また、９０４，９０６では
更新もされる。９１１は最適化処理で変更された回路の
接続変更情報であり９０３で作成されて９０４で参照さ
れる。９１２は最適化処理から与えられるゲートの配置
制約情報であり９０３で作成されて９０４で参照され
る。
す図である。９０１では回路の初期論理合成を行い、９
０２では初期合成された回路に対してゲートの初期配置
を行う。９０３ではゲートの初期配置結果をもとに、回
路の遅延制約を満足させるような回路最適化を行う。９
０４では最適化処理９０３により変更のあった部分に対
してのみゲートの再配置処理を行う。制約違反判定９０
５で遅延制約（要求時刻）が満足されていない場合は再
び９０３の処理に戻り、満足すれば終了する。すべての
制約が満足された場合は９０６の処理でゲート間の配線
を行う。９１０は９０２で作成されたゲートの配置位置
座標などのレイアウト情報であり、９０３，９０４，９
０６の各処理で参照される。また、９０４，９０６では
更新もされる。９１１は最適化処理で変更された回路の
接続変更情報であり９０３で作成されて９０４で参照さ
れる。９１２は最適化処理から与えられるゲートの配置
制約情報であり９０３で作成されて９０４で参照され
る。
【０００５】次に９０３および９０４の処理について詳
述する。ここでは回路の遅延制約などを満足させるため
にバッファ挿入や、ゲートリサイジングなどの局所的な
回路の変更処理が行われる。
述する。ここでは回路の遅延制約などを満足させるため
にバッファ挿入や、ゲートリサイジングなどの局所的な
回路の変更処理が行われる。
【０００６】バッファ挿入においては、この時点では回
路の配線が行われていない為に、ゲートの配置位置を元
に最小被覆木を作成し、その分岐点または葉の近くにバ
ッファを配置している。最小被覆木とはすべての端子を
接続する木であり、枝の途中からの分岐を許さず、木全
体の長さが最小になるような木である。配線遅延はこの
最小被覆木を実際の配線とみなして計算している。図３
に示した最適化前の回路を元に図１０に配置済みのゲー
トに対する最小被覆木を示す。１００１〜１００５のゲ
ートが３０１〜３０５のゲートに対応する。
路の配線が行われていない為に、ゲートの配置位置を元
に最小被覆木を作成し、その分岐点または葉の近くにバ
ッファを配置している。最小被覆木とはすべての端子を
接続する木であり、枝の途中からの分岐を許さず、木全
体の長さが最小になるような木である。配線遅延はこの
最小被覆木を実際の配線とみなして計算している。図３
に示した最適化前の回路を元に図１０に配置済みのゲー
トに対する最小被覆木を示す。１００１〜１００５のゲ
ートが３０１〜３０５のゲートに対応する。
【０００７】バッファを挿入する位置は最小被覆木の分
岐点または葉のみに限定されており、挿入されたバッフ
ァの位置は９０４に対して制約として与えられ、９０４
では挿入バッファを可能な限り制約として与えられた位
置に配置しようとする。
岐点または葉のみに限定されており、挿入されたバッフ
ァの位置は９０４に対して制約として与えられ、９０４
では挿入バッファを可能な限り制約として与えられた位
置に配置しようとする。
【０００８】従来技術２。図１１はゲートリサイジング
や簡単なバッファ挿入による従来技術の遅延最適化を示
す図である。１１０１では回路の初期論理合成を行い、
１１０２では初期合成された回路に対して初期レイアウ
トを行う。１１０３では初期レイアウト結果をもとに、
回路の遅延制約を満足させるような回路最適化を行う。
１１０４では最適化処理１１０３により変更のあった部
分に対してのみレイアウトを行う。制約違反判定１１０
５で遅延制約が満足されていない場合は再び１１０３の
処理に戻り、満足すれば終了する。１１１０は配線容
量、配線遅延のレイアウト情報であり１１０２で作成さ
れ１１０３の処理で参照される。１１１１は最適化処理
で変更された回路の接続変更情報であり１１０３で作成
されて１１０４で参照される。
や簡単なバッファ挿入による従来技術の遅延最適化を示
す図である。１１０１では回路の初期論理合成を行い、
１１０２では初期合成された回路に対して初期レイアウ
トを行う。１１０３では初期レイアウト結果をもとに、
回路の遅延制約を満足させるような回路最適化を行う。
１１０４では最適化処理１１０３により変更のあった部
分に対してのみレイアウトを行う。制約違反判定１１０
５で遅延制約が満足されていない場合は再び１１０３の
処理に戻り、満足すれば終了する。１１１０は配線容
量、配線遅延のレイアウト情報であり１１０２で作成さ
れ１１０３の処理で参照される。１１１１は最適化処理
で変更された回路の接続変更情報であり１１０３で作成
されて１１０４で参照される。
【０００９】１１０３および１１０４の処理を詳述する
と、１１０３では回路の遅延制約などを満足させるため
にゲートリサイジング、簡単なバッファ挿入による局所
的な回路の変更処理が行われる。ゲートリサイジングは
同じ論理でドライブ能力の違うゲートに置き換えること
により遅延などの最適化を行う手法である。これは要求
時刻を満足しないゲートに対して置き換え処理を行う。
バッファ挿入はゲートのファンアウト数が１になるよう
にゲートの直後にバッファをおいてファンアウト先をド
ライブする能力をあげることで要求時刻を満足するよう
にする。ただし、バッファはゲートのファンアウト配線
の形状が変化しないようにゲートの直後にしかバッファ
をおけないようにしている。再レイアウト１１０４は回
路変更があった部分のみ再レイアウトする。再レイアウ
ト１１０４ではゲートの直後にバッファをおくことでフ
ァンアウト配線がほとんど変化しないため配線遅延は変
わらない。またゲートリサイジングしたものは再レイア
ウト１１０４で置き換え前のゲートがおかれていた位置
に置き直す。これにより、論理合成装置中で見積もる遅
延どおりのレイアウトを可能としている。
と、１１０３では回路の遅延制約などを満足させるため
にゲートリサイジング、簡単なバッファ挿入による局所
的な回路の変更処理が行われる。ゲートリサイジングは
同じ論理でドライブ能力の違うゲートに置き換えること
により遅延などの最適化を行う手法である。これは要求
時刻を満足しないゲートに対して置き換え処理を行う。
バッファ挿入はゲートのファンアウト数が１になるよう
にゲートの直後にバッファをおいてファンアウト先をド
ライブする能力をあげることで要求時刻を満足するよう
にする。ただし、バッファはゲートのファンアウト配線
の形状が変化しないようにゲートの直後にしかバッファ
をおけないようにしている。再レイアウト１１０４は回
路変更があった部分のみ再レイアウトする。再レイアウ
ト１１０４ではゲートの直後にバッファをおくことでフ
ァンアウト配線がほとんど変化しないため配線遅延は変
わらない。またゲートリサイジングしたものは再レイア
ウト１１０４で置き換え前のゲートがおかれていた位置
に置き直す。これにより、論理合成装置中で見積もる遅
延どおりのレイアウトを可能としている。
【００１０】従来技術３。図１２は別のバッファ挿入に
よる従来技術を示す図である。初期回路合成１２０１の
後、初期レイアウト１２０２で初期回路のレイアウトを
行う。次に初期レイアウト１２０２で初期レイアウトを
おこなった回路から得られたゲート配置情報１２１０を
論理合成装置に戻し、最適化処理１２０３ではその配置
情報をもとに作成したスタイナー木の構造を壊さずに配
線のセグメント上にバッファ挿入することにより回路の
遅延最適化処理を行う。セグメントは以下配線の分岐
点、端子間の配線の一部として説明していくが、実際に
はビア（配線層が変わる場所）、分岐点、端子間の配線
の一部などをセグメントとしてもよい。次に最適化後得
られた回路変更情報１２１１をもとに１２０４で再レイ
アウトを行う。制約違反判定１２０５で遅延制約が満足
されていない場合は再び１２０３の処理に戻り、満足す
れば終了する。
よる従来技術を示す図である。初期回路合成１２０１の
後、初期レイアウト１２０２で初期回路のレイアウトを
行う。次に初期レイアウト１２０２で初期レイアウトを
おこなった回路から得られたゲート配置情報１２１０を
論理合成装置に戻し、最適化処理１２０３ではその配置
情報をもとに作成したスタイナー木の構造を壊さずに配
線のセグメント上にバッファ挿入することにより回路の
遅延最適化処理を行う。セグメントは以下配線の分岐
点、端子間の配線の一部として説明していくが、実際に
はビア（配線層が変わる場所）、分岐点、端子間の配線
の一部などをセグメントとしてもよい。次に最適化後得
られた回路変更情報１２１１をもとに１２０４で再レイ
アウトを行う。制約違反判定１２０５で遅延制約が満足
されていない場合は再び１２０３の処理に戻り、満足す
れば終了する。
【００１１】次に１２０３の処理について詳述する。こ
の最適化ではＲＣ遅延を比較的正確に計算できるような
最適化をすることも特徴の一つである。遅延は一般に遅
延＝ゲートの固有遅延＋ゲートの伝搬遅延＋配線のＲＣ
遅延で表現される。ゲートの固有遅延とはゲート内部の
入力端子、出力端子間の遅延である。ゲートの伝搬遅延
とはゲート間の配線容量から算出される配線の形状に依
存しない信号の伝搬にかかる遅延である。配線のＲＣ遅
延とは配線の形状に依存する信号の伝搬にかかる遅延で
ある。ＲＣ遅延の計算方法は数種類存在し遅延精度が異
なるが、その代表としてＥｌｍｏｒｅ遅延計算について
説明する。
の最適化ではＲＣ遅延を比較的正確に計算できるような
最適化をすることも特徴の一つである。遅延は一般に遅
延＝ゲートの固有遅延＋ゲートの伝搬遅延＋配線のＲＣ
遅延で表現される。ゲートの固有遅延とはゲート内部の
入力端子、出力端子間の遅延である。ゲートの伝搬遅延
とはゲート間の配線容量から算出される配線の形状に依
存しない信号の伝搬にかかる遅延である。配線のＲＣ遅
延とは配線の形状に依存する信号の伝搬にかかる遅延で
ある。ＲＣ遅延の計算方法は数種類存在し遅延精度が異
なるが、その代表としてＥｌｍｏｒｅ遅延計算について
説明する。
【００１２】ソース側の端子をｎi 、シンク側の端子を
ｎj とすると、ｎi ，ｎj 間のＲＣ遅延ｔｐｄRCi,j は
式（１）〜（４）のように計算される。
ｎj とすると、ｎi ，ｎj 間のＲＣ遅延ｔｐｄRCi,j は
式（１）〜（４）のように計算される。
【００１３】
【数１】
【００１４】
【数２】
【００１５】
【数３】
【００１６】
【数４】
【００１７】ｎi は配線分岐点や端子を表すものとす
る。ｉは１≦ｉ≦Ｎであり、Ｎは配線につながる全端子
数と分岐点数である。Ｓi,j はｎi ，ｎj 間のセグメン
トである。Ｒi,j はＳi,j 間の抵抗である。Ｃi,j はＳ
i,j 間の容量である。Ｃijはｎj がゲート端子の場合ｎ
j の端子容量、それ以外では０である。ｒｉｓｅは立上
り信号の場合、ｆａｌｌは立ち下がり信号の場合であ
る。Ｐ（ｉ，ｊ）はｎi ，ｎj 間のセグメントの集合で
ある。ＴＦＯ（ｋ，ｌ）はＳk,l のｔｒａｎｓｉｔｉｖ
ｅ ｆａｎｏｕｔ方向のセグメントをさす。ｔｒａｎｓ
ｉｔｉｖｅ ｆａｎｏｕｔとはある部分からのファンア
ウト方向上のセグメントである。ｔｒａｎｓｉｔｉｖｅ
ｆａｎｉｎはファンイン方向上のセグメントをさす。
図７を具体例としてあげた場合、ｎ1 ，ｎ5 のＲＣ遅延
は以下のようになる。Ｖｄｄは電源電圧、Ｖｔ5 はｎ5
における入力閾値電圧である。
る。ｉは１≦ｉ≦Ｎであり、Ｎは配線につながる全端子
数と分岐点数である。Ｓi,j はｎi ，ｎj 間のセグメン
トである。Ｒi,j はＳi,j 間の抵抗である。Ｃi,j はＳ
i,j 間の容量である。Ｃijはｎj がゲート端子の場合ｎ
j の端子容量、それ以外では０である。ｒｉｓｅは立上
り信号の場合、ｆａｌｌは立ち下がり信号の場合であ
る。Ｐ（ｉ，ｊ）はｎi ，ｎj 間のセグメントの集合で
ある。ＴＦＯ（ｋ，ｌ）はＳk,l のｔｒａｎｓｉｔｉｖ
ｅ ｆａｎｏｕｔ方向のセグメントをさす。ｔｒａｎｓ
ｉｔｉｖｅ ｆａｎｏｕｔとはある部分からのファンア
ウト方向上のセグメントである。ｔｒａｎｓｉｔｉｖｅ
ｆａｎｉｎはファンイン方向上のセグメントをさす。
図７を具体例としてあげた場合、ｎ1 ，ｎ5 のＲＣ遅延
は以下のようになる。Ｖｄｄは電源電圧、Ｖｔ5 はｎ5
における入力閾値電圧である。
【００１８】
【数５】
【００１９】
【数６】
【００２０】
【数７】
【００２１】このようにＲＣ遅延を見積もるためには配
線の木構造とセグメント毎の抵抗、容量をレイアウトシ
ステムから得る必要がある。Ｅｌｍｏｒｅ以外のＲＣ遅
延計算方法もこの点に関しては同様である。
線の木構造とセグメント毎の抵抗、容量をレイアウトシ
ステムから得る必要がある。Ｅｌｍｏｒｅ以外のＲＣ遅
延計算方法もこの点に関しては同様である。
【００２２】従来技術３では、配線をスタイナー木とし
て表現することで、木構造がわかるため遅延成分のうち
のＲＣ遅延を比較的正確に計算することが可能になる。
スタイナー木とは、すべての端子を接続する木である
が、枝の途中で分岐を許す木をいう。バッファ挿入など
の最適化において適当な位置にバッファを挿入した場
合、レイアウトではどの程度変化するか分からない。そ
のため、ＲＣ遅延を正確に見積りながら最適化を行うの
は大変重要なことである。従来技術３ではＲＣ遅延を正
確に考慮するために、スタイナー木を作成し、その木上
にバッファをおく。配線セグメントの抵抗、容量は、
て表現することで、木構造がわかるため遅延成分のうち
のＲＣ遅延を比較的正確に計算することが可能になる。
スタイナー木とは、すべての端子を接続する木である
が、枝の途中で分岐を許す木をいう。バッファ挿入など
の最適化において適当な位置にバッファを挿入した場
合、レイアウトではどの程度変化するか分からない。そ
のため、ＲＣ遅延を正確に見積りながら最適化を行うの
は大変重要なことである。従来技術３ではＲＣ遅延を正
確に考慮するために、スタイナー木を作成し、その木上
にバッファをおく。配線セグメントの抵抗、容量は、
【００２３】
【数８】
【００２４】
【数９】
【００２５】の式で表される。ｒは単位面積あたりの抵
抗、ｃは単位長あたりの容量で、ｒ，ｃとも定数であ
る。Ｌは配線長、Ｗは配線幅である。抵抗、容量は配線
長に比例した値であるため、配線長に比例させて抵抗、
容量の割り振りを行う。
抗、ｃは単位長あたりの容量で、ｒ，ｃとも定数であ
る。Ｌは配線長、Ｗは配線幅である。抵抗、容量は配線
長に比例した値であるため、配線長に比例させて抵抗、
容量の割り振りを行う。
【００２６】
【発明が解決しようとする課題】従来技術１では、最適
化処理９０３迄には実際の配線を行っておらず配線遅延
を計算する場合は前述の最小被覆木を実際の配線とみな
していた。しかし、一般に実配線は最小被覆木による形
よりはスタイナー木の形をとるうえ、迂回配線の場合を
考慮していない。その結果、最適化時の遅延の見積もり
結果と配線後の遅延値が異なり、期待された結果が得ら
れない事がある。さらに、ＲＣ遅延に関しても考慮して
いない。
化処理９０３迄には実際の配線を行っておらず配線遅延
を計算する場合は前述の最小被覆木を実際の配線とみな
していた。しかし、一般に実配線は最小被覆木による形
よりはスタイナー木の形をとるうえ、迂回配線の場合を
考慮していない。その結果、最適化時の遅延の見積もり
結果と配線後の遅延値が異なり、期待された結果が得ら
れない事がある。さらに、ＲＣ遅延に関しても考慮して
いない。
【００２７】従来技術２では、最適化処理１１０３でゲ
ートリサイジングと簡単なバッファ挿入を行う。簡単な
バッファ挿入とはゲートのファンアウト数が１になるよ
うにゲート直後にレイアウト上隣接してバッファを配置
するバッファ挿入であり、ゲートの直後にしかおけない
のは論理合成中で見積もる遅延を正確なものとするため
の制限である。そのため、大きく遅延最適化ができな
い。
ートリサイジングと簡単なバッファ挿入を行う。簡単な
バッファ挿入とはゲートのファンアウト数が１になるよ
うにゲート直後にレイアウト上隣接してバッファを配置
するバッファ挿入であり、ゲートの直後にしかおけない
のは論理合成中で見積もる遅延を正確なものとするため
の制限である。そのため、大きく遅延最適化ができな
い。
【００２８】従来技術３では、３つの問題点がある。第
一に、最適化処理における回路の変更は配線の形状を論
理合成装置にもどし、スタイナー木を論理合成装置中で
作成し、その木構造を崩さないようにしている。しか
し、論理合成装置中で見積もる木構造が実際のレイアウ
トの木構造と一致していないため、あくまで予測の遅延
であり、実際の遅延値との誤差は大きい。結果的に、与
えられた制約を満たす回路を得るための最適化処理が適
切にできないためレイアウト処理のくり返し処理回数が
増大し短期間で設計を完了させることが困難である。
一に、最適化処理における回路の変更は配線の形状を論
理合成装置にもどし、スタイナー木を論理合成装置中で
作成し、その木構造を崩さないようにしている。しか
し、論理合成装置中で見積もる木構造が実際のレイアウ
トの木構造と一致していないため、あくまで予測の遅延
であり、実際の遅延値との誤差は大きい。結果的に、与
えられた制約を満たす回路を得るための最適化処理が適
切にできないためレイアウト処理のくり返し処理回数が
増大し短期間で設計を完了させることが困難である。
【００２９】第二に、バッファ挿入を行うに際して配線
セグメントのどのあたりに挿入すべきかの計算は困難で
あり、その手法は存在していない。
セグメントのどのあたりに挿入すべきかの計算は困難で
あり、その手法は存在していない。
【００３０】第三にスタイナー木を作成するために使用
する情報はゲートの配置位置情報だけであり、配線情報
を使用していない。論理合成中では、スタイナー木は配
線混雑度を考えずに作成されることとなるため、実際に
レイアウトで行われる迂回配線の考慮は不可能であり、
遅延誤差が生まれやすいという問題がある。
する情報はゲートの配置位置情報だけであり、配線情報
を使用していない。論理合成中では、スタイナー木は配
線混雑度を考えずに作成されることとなるため、実際に
レイアウトで行われる迂回配線の考慮は不可能であり、
遅延誤差が生まれやすいという問題がある。
【００３１】
【課題を解決するための手段】本発明は、集積回路やプ
リント基板の回路設計において、初期レイアウト設計完
了後の回路設計最適化に際して、回路の初期レイアウト
結果から回路の配線セグメントの接続関係およびセグメ
ントごとの容量・抵抗値である配線情報を求める手段
と、配線情報を参照して初期レイアウトの最適化を行い
回路変更情報を出力する回路最適化手段と、回路変更情
報に基づき回路の再レイアウトを行う再レイアウト手段
とを備えたレイアウト考慮遅延最適化装置であり、特
に、回路最適化手段が、挿入バッファのセグメント上の
配置位置比率を表す挿入バッファ配線上位置情報を求め
る手段を有することを特徴とするものである。
リント基板の回路設計において、初期レイアウト設計完
了後の回路設計最適化に際して、回路の初期レイアウト
結果から回路の配線セグメントの接続関係およびセグメ
ントごとの容量・抵抗値である配線情報を求める手段
と、配線情報を参照して初期レイアウトの最適化を行い
回路変更情報を出力する回路最適化手段と、回路変更情
報に基づき回路の再レイアウトを行う再レイアウト手段
とを備えたレイアウト考慮遅延最適化装置であり、特
に、回路最適化手段が、挿入バッファのセグメント上の
配置位置比率を表す挿入バッファ配線上位置情報を求め
る手段を有することを特徴とするものである。
【００３２】回路設計最適化においては、回路中の最適
化対象パスの存在を判定し、最適化処理の実行を判定す
るステップと、最適化対象パスの存在判定に基づき最適
化対象配線を選択するステップと、最適化対象配線のセ
グメントの最適化順序を決定するステップと、挿入バッ
ファ，インバータの種類および位置を計算するステップ
と、当該計算結果により回路変更を行うステップとを含
み、特に、挿入バッファ，インバータの種類および位置
を計算するステップは、回路中において前述の計算結果
により変更される部分の遅延計算を行い、最も遅延が改
善される計算結果を出力することを特徴とする。また、
最適化処理の実行を判定するステップは、回路中の最大
違反パス上の配線に対してバッファ挿入を行い、当該バ
ッファ挿入による遅延改善結果により最適化処理の実行
を判定するものである。
化対象パスの存在を判定し、最適化処理の実行を判定す
るステップと、最適化対象パスの存在判定に基づき最適
化対象配線を選択するステップと、最適化対象配線のセ
グメントの最適化順序を決定するステップと、挿入バッ
ファ，インバータの種類および位置を計算するステップ
と、当該計算結果により回路変更を行うステップとを含
み、特に、挿入バッファ，インバータの種類および位置
を計算するステップは、回路中において前述の計算結果
により変更される部分の遅延計算を行い、最も遅延が改
善される計算結果を出力することを特徴とする。また、
最適化処理の実行を判定するステップは、回路中の最大
違反パス上の配線に対してバッファ挿入を行い、当該バ
ッファ挿入による遅延改善結果により最適化処理の実行
を判定するものである。
【００３３】さらに、前述の回路設計最適化において
は、最適化処理の実行を判定するステップにおいて回路
中の全てのセグメントについて最適化対象パスの存在を
判定したことを判定するステップと、挿入バッファ，イ
ンバータの種類および位置の計算結果に基づく回路全体
のタイミング解析を行うステップを含むものでもある。
は、最適化処理の実行を判定するステップにおいて回路
中の全てのセグメントについて最適化対象パスの存在を
判定したことを判定するステップと、挿入バッファ，イ
ンバータの種類および位置の計算結果に基づく回路全体
のタイミング解析を行うステップを含むものでもある。
【００３４】
【発明の実施の形態】以下に図１のブロック図を用いて
第１の実施の形態を説明する。
第１の実施の形態を説明する。
【００３５】１０１では与えられた回路仕様に対して初
期合成を行う。１０２では初期回路に対してレイアウト
処理を行い、以降の最適化処理１０３、再レイアウト処
理１０４で利用する為の配線情報１１０を作成する。こ
こでいう配線情報とは、配線セグメントの接続状態（配
線形状）、セグメント毎の容量、抵抗などである。配線
は概略配線後の配線でも、詳細配線後の配線でもよい。
詳細配線後の配線の方が概略配線より精度が高いが、レ
イアウト装置で詳細配線まで行うと処理時間がかかる。
どちらの配線を利用するかは処理時間と遅延精度で考慮
する。
期合成を行う。１０２では初期回路に対してレイアウト
処理を行い、以降の最適化処理１０３、再レイアウト処
理１０４で利用する為の配線情報１１０を作成する。こ
こでいう配線情報とは、配線セグメントの接続状態（配
線形状）、セグメント毎の容量、抵抗などである。配線
は概略配線後の配線でも、詳細配線後の配線でもよい。
詳細配線後の配線の方が概略配線より精度が高いが、レ
イアウト装置で詳細配線まで行うと処理時間がかかる。
どちらの配線を利用するかは処理時間と遅延精度で考慮
する。
【００３６】最適化処理１０３ではレイアウトされた回
路が与えられた遅延や消費電力、面積などの制約を満た
していない場合に回路の最適化を行う。このとき配線情
報１１０（セグメントの接続関係（配線形状）、セグメ
ントの抵抗、容量）を用いて、回路の変更がレイアウト
にどのように影響するかを考慮しながら制約を満足させ
るように最適化を行い回路変更情報１１１を出力する。
但し、ここでは遅延最適化に限定して説明する。さらに
最適化処理で行った変更が再レイアウト処理１０４で再
び悪化しないように再レイアウト処理に対してレイアウ
ト制約として挿入バッファのセグメント上の位置を表す
挿入バッファ配線上位置情報１１２を出力する。
路が与えられた遅延や消費電力、面積などの制約を満た
していない場合に回路の最適化を行う。このとき配線情
報１１０（セグメントの接続関係（配線形状）、セグメ
ントの抵抗、容量）を用いて、回路の変更がレイアウト
にどのように影響するかを考慮しながら制約を満足させ
るように最適化を行い回路変更情報１１１を出力する。
但し、ここでは遅延最適化に限定して説明する。さらに
最適化処理で行った変更が再レイアウト処理１０４で再
び悪化しないように再レイアウト処理に対してレイアウ
ト制約として挿入バッファのセグメント上の位置を表す
挿入バッファ配線上位置情報１１２を出力する。
【００３７】再レイアウト１０４では変更された回路に
対して再レイアウト処理を行う。ここで行われるレイア
ウト処理は、初期レイアウト１０２の結果をベースに最
適化処理で変更が行われた部分のみに対して行われる。
さらに挿入バッファ配線上位置情報１１２よりバッファ
／インバータ、挿入位置が指定されている場合にはその
制約を満たすようにレイアウトを行う。
対して再レイアウト処理を行う。ここで行われるレイア
ウト処理は、初期レイアウト１０２の結果をベースに最
適化処理で変更が行われた部分のみに対して行われる。
さらに挿入バッファ配線上位置情報１１２よりバッファ
／インバータ、挿入位置が指定されている場合にはその
制約を満たすようにレイアウトを行う。
【００３８】以下に最適化処理１０３と再レイアウト処
理１０４について詳述する。図３に最適化対象となる初
期レイアウト後の回路の例を示す。図２は本バッファ挿
入のフロー図である。最適化実行判定２０１で最適化対
象となる配線が存在するかを判定する。最適化処理する
場合は違反パスが存在し、まだ最適化する余地があると
思われる場合のみ最適化処理にはいる。違反パスはスラ
ック（要求時刻−到着時刻）が負の値となるゲートを通
るパス、最大違反パスはそのスラックが最小の負の値と
なるパスである。つまり、一度最大違反パス上の配線に
対してバッファ挿入を試みるが、遅延改善することがで
きなければ最適化する余地がないということで終了する
という意味である。
理１０４について詳述する。図３に最適化対象となる初
期レイアウト後の回路の例を示す。図２は本バッファ挿
入のフロー図である。最適化実行判定２０１で最適化対
象となる配線が存在するかを判定する。最適化処理する
場合は違反パスが存在し、まだ最適化する余地があると
思われる場合のみ最適化処理にはいる。違反パスはスラ
ック（要求時刻−到着時刻）が負の値となるゲートを通
るパス、最大違反パスはそのスラックが最小の負の値と
なるパスである。つまり、一度最大違反パス上の配線に
対してバッファ挿入を試みるが、遅延改善することがで
きなければ最適化する余地がないということで終了する
という意味である。
【００３９】次に対象配線選択２０２で最適化を行う配
線を決める。セグメント最適化順計算２０３ではバッフ
ァ挿入を行う配線のセグメントの処理順序を決定する。
この順序の決定方法には様々な方法が考えられる。配線
容量の大きい順、信号のソース側のゲートとつながるセ
グメントから信号が流れる先のシンク側のゲートにつな
がるセグメントへの幅優先探索順の処理、その反対の順
などである。
線を決める。セグメント最適化順計算２０３ではバッフ
ァ挿入を行う配線のセグメントの処理順序を決定する。
この順序の決定方法には様々な方法が考えられる。配線
容量の大きい順、信号のソース側のゲートとつながるセ
グメントから信号が流れる先のシンク側のゲートにつな
がるセグメントへの幅優先探索順の処理、その反対の順
などである。
【００４０】対象セグメント存在判定２０４で最適化を
試みていないセグメントが存在する場合は最適化のため
の処理に移り、セグメントを全て試した後は再び最適化
対象配線を探すため最適化実行判定２０１に移る。
試みていないセグメントが存在する場合は最適化のため
の処理に移り、セグメントを全て試した後は再び最適化
対象配線を探すため最適化実行判定２０１に移る。
【００４１】挿入バッファ、挿入位置計算２０５では選
択したセグメントに対してバッファ挿入を試みる。これ
は図３のセグメント３１２などに相当する。このとき、
挿入すべきバッファ、挿入位置の計算をする。ここでは
２種類の方法を説明する。一つは一回のセグメントに対
する最適化で単一バッファしか挿入しないことを前提
に、バッファ，挿入位置を計算する方法、もう一つはセ
グメント上に複数のバッファを等間隔で挿入する方法で
ある。
択したセグメントに対してバッファ挿入を試みる。これ
は図３のセグメント３１２などに相当する。このとき、
挿入すべきバッファ、挿入位置の計算をする。ここでは
２種類の方法を説明する。一つは一回のセグメントに対
する最適化で単一バッファしか挿入しないことを前提
に、バッファ，挿入位置を計算する方法、もう一つはセ
グメント上に複数のバッファを等間隔で挿入する方法で
ある。
【００４２】単一バッファ挿入についてはここでは図
５、図６の２種類の挿入方法の例を使用して説明する。
５、図６の２種類の挿入方法の例を使用して説明する。
【００４３】一つは、最大違反パス上のソース側ゲート
とシンク側ゲート間の配線長が短くその他の配線が長い
時、最大違反パスを孤立させるように図５のバッファ５
０１を挿入する方法（Ｉｓｏｌａｔｉｏｎ）、もう一つ
は図６のバッファ６０１を最大違反パス上のセグメント
にバッファ挿入することで、配線の最大違反パス上のソ
ース側ゲートとシンク側ゲートの配線を分割する方法
（Ｐａｒｔｉｔｉｏｎ）である。
とシンク側ゲート間の配線長が短くその他の配線が長い
時、最大違反パスを孤立させるように図５のバッファ５
０１を挿入する方法（Ｉｓｏｌａｔｉｏｎ）、もう一つ
は図６のバッファ６０１を最大違反パス上のセグメント
にバッファ挿入することで、配線の最大違反パス上のソ
ース側ゲートとシンク側ゲートの配線を分割する方法
（Ｐａｒｔｉｔｉｏｎ）である。
【００４４】Ｉｓｏｌａｔｉｏｎは、バッファを挿入す
るセグメントが最大違反パス上のセグメントでないとき
である。そのため、単一でバッファ挿入する場合、バッ
ファを挿入するセグメントにおいてソース側の分岐点の
座標を０、シンク側の分岐点の座標を１とした時、図５
のように０の位置に挿入するのが最良と考える。これは
最大違反パスは最適化後もそのパスが最大違反パスであ
ると仮定してのことである。バッファ挿入後のセグメン
トの抵抗，容量はそのバッファがおかれたセグメント上
の位置によって分割を行う。
るセグメントが最大違反パス上のセグメントでないとき
である。そのため、単一でバッファ挿入する場合、バッ
ファを挿入するセグメントにおいてソース側の分岐点の
座標を０、シンク側の分岐点の座標を１とした時、図５
のように０の位置に挿入するのが最良と考える。これは
最大違反パスは最適化後もそのパスが最大違反パスであ
ると仮定してのことである。バッファ挿入後のセグメン
トの抵抗，容量はそのバッファがおかれたセグメント上
の位置によって分割を行う。
【００４５】Ｐａｒｔｉｔｉｏｎの場合は、最大違反パ
ス上のセグメントにバッファを挿入する時である。例え
ば、図３のセグメント３１２の０．３の位置にバッファ
６０１を挿入した場合、もとのセグメント３１２の抵抗
がＲ、容量がＣのとき分岐点６０２、バッファ６０１間
の抵抗は０．３Ｒ、容量は０．３Ｃ、バッファ６０１、
分岐点６０３間の抵抗は０．７Ｒ、容量は０．７Ｃとす
る。
ス上のセグメントにバッファを挿入する時である。例え
ば、図３のセグメント３１２の０．３の位置にバッファ
６０１を挿入した場合、もとのセグメント３１２の抵抗
がＲ、容量がＣのとき分岐点６０２、バッファ６０１間
の抵抗は０．３Ｒ、容量は０．３Ｃ、バッファ６０１、
分岐点６０３間の抵抗は０．７Ｒ、容量は０．７Ｃとす
る。
【００４６】挿入位置は式（１０）の計算式を用いて計
算する。αが挿入位置である。
算する。αが挿入位置である。
【００４７】
【数１０】
【００４８】
【数１１】
【００４９】挿入対象配線のソースゲートをｇ、挿入バ
ッファをＢＵＦ、最大違反パス上のＢＵＦのファンアウ
トゲートをｏｕｔとする。
ッファをＢＵＦ、最大違反パス上のＢＵＦのファンアウ
トゲートをｏｕｔとする。
【００５０】ＣＬＯ（ｉ）はｎi と接続するシンク側配
線セグメントの総容量である。
線セグメントの総容量である。
【００５１】ｋg ＝（α＝０のときのｇの伝搬遅延）−
（α＝１のときのｇの伝搬遅延） ｋBUF ＝（α＝０のときのＢＵＦの伝搬遅延）−（α＝
１のときのＢＵＦのファンアウトの伝搬遅延） ｋout ＝（α＝０のときのｏｕｔの伝搬遅延）−（α＝
１のときのｏｕｔのファンアウトの伝搬遅延） ｋ＝ｋg ＋ｋBUF ＋ｋout とする。ＴＦＩ（ｉ，ｊ）は、Ｓi,j のｔｒａｎｓｉｔ
ｉｖｅ ｆａｎｉｎ方向にある分岐点、端子などであ
る。
（α＝１のときのｇの伝搬遅延） ｋBUF ＝（α＝０のときのＢＵＦの伝搬遅延）−（α＝
１のときのＢＵＦのファンアウトの伝搬遅延） ｋout ＝（α＝０のときのｏｕｔの伝搬遅延）−（α＝
１のときのｏｕｔのファンアウトの伝搬遅延） ｋ＝ｋg ＋ｋBUF ＋ｋout とする。ＴＦＩ（ｉ，ｊ）は、Ｓi,j のｔｒａｎｓｉｔ
ｉｖｅ ｆａｎｉｎ方向にある分岐点、端子などであ
る。
【００５２】この式は挿入位置αをもちいて計算したス
ラック（要求時刻−到着時刻）からαの偏微分関数を求
め、その式が０になるようなαを計算したものである。
このときαによるスラックの最大値となり、αはバッフ
ァ挿入をするのに最適な位置となる。但し、０≦α≦１
なので、α≦０ならα＝０、１≦αならα＝１とする。
βは式（２）で計算される係数である。
ラック（要求時刻−到着時刻）からαの偏微分関数を求
め、その式が０になるようなαを計算したものである。
このときαによるスラックの最大値となり、αはバッフ
ァ挿入をするのに最適な位置となる。但し、０≦α≦１
なので、α≦０ならα＝０、１≦αならα＝１とする。
βは式（２）で計算される係数である。
【００５３】次に、複数挿入の一手法について説明す
る。この手法はバッファをあるセグメント上に等間隔に
おき、最も遅延改善するパターンを最適化候補として残
す。このとき、バッファ毎の最小間隔のみユーザが定義
し、その範囲内でバッファを挿入を試みる。複数個を挿
入する場合にはインバータも挿入ゲートとすることがで
きる。例えば、セグメントの配線長が３ｍｍとする。こ
こで最小バッファ間隔を１ｍｍとすれば、２〜３個まで
バッファ挿入、２個のインバータ挿入をためす。
る。この手法はバッファをあるセグメント上に等間隔に
おき、最も遅延改善するパターンを最適化候補として残
す。このとき、バッファ毎の最小間隔のみユーザが定義
し、その範囲内でバッファを挿入を試みる。複数個を挿
入する場合にはインバータも挿入ゲートとすることがで
きる。例えば、セグメントの配線長が３ｍｍとする。こ
こで最小バッファ間隔を１ｍｍとすれば、２〜３個まで
バッファ挿入、２個のインバータ挿入をためす。
【００５４】以上のようにして適切な挿入位置を高速に
計算できる。
計算できる。
【００５５】上記単一バッファ挿入、複数バッファ挿入
はライブラリ中に用意された全てのバッファ／インバー
タに対して計算し、もしくは限定指定する場合には限定
したバッファ／インバータに対して挿入位置を計算す
る。それぞれのバッファ、挿入位置で遅延短縮した中で
最も遅延改善度合が大きいものを最適化候補として残
す。このとき、回路の変化があった部分だけ遅延計算す
ることで遅延改善度合を確認し、回路全体のタイミング
解析をする必要はない。
はライブラリ中に用意された全てのバッファ／インバー
タに対して計算し、もしくは限定指定する場合には限定
したバッファ／インバータに対して挿入位置を計算す
る。それぞれのバッファ、挿入位置で遅延短縮した中で
最も遅延改善度合が大きいものを最適化候補として残
す。このとき、回路の変化があった部分だけ遅延計算す
ることで遅延改善度合を確認し、回路全体のタイミング
解析をする必要はない。
【００５６】次に採用判定２０６では挿入バッファ、挿
入位置計算２０５で得られたバッファ挿入パターンを実
際の回路に対して行い、全体回路のタイミング解析を行
う。このとき、最大遅延が改善されるようであれば、こ
の挿入パターンを採用し、回路変更２０７を行う。この
とき挿入位置、バッファ種類などを挿入バッファ配線上
位置情報１１２として出力する。挿入位置は座標情報を
用いず、図６でいえばセグメント３１２の０．３の位置
という形で表現する。遅延改善されない場合は、この挿
入パターンを不採用とする。
入位置計算２０５で得られたバッファ挿入パターンを実
際の回路に対して行い、全体回路のタイミング解析を行
う。このとき、最大遅延が改善されるようであれば、こ
の挿入パターンを採用し、回路変更２０７を行う。この
とき挿入位置、バッファ種類などを挿入バッファ配線上
位置情報１１２として出力する。挿入位置は座標情報を
用いず、図６でいえばセグメント３１２の０．３の位置
という形で表現する。遅延改善されない場合は、この挿
入パターンを不採用とする。
【００５７】以上がバッファ挿入方法であるが、一度挿
入したバッファを取り止めて再び複数挿入する手法も考
えられる。
入したバッファを取り止めて再び複数挿入する手法も考
えられる。
【００５８】最適化１０３ではゲートリサイジングのあ
と、バッファ挿入をするなど、組み合わせて使用する場
合も考えられる。図４はゲートリサイジングのみ使用し
た場合の最適化の実施の形態である。ここでは最適化処
理１０３においてゲート３０１の駆動する負荷が大きい
為に３０１をゲートリサイジングする事により遅延を改
善する事を考える。ゲートリサイジングの候補となるゲ
ートは、そのゲートが回路の違反パス上に存在し、その
ゲート自身の遅延が大きい場合、そのゲートの出力側配
線の配線容量，配線抵抗，配線遅延が大きい場合に一定
の判定基準を設けて遅延改善の効果が大きいと予想され
るものから順に選択する。
と、バッファ挿入をするなど、組み合わせて使用する場
合も考えられる。図４はゲートリサイジングのみ使用し
た場合の最適化の実施の形態である。ここでは最適化処
理１０３においてゲート３０１の駆動する負荷が大きい
為に３０１をゲートリサイジングする事により遅延を改
善する事を考える。ゲートリサイジングの候補となるゲ
ートは、そのゲートが回路の違反パス上に存在し、その
ゲート自身の遅延が大きい場合、そのゲートの出力側配
線の配線容量，配線抵抗，配線遅延が大きい場合に一定
の判定基準を設けて遅延改善の効果が大きいと予想され
るものから順に選択する。
【００５９】図４は３０１を、等価な論理であり、より
駆動能力の大きいゲート４０１に置き換えたものであ
る。ここでゲートを置き換えた場合新しいゲートは再レ
イアウト処理において元のゲートの位置にそのまま配置
できる可能性が高いと考えられるので、このゲートに接
続する配線の形状、位置もほとんど変わらないとみな
す。そこでゲート３０１をゲート４０１に置き換えた場
合の遅延計算は元の回路の配線３１０と３１１の配線容
量や配線抵抗などのレイアウト情報をそのまま用いて行
う。
駆動能力の大きいゲート４０１に置き換えたものであ
る。ここでゲートを置き換えた場合新しいゲートは再レ
イアウト処理において元のゲートの位置にそのまま配置
できる可能性が高いと考えられるので、このゲートに接
続する配線の形状、位置もほとんど変わらないとみな
す。そこでゲート３０１をゲート４０１に置き換えた場
合の遅延計算は元の回路の配線３１０と３１１の配線容
量や配線抵抗などのレイアウト情報をそのまま用いて行
う。
【００６０】ゲート３０１と論理的に等価なゲートが複
数存在する場合は、それらの全てのゲートに対して置き
換えを試みて、遅延改善の大きさや面積の増減などから
最適な置き換えであるものを選択する。適切なゲートの
置き換え候補が見つからなかった場合、およびゲート置
き換え後も回路に違反パスが残っている場合は引続き別
のゲートに対してゲートリサイジングを試みる。
数存在する場合は、それらの全てのゲートに対して置き
換えを試みて、遅延改善の大きさや面積の増減などから
最適な置き換えであるものを選択する。適切なゲートの
置き換え候補が見つからなかった場合、およびゲート置
き換え後も回路に違反パスが残っている場合は引続き別
のゲートに対してゲートリサイジングを試みる。
【００６１】再レイアウト処理１０４では初期レイアウ
ト処理１０２の結果をベースに最適化処理で変更が行わ
れた部分のみに対して、再レイアウト処理を行う。
ト処理１０２の結果をベースに最適化処理で変更が行わ
れた部分のみに対して、再レイアウト処理を行う。
【００６２】バッファ挿入の場合、論理合成装置で計算
した相対的な挿入バッファ位置を制約としてレイアウト
装置に渡す。レイアウト装置ではこの位置情報をもと
に、バッファ配置、再レイアウトを行う。再レイアウト
の一手法としてはＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃ
ｈａｎｇｅ Ｏｒｄｅｒ）とよばれる手法があり、回路
変更があった部分のみの部分レイアウトを行う。バッフ
ァ配置後、最適化前の既配線とほぼ一致するように再配
線が行なわれる。
した相対的な挿入バッファ位置を制約としてレイアウト
装置に渡す。レイアウト装置ではこの位置情報をもと
に、バッファ配置、再レイアウトを行う。再レイアウト
の一手法としてはＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃ
ｈａｎｇｅ Ｏｒｄｅｒ）とよばれる手法があり、回路
変更があった部分のみの部分レイアウトを行う。バッフ
ァ配置後、最適化前の既配線とほぼ一致するように再配
線が行なわれる。
【００６３】ゲート５０１挿入後の配線は３１１が５０
１の部分で５１０と５１１に分割された以外は３０１の
形状を引き継ぐものと考える。バッファＢＵＦによって
分割された配線５１０と５１１は、セグメント３１２の
０．３：０．７の位置にバッファをおいて分割するよう
に論理合成装置で計算したのであれば、レイアウト装置
でも同様に０．３：０．７の位置に配置されるようにバ
ッファをおく。この時、使用される挿入バッファ配線上
位置情報１１２はバッファ種類，バッファの位置０．
３，挿入すべき配線のセグメント３１２といった情報で
ある。そして配線は一致するように再配線がおこなわれ
る。挿入バッファをおく位置に既にゲートなど障害物が
存在する場合は、その位置の近傍の空いているスペース
にバッファを配置する。配線も一致するように再配線さ
れる。ゲートリサイジングの場合は、ゲートリサイジン
グする前にゲートがおかれていた位置にゲートを配置
し、配線は一致するように再配線する。しかし、ゲート
リサイジングにより、ゲートが大きくなった場合はその
近くの位置で空いているスペースにゲートを再配置し、
ほぼ元の配線と一致するように再配線を行う。
１の部分で５１０と５１１に分割された以外は３０１の
形状を引き継ぐものと考える。バッファＢＵＦによって
分割された配線５１０と５１１は、セグメント３１２の
０．３：０．７の位置にバッファをおいて分割するよう
に論理合成装置で計算したのであれば、レイアウト装置
でも同様に０．３：０．７の位置に配置されるようにバ
ッファをおく。この時、使用される挿入バッファ配線上
位置情報１１２はバッファ種類，バッファの位置０．
３，挿入すべき配線のセグメント３１２といった情報で
ある。そして配線は一致するように再配線がおこなわれ
る。挿入バッファをおく位置に既にゲートなど障害物が
存在する場合は、その位置の近傍の空いているスペース
にバッファを配置する。配線も一致するように再配線さ
れる。ゲートリサイジングの場合は、ゲートリサイジン
グする前にゲートがおかれていた位置にゲートを配置
し、配線は一致するように再配線する。しかし、ゲート
リサイジングにより、ゲートが大きくなった場合はその
近くの位置で空いているスペースにゲートを再配置し、
ほぼ元の配線と一致するように再配線を行う。
【００６４】最後に制約違反判定１０５で遅延制約（要
求時刻）を満たせば終了、満たさなければ再び最適化１
０３を実行する。
求時刻）を満たせば終了、満たさなければ再び最適化１
０３を実行する。
【００６５】次に、本発明の第２の実施の形態について
説明する。本実施の形態は、基本的な構成については図
１と同様であるが、配線情報（抵抗、容量、形状）１１
０のほかに配線の混雑度を扱うという点について第１の
実施の形態とは異なる。また、処理においては図２と同
様だが、セグメント最適化順計算２０３において配線混
雑度の高い場所を通るセグメントは最適化対象となるセ
グメントとして列挙しないようにする方法が一例として
あげられる。配線混雑度が高い部分にバッファを挿入し
ようとしても、最終的にバッファを目的の位置におけ
ず、その目的の場所から多少離れた位置に配置すること
になるため、論理合成における遅延見積もりは不正確な
ものとなる。そこでそのような位置にはバッファを挿入
しないようにするなどの手法が考えられる。
説明する。本実施の形態は、基本的な構成については図
１と同様であるが、配線情報（抵抗、容量、形状）１１
０のほかに配線の混雑度を扱うという点について第１の
実施の形態とは異なる。また、処理においては図２と同
様だが、セグメント最適化順計算２０３において配線混
雑度の高い場所を通るセグメントは最適化対象となるセ
グメントとして列挙しないようにする方法が一例として
あげられる。配線混雑度が高い部分にバッファを挿入し
ようとしても、最終的にバッファを目的の位置におけ
ず、その目的の場所から多少離れた位置に配置すること
になるため、論理合成における遅延見積もりは不正確な
ものとなる。そこでそのような位置にはバッファを挿入
しないようにするなどの手法が考えられる。
【００６６】階層を保持したデータを扱う場合には論理
階層をまたぐゲート間接続が通る切口と実際の配線が論
理階層をまたぐときの切口が一致しない場合がある。図
８を例にあげると、論理階層８０３上の接続関係８０１
のような場合、レイアウト装置で扱う場合、配線８０２
のように論理階層をまたぐゲート間の切口と実際の配線
が論理階層をまたぐときの切口が一致しない。そのた
め、例えばバッファ８０４を挿入した時には論理階層と
の対応が取れなくなってしまう。論理階層のままバッフ
ァ挿入による最適化を行う場合、レイアウト装置で階層
的にレイアウトをおこなうことができればこの問題は解
決できる。つまり、階層ごとにレイアウトを行い、論理
階層をまたがる配線は論理階層における切口と同じ場所
を通るように配線する。
階層をまたぐゲート間接続が通る切口と実際の配線が論
理階層をまたぐときの切口が一致しない場合がある。図
８を例にあげると、論理階層８０３上の接続関係８０１
のような場合、レイアウト装置で扱う場合、配線８０２
のように論理階層をまたぐゲート間の切口と実際の配線
が論理階層をまたぐときの切口が一致しない。そのた
め、例えばバッファ８０４を挿入した時には論理階層と
の対応が取れなくなってしまう。論理階層のままバッフ
ァ挿入による最適化を行う場合、レイアウト装置で階層
的にレイアウトをおこなうことができればこの問題は解
決できる。つまり、階層ごとにレイアウトを行い、論理
階層をまたがる配線は論理階層における切口と同じ場所
を通るように配線する。
【００６７】
【発明の効果】本発明のレイアウト考慮回路最適化装置
及び方法では、初期レイアウト情報を用いて、レイアウ
トを考慮した回路最適化を行うことにより、遅延値や消
費電力を正確に計算する事が出来る。さらに、再レイア
ウト処理に対してレイアウト制約を与える事により、回
路最適化を行った時に想定したレイアウト情報に近くな
るように再レイアウト処理を行い、最適化時の見積り結
果と再レイアウト後の結果の誤差を最小限に押え、回路
最適化処理の繰り返し処理回数を低減し、短期間で回路
設計を終える事ができる。
及び方法では、初期レイアウト情報を用いて、レイアウ
トを考慮した回路最適化を行うことにより、遅延値や消
費電力を正確に計算する事が出来る。さらに、再レイア
ウト処理に対してレイアウト制約を与える事により、回
路最適化を行った時に想定したレイアウト情報に近くな
るように再レイアウト処理を行い、最適化時の見積り結
果と再レイアウト後の結果の誤差を最小限に押え、回路
最適化処理の繰り返し処理回数を低減し、短期間で回路
設計を終える事ができる。
【００６８】本発明の効果を評価するために第１の実施
例についての実験を行った。データはＲＣ遅延の全遅延
に占める割合が大きくなってくるといわれる配線幅０．
３５μｍの設計をおこなったと想定した３種類の回路で
ある。初期合成を行った回路はレイアウト時に遅延制約
を考慮した配置配線は行っていない。遅延制約はパスの
終点に最大遅延の１／２を要求時刻として設定してい
る。使用データは表１のとおりである。表１はゲート数
とチップのゲート使用率を表す。
例についての実験を行った。データはＲＣ遅延の全遅延
に占める割合が大きくなってくるといわれる配線幅０．
３５μｍの設計をおこなったと想定した３種類の回路で
ある。初期合成を行った回路はレイアウト時に遅延制約
を考慮した配置配線は行っていない。遅延制約はパスの
終点に最大遅延の１／２を要求時刻として設定してい
る。使用データは表１のとおりである。表１はゲート数
とチップのゲート使用率を表す。
【００６９】
【表１】
【００７０】このデータに最適化をかけた実験結果を表
２に示す。表２は、最適化前、最適化後レイアウト前、
最適化後レイアウト後の最大違反遅延である。（ ）は
最適化前の最大違反遅延との遅延比率を表しており約１
５−２０％の最大遅延最適化が可能なことを示してい
る。また、レイアウト前後の遅延誤差が小さいことから
本発明の最適化は遅延を正確に見積もる手法であること
を示している。
２に示す。表２は、最適化前、最適化後レイアウト前、
最適化後レイアウト後の最大違反遅延である。（ ）は
最適化前の最大違反遅延との遅延比率を表しており約１
５−２０％の最大遅延最適化が可能なことを示してい
る。また、レイアウト前後の遅延誤差が小さいことから
本発明の最適化は遅延を正確に見積もる手法であること
を示している。
【００７１】
【表２】
【図１】本発明による遅延最適化装置の説明図。
【図２】本発明による遅延最適化方法の説明図。
【図３】初期レイアウト後の最適化前の回路例。
【図４】本発明の第１の実施列の動作例。
【図５】本発明の第１の実施例の動作例。
【図６】本発明の第１の実施例の動作例。
【図７】Ｅｌｍｏｒｅ遅延計算例。
【図８】本発明における制限の説明図。
【図９】従来技術１の説明図。
【図１０】従来技術１の動作例。
【図１１】従来技術２の説明図。
【図１２】従来技術３の説明図。
１０１ 初期合成処理 １０２ 初期レイアウト処理 １０３ レイアウト後の回路最適化処理 １０４ 再レイアウト処理 １０５ 制約判定処理 １１０ 配線情報（抵抗、容量、形状） １１１ 回路変更情報 １１２ 挿入バッファ配線上位置情報 ２０１ 最適化実行判定 ２０２ 対象配線選択 ２０３ セグメント最適化順計算 ２０４ 対象セグメント存在判定 ２０５ 挿入バッファ、挿入位置計算 ２０６ 採用判定 ２０７ 回路変更 ３０１〜３０５ ゲート ３１０，３１１ 配線 ３１２ 最適化対象セグメント ４０１ ゲートリサイジングしたゲート ５０１ 挿入バッファ ５１０，５１１ セグメント３１１分割後の配線 ６０１ 挿入バッファ ６０２，６０３ 分岐点 ７０１，７０３，７０５，７０６ 端子 ７０２，７０４ 分岐点 ８０１ 論理階層間接続 ８０２ 配線 ８０３ 論理階層 ８０４ バッファ ９０１ 初期合成処理 ９０２ ゲート初期配置 ９０３ 最適化 ９０４ ゲート再配置 ９０５ 制約判定処理 ９０６ 配線 ９１０ レイアウト情報 ９１１ 回路変更情報 ９１２ ゲート配置制約情報 １００１〜１００５ ゲート １１０１ 初期合成処理 １１０２ 初期レイアウト １１０３ 最適化 １１０４ 再レイアウト １１０５ 制約判定処理 １１１０ レイアウト情報（配線容量、配線遅延） １１１１ 回路変更情報 １２０１ 初期合成処理 １２０２ 初期レイアウト １２０３ 最適化 １２０４ 再レイアウト １２０５ 制約判定処理 １２１０ ゲート配置座標情報 １２１１ 回路変更情報
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河原林 政道 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (5)
- 【請求項１】 回路設計最適化において、回路の初期レ
イアウト結果から前記回路の配線セグメントの接続関係
およびセグメントごとの容量・抵抗値である配線情報を
求める手段と、前記配線情報を参照して前記初期レイア
ウトの最適化を行い回路変更情報を出力する回路最適化
手段と、前記回路変更情報に基づき前記回路の再レイア
ウトを行う再レイアウト手段とを備えたレイアウト考慮
遅延最適化装置において、前記回路最適化手段が、挿入
バッファのセグメント上の配置位置比率を表す挿入バッ
ファ配線上位置情報を求める手段を有することを特徴と
するレイアウト考慮遅延最適化装置。 - 【請求項２】 回路設計最適化において、回路中の最適
化対象パスの存在を判定し、最適化処理の実行を判定す
るステップと、前記最適化対象パスの存在判定に基づき
最適化対象配線を選択するステップと、前記最適化対象
配線のセグメントの最適化順序を決定するステップと、
挿入バッファ，インバータの種類および位置を計算する
ステップと、前記挿入バッファ，インバータの種類およ
び位置の計算結果により回路変更を行うステップとを含
むことを特徴とするレイアウト考慮遅延最適化方法。 - 【請求項３】 前記挿入バッファ，インバータの種類お
よび位置を計算するステップは、前記回路中において当
該計算結果により変更される部分の遅延計算を行い、最
も遅延が改善される計算結果を出力することを特徴とす
る請求項２記載のレイアウト考慮遅延最適化方法。 - 【請求項４】 前記最適化処理の実行を判定するステッ
プは、前記回路中の最大違反パス上の配線に対してバッ
ファ挿入を行い、当該バッファ挿入による遅延改善結果
により最適化処理の実行を判定することを特徴とする請
求項２記載のレイアウト考慮遅延最適化方法。 - 【請求項５】 前記回路設計最適化において、前記最適
化処理の実行を判定するステップにおいて前記回路中の
全てのセグメントについて前記最適化対象パスの存在を
判定したことを判定するステップと、前記挿入バッフ
ァ，インバータの種類および位置の計算結果に基づく回
路全体のタイミング解析を行うステップをさらに含むこ
とを特徴とする請求項２記載のレイアウト考慮遅延最適
化方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8323108A JPH10163330A (ja) | 1996-12-03 | 1996-12-03 | レイアウト考慮遅延最適化装置および方法 |
| US08/866,682 US6009248A (en) | 1996-12-03 | 1997-05-30 | Delay optimization system to conduct optimization for satisfying delay constraints on the circuit and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8323108A JPH10163330A (ja) | 1996-12-03 | 1996-12-03 | レイアウト考慮遅延最適化装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163330A true JPH10163330A (ja) | 1998-06-19 |
Family
ID=18151176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8323108A Pending JPH10163330A (ja) | 1996-12-03 | 1996-12-03 | レイアウト考慮遅延最適化装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6009248A (ja) |
| JP (1) | JPH10163330A (ja) |
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