JPH11260927A - Ｌｓｉ内信号分配方式とｌｓｉ内信号分配方法 - Google Patents

Abstract

(57)【要約】 【課題】 レイアウトを考慮して、当初のＬＳＩ回路か
ら配置／配線を更新し、配線を短く、遅延時間をマッチ
させ、ファンアウト制限違反を防止したＬＳＩ回路のネ
ットリストを完成することを課題とする。 【解決手段】 論理設計された回路のネットリストを入
力してＬＳＩのレイアウトを行うＬＳＩ内信号分配方式
において、前記論理設計された回路内で同一の信号を複
数のゲートに分配している分配信号を検出し、分配信号
中のバッファを削除したネットリストに変換する分配信
号展開手段と、展開された前記分配信号をゲートのレイ
アウト結果に基づき、遅延時間、占有面積、及びファン
アウト制限などを考慮して、前記遅延時間、前記占有面
積、及び前記ファンアウト制限のために必要な箇所にバ
ッファを挿入して分配する再分配手段とを有しているこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ内信号分配
方式及びこのＬＳＩ内信号分配方法に関し、特に、ネッ
トリストから読み出した論理回路について信号ラインの
分配信号を遅延時間、占有面積、及びファンアウト制限
などに基いて分配するＬＳＩ内信号分配方式及びこのＬ
ＳＩ内信号分配方法に関する。

【０００２】

【従来の技術】従来技術のレイアウト方式においては、
論理接続情報に基いて総配線長の短縮、及び配線性の向
上を目的とする自動配置配線処理を行うことが一般的と
されており、配置配線後の遅延解析でパスのホールドタ
イムエラーが発生した場合には、人手で配置配線を修正
したり、論理を修正し、再度レイアウトする等してこの
ホールドタイムエラーを除去していた。または、ホール
ドタイムエラーを起こさないように、論理設計段階で予
めディレイゲート（遅延ゲート）を挿入しておいて対処
していた。

【０００３】このようなレイアウト関連の先行技術とし
て、特開平９−２１８８８８号公報には、配置配線後の
遅延解析によりスキューの大きなパスや遅延時間の小さ
いパスについて発生するホールドタイムエラーを自動的
に除去し、パスに必要以上のディレイゲートを挿入する
ことを防止するために、回路を構成するブロック間の論
理接続情報や物理情報、遅延情報を入力する論理／ライ
ブラリ入力手段と、回路の目標性能を規定するパスの遅
延時間制限値を入力するパス遅延制約入力手段と、該パ
スの遅延解析を行うパス遅延解析手段と、クロックネッ
トを構成するパスからパス遅延解析手段を用いてクロッ
クスキューを求めるクロックスキュー算出手段と、前記
クロックスキューを考慮したパス遅延解析を行い、ホー
ルドタイムエラー（最小遅延時間エラー）を起こしてい
るパスを検出する最小遅延時間エラー検出手段と、該検
出手段から最大遅延時間エラーを起こさない範囲で最小
遅延時間エラーを除去可能なディレイゲートを挿入する
ディレイゲート挿入手段と、該挿入されたディレイゲー
トを最小遅延時間エラーの回避可能な位置に配置するデ
ィレイゲート配置手段と、該ディレイゲートの配置で変
更の必要なネットについて再配線を行うインクリメンタ
ル配線手段と、再配線結果を出力する出力手段と、上記
各手段を制御する制御手段とからなることを特徴として
いる。

【０００４】また、特開平４−３４７７７４号公報に
は、分割設計された複数の論理回路ブロックのネットリ
ストからブロック間ネットリストを自動合成する論理回
路合成方式について開示されている。本論理回路合成方
式では、ブロック間の接続でファンアウト値や極性の相
違のために不具合が生じることを防止するため、論理回
路ブロックのネットリストを基にファンイン値及びファ
ンアウト値と入出力の極性を算出して、インバータやバ
ッファを挿入することで、自動的に極性の訂正やファン
アウト値の訂正を行い、論理回路の分割設計を行うとき
に共通した論理回路ブロックの信号に対する名前を付与
することが記載されている。

【０００５】以上のように、従来は、ＬＳＩレイアウト
においては、入力ネットリストの接続情報を変更せずに
配置配線を行っていた。

【０００６】

【発明が解決しようとする課題】しかし、ＬＳＩの規模
が大きくなるに従って、レイアウトを考慮していない、
当初に論理的に必要なＬＳＩ回路として設定したネット
リストの通りに配置／配線を行うと、配線が長くなって
遅延時間が著しく悪化したり、ファンアウト制限違反が
多数発生するなどの問題が生じた。

【０００７】これを改善する方法の一つとして、一度レ
イアウトした結果の配置／配線情報、あるいは遅延計算
結果を論理合成ツールにフィードバックし、合成／最適
化をやり直す方法が有る。しかし、再合成により変更さ
れたネットリストを入力して再度レイアウトを実施した
ときに、前回の配置と異なる結果となり、必ずしも期待
した改善効果が得られなかったり、前回問題の無かった
箇所が新たに遅延が悪化したり、ファンアウト制限違反
が発生するなどの問題が有る。

【０００８】別の改善方法として、レイアウト時に、特
に配線が長く遅延が悪い箇所やファンアウト制限違反を
起こしている箇所にバッファ／インバータを挿入して遅
延を改善し、エラーを解消する方法が有る。しかし、バ
ッファ／インバータは元の入力ネットリストに対して追
加する為、最初から多く入りすぎているバッファを削除
したり、信号分配をつなぎかえるといったことができ
ず、遅延や面積の改善において必ずしも十分最適な解を
得られない場合が有る。

【０００９】また、元の入力ネットリストの接続情報に
関係なく、レイアウト時に信号分配を全部やり直す方法
として、ＣＴＳと呼ばれる各種のクロック分配方法が有
る。しかしながら、ＣＴＳではすべての分配先にできる
だけ、等しい遅延で信号を分配することを目的としてい
る為、分配信号中に遅延の厳しいパスと余裕のあるパス
が混在している場合に、遅延の厳しいパスの遅延を短縮
するといったことができないという問題点を有してい
た。

【００１０】

【課題を解決するための手段】本発明は、上記問題点を
解決するために、論理設計された回路のネットリストを
入力してＬＳＩのレイアウトを行うＬＳＩ内信号分配方
式及びＬＳＩ内信号分配方法において、前記論理設計さ
れた回路内で同一の信号を複数のゲートに分配している
分配信号を検出し、分配信号中のバッファを削除したネ
ットリストに変換する分配信号展開手段と、展開された
前記分配信号をゲートのレイアウト結果に基づき、遅延
時間、占有面積、及びファンアウト制限などを考慮し
て、前記遅延時間、前記占有面積、及び前記ファンアウ
ト制限のために必要な箇所にバッファを挿入して分配す
る再分配手段とを有していることを特徴とする。

【００１１】また、本発明は、論理設計された回路のネ
ットリストを入力してＬＳＩのレイアウトを行うＬＳＩ
内信号分配方式において、前記論理設計された回路のネ
ットリストから、当該論理回路中の同一信号を分配して
いる部材の分配信号を検出し、分配信号途中に挿入され
ているバッファを削除して、１つの信号線になるように
ネットリストを変換する分配信号展開手段と、前記分配
信号展開手段により分配信号途中のバッファが削除され
たネットリストを入力し、前記論理回路中のゲートを適
当な位置に配置する配置手段と、前記配置手段で配置さ
れた回路中、１本の信号線として複数のゲートに分配さ
れている分配信号について、信号を出力している出力ゲ
ートと信号を受ける入力ゲートの位置関係に基づき、必
要に応じて適当な位置にバッファを挿入する分配信号再
分配手段と、上記の必要に応じたバッファ挿入した後
に、信号の接続関係に従って信号線を配線する配線手段
と、前記配線手段により配線された結果から回路のレイ
アウト後ネットリストを出力するネットリスト出力手段
と、からなることを特徴とする。

【００１２】さらに、本発明は、論理設計された回路の
ネットリストを入力してＬＳＩのレイアウトを行うＬＳ
Ｉ内信号分配方法において、前記論理設計された回路の
ネットリストから、分配信号展開手段により、当該論理
回路中の同一信号を分配している部材の分配信号を検出
し、分配信号途中に挿入されているバッファを削除し
て、１つの信号線になるようにネットリストを変換し、
前記分配信号展開手段により分配信号途中のバッファが
削除されたネットリストを入力した配置手段により、前
記論理回路中のゲートを適当な位置に配置し、前記配置
手段で配置されたネットリスト中、分配信号再分配手段
により、１本の信号線として複数のゲートに分配されて
いる分配信号について、信号を出力している出力ゲート
と信号を受ける入力ゲートの位置関係に基づき、必要に
応じて適当な位置にバッファを挿入し、上記の必要に応
じたバッファ挿入した後に、配線手段により、信号の接
続関係に従って信号線を配線し、前記配線手段により配
線された結果から、ネットリスト出力手段により、前記
ＬＳＩ回路をレイアウトし、その後ネットリストを出力
する、ことを特徴とする。

【００１３】

【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。

【００１４】［第１の実施形態］本発明による第１の実
施形態の各構成と概略フローチャートを図１に示して説
明する。図１において、本発明のＬＳＩ内の信号分配方
法は、分配信号展開手段１と分配信号再分配手段３を有
している。

【００１５】分配信号展開手段１は、レイアウト前の論
理回路のネットリスト１００を入力し、その論理回路中
の同一信号を分配している部材の分配信号を検出し、分
配信号途中に挿入されているバッファを削除して、１つ
の信号線になるようにネットリストを変換する。このネ
ットリストは、通常ＬＳＩ等の回路図の接続情報を表し
ており、上位・下位ネットリスト等で階層化されて管理
され、半導体ゲートアレイの設計におけるミス防止や設
計時間の短縮等に有用である。

【００１６】配置手段２は、分配信号展開手段１により
分配信号途中のバッファが削除されたネットリストを入
力し、論理回路中のゲートを適当な位置に配置する。適
当な位置とは、配置後の配線混雑度や配線長、クリティ
カルパスの遅延時間などを考慮して、できるだけ最適な
位置に配置することをいう。

【００１７】分配信号再分配手段３は、配置手段２で配
置された回路中、１本の信号線として複数のゲートに分
配されている分配信号について、信号を出力している出
力ゲートと信号を受ける入力ゲートの位置関係に基づ
き、必要に応じて適当な位置にバッファを挿入する。

【００１８】バッファを挿入するのは、分配信号の分配
数が多い場合に出力ゲートの信号駆動力だけでは全部の
入力ゲートに信号を分配できず、ファンアウト制限違反
となる場合に、駆動力を増したり、分配先を分割してフ
ァンアウト制限違反にならない様にする為であり、場合
によってはバッファを挿入することで遅延を改善するこ
ともできる。また、適当な位置とは、ファンアウト制限
を満たし、遅延を考慮し、かつ他の配置済みのゲートと
の重なりを考慮して配置可能な最適な位置に配置するこ
とである。必要に応じてとは、バッファを挿入せずに、
直接分配してもファンアウト制限違反とならず、かつ遅
延的にも要求性能を満たしている場合はバッファを挿入
しないということである。

【００１９】さらに、配線手段４は、上記の必要に応じ
たバッファ挿入配置後に、信号の接続関係にしたがって
信号線を配線する。

【００２０】また、ネットリスト出力手段５は、分配信
号再分配手段３により分配信号部分の分配方法が変更さ
れた結果のレイアウト後、ネットリスト１０１を出力す
る。

【００２１】図には記載していないが、レイアウト後、
ネットリストは各種のチェック手段や検証手段の入力と
なり、最終的なレイアウト結果が問題ないことが検証さ
れる。

【００２２】つぎに、分配信号展開手段１の具体的な実
施形態を図２に示す。図２において、分配信号展開手段
１は、バッファ／インバータ検出手段１１、バッファ／
インバータグループ化手段１２、信号極性トレース手段
１３、バッファ／インバータ削除手段１４から構成され
る。

【００２３】このバッファ／インバータ検出手段１１
は、レイアウト前ネットリスト１００を入力し、ネット
リスト中から１入力ゲートのバッファとインバータを抽
出する。

【００２４】つぎに、バッファ／インバータグループ化
手段１２は、直列及び並列に接続されて繋がっているバ
ッファ／インバータを１つのグループにまとめる。直列
接続とは、あるバッファ／インバータの直前あるいは直
後に別のバッファ／インバータが接続している場合であ
り、並列接続とは、２つ以上のバッファ／インバータの
入力に同一信号が入っている場合である。図３（Ａ）に
バッファ２１とインバータ２２とが直列接続の例を、図
３（Ｂ）に入力信号を共通としたバッファ２３とインバ
ータ２４とが並列接続の例を示し、それぞれを１グルー
プとする。

【００２５】また、信号極性トレース手段１３は、バッ
ファ／インバータグループ化手段１２でグループ化され
たバッファ／インバータの一番入力側の信号線から、出
力側の末端のバッファ／インバータ出力まで信号をトレ
ースし、途中のインバータの数が奇数個なら逆極性、偶
数個なら同極性として分配信号の極性を求める。

【００２６】さらに、バッファ／インバータ削除手段１
４は、グループ化されたバッファ／インバータの一番入
力側の信号線から、同極性の分配信号については途中の
バッファ／インバータをすべて削除して直接接続するよ
うに接続関係を変更し、逆極性の分配信号については、
１個だけインバータを残し、そのインバータの出力から
すべての逆極性の分配先に接続するように接続関係を変
更する。

【００２７】このようにして分配信号の接続関係を変更
した結果が分配信号展開後、ネットリスト１０２とな
る。

【００２８】つぎに、分配信号再分配手段３の具体的な
実施形態を図４に示す。図４において、分配信号再分配
手段３は、バッファ／インバータ挿入手段３１、バッフ
ァ／インバータ配置手段３２、遅延見積り手段３３、設
計ルールチェック手段３４から構成される。

【００２９】まず、バッファ／インバータ挿入手段３１
は、配置手段２を経た分配信号展開後のネットリスト１
０２と配置情報１０３を入力して、分配信号途中にバッ
ファ／インバータを挿入する。バッファ／インバータを
挿入する際に、遅延見積り手段３３によりバッファ／イ
ンバータの挿入により分配信号を経由するパスの遅延時
間がどのように変化するかを見積もり、最適な挿入個数
と挿入箇所を決定する。また、設計ルールチェック手段
３４により、ファンアウト制限違反を起こしているかど
うかをチェックし、バッファ／インバータ挿入前にファ
ンアウト制限違反を起こしている場合は、ファンアウト
制限違反を解決する箇所にバッファ／インバータを挿入
する。

【００３０】また、バッファ／インバータ配置手段３２
は、バッファ／インバータ挿入手段３１により分配信号
途中に挿入されたバッファ／インバータを配置する。

【００３１】また、分配信号再分配手段３は、最終的に
挿入したバッファ／インバータを含む再分配後の接続情
報１０４と、再分配後の配置情報１０５を出力する。

【００３２】つぎに、分配信号再分配手段３を経て、配
線手段４は再分配後の接続情報１０４と再分配後の配置
情報１０５に基づいて、配置されたゲート間の配線を行
い、続いて、ネットリスト出力手段５は再分配後の接続
情報１０４からレイアウト後のネットリスト１０１を出
力する。

【００３３】［本実施形態の動作の説明］次に、実際の
論理回路であるＬＳＩ回路の一部を例として本発明の動
作について説明する。

【００３４】図５（Ａ）は、ＬＳＩ回路である論理回路
からＡＮＤ，ＯＲ回路等の部材を用いて配置・配線化し
たもので、レイアウト前のネットリスト１００の一部の
回路図である。まず、図２で説明したバッファ／インバ
ータ検出手段１１により、バッファ４１、インバータ４
０、４２、４３が抽出される。

【００３５】次に、バッファ／インバータグループ化手
段１２により、インバータ４０とバッファ４１、及びイ
ンバータ４２が直列に接続しており、インバータ４２と
４３が並列に接続していることから、これらのバッファ
／インバータが１つのグループ６０にまとめられる。こ
の結果を図５（Ｂ）の点線で囲んだ部分６０に示す。

【００３６】次に、信号極性トレース手段１３により、
グループ６０の一番入力側の信号であるゲート４４の出
力からグループ６０の各信号分配先までの経路上にある
インバータの数を数えて、分配先の信号が同極性である
か逆極性であるかを求める。図５（Ｂ）の例では、ゲー
ト４５に入る信号はインバータ４０だけを通るので逆極
性、ゲート４７と４８に入る信号はインバータ４０と４
２の２個のインバータを通るので同極性、ゲート４９に
入る信号はインバータ４０と４３の２個のインバータを
通るので同極性、Ｆ／Ｆ５０に入る信号はインバータ４
０だけを通るので逆極性となる。

【００３７】次に、バッファ／インバータ削除手段１４
により、不要なバッファ／インバータが削除される。こ
の結果を図５（Ｃ）に示す。同極性であるゲート４７、
４８、４９の入力にはゲート４４の出力が直接分配さ
れ、逆極性であるゲート４５、Ｆ／Ｆ５０の入力には、
１個のインバータ６１を通して分配されるように接続が
変更される。こうして、図２に示した分配信号展開手段
１の結果は、図５（Ｃ）に示すＬＳＩ回路となる。

【００３８】つぎに、図６（Ａ）〜（Ｄ）は図１に示し
た配置手段２、分配信号再分配手段３、配線手段４の結
果を示す例である。

【００３９】図６（Ａ）は図５（Ｃ）のバッファ／イン
バータ削除による分配信号展開後のネットリスト１０２
を入力して配置を行った結果である。図６（Ａ）におい
て、７４〜８１はそれぞれ図５（Ｃ）の回路図における
ゲート４４〜４９、Ｆ／Ｆ５０、インバータ６１に対応
するセルである。破線は分配信号の接続関係を示してお
り、実際の配線ではない。

【００４０】まず遅延見積り手段３３により各ゲートを
通るパスの遅延時間を見積もる。この時、まだ詳細配線
は済んでいないので、配線による遅延時間については予
測配線長により見積もる。予測配線長については始点と
終点間のマンハッタン長や最小スパニング木、スタイナ
木などにより見積もる方法や、概略配線を行って求める
方法などが有る。ここでは、遅延見積りの結果、ゲート
４４、４５、４６を通るパス、すなわち図６（Ａ）では
セル７４、７５、７６を通るパスが目標遅延時間をオー
バーしていたとする。従って、このパスの遅延時間を改
善しなければならない。

【００４１】また、設計ルールチェック手段３４により
ファンアウト制限違反のチェックを行う。この結果、ゲ
ート４４からインバータ６１、ゲート４７、４８、４９
への分配がファンアウト制限をオーバーしていたとす
る。これは分配信号展開手段１により元々のネットリス
トに入っていたバッファ／インバータを削除した結果発
生したものであるが、このエラーを解消しなければなら
ない。

【００４２】バッファ／インバータ挿入手段３１は、遅
延見積り結果および設計ルールチェック結果に基づき、
遅延やエラーが改善できるようにバッファ／インバータ
を挿入する。挿入後の回路図を図６（Ｂ）に示す。この
例では、バッファ６２を挿入することでゲート４４のフ
ァンアウト制限違反を解消すると同時に、ゲート４４の
出力負荷を軽くすることでゲート４４からインバータ６
１への遅延を改善している。

【００４３】つぎに、図６（Ｃ）は、挿入したバッファ
６２をバッファ／インバータ配置手段３２により配置し
た結果である。バッファ６２は出力信号をゲート４７〜
４９(セル７７〜７９)に分配する為、セル８２として、
それらの中間付近に配置される。

【００４４】図６（Ｄ）は、図４に示した分配信号再分
配手段３の結果得られた再分配後の接続情報１０４と再
分配後の配置情報１０５から配線手段４により最終的な
配線を行った結果である。但し、今回着目している分配
信号のみを示してある。

【００４５】以上説明したように、本発明のＬＳＩ内信
号分配方法を用いることで、最初の入力ネットリスト上
３個のインバータと１個のバッファにより分配していた
信号をインバータ１個とバッファ１個だけで分配でき、
かつ、遅延時間の改善及びファンアウト制限違反の解消
を行うことができる。

【００４６】［第２の実施形態］上記例では、遅延時間
がオーバーしているパスの遅延改善についての例を説明
したが、本実施形態では、逆に遅延時間が小さすぎてＭ
ＩＮ遅延エラーあるいはホールド時間エラーを生じてい
る場合についても同様の方法により改善可能である。

【００４７】例えば、図５（Ａ）の回路図において、Ｆ
／Ｆ５０の入力がホールド時間エラーを起こしていると
する。このホールド時間エラーを解消するようにバッフ
ァを挿入した結果を図７に示す。Ｆ／Ｆ５０の入力にデ
ィレイバッファ６３を挿入することで、他の分配信号の
遅延を悪化させること無くホールド時間エラーを起こし
ているパスの遅延時間を大きくしてエラーを解消するこ
とができる。挿入したディレイバッファ６３の配置／配
線については、上記で説明したものと同様の方法で行
う。

【００４８】分配信号再分配手段３にホールド時間エラ
ー検出及び解消する機能を追加した構成を図８に示す。
ホールド時間エラーチェック手段３５は、遅延見積り手
段３３により見積もったパスの遅延時間と、クロックス
キュー及びＦ／Ｆのホールド時間からホールド時間エラ
ーを生じている箇所を抽出し、どの程度遅延が不足して
いるかを求める。バッファ／インバータ挿入手段３１は
ホールド時間エラーチェック手段３５が指摘したエラー
箇所に、必要な遅延を補う為のディレイバッファ６３を
挿入し、バッファ／インバータ配置手段３２が、挿入さ
れたディレイバッファ６３を配置する。

【００４９】このバッファ／インバータ配置手段３２の
結果、得られた再分配後の接続情報１０４と再分配後の
配置情報１０５から配線手段４により最終的な配線を行
った結果が、図７に示されるように、遅延時間、占有面
積、及びファンアウト制限を考慮して、それらの条件を
満足するＬＳＩ回路が得られる。このＬＳＩ回路をネッ
トリスト出力手段によってネットリストを出力し、レイ
アウト後のネットリスト１０１として当初のネットリス
トを更新する。

【００５０】

【効果の説明】本発明によれば、入力ネットリストにお
ける信号分配は、レイアウトを考慮していない為、バッ
ファ／インバータの位置や個数は最適化されていない
が、配置結果に基づいて遅延時間を見積もり、最適な個
数のバッファ／インバータを最適な位置に挿入し、配置
することで分配信号の遅延をより改善できる。

【００５１】また、入力ネットリストにおける信号分配
は、バッファ／インバータの個数が最適化されていない
ため、必要以上に多くのバッファ／インバータが使用さ
れている場合が有るが、配置結果と設計ルールチェック
の結果に基づき、必要最小限の個数のバッファ／インバ
ータを挿入することにより、ゲート数を減らすことがで
きる。また、ゲートを減らすことで、ＬＳＩの収容性配
線性が良くなり、消費電力を削減することができる。

【００５２】さらに、入力ネットリストにおける信号分
配はレイアウトを考慮していない為、配置結果によって
は配線が長くなりファンアウト制限違反を生じる可能性
があるが、配置結果に基づき配線長を予測して、ファン
アウト制限違反が解消されるようにバッファ／インバー
タを挿入するので、ファンアウト制限違反を解消できる
という種々の効果得ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態による一連のＬＳＩ内信号分
配方式及び信号分配方法のフローチャートである。

【図２】本発明の実施形態による一連のＬＳＩ内信号分
配方式及び信号分配方法の分配信号展開手段のフローチ
ャートである。

【図３】本発明の実施形態による一連のＬＳＩ内信号分
配方式及び信号分配方法の説明用回路図である。

【図４】本発明の実施形態による一連のＬＳＩ内信号分
配方式及び信号分配方法に用いる分配信号再分配手段の
フローチャートである。

【図５】本発明の実施形態による一連のＬＳＩ内の回路
図である。

【図６】本発明の実施形態による一連のＬＳＩ内の回路
ブロック図である。

【図７】本発明の実施形態による一連のＬＳＩ内の回路
図である。

【図８】本発明の実施形態による一連のＬＳＩ内信号分
配方式及び信号分配方法に用いる分配信号再分配手段の
フローチャートである。

【符号の説明】

１ 分配信号展開手段 ２ 配置手段 ３ 分配信号再分配手段 ４ 配線手段 ５ ネットリスト出力手段 １１ バッファ／インバータ検出手段 １２ バッファ／インバータグループ化手段 １３ 信号極性トレース手段 １４ バッファ／インバータ削除手段 ２１，２３ バッファ ２２，２４ インバータ ３１ バッファ／インバータ挿入手段 ３２ バッファ／インバータ配置手段 ３３ 遅延見積り手段 ３４ 設計ルールチェック手段 ３５ ホールド時間エラーチェック手段 ４０，４２，４３，６１ インバータ ４１，６２，６３ バッファ ４４，４９ ＮＡＮＤ ４５ ＡＮＤ ４６，４７ ＯＲ ４８ ＯＲ ５０ Ｆ／Ｆ ７４〜８２ セル １００ レイアウト前ネットリスト １０１ レイアウト後ネットリスト １０２ 分配信号展開後ネットリスト １０３ 配置情報 １０４ 再分配後接続情報 １０５ 再分配後配置情報

Claims (6)

【特許請求の範囲】
1. 【請求項１】 論理設計された回路のネットリストを入
   力してＬＳＩのレイアウトを行うＬＳＩ内信号分配方式
   において、 前記論理設計された回路内で同一の信号を複数のゲート
   に分配している分配信号を検出し、分配信号中のバッフ
   ァを削除したネットリストに変換する分配信号展開手段
   と、 展開された前記分配信号をゲートのレイアウト結果に基
   づき、遅延時間、占有面積、及びファンアウト制限など
   を考慮して、前記遅延時間、前記占有面積、及び前記フ
   ァンアウト制限のために必要な箇所にバッファを挿入し
   て分配する再分配手段とを有していることを特徴とする
   ＬＳＩ内信号分配方式。
2. 【請求項２】 論理設計された回路のネットリストを入
   力してＬＳＩのレイアウトを行うＬＳＩ内信号分配方式
   において、 前記論理設計された回路のネットリストから、当該論理
   回路中の同一信号を分配している部材の分配信号を検出
   し、分配信号途中に挿入されているバッファを削除し
   て、１つの信号線になるようにネットリストを変換する
   分配信号展開手段と、 前記分配信号展開手段により分配信号途中のバッファが
   削除されたネットリストを入力し、前記論理回路中のゲ
   ートを適当な位置に配置する配置手段と、 前記配置手段で配置された回路中、１本の信号線として
   複数のゲートに分配されている分配信号について、信号
   を出力している出力ゲートと信号を受ける入力ゲートの
   位置関係に基づき、必要に応じて適当な位置にバッファ
   を挿入する分配信号再分配手段と、 上記の必要に応じたバッファを挿入した後に、信号の接
   続関係に従って信号線を配線する配線手段と、 前記配線手段により配線された結果から回路のレイアウ
   ト後ネットリストを出力するネットリスト出力手段と、
   からなることを特徴とするＬＳＩ内信号分配方式。
3. 【請求項３】 請求項２に記載のＬＳＩ内信号分配方式
   において、 前記分配信号展開手段は、 前記入力されたネットリストからバッファ及びインバー
   タを検出する検出手段と、 該検出されたバッファ及びインバータから直接接続され
   たバッファ及びインバータをグループ化するバッファ及
   びインバータ・グループ化手段と、 前記バッファ及びインバータ・グループ化手段による各
   グループ中の入出力間の極性をトレースする信号極性ト
   レース手段と、 前記信号極性トレース手段により極性の一致の際又は不
   一致の際にはその間のバッファ又はインバータを維持又
   は削除するバッファ及び／又はインバータ削除手段と、
   からなり、 前記バッファ及び／又はインバータ削除手段による結果
   を用いて当初の前記ネットリストを更新した分配信号展
   開後のネットリストを作成することを特徴とするＬＳＩ
   内信号分配方式。
4. 【請求項４】 請求項２又は３に記載のＬＳＩ内信号分
   配方式において、 前記分配信号再分配手段は、 前記分配信号展開手段により得られた分配信号展開後の
   ネットリストと前記配置手段の配置情報とから遅延見積
   り手段によりバッファ／インバータの挿入により分配信
   号を経由するパスの遅延時間がどのように変化するかを
   見積もり、最適な挿入個数と挿入箇所を決定し、設計ル
   ールチェック手段により、前記ネットリストからファン
   アウト制限違反を起こしているかどうかをチェックし、
   バッファ／インバータ挿入前にファンアウト制限違反を
   起こしている場合は、ファンアウト制限違反を解決する
   箇所にバッファ／インバータを挿入するバッファ／イン
   バータ挿入手段と、 前記バッファ／インバータ挿入手段により分配信号途中
   に挿入されたバッファ／インバータを配置するバッファ
   ／インバータ配置手段とからなることを特徴とするＬＳ
   Ｉ内信号分配方式。
5. 【請求項５】 請求項４に記載のＬＳＩ内信号分配方式
   において、 前記バッファ／インバータ挿入手段中、前記遅延見積り
   手段により遅延時間の保持時間にエラーが存在するのか
   どうかをチェックして、エラーがあれば所定の遅延時間
   を有するバッファを挿入することを特徴とするＬＳＩ内
   信号分配方式。
6. 【請求項６】 論理設計された回路のネットリストを入
   力してＬＳＩのレイアウトを行うＬＳＩ内信号分配方法
   において、 前記論理設計された回路のネットリストから、分配信号
   展開手段により、当該論理回路中の同一信号を分配して
   いる部材の分配信号を検出し、分配信号途中に挿入され
   ているバッファを削除して、１つの信号線になるように
   ネットリストを変換し、 前記分配信号展開手段により分配信号途中のバッファが
   削除されたネットリストを入力した配置手段により、前
   記論理回路中のゲートを適当な位置に配置し、 前記配置手段で配置されたネットリスト中、分配信号再
   分配手段により、１本の信号線として複数のゲートに分
   配されている分配信号について、信号を出力している出
   力ゲートと信号を受ける入力ゲートの位置関係に基づ
   き、必要に応じて適当な位置にバッファを挿入し、 上記の必要に応じたバッファを挿入した後に、配線手段
   により、信号の接続関係に従って信号線を配線し、 前記配線手段により配線された結果から、ネットリスト
   出力手段により、前記ＬＳＩ回路をレイアウトし、その
   後ネットリストを出力する、ことを特徴とするＬＳＩ内
   信号分配方法。