JP4806535B2 - スペアセルセットの配置方法 - Google Patents

スペアセルセットの配置方法 Download PDF

Info

Publication number
JP4806535B2
JP4806535B2 JP2005106630A JP2005106630A JP4806535B2 JP 4806535 B2 JP4806535 B2 JP 4806535B2 JP 2005106630 A JP2005106630 A JP 2005106630A JP 2005106630 A JP2005106630 A JP 2005106630A JP 4806535 B2 JP4806535 B2 JP 4806535B2
Authority
JP
Japan
Prior art keywords
spare cell
spare
cell
cell set
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005106630A
Other languages
English (en)
Other versions
JP2006287054A (ja
Inventor
幸司 武内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2005106630A priority Critical patent/JP4806535B2/ja
Publication of JP2006287054A publication Critical patent/JP2006287054A/ja
Application granted granted Critical
Publication of JP4806535B2 publication Critical patent/JP4806535B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は、スペアセルセットの配置方法に関し、特に回路修正を容易にしたスペアセルの配置方法に関する。
一般に、集積回路等の論理設計を行う場合、その設計回路をレイアウトした場合に、論理設計やタイミングなどに問題が生じることがある。このような場合、ECO(Engineering Change Order)という回路修正が行われる。そのため、回路修正用として使用するスペアセルが集積回路等の中に配置されている。このスペアセルを配置する方法としては、大別して2つの方法がある。
1つ目の方法では、通常のセル配置の前に、スペアセル配置が行われる。この場合、予めスペアセルのデータを含むネットリストが読み込まれる。その後、IO部設計、マクロ配置、電源配線などが行われる。その後、マクロを配置しないセル配置領域に対してスペアセルの配置が行われる。スペアセルの配置位置は、この段階で決定される。スペアセル配置後に、セル配置領域に設計した回路の通常セルが配置される。その後、クロックツリーが構築され、配線が配置される。回路修正時には、論理修正に合わせて配線の修正等が行われる。この際に必要に応じてスペアセルにも配線が接続される。
2つ目の方法としては、通常のスタンダードセル配置後に、スペアセルを配置する方法がある。この場合、スペアセルを含まない設計回路のネットリストが読み込まれ、IO部設計、マクロ配置、電源配線などが行われる。通常セルの配置後に追加情報としてスペアセルの種類が入力され、ネットリストにスペアセルが追加される。スペアセルの追加後に、スペアセルがチップ内の空き領域に配置される。スペアセル配置後に、クロックツリー構築、配線が行われる。回路修正時には、論理やタイミングの修正に合わせて配線の修正等が行われる。この際に必要に応じてスペアセルにも配線が行われる。
また、特許文献1に示すようなスペアセルの配置方法もある。特許文献1に記載のスペアセル配置方法では、論理修正用として使用するスペアセルの挿入割合を、ネットリストのセル数に対して予め決めておき、スペアセルと通常のスタンダードセルを同時に配置する。
特開2003−132110号公報
スペアセル配置後に通常セルの配置をする場合、スペアセルを必要とする回路を予測することは困難である。そのため、スペアセルを必要とする回路の近傍に、予めスペアセルを配置することはきわめて難しい。一方、通常セル配置前にスペアセルを配置する場合、チップ内に均等に分散させて配置するため、スペアセルを必要する回路の近傍に配置できない場合がある。また、特許文献1に記載の技術でも、配線の混雑する部分などを考慮していないためスペアセルにより配線性が悪化する場合がある。
本発明の一態様によるスペアセルセットの配置方法は、複数のスペアセルセットを有する集積回路の配置方法であって、ネットリストに基づいて通常セルを配置し、前記通常セル配置後、前記通常セル未配置領域に、階層別情報に基づいて前記複数のスペアセルセットの所定のスペアセルセットを配置し、前記通常セル、前記所定のスペアセルセットの配置から配線性を判定し、前記配線性の判定結果に応じて前記所定のスペアセルセットの未配置化あるいは他のスペアセルセットとの置き換えを行う。
また、本発明の一態様によるスペアセルセットの配置方法は、複数のスペアセルセットを有する集積回路の配置方法であって、セル配置領域に対して、セルが占有する領域の目標値を設定し、前記セル配置領域に対して、通常セルが占有する領域を計算し、前記セルが占有する領域の目標値と前記通常セルが使用する領域の計算結果とを比較し、前記比較結果に基づいて、前記セル配置領域に対して、前記複数のスペアセルセットのうち所定のスペアセルセットの追加あるいは非追加を判定する。
このようにスペアセルセットを配置することにより、スペアセルセットを追加したことによる通常セルの配置への影響を低減させることが出来る。
実施の形態1
以下に、図面を用いて本発明の実施の形態1について説明する。図1は、実施の形態1におけるスペアセルの配置方法を示すフローチャートである。図1では、スペアセル配置のフローのみを示し、設計した回路のネットリストから、IO部の設計、マクロ配置、電源配線などはすでに行われているものとする。
ステップS1では、スペアセルの配置は考慮されず、通常セルの配置が行われる。ここでは、セル配置領域に、設計した回路のネットリストに基づいた通常セルの配置が行われる。つまり、レイアウト設計において、スペアセルを挿入する前に、通常セルの配置が行われる。スペアセル配置前に、通常のセルが配置されるため、通常セルはスペアセルの配置による制限を受けずに配置することが出来る。
その後、ステップS2において、階層別情報、スペアセルセット情報が取得され、スペアセルセットの配置が行われる。
ここで、階層別情報とは、例えば図5(a)に示すように、回路階層ごとに階層名、その回路階層が使用するクロック、使用頻度が高いスペアセルセット、スペアセルセットの優先順位及びスペアセルセットまでのレイアウト上の許容距離などを定義づけたファイルである。
また、スペアセルセット情報とは、例えば図5(b)に示すように、複数のスペアセルセットに関する情報であり、各スペアセルセットに含まれるスペアセルの種類、個数やスペアセル単位で置き換える場合のスペアセルの優先順位などが示されている。
上記の回路階層とは、セル配置領域における、ある機能を実現する回路グループなどをさしている。このグループはある機能を実現するための機能ブロックなどである。例えば、設計ソフトウェア上では、ゲートレベルから設計回路にいたるまでに回路が階層的に分割されている。そこで、ソフトウェア上、所定の回路グループごとに名前をつけ、それらのグループの関連性を考慮した自動配置が行われている。このような所定のグループ(例えば発振器などの1つの機能ブロックと考えることも可能)を回路階層という。上記の階層別情報とは、このような所定のグループごとに、そのグループが使用するクロックや、そのグループに対してのスペアセルセットの優先順位などの情報をまとめたものである。
また、スペアセルセットとは複数のスペアセルをグループとしてまとめたものである。例えばフリップフロップ8個とバッファ2個で1つのスペアセルセットなどとするものであり、その構成や数は、設計者側で任意に設定できるものとする。上記のスペアセルセット情報とは、このようなスペアセルセット毎の情報を複数集めたものである。また、スペアセルセットごとに、各スペアセルに関して種類、個数などの優先順位情報を付加したものである。
ステップS2では、ステップS1で通常セルが配置されなかった領域にスペアセルセットの配置が行われる。このスペアセルセットの配置は、上記の階層別情報を元に、各回路階層において優先順位の高いスペアセルセットを各回路階層に出来る限り近い未配置領域に配置していく。ステップS2では、通常セルの未配置領域に可能な限りスペアセルの配置が行われる。
ステップS3では、ステップS2のスペアセルセット配置終了後の配線性(配線を形成する場合の混雑度等)が考慮される。配線性の困難がありと判断された場合、ステップS4に進み、配線性に困難がなかった場合はステップS9へと進む。
ステップS4においては、まず、配置したスペアセルセットで、配線性の点から配置が困難とされるスペアセルセットが削除される。
その後、ステップS5では、上記の階層別情報、スペアセルセット情報をからスペアセルセットの置き換えが、可能かどうかが判断される。
置き換え可能なスペアセルセットがあった場合には、ステップS6で以下の条件を基準にスペアセルセットの置き換えを行いステップS3に戻る。
1、削除されたスペアセルセットよりも優先順位が低い範囲で最も優先順位の高いスペアセルセットを優先させる。
2、削除されたスペアセルセットよりもスペアセルセットの占有する面積が大きいセルを優先させ、スペアセルセットの削除により出来た領域に配置可能であれば、他のスペアセルセットよりも優先させる。
ステップS3からS6を繰り返し、ステップS5において、優先順位が低い置き換え可能なスペアセルセットがなくなった場合は、ステップS7へと進む。
ステップS7においては、以下の条件を基準にスペアセルセット内でのスペアセルの入れ替えが行われる。
1、削除したスペアセルよりも優先順位が低く、優先順位の高いスペアセルを利用する。
2、削除されたスペアセルよりもスペアセルの占有する面積が大きいセルを優先させ、スペアセルの削除により出来た領域に配置可能であれば、他のスペアセルセットよりも優先させる。
上記の条件を元に、置き換え可能なセルがあった場合にはステップS3に戻る。
このようにS3からS7の過程を繰り返し、配線困難な部分がなくなった場合、ステップS9へと進む。また、S4からS7の過程を繰り返した結果、スペアセル情報ファイル内のスペアセルで、どのように置き換えても配線性が困難とされた場合は、その領域はステップS8で、未配置領域と決定される。
ステップS9では、最終的に配置が決定されたスペアセルセットの中でクロックの接続が必要なスペアセル(例えばフリップフロップなど)に、スペアセルセット単位で、クロックが接続される。このクロックは、階層別情報に基づいて、スペアセルセットの対象となる回路階層で使用するクロックであり、スペアセルセットに対して配置上、出来る限り近いクロックを使用する。
本実施の形態によれは、スペアセルセット(スペアセル)配置が通常セルの配置と独立して行われる。従って、配置プログラムとスペアセル配置プログラム間のインタフェースを整理することで、本実施形態の配置方法を実現することが可能である。このようにスペアセル配置を行った場合の、集積回路のレイアウト方法のフローを図2に示す。
レイアウト設計時には、上記したようにレイアウト設計を行う回路のネットリストからIO部の設計、マクロ配置、電源配線が行われる(図2、S21参照)。その後、図1にステップS1で示した、通常セル配置が行われる(図2ではステップS22)。通常セルのレイアウトが行われたデータに対し、通常セル未配置領域にスペアセルセットが追加される。そこで図1に示したフローでスペアセルセットの配置が行われた後、最終的に未配置となったスペアセルのネットリストは削除され配置が決定される(図2、S27参照)。スペアセル配置が決定した後、CTS(Clock Tree Synthesis)によって、各部に供給するクロックツリーが決定される(図2、S28参照)。その後、信号配線などの配線が自動配線される(図2、S29参照)。
その後、設計したレイアウトに基づいた回路シミュレーションなどを行い、設計に対する検証が行われる(図2、S210参照)。ここで、論理設計や、遅延時間などに関しての問題がなければ設計フローを終了する。この検証で、何らかの問題点が発見された場合、スペアセルを用いた回路修正(ECO)が行われる。回路修正が必要な場合には配線後のデータに対して回路修正が行われる。この回路修正は、論理構成上問題が起こった部分にスペアセルを接続するなどの修正である。そのため、まず、配線形成後のネットリストに対して、その経路の修正などが行われる。その後、修正したネットリストに基づいて配線経路の修正などが行われる。
以上説明したように、本実施の形態によれば、階層別情報に基づいて複数のスペアセルをまとめたスペアセルセットが、指定された回路階層の近傍に配置されている。そのため、回路修正がきわめて容易となる。また、階層別情報から、回路階層と接続されるスペアセルセットが明確であるため、スペアセルセットに接続するクロックの有無、接続すべきクロックも明確となる。また、スペアセルセットの配置には、通常セルの未配置領域が利用されているため、スペアセルセットによる通常セル配置の困難さを生じることもない。また、未配置領域にスペアセルセットを配置した場合に配線が混雑してしまうような領域では、階層別情報、スペアセルセット情報からスペアセルセット(あるいはスペアセル)の置き換えが行われている。そのため、配線性を悪化させることなく、スペアセルセットを配置することが可能である。
実施の形態2
以下、図3に基づいて本発明の実施の形態2のスペアセルの配置方法について説明する。実施の形態1では、通常セルの配置後に、スペアセルの配置を行っていたが本実施の形態では、通常セル配置時に、スペアセルの配置も行う。以下にそのためのフローについて説明する。
本実施の形態においては、まず、セルユーティライゼーションというものが考慮される。ここで、セルユーティライゼーションとは、例えば上述の回路階層ごとなどにセル配置領域に対して、通常セルを配置した場合に通常セルが占有する面積の割合のことである。
ステップS31では、セルの配線性を考慮してセルが配置される領域に対してのセルユーティライゼーションが決定される。ここでは、例えば、セルを配置する領域全体が、各回路階層などによって、複数の領域に分割される。そして、その領域ごとにセルユーティライゼーションの目標値U1が設定される。
ステップS32では、各領域に対応して設計した回路のネットリストから通常セルを配置した場合に、通常セルのセルユーティライゼーションU2がどの程度になるかの計算を行う。
ステップS33では、目標設定されたセルユーティライゼーションU1と、ステップS32で計算されたセルユーティライゼーションU2の比較が行われる。計算したセルユーティライゼーションU2が目標値U1よりも低ければ、そのセル配置領域内に、まだセルを配置する余裕があるということである。したがって、U1>U2であれば、ステップS34に進み、計算したセルユーティライゼーションU2が、目標セルユーティライゼーションU1以上であればステップS35へと進む。
ステップS34においては、セルユーティライゼーションの余裕に応じて、スペアセルセットの追加が行われる。本実施の形態ではこのスペアセルセットの追加は、設計した回路のネットリストに対するスペアセルセットのネットリストの追加である。スペアセルセット追加後、ステップS35へと進む。このスペアセルセット追加のフローに関しては後述する。
ステップS35において、スペアセルセットと必要なクロックの接続が行われ、ステップS36へと進む。
ステップS36では、各領域(例えば回路階層)ごとに決定されたネットリストに基づいて、通常セル、スペアセルのそれぞれの領域上への配置が行われ、レイアウトが設計される。
ここで、上述のセルユーティライゼーションの余裕がある領域に対するスペアセルセットのネットリストの追加について説明する。図4は、セルユーティライゼーションの余裕がある領域に対するスペアセルセット追加のフローを示すフローチャートである。図4を用いてスペアセルセットのフローを説明する。
ステップS41において、目標とするセルユーティライゼーションU1と、通常セルのネットリストから計算したセルユーティライゼーションU2の差を計算し、その差に基づいてスペアセルセット配置可能面積AREAが計算される。
ステップS42において、実施の形態1と同様の階層別情報、スペアセルセット情報から、優先度の高いスペアセルセットのネットリストが決定される。決定されたスペアセルセットのネットリストは追加するネットリストSCSETとして設定される。
ステップ43において、追加するスペアセルセットのネットリストSCSETが使用する面積SCAREAを計算する。
ステップS44において、スペアセル配置可能面積AREAと、ステップS43で設定されえた面積SCAREAの比較が行われる。ここで、スペアセル配置可能面積AREAの方が大きい場合はステップS45へと進み、小さい場合はステップS47へと進む。
ステップS45において、追加するスペアセルセットのネットリストが、対応する領域のネットセルに追加される。その後、ステップS46へと進む。
ステップS46では、追加されたスペアセルセットの面積SCAREAが、スペアセル配置可能面積AREAより減算され、新たなスペアセル配置領域AREAとして設定される。
ステップS47では、追加しようとしたスペアセルセットが、回路階層と関係するスペアセルセット情報の中で面積が最小のものかどうかが判定される。面積が最小のものであった場合は、スペアセルセットの追加は出来ないと判断し、領域に対するネットリストの作成が確定する。最小のものでない場合はステップS48へと進む。
ステップS48では、階層別情報から、現在SCSETとして設定されているスペアセルセットより優先度の低いスペアセルセットがあるかどうかが判定される。それ以上優先度の低いスペアセルセットがない場合はネットリストを確定し、スペアセル追加作業は終了となる。
ステップS49では、SCSETより優先度の低いスペアセルセットがある場合は追加するスペアセルセットSCSETとして、残りのスペアセルセットから最も優先度の高いスペアセルセットを設定し、ステップS43へと戻る。
S43からS49の工程を繰り返し、面積が最小のスペアセルセットが追加できなくなった時点でネットリストが確定され、図3のステップS34へと進む。
本実施の形態では、配線性をネットリストにおけるセルユーティライゼーションで制限をかけて作成している。そのため、CTS、セットアップ違反対策、ホールド対策などのためにレイアウト後にバッファ挿入などをしなければならない場合の配置余裕を予め計算した上でセルユーティライゼーションの目標値を設定できる。バッファは、小面積で形成することが可能なため、スペアセルセットほどの領域的余裕は必要なく、予め設定するセルユーティライゼーションの目標値を適切に設定すれば、CTS違反などの対策のためにバッファを挿入しなければならない場合の余地を確保しておくことが容易となる。
図1は、実施の形態1におけるスペアセル配置の方法を示すフローチャートである。 図2は、集積回路のレイアウト方法のフローチャートである。 図3は、実施の形態2におけるスペアセル配置の方法を示すフローチャートである。 ネットリストにスペアセルセットを追加するフローを説明する図である。 階層別情報、スペアセルセット情報を示す模式図である。
符号の説明
AREA スペアセル配置可能面積
SCAREA スペアセル面積
SCNET スペアセルセットネットリスト
U1 目標セルユーティライゼーション
U2 通常セルのセルユーティライゼーション

Claims (5)

  1. 複数のスペアセルセットを有する集積回路の配置方法であって、
    ネットリストに基づいて通常セルを配置し、
    前記通常セル配置後、前記通常セル未配置領域に、階層別情報に基づいて前記複数のスペアセルセットの所定のスペアセルセットを配置し、
    前記通常セル、前記所定のスペアセルセットの配置から配線性を判定し、
    前記配線性の判定結果に応じて前記所定のスペアセルセットの未配置化あるいは他のスペアセルセットとの置き換えを行うスペアセルセットの配置方法。
  2. 前記階層別情報は、前記集積回路内の回路グループに対して設定され、該回路グループと前記複数のスペアセルセットを関連付けた情報であることを特徴とする請求項1に記載のスペアセルセットの配置方法。
  3. 前記階層別情報は、前記回路グループに対して、前記複数のスペアセルセットの優先順位を設定した情報であることを特徴とする請求項2に記載のスペアセルセットの配置方法。
  4. 前記階層別情報は前記回路グループと前記スペアセルセットとの間の許容距離を示した情報であることを特徴とする請求項2あるいは3に記載のスペアセルセットの配置方法。
  5. 前記複数のスペアセルセットは、スペアセルセット情報として保持され、各スペアセルセット情報は、スペアセルセットに含まれるスペアセルの種類および数に関する情報を有していることを特徴とする請求項1乃至4のいずれか1項に記載のスペアセルセットの配置方法。
JP2005106630A 2005-04-01 2005-04-01 スペアセルセットの配置方法 Expired - Fee Related JP4806535B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005106630A JP4806535B2 (ja) 2005-04-01 2005-04-01 スペアセルセットの配置方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005106630A JP4806535B2 (ja) 2005-04-01 2005-04-01 スペアセルセットの配置方法

Publications (2)

Publication Number Publication Date
JP2006287054A JP2006287054A (ja) 2006-10-19
JP4806535B2 true JP4806535B2 (ja) 2011-11-02

Family

ID=37408602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005106630A Expired - Fee Related JP4806535B2 (ja) 2005-04-01 2005-04-01 スペアセルセットの配置方法

Country Status (1)

Country Link
JP (1) JP4806535B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113515915B (zh) * 2021-04-23 2023-04-25 成都海光集成电路设计有限公司 插入填充单元的方法、装置、设备以及存储介质

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126823A (ja) * 1997-10-22 1999-05-11 Nec Corp 半導体集積回路及びその製造方法
JPH11274311A (ja) * 1998-03-24 1999-10-08 Matsushita Electric Ind Co Ltd 半導体集積回路設計方法、及び半導体集積回路
JP4250299B2 (ja) * 2000-03-29 2009-04-08 川崎マイクロエレクトロニクス株式会社 配置配線方法
JP4629189B2 (ja) * 2000-06-14 2011-02-09 富士通セミコンダクター株式会社 レイアウト方法、レイアウト装置及び記録媒体
JP2004153011A (ja) * 2002-10-30 2004-05-27 Matsushita Electric Ind Co Ltd レイアウト設計装置、およびレイアウト設計方法
JP2004272496A (ja) * 2003-03-07 2004-09-30 Ricoh Co Ltd 半導体集積回路のレイアウト装置
JP4451629B2 (ja) * 2003-09-19 2010-04-14 株式会社リコー 半導体集積回路のレイアウト装置および方法ならびこれらを使用して製造された半導体装置

Also Published As

Publication number Publication date
JP2006287054A (ja) 2006-10-19

Similar Documents

Publication Publication Date Title
US8015522B2 (en) System for implementing post-silicon IC design changes
Pan et al. FastRoute 2.0: A high-quality and efficient global router
US10083269B2 (en) Computer implemented system and method for generating a layout of a cell defining a circuit component
Taghavi et al. Dragon2005: Large-scale mixed-size placement tool
KR101460448B1 (ko) 이중 패터닝 기술들을 위한 물리 결정 경계 상호접속 피처들을 생성하기 위한 시스템 및 방법
JP4303280B2 (ja) 半導体集積回路のレイアウト方法、レイアウトプログラム
JP4272647B2 (ja) 半導体集積回路装置のレイアウト方法及びそのレイアウトプログラム
US6651232B1 (en) Method and system for progressive clock tree or mesh construction concurrently with physical design
US20060064653A1 (en) Automatic layout yield improvement tool for replacing vias with redundant vias through novel geotopological layout in post-layout optimization
Moffitt et al. Constraint-driven floorplan repair
JP4806535B2 (ja) スペアセルセットの配置方法
US8694940B2 (en) System and method for integrated circuit design and implementation using mixed cell libraries
US5757657A (en) Adaptive incremental placement of circuits on VLSI chip
Li et al. Floorplan management: incremental placement for gate sizing and buffer insertion
JP4805779B2 (ja) 集積回路設計方法、集積回路設計装置及び集積回路設計プログラム
JP2010073136A (ja) ホールドタイムエラーの収束方法、収束装置、及び収束プログラム
JP2009020575A (ja) 半導体集積回路の設計方法および設計装置
JP4666164B2 (ja) 集積回路の階層設計方法および装置
JP2011134084A (ja) 半導体集積回路の設計方法、及びプログラム
JP2006155524A (ja) 半導体集積回路の検証方法、検証装置および検証プログラム
JP2009134439A (ja) ソフトマクロを用いたレイアウト設計方法、ソフトマクロのデータ構造及びソフトマクロライブラリの作成方法
JP2904270B2 (ja) クロストークエラー抑制方式
JP2000150659A (ja) 半導体集積回路装置のレイアウト設計方法
JP2008186230A (ja) 集積回路設計装置、集積回路設計方法及び集積回路設計プログラム
JP2000020567A (ja) 回路修正方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070518

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100405

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110426

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110809

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110815

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140819

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees