JP4806535B2 - スペアセルセットの配置方法 - Google Patents
スペアセルセットの配置方法 Download PDFInfo
- Publication number
- JP4806535B2 JP4806535B2 JP2005106630A JP2005106630A JP4806535B2 JP 4806535 B2 JP4806535 B2 JP 4806535B2 JP 2005106630 A JP2005106630 A JP 2005106630A JP 2005106630 A JP2005106630 A JP 2005106630A JP 4806535 B2 JP4806535 B2 JP 4806535B2
- Authority
- JP
- Japan
- Prior art keywords
- spare cell
- spare
- cell
- cell set
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
以下に、図面を用いて本発明の実施の形態1について説明する。図1は、実施の形態1におけるスペアセルの配置方法を示すフローチャートである。図1では、スペアセル配置のフローのみを示し、設計した回路のネットリストから、IO部の設計、マクロ配置、電源配線などはすでに行われているものとする。
1、削除されたスペアセルセットよりも優先順位が低い範囲で最も優先順位の高いスペアセルセットを優先させる。
2、削除されたスペアセルセットよりもスペアセルセットの占有する面積が大きいセルを優先させ、スペアセルセットの削除により出来た領域に配置可能であれば、他のスペアセルセットよりも優先させる。
1、削除したスペアセルよりも優先順位が低く、優先順位の高いスペアセルを利用する。
2、削除されたスペアセルよりもスペアセルの占有する面積が大きいセルを優先させ、スペアセルの削除により出来た領域に配置可能であれば、他のスペアセルセットよりも優先させる。
以下、図3に基づいて本発明の実施の形態2のスペアセルの配置方法について説明する。実施の形態1では、通常セルの配置後に、スペアセルの配置を行っていたが本実施の形態では、通常セル配置時に、スペアセルの配置も行う。以下にそのためのフローについて説明する。
SCAREA スペアセル面積
SCNET スペアセルセットネットリスト
U1 目標セルユーティライゼーション
U2 通常セルのセルユーティライゼーション
Claims (5)
- 複数のスペアセルセットを有する集積回路の配置方法であって、
ネットリストに基づいて通常セルを配置し、
前記通常セル配置後、前記通常セル未配置領域に、階層別情報に基づいて前記複数のスペアセルセットの所定のスペアセルセットを配置し、
前記通常セル、前記所定のスペアセルセットの配置から配線性を判定し、
前記配線性の判定結果に応じて前記所定のスペアセルセットの未配置化あるいは他のスペアセルセットとの置き換えを行うスペアセルセットの配置方法。 - 前記階層別情報は、前記集積回路内の回路グループに対して設定され、該回路グループと前記複数のスペアセルセットを関連付けた情報であることを特徴とする請求項1に記載のスペアセルセットの配置方法。
- 前記階層別情報は、前記回路グループに対して、前記複数のスペアセルセットの優先順位を設定した情報であることを特徴とする請求項2に記載のスペアセルセットの配置方法。
- 前記階層別情報は前記回路グループと前記スペアセルセットとの間の許容距離を示した情報であることを特徴とする請求項2あるいは3に記載のスペアセルセットの配置方法。
- 前記複数のスペアセルセットは、スペアセルセット情報として保持され、各スペアセルセット情報は、スペアセルセットに含まれるスペアセルの種類および数に関する情報を有していることを特徴とする請求項1乃至4のいずれか1項に記載のスペアセルセットの配置方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005106630A JP4806535B2 (ja) | 2005-04-01 | 2005-04-01 | スペアセルセットの配置方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005106630A JP4806535B2 (ja) | 2005-04-01 | 2005-04-01 | スペアセルセットの配置方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006287054A JP2006287054A (ja) | 2006-10-19 |
JP4806535B2 true JP4806535B2 (ja) | 2011-11-02 |
Family
ID=37408602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005106630A Expired - Fee Related JP4806535B2 (ja) | 2005-04-01 | 2005-04-01 | スペアセルセットの配置方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4806535B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113515915B (zh) * | 2021-04-23 | 2023-04-25 | 成都海光集成电路设计有限公司 | 插入填充单元的方法、装置、设备以及存储介质 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11126823A (ja) * | 1997-10-22 | 1999-05-11 | Nec Corp | 半導体集積回路及びその製造方法 |
JPH11274311A (ja) * | 1998-03-24 | 1999-10-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路設計方法、及び半導体集積回路 |
JP4250299B2 (ja) * | 2000-03-29 | 2009-04-08 | 川崎マイクロエレクトロニクス株式会社 | 配置配線方法 |
JP4629189B2 (ja) * | 2000-06-14 | 2011-02-09 | 富士通セミコンダクター株式会社 | レイアウト方法、レイアウト装置及び記録媒体 |
JP2004153011A (ja) * | 2002-10-30 | 2004-05-27 | Matsushita Electric Ind Co Ltd | レイアウト設計装置、およびレイアウト設計方法 |
JP2004272496A (ja) * | 2003-03-07 | 2004-09-30 | Ricoh Co Ltd | 半導体集積回路のレイアウト装置 |
JP4451629B2 (ja) * | 2003-09-19 | 2010-04-14 | 株式会社リコー | 半導体集積回路のレイアウト装置および方法ならびこれらを使用して製造された半導体装置 |
-
2005
- 2005-04-01 JP JP2005106630A patent/JP4806535B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006287054A (ja) | 2006-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8015522B2 (en) | System for implementing post-silicon IC design changes | |
Pan et al. | FastRoute 2.0: A high-quality and efficient global router | |
US10083269B2 (en) | Computer implemented system and method for generating a layout of a cell defining a circuit component | |
Taghavi et al. | Dragon2005: Large-scale mixed-size placement tool | |
KR101460448B1 (ko) | 이중 패터닝 기술들을 위한 물리 결정 경계 상호접속 피처들을 생성하기 위한 시스템 및 방법 | |
JP4303280B2 (ja) | 半導体集積回路のレイアウト方法、レイアウトプログラム | |
JP4272647B2 (ja) | 半導体集積回路装置のレイアウト方法及びそのレイアウトプログラム | |
US6651232B1 (en) | Method and system for progressive clock tree or mesh construction concurrently with physical design | |
US20060064653A1 (en) | Automatic layout yield improvement tool for replacing vias with redundant vias through novel geotopological layout in post-layout optimization | |
Moffitt et al. | Constraint-driven floorplan repair | |
JP4806535B2 (ja) | スペアセルセットの配置方法 | |
US8694940B2 (en) | System and method for integrated circuit design and implementation using mixed cell libraries | |
US5757657A (en) | Adaptive incremental placement of circuits on VLSI chip | |
Li et al. | Floorplan management: incremental placement for gate sizing and buffer insertion | |
JP4805779B2 (ja) | 集積回路設計方法、集積回路設計装置及び集積回路設計プログラム | |
JP2010073136A (ja) | ホールドタイムエラーの収束方法、収束装置、及び収束プログラム | |
JP2009020575A (ja) | 半導体集積回路の設計方法および設計装置 | |
JP4666164B2 (ja) | 集積回路の階層設計方法および装置 | |
JP2011134084A (ja) | 半導体集積回路の設計方法、及びプログラム | |
JP2006155524A (ja) | 半導体集積回路の検証方法、検証装置および検証プログラム | |
JP2009134439A (ja) | ソフトマクロを用いたレイアウト設計方法、ソフトマクロのデータ構造及びソフトマクロライブラリの作成方法 | |
JP2904270B2 (ja) | クロストークエラー抑制方式 | |
JP2000150659A (ja) | 半導体集積回路装置のレイアウト設計方法 | |
JP2008186230A (ja) | 集積回路設計装置、集積回路設計方法及び集積回路設計プログラム | |
JP2000020567A (ja) | 回路修正方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070518 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110815 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |