KR101460448B1 - 이중 패터닝 기술들을 위한 물리 결정 경계 상호접속 피처들을 생성하기 위한 시스템 및 방법 - Google Patents

이중 패터닝 기술들을 위한 물리 결정 경계 상호접속 피처들을 생성하기 위한 시스템 및 방법 Download PDF

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다니엘 제이. 델페로
스콧 엔. 버티노
예후다 스무하
그레그 알. 할레만
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Abstract

하나의 양태는 이중 패터닝 기술들에 대한 레이아웃을 생성하기 위한 시스템을 제공한다. 하나의 실시예에서, 상기 시스템은: (1) 적어도 하나의 이중 패터닝 설계 규칙에 기초하여 셀에 대한 결정 경계 상호접속 피처를 생성하도록 구성된 결정 경계 상호접속 피처 생성기; 및 (2) 상기 결정 경계 상호접속 피처 생성기와 연관되고 상기 결정 경계 상호접속 피처 및 그것에 대하여 상기 셀의 다른 피처들을 배치하도록 구성된 셀 배치 및 상호접속 라우팅 툴들을 포함한다.

Description

이중 패터닝 기술들을 위한 물리 결정 경계 상호접속 피처들을 생성하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR GENERATING PHYSICAL DETERMINISTIC BOUNDARY INTERCONNECT FEATURES FOR DUAL PATTERNING TECHNOLOGIES}
본 출원은, 일반적으로 집적 회로들(IC들)에 관한 것으로 특히, 이중 패터닝의 문맥에서 IC 설계 기술들에 관한 것이다.
회로 설계자들은 회로의 동작의 기저를 이루는 로직을 만들어내고, 상기 회로의 동작을 시뮬레이팅하고, 셀들(즉, 디바이스들, 예로서 트랜지스터들을 포함하는 로직 요소들)이 어디에 위치되어야 하는지 및 상기 셀들을 함께 결합하는 상호접속부들이 어디에서 라우팅되어야 하는지를 결정하는 것을 포함하여, 전자 회로들을 설계 및 레이 아웃하기 위한, 전자 설계 자동화(electronic design automation; EDA) 툴들, 컴퓨터-보조 설계(computer-aided design; CAD) 툴들의 카테고리를 이용한다. EDA 툴들은 수동 제작의 값비싸고 장황한 프로세스를 요구하지 않고서 설계자들이 컴퓨터를 이용하여 회로를 구성하고 그것의 성능을 시뮬레이팅하도록 허용한다. EDA 툴들은 최신의 IC들, 특히 초대규모 집적 회로들(very-large-scale integrated circuits; VLSIC들)을 설계하기 위해 필수적이다. 이러한 이유로, EDA 툴들은 광범위하게 이용 중이다.
초기, "설계" 스테이지(stage) 동안, 회로 설계자들은 원하는 전자 회로의 논리적 표현을 생성하기 위해 하나 이상의 EDA 툴들을 이용한다. 상기 회로의 논리적 표현이 의도된 대로 동작한다고 만족된 후(통상적으로 시뮬레이션을 통해), 상기 회로 설계자들은 그 후 상기 논리적 표현(통상적으로 "넷리스트(netlist)"에 구체화된)을 "구현" 스테이지에서 하나 이상의 포토리소그래피 마스크들 상에서의 회로에서 각각의 셀의 대응하는 물리적 표현으로 자동으로 변환하기 위해 "IC 컴파일러들" (ICC들)로 불리우는 EDA 툴들을 이용한다. 상기 구현 스테이지는 통상적으로 두 개의 서브스테이지들을 포함한다: 적절한 게이트들이 라이브러리로부터 선택되고 상기 셀을 지원할 기판을 표현한 영역에서 서로에 대해 위치되는 "배치" 서브스테이지, 및 로컬 상호접속부들이 결합력 있는 (cohesive) 전자 회로를 산출하기 위해 상기 셀 내에서의 상기 기판을 가로질러 라우팅되는 "라우팅" 서브스테이지. 상기 셀들은 그 후 서로에 대하여 배치되고 셀-간 상호접속부들은 전체 IC, 또는 '칩"의 물리적 표현을 산출하도록 레이아웃된다. 상기 포토리소그래피 마스크들은 결국 기판들 상에서의 IC 피처들(IC features)의 층들을 생성하고 그에 의해 IC들을 형성하기 위해 이용된다.
특히, 상호 보완적인 상호접속-산화물 반도체(complementary interconnect-oxide semiconductor; CMOS) 유형의, 초대규모 IC(VLSIC) 기술들에서의 피처 크기들은 계속해서 줄어들고 있다. 불운하게도, 상기 피처들을 만들기 위해 포토리소그래피에 이용된 광의 파장들은 빨리 줄어들고 있지 않다. 따라서, 줄어들고 있는 피처 크기들에 뒤떨어지지 않도록 허용하는 다양한 진전들이 포토리소그래픽 기술들에서 이루어져 왔다. 이들 기술들은 위상 변이 마스크들 및, 가장 최근에 이중 패터닝을 포함한다. 이중 패터닝은 VLSIC에서 미세-피치 피처들을 규정하기 위해, 단지 하나 대신에, 두 개의 포토리소그래피 마스크들을 이용한다.
최근의 CMOS 기술들(통상적으로 20 nm 이하)의 리소그래피 도전들은 게이트들, 뿐만 아니라, 로컬 상호접속부들 및 심지어 몇몇 얇은 상호접속 라우팅 층들의 이중 패터닝을 요구한다. 불운하게도, 이중 패터닝은 피처들이 상기 두 개의 마스크들 상에서 어디에 위치될 수 있고 위치될 수 없는지를 결정하는 복잡한 설계 규칙들을 요구한다. 필요한 반면에, 이들 설계 규칙들은 특히 인접한 입력/출력(I/O) 버퍼들 또는 정전기 방전 보호 클램프들과 같은 지원 셀들 사이에서의 경계들에서 중요한 IC 레이아웃 도전들을 보여준다. 상기 도전들은 인접 버퍼들 또는 셀들이 상이한 요건들에 따라 레이아웃될 때 특히 극심해진다. 별개로 합당한 것으로 보이는 셀 레이아웃은 그렇더라도 상기 레이아웃이 다른 셀 레이아웃들에 인접하여 배치될 때 위반들을 야기할 수 있다. 대형 코어 블록들은 또한 상기 이중-패터닝된 상호접속부들에 대한 상기 특별한 상호접속 설계 규칙들을 고려해볼 때 가까운 상호접속부들 또는 칩-층 필 패턴들을 갖는 이슈들을 가질 수 있다.
하나의 양태는 이중 패터닝 기술들을 위한 레이아웃을 생성하기 위한 시스템을 제공한다. 하나의 실시예에서, 상기 시스템은: (1) 적어도 하나의 이중 패터닝 설계 규칙에 기초하여 셀에 대한 결정 경계 상호접속 피처를 생성하도록 구성된 결정 경계 상호접속 피처 생성기 및 (2) 상기 결정 경계 상호접속 피처 생성기와 연관되고 상기 결정 경계 상호접속 피처 및 그것에 대하여 상기 셀의 다른 피처들을 배치하도록 구성된 셀 배치 및 상호접속 라우팅 툴들을 포함한다.
또 다른 양태는 이중 패터닝 기술들을 위한 레이아웃을 생성하는 방법을 제공한다. 하나의 실시예에서, 상기 방법은: (1) 적어도 하나의 이중 패터닝 설계 규칙에 기초하여 셀에 대한 결정 경계 상호접속 피처를 생성하는 단계, 및 (2) 상기 결정 경계 상호접속 피처 및 그것에 대하여 상기 셀의 다른 피처들을 배치하는 단계를 포함한다.
또 다른 양태는 믹싱된 셀 라이브러리들을 이용하여 회로를 설계 및 구현하기 위한 프로그램 지시들을 포함하는 컴퓨터-판독가능한 저장 매체를 제공한다. 하나의 실시예에서, 컴퓨터 시스템의 하나 이상의 프로세서들에 의한 상기 프로그램 지시들의 실행은 상기 하나 이상의 프로세서로 하여금: (1) 적어도 하나의 이중 패터닝 설계 규칙에 기초하여 셀에 대한 결정 경계 상호접속 피처를 생성하고 (2) 상기 결정 경계 상호접속 피처 및 그에 대하여 상기 셀의 다른 피처들을 배치하게 한다.
첨부한 도면들과 함께 취해진 다음의 설명들에 대한 참조가 이제 이루어진다.
도 1은 IC의 I/O 링의 다이어그램을 도시한 도면.
도 2a는 종래의 설계 규칙들에 따라 배치된 IC의 I/O 버퍼 셀의 다이어그램을 도시한 도면.
도 2b는 결정 경계 상호접속 피처(DBIF) 실시예의 장점을 갖고 배치된 IC의 I/O 버퍼 셀의 다이어그램을 도시한 도면.
도 3은 종래의 설계 규칙들에 따라 배치된 3개의 인접한 I/O 버퍼 셀들의 다이어그램을 도시한 도면.
도 4는 도 3의 다이어그램의 보다 상세한 부분을 도시한 도면.
도 5는 U자형 DBIF 실시예들의 장점을 갖고 배치된 3개의 인접한 I/O 버퍼 셀들의 다이어그램을 도시한 도면.
도 6은 도 5의 다이어그램의 보다 상세한 부분을 도시한 도면.
도 7은 측면-셀 DBIF 실시예들의 장점을 갖고 배치된 3개의 인접한 I/O 버퍼 셀들의 다이어그램을 도시한 도면.
도 8은 P-기판 타이를 가진 U자형 DBIF 실시예들의 장점을 갖고 배치된 3개의 인접한 I/O 버퍼 셀들의 다이어그램을 도시한 도면.
도 9는 측면-셀 DBIF 실시예들의 이득을 갖고 배치된 3개의 인접한 I/O 버퍼 셀들의 로컬 상호접속 층의 다이어그램을 도시한 도면.
도 10은 도 9의 다이어그램의 보다 상세한 부분을 도시한 도면.
도 11은 전체-링 DBIF 실시예를 가진 코어 블록의 다이어그램을 도시한 도면.
도 12는 이중 패터닝 CMOS 기술들에 대한 물리 결정 경계 상호접속 피처들을 생성하기 위한 시스템 및 방법의 하나의 실시예의 하이브리드 블록/흐름 다이어그램을 도시한 도면.
과거에, 이중 패터닝은 단지 주어진 IC 설계에서 게이트들에 영향을 미쳤다. 그러나, 이중 패터닝은 이제 로컬 상호접속 층들에 영향을 미치며 심지어 여러 개의 얇은 상호접속 층들에 영향을 미치기 시작하였다.
I/O 버퍼 경계 상태들을 다루기 위한 종래의 방식은 내부 상호접속부들 및 셀 경계들 사이에서 최소 간격을 보장하기 위해 간단한 최소-간격 설계 규칙들을 이용하거나 피처들이 전혀 없는 "피처들-없음-허용 구역(no-features-allowed zone)"을 규정하는 것을 수반한다. 이러한 종래의 방식은 I/O 버퍼들을 허용하고 믹싱되고 매칭될 동일한 "군(family)"에 있는(즉, 동일한 최상위-층 전력 부싱을 가진) 셀들을 지원한다. 불운하게도, 검증 프로세스는 상기 설계 규칙들이 적절하다는 것을 증명하기 위해 착수되어야 한다. 상기 설계 규칙들을 검증하기 위해, 대형 테스트 셀이 셀들의 모든 가능한 조합들을 갖고 생성되도록 요구된다. 상기 검증 프로세스는 간단한 설계 규칙들을 가진 오래된 프로세스 기술들에 대해 적절한 것으로 발견되었지만, 보다 새로운, 이중 패터닝 CMOS 기술들은 전압-의존적 간격 설계 규칙들 및 금지 갭 설계 규칙들(다른 상호접속부들로부터의 특정 거리 범위에서의 간격은 허용되지 않는다)을 포함하여, 훨씬 더 복잡한 설계 규칙들을 가진다. 이것들은 단지 특정 애플리케이션에 존재할 수 있는 몇 가지 유형들의 설계 규칙들이다.
예를 들면, 최소 간격 설계 규칙이 50nm 간격을 실시한다면, 주어진 셀 경계 내에 상호접속부들을 25nm만큼 유지하는 것이 준수될 것이다. 불운하게도, 최근의, 최첨단 CMOS 기술들은 종래의 최소 간격 설계 규칙들을 따를 때조차 위반들을 생성할 수 있다. 예를 들면, 상기 셀 경계로부터 25 nm에 상호접속부를 갖는 I/O 버퍼가 상기 셀 경계로부터 45 nm(최소값보다 훨씬 더 많은) 떨어진 상호접속부를 갖는 셀에 접하고(butt), 상호접속부들이 60nm 내지 110nm의 범위에서 서로로부터 이격되는 것을 금지하는 금지 갭 설계 규칙이 존재한다면, 상기 상호접속부들은 (도 7과 함께 이하에 도시될 바와 같이) 상기 금지 갭 설계 규칙을 위반하는 서로로부터 70nm 떨어질 것이다. 상기 설계를 복잡하게 하면, 금지 갭들은 상호접속부 폭의 함수로서 변화하고, 따라서 가능한 인접 셀에서의 상기 상호접속부들에 기초하여 상호접속부들을 어디에 배치할지를 예측하는 것은 어려운 일이다.
상기 도전을 추가로 가증시키기 위해, 상기 상호접속부가 이러한 특정 셀 접합부에 대해 배치된다면, 상이한 셀 접합부는 상이한 세트의 경계 배치 설계 규칙들을 가질 수 있으며, 이것은 이러한 "고정된" 영역에서의 새로운 위반들을 야기할 수 있다. 결과는 종래의 방법론을 이용하여 피처들을 배치하는 것은 지루하고, 시간-소모적이고, 불필요하게 큰 I/O 버퍼들 및 지원 셀들을 생성하려는 경향이 있다는 것이다.
유사하게, 대형 코어 셀들에 대해, 상기 종래의 방식은 최소 간격 설계 규칙에 의해 특정된 최소 간격의 1/2보다 상기 경계에 더 가깝지 않게 모든 상호접속부들을 배치하는 것이었다. 불운하게도, 다수의 조건들 하에서 요구된 모든 상기 상이한 상호접속부 및 비아 간격들을 갖고, 어떤 상호접속부들도 배치될 수 없는 적당하게 사이징된 피처들-없음-허용 구역을 선택하는 것은 어려워진다. 상기 피처들-없음-허용 구역을 확대하는 것은 합당한 해결책인 것처럼 보일 수 있지만, 상호접속부들을 레이아웃하기 위한 결과적인 감소된 윈도우들은 다양한 상호접속부 밀도 설계 규칙들을 위반할 수 있다. 이를 해결하기 위해, 지루한 수동 작업이 상기 이중 패터닝된 상호접속부들에 대한 상호접속부, 비아 간격, 및 상호접속부 밀도의 올바른 균형을 얻기 위해 각각의 코어 블록 회로 주변에서 행해지도록 요구된다. 이것은 수용가능한 해결책이 아니다.
당업자들이 알고 있는 바와 같이, 이중-패터닝 설계 규칙들은 통상적으로 금지 간격 설계 규칙들, 전압-의존적 간격 설계 규칙들, 비아 간격 설계 규칙들, 밀도 설계 규칙들, 및 특별한 이중 패턴 간격/피처 설계 규칙들을 포함한다. 블록의 경계에 가까운 피처들을 레이아웃하는 것, 특히 종종 서로에 인접하여 배치되는 I/O 버퍼 셀들을 레이아웃하는 것은 매우 어려우며 시행착오를 겪을 수 있다. IC(100)의 I/O 링(110)의 레이아웃인, 도 1은 이 점을 예시한다. 상기 I/O 링(110)은 서로에 인접하여 레이아웃된 복수의 I/O 버퍼 셀들(참조되지 않음)을 포함한다. 상기 설명된 바와 같이, 이러한 인접성은, 특정 층들에서의 피처 크기들이 이중 패터닝이 요구되는 미세 피치일 때, 복잡한 설계 규칙들에 대한 요구가 생기게 한다. 상기 문제를 더 심각하게 만드는 것은 상이한 I/O 버퍼 셀들이 종종 상이한 설계자들에 의해 배치되고, 그것들이 단일의 I/O 버퍼 셀의 레이아웃을 최적화하기 위해 레이아웃된다는 것이다. 실제 환경들에서, 상기 설계자들은 미리 인접한 버퍼 또는 셀에 만연하고 있는 경계 상태들을 알지 못한다. 이들 불확실성들은 상기 설계자 및 레이아웃 노력을 방해하고, 이는 레이아웃 위반들이 수동적이고 시간-소모적인 보수를 요구하기 때문이다.
따라서, I/O 버퍼들의 경계들에서 불확실성들을 감소시키기 위한 요구가 존재한다는 것이 여기에서 실감된다. 여기에서의 개시에 따르면, DBIF의 개념이 도입된다. DBIF는 (1) 하나 이상의 이중 패터닝 설계 규칙들을 이용하여 규정되고 레이아웃되고 (2) 다른 피처들이 그것과 같은 곳에 배치되는 것을 방지하는 물리적 피처(즉, 하나 이상의 전도성, 통상적으로 금속, 재료들로 형성된)로서 규정된다. DBIF는 상기 DBIF를 규정 및 레이아웃하기 위해 이용된 하나 이상의 이중 패터닝 설계 규칙들의 위반들을 감소시키고, 아마도 완전히 회피하는 셀 또는 블록의 하나 이상의 층들에 대한 결정 라우팅 경계를 생성한다. 그러므로, DBIF는 주로 다른 피처들이 하나 이상의 이중 패터닝 설계 규칙들을 위반하는 것을 막고, 아마도 방지하기 위해 존재한다. 이러한 개시의 목적들을 위해, "이중 패터닝"은 특정 IC의 특정 층 상에 특정 피처를 형성하기 위해 적어도 두 개의 포토리소그래피 마스크들의 이용을 포함한다.
DBIF들은 상기 측면들 중 하나 이상을 따라, 상기 I/O 버퍼들 및 모든 잠재적으로 인접한 셀들(예로서, ESD 클램프들, 커패시터 셀들, 필러 셀들, 및 다른 지원 셀들)의 경계들 상에 또는 그에 가장 가깝게 생성 및 배치된다. 상기 DBIF들은 설계자들로 하여금 상기 경계 피처들이 무엇이고, 결과적으로 모든 라우팅/상호접속 관련 간격, 금지 갭, 및 밀도 설계 규칙들이 확신을 가지고 충족될 수 있는지를 정확하게 알도록 허용한다. 특정 실시예들에서, 그 외 이들 이슈들로 인해 발생하는 셀 배치가 완전히 사라진다.
SRAM 및 아날로그 블록들과 같은, 대형 코어 회로 블록들은 다른 블록들까지 접하지 않지만, 그것들은 동일한 유형의 비-결정 경계 배선(non-deterministic), 및 그러므로 상기 I/O 버퍼들과 동일한 이중 패터닝된 상호접속부들 간격 설계 규칙들의 불확실성을 겪게 된다. 따라서, 여기에 설명된 시스템 및 방법의 몇몇 실시예들은 대형 코어 회로 블록들에 결정 경계 피처들을 제공하도록 구성된다. 블록(아날로그, I/O 등) 내부에 경계 피처 배치를 제공받는 배치 및 라우팅 툴들은 구성에 의해 정정될 블록 다음으로 루트들을 배치하도록 지시받을 수 있다.
DBIF는 설계자에게 결정 (즉, 알려진) 경계를 제공하고 모든 내부의 이중 패터닝된 상호접속부들 및 상호접속 필 피처들의 경계를 정하여, 다양한 I/O 버퍼들 및 지원 셀들 사이에서의 이중 패터닝된 상호접속 피처들에 대한 복잡한 레이아웃 설계 규칙들이 위반되는 것을 방지한다. SRAM들 또는 아날로그 블록들과 같은, 대형 코어 블록들에 대해, 상기 DBIF는 상기 이중 패터닝된 내부 상호접속부 및 상호접속 필 층들의 경계를 정하며 그에 의해 그것들이 예측하지 못한 상태들로 인한 외부 배선을 갖고 위반들을 야기하는 것을 방지한다. 상기 DBIF는 일관된, 결정 경계를 생성하고, 여기에서 단순한 설계 규칙들이 내부 배선에 대한 금지 갭들, 대형 비어 간격 설계 규칙들, 전압 종속적 간격 설계 규칙들 및 다른 특별한 이중 패턴 피처 설계 규칙들을 고려할 필요 없이 상기 셀 주위에서의 루트에 적용될 수 있다.
여기에 설명된 DBIF들의 다양한 실시예들은 외부 이중 패터닝된 피처들(이하의 도 2a, 도 8, 도 9, 및 도 10과 함께 도시될 바와 같이)로부터 내부 이중 패터닝된 피처들을 분리하도록 함께 물리적으로 작용하는 로컬(즉, 인트라-셀) 및 셀-간 부분들 양쪽 모두를 포함한다. 대부분의 DBIF 실시예들은 비교적 길며 셀의 하나 이상의 측면들의 전체를 따라 확장하지만, DBIF들은 일반적으로 설계 규칙 준수를 보장하기 위해 요구된 대로 이러한 영역들을 포함하도록 의도되고; 다른 영역들은 생성의 완전성 또는 용이함을 위해 상기 DBIF들에 포함될 수 있다. 예를 들면, 셀이 여러 개의 로컬 상호접속부들을 가지며, 상기 로컬 상호접속부들의 모두가 상기 상호접속부들 중 하나로부터 최소 간격 요건들을 가진다면, 상기 로컬 상호접속부는 상기 DBIF를 생성할 때 고려되어야 한다. 다른 로컬 상호접속부들이 포함될 수 있지만, 이것은 상기 DBIF를 필요한 것보다 더 크게 만들 수 있다. 상기 DBIF에 대해 배치된 피처들은 최대한으로 밀집할 필요가 없으며; 로컬 상호접속부가 설계 규칙 목적들을 위해 상기 상호접속부들보다 상기 셀 경계로부터 더 멀리 배치될 필요가 있다면, 그것은 상쇄될 수 있다. 임의의 상호접속 층이 설계 규칙 목적들을 위해 더 넓거나 더 좁을 필요가 있다면, 그것은 수정되거나 상쇄될 수 있다. 상기 상호접속부 간격 피처들 자체가 로컬 상호접속부 배치를 제한하고 로컬 상호접속부가 셀 경계들을 가로질러 상호 작용하는 것을 방지한다면, 상기 DBIF는 로컬 상호접속부들 없이 설계될 수 있다.
DBIF의 다양한 실시예들의 크기들 및 형태들은 변할 수 있다. DBIF는 전체 셀 주위를 둘러싸는 링일 수 있으며 이것은 I/O들 및 대형 코어 블록들에 대해 양호한 해결책이다. DBIF는 U자형으로서 하나의 측면이 단자 접속들을 위해 개방된 채로 있을 수 있다. DBIF는 하단부(bottom)가 실링(sealring)이고, 상단부(top)가 임의의 셀에 인접하지는 않지만 대신에 상단부 에지 상호접속 상태로 경계를 형성하도록 돕기 위해 많은 단자 피처들을 가진 라우팅 영역에 개방될 때와 같이, 상단부 및 하단부의 인접 셀들이 일정하다면 셀의 오른쪽 및 왼쪽 측면만을 포위할 수도 있다. 상기 I/O 링 배치 방법론이 셀 피처들로 하여금 상기 배치 및 루트(place and route; P&R) 경계를 초과하도록 허용한다면, 상기 DBIF는 또한 상기 P&R 경계 자체에 들어올 수 있으며 상기 방법론 및 P&R 툴들에 의해 허용된다면 중첩될 수 있다.
상기 DBIF의 다양한 실시예들은 (이에 제한되지 않지만) ESD 클램프들, 커패시터 셀들, 필러 셀들, 및 다른 I/O 링 셀들과 같은, I/O 버퍼들 및 I/O 지원 셀들을 위해 이용될 수 있다. 이들 피처들은 또한 (이에 제한되지 않지만) 메모리들(예로서, 정적 랜덤-액세스 메모리(SRAM), 판독-전용 메모리(ROM), 또는 콘텐트-어드레스가능한 메모리(CAM)), 아날로그 회로들(위상-동기 루프들(PLL들), 온도 센서들, 또는 판독-채널들), 및 다른 대형 디지털 블록들과 같은, 코어 블록 셀들을 위해 이용될 수 있다.
다양한 실시예들에서, 동일한 군에서의 상기 DBIF들의 모두는 상기 셀 경계들을 설계-규칙-제한하기 위해 동일한 수의 상호접속 층들, 바람직하게는 모든 상기 이중 패터닝된 상호접속부들, 및 최소 로컬 상호접속 층들을 이용한다. 비-이중 패터닝된 상호접속 층들은 포함될 필요가 없지만, 그것들을 또한 제한하기 위해 원한다면 포함될 수 있다. 임의의 길이 제한들이 존재한다면, 상기 상호접속부들은 중첩될 수 있으며 동일한 상호접속부들의 상호접속부들 사이에서의 갭들은 엇갈려진다. 예를 들면, 10㎛ 길이 제한이 로컬 상호접속부에 대해 존재하고 2개의 로컬 상호접속부들이 포함된다면, 제 1의 것은 5㎛에서 진행할 수 있으며, 그 후 갭 및 상기 설계의 나머지 전체에 걸쳐 10㎛ 길이들에서 계속될 수 있는 반면, 다음의 로컬 상호접속부는 10㎛에서 진행할 것이고, 그 후 갭, 그 후 10㎛ 길이들에서 계속될 수 있고, 따라서 상기 갭들을 중첩시키는 형태들을 가진다.
다양한 실시예들에서, 상기 DBIF는 IC의 전력 레일(power rail)에 접속된다. 보다 구체적인 실시예에서, I/O 버퍼 군에서의 모든 DBIF들은 설계 규칙들을 I/O 버퍼들 사이에서 또는 그 중에서 일관되게 유지하기 위해 동일한 전압 층에 접속된다. 어떤 군 요건들도 없는, 대형 코어 블록 셀들에 대해, 접지와 같이, 적절한 전압 층이 고려되어야 한다. DBIF는 IC의 임의의 내부 회로에 전력을 제공하기 위해 이용되지 않지만, 커패시터들에 이용될 수 있다. 상기 DBIF의 대안적인 실시예들은 플로팅 상태로 남겨지거나, 설계 규칙들이 허용한다면 일부들이 플로팅 상태로 남겨질 수 있다. 예를 들면, 상기 상호접속부는 상기 로컬 상호접속부가 플로팅 상태로 남겨져 있을 수 있는 동안 접지될 수 있다.
여기에서의 교시들에 따르면, 상기 I/O 버퍼들 및 지원 셀들은 상기 이중 패터닝된 로컬 상호접속부를 가질 것이고 셀 경계 내부에 링, 또는 상기 코어향 측면을 개방된 채로 두며 상기 통상적으로 다수의 그리고 대형 코어향 단자들이 상기 셀의 상기 측면을 따라, 또는 (도 4가 예시한 바와 같이, 상기 I/O의 최하부는 상기 실링의 배치로 인해 결정적일 것이라고 가정하면) 최상부 및 최하부에서의 작은 간격을 제외하고 상기 셀의 적어도 두 개의 대향면들 상에서 상기 상호접속 경계를 규정하게 하는 측면들 및 최하부(셀 경계 내부에서) 상에서의 U자형에 배치된 상호접속부들을 상호접속할 것이다.
도 2a는 종래의 설계 규칙들에 따라 배치된 IC의 I/O 버퍼 셀(210)의 다이어그램이다. 도 2b는 DBIF(230)의 하나의 실시예의 장점을 갖고 배치된 IC의 I/O 버퍼 셀(220)의 다이어그램이다. 상기 DBIF(230)는 U자형을 가지며 도 2b가 예시한 바와 같이 상기 I/O 버퍼 셀(220)의 왼쪽, 최하부 및 오른쪽 측면들의 경계를 이룬다. 도 2b의 실시예에서, 상기 DBIF(230)는 물리적으로 상기 상호접속 상호접속부들의 경계를 이룬다. 도 2a 및 도 2b는 트랜지스터들을 도시하지 않으며, 단지 M2, M3, 및 M5 상호접속 층들만이 명료함을 위해 도시된다는 것이 주의되어야 한다.
도 3은 종래의 설계 규칙들에 따라 배치된 3개의 인접한 I/O 버퍼 셀들(310, 320, 330)의 다이어그램이다. 도 3은 트랜지스터들을 도시하지 않지만, 단지 M2, M3, 및 M5 상호접속 층들만이 명료함을 위해 도시된다는 것이 주의되어야 한다. 영역들(340)은 상호접속부들이 이중 패터닝되지 않은 층들에서조차 적용되는 비교적 단순한 최소 간격 설계 규칙들을 위반하는 것을 회피하기 위해 배치되도록 허용되는 버퍼를 표현한다. 그러나, 이들 영역들(340) 및 상기 버퍼 셀들(310, 320, 330)로 훨씬 더 먼 상호접속부들은 여전히 이중 패터닝된 설계 규칙들(예로서, 금지 갭, 광범위한 상호접속 간격 설계 규칙들 및 전압-의존적 설계 규칙들)을 위반할 위험 속에 있다.
도 4는 도 3의 다이어그램의 보다 상세한 부분이다. 도 4는 로컬 상호접속부들이 라인(410)에 의해 표현된, 상기 I/O 버퍼 셀들(310, 320) 사이에서의 셀 경계에 얼마나 가깝게 접근할 수 있는지를 잘 예시한다. 직사각형(420)은 적절히 빽빽하게 이격된 세트의 상호접속부들을 도시한다. 불운하게도, 직사각형(430)은 금지 갭 위반을 도시하고; 직사각형(440)은 전압-의존적 간격 위반(예로서, 1 볼트 신호는 3 볼트 신호에 너무 가깝다)을 도시하고; 직사각형(450)은 넓은-상호접속-대-얇은-상호접속 간격 위반을 도시한다.
도 5는 U자형 DBIF 실시예들(540)의 장점을 갖고 레이아웃된 3개의 인접한 I/O 버퍼 셀들(510, 520, 530)의 다이어그램이다. 도 3과 같이, 도 5는 트랜지스터들을 도시하지 않으며; 단지 M2, M3, 및 M5 상호접속 층들만이 명료함을 위해 도시된다는 것이 주의되어야 한다.
도 6은 도 5의 다이어그램의 보다 상세한 부분이다. 도 6은 상기 DBIF 실시예들(540)이 어떻게 물리적으로 상기 I/O 버퍼 셀들(510, 520)의 내부에 있는 금속 간격들을 실시하는지를 도시한다. 상기 I/O 버퍼 셀들(510, 520)의 각각은 복수의 로컬 상호접속부들을 포함한다. 상기 DBIF에서의 금속은 다음의 버퍼 셀의 DBIF에서의 상호접속부들에 대한 알려진 경계를 생성한다. 상기 두 개의 버퍼들로부터의 내부 금속은 단지 각각의 버퍼의 로컬 상호접속부들을 상호 작용하는 것으로부터 물리적으로 고립시키는 그것들의 로컬 DBIF와 상호 작용할 것이다. 단지 상기 물리적으로 일관된 DBIF들은 셀 경계들에 걸쳐 상호 작용하고 따라서 또 다른 셀과 상기 셀 경계들에 걸쳐 상호 작용하는 내부 이중 패터닝된 라우팅의 복잡성 및 불확실성을 제거한다.
상기 I/O 링 방법론이 그것을 허용한다면, DBIF들은 도 7이 예시한 바와 같이, 상기 셀 경계들 자체에 배치될 수 있으며 중첩될 수 있다. 도 7은 측면-셀 DBIF 실시예들(740)의 장점을 갖고 레이아웃된 3개의 인접한 I/O 버퍼 셀들(710, 720, 730)의 다이어그램이다. 상기 DBIF 실시예들(740)의 각각의 최하부들은 여전히 상기 I/O 버퍼 셀들(710, 720, 730)의 경계들 내부에 있다는 것을 주의하자. 이것은 피처들이 상기 셀 PR 경계를 가로지르도록 허용하고 다른 셀들과 중첩하도록 허용된 P&R 방법론을 가진 I/O 링 셀들에서의 이용을 위한 것이다.
상기 I/O 버퍼/지원 셀들의 최하부 및 실링 사이에서의 커패시터들 또는 ESD 셀들과 같은 지원 셀들의 가능한 이용으로 인해, 상기 U자형 또는 총 링은 가장 유익할 것이다. SRAM들과 같은 대형 코어 블록들 또는 PLL들, 직렬화기/비직렬화기(serdes) 회로들 또는 온도 센서들과 같은 아날로그 블록들에 대해, 전체 셀은 가능한 단자들에 대한 개구들을 제외하고 상기 이중 패터닝된 상호접속부로 둘러싸일 것이다. 하나의 실시예에서, 상기 DBIF는 도 8이 도시한 바와 같이, 로컬 상호접속부들 및 상호접속부(1) 뿐만 아니라, 또한 베이스 층들의 경계를 이룰 기판 타이(substrate tie)를 포함한다. 도 8은 P-기판 타이를 가진 U자형 DBIF 실시예들(840)의 장점을 갖고 레이아웃된 3개의 인접한 I/O 버퍼 셀들(810, 820, 830)의 다이어그램이다. 대안적인 DBIF 실시예들은 상기 I/O 버퍼 셀들(810, 820, 830) 주위의 완전한 링들이다. 도 8의 실시예에서, 상기 P-기판 타이는 추가로 이중-패터닝된 층들 뿐만 아니라, 모든 베이스 층들(아직 이중 패터닝되지 않은) 모두의 경계를 이루기 위해 ml 및 활성 층 및 주입 층들 뿐만 아니라, 로컬 상호접속부들을 통합한다.
예시된 실시예들에서, 상기 적층된 상호접속 층들은 임의의 두 개의 군 셀들이 나란히 배치될 때, 그것들이 복잡한 이중 패턴 피처 설계 규칙들을 통과하도록 군에서의 모든 I/O 버퍼들 및 지원 셀들의 셀 경계 내부에 배치되지만, 상호접속 밀도 및 내부 셀 라우팅에 상당히 악영향을 미치지 않도록 충분히 가까운 채로 유지된다.
상기 서술된 바와 같이, I/O 버퍼, I/O 지원 셀들, 또는 대형 코어 셀 주변에서의 피처들-없음-허용 구역을 이용하는 시도된 실제 방법은 이중 패터닝된 로컬 상호접속부를 이용한 새로운 기술들과 함께 동작하지 않고 이중 패터닝된 피처들에 대한 모든 새롭고 복잡한 설계 규칙들로 인해 및 새로운 전압 의존적 상호접속 간격 설계 규칙들로 인해 상호접속하지 않는다. 물리적 특징인, 결정 경계 상호접속 피처(DBIF)의 발명은 설계 시간을 감소시키며 잠재적으로 서로 인접한 I/O 버퍼 셀들의 레이아웃을 간략화할 것이다. 메모리들과 같은 대형 코어 셀들 및 DBIF와 같은 아날로그 블록들의 설계는 내부 및 외부 피처들을 분리하고 그것들 DRC 모두를 알려진 이중 패터닝된 상호접속 피처에 대해 깨끗하게 유지하기 위해 물리적 경계를 생성하는 것은 또한 용이해질 것이다.
도 9는 측면-셀 DBIF 실시예들(940)의 장점을 갖고 레이아웃된 3개의 인접한 I/O 버퍼 셀들(910, 920, 930)의 로컬 상호접속 층의 다이어그램이다. 도 9는 주로 인접한 I/O 버퍼 셀들(910, 920, 930)의 문맥에서 측면-셀 DBIF 실시예들(940)을 도시하기 위해 제공되고, 여기에서 상기 DBIF 실시예들(940)은 그것들의 전체 구조의 일부로서 로컬 상호접속부들을 이용한다.
도 10은 구체적으로 상기 DBIF에서의 로컬 상호접속부의 클로즈 업을 도시하는, 도 9의 다이어그램의 보다 상세한 부분이다. 수평으로 이어진 로컬 상호접속부들(1010, 1020)은 DBIF(940)에 의해 제한된다. 도 10에서, 상기 DBIF(940)는 두 개의 수직 로컬 상호접속부들(940a, 940b)을 포함한다. 그러나, 단지 상기 수직 로컬 상호접속부들(940a, 940b) 중 단지 하나 만이 상기 DBIF(940)의 일부로서 이용될 수 있다. 그러나, 두 개는 밀도를 수용하기 위해 포함되어 왔다. 밀도가 관심사가 아니며, 상기 로컬 상호접속부들을 단독으로 결합하는 것은 그것들이 인접해 있는 셀 경계들을 가로질러 임의의 이중 패터닝된 설계 규칙들을 위반할 수 없음을 보장할 것이고, 상기 로컬 상호접속부는 상기 DBIF(940)의 일부일 필요가 없다.
도 11은 전체-링 DBIF 실시예를 가진 코어 블록의 다이어그램이다. 도 11은 단자 핀들이 위치되는 상부 왼쪽 코너(1130)에서의 금속(2)을 제외하고, 전체적으로 DBIF(1120)로 둘러싸인 코어 블록(1110)을 도시한다.
도 12는 이중 패터닝 CMOS 기술들에 대한 물리적 DBIF들을 생성하기 위한 시스템 및 방법의 하나의 실시예의 하이브리드 블록/흐름 다이어그램이다. 도 12는 회로 생성 프로세스에서 두 개의 스테이지들(아마도 특히)을 도시한다: 셀 설계/구현 스테이지(1210) 및 칩 구현 스테이지(1220).
상기 셀 설계/구현 스테이지(1210)에서, 하나 이상의 설계자들은 논리적 셀 표현(1212)을 생성하기 위해 하나 이상의 셀 설계 EDA 툴들(1211)을 이용한다. 예시된 실시예에서, 넷리스트는 논리적 셀 표현(1212)을 표현한다. 하나 이상의 설계자들은 그 후 통상적으로 상기 논리적 셀 표현(1212)을 하나 이상의 셀 시뮬레이션 EDA 툴들(1213)을 이용하여 하나 이상의 시뮬레이션들에 종속시킨다. 상기 하나 이상의 시뮬레이션들의 결과들은 그것이 의도된 대로 동작할 때까지 상기 논리적 셀 표현(1212)을 변경하도록 상기 하나 이상의 설계자들을 촉구할 수 있다.
하나 이상의 게이트 배치 EDA 툴들(1214) 및 하나 이상의 로컬 상호접속 라우팅 EDA 툴들(1215)은 그 후 게이트들 및 로컬 상호접속부들을 배치함으로써 상기 논리적 셀 표현(1212)을 물리적 셀 표현(1216)으로 변환하기 위해 이용된다. 그러나, 게이트들 또는 로컬 상호접속부들이 배치되기 전에, 상기 논리적 셀 표현(1212)을 구현한 IC의 특정 층들이 이중 패터닝을 요구하는지 여부 대한 결정이 이루어진다. 하나 이상의 층들이 이중 패터닝을 요구한다면, 여기에서의 개시의 교시들은 상기 셀에 대한 DBIF의 생성을 요청한다. 그 결과, DBIF 먼저 생성 및 레이아웃될 것이고, 그에 의해 나중에 배치된 게이트들 및 로컬 상호접속부들이 이중 패터닝 설계 규칙들을 위반하는 것을 방지한다.
따라서, 도 12의 실시예에서, 하나 이상의 층들이 이중 패터닝을 요구한다고 가정하면, 상기 하나 이상의 게이트 배치 EDA 툴들(1214)은 DBIF 생성기(1217)를 호출한다. 상기 DBIF 생성기(1217)는 적어도 하나의 이중 패터닝 설계 규칙에 기초하여 이중 패터닝을 요구하는 상기 셀의 적어도 층들에 대한 DBIF를 생성하도록 구성된다. 도 12의 실시예에서, 상기 적어도 하나의 이중 패터닝 설계 규칙은 이중 패터닝 설계 규칙 데이터베이스(1218)에 포함되고, 이것은 별개의 데이터베이스 또는 또 다른 데이터베이스의 일부일 수 있다.
상기 셀에 대한 DBIF를 생성하면, 상기 하나 이상의 게이트 배치 EDA 툴들(1214)은 그 후 상기 DBIF를 처음에 배치한다. 상기 DBIF를 처음에 배치한 후, 하나 이상의 게이트 배치 EDA 툴들(1214)은 그 후 상기 셀에 게이트들을 배치한다. 게이트들이 배치되면, 상기 하나 이상의 게이트 배치 EDA 툴들(1214)과 연관된 상기 하나 이상의 로컬 상호접속 라우팅 EDA 툴들(1215)은 상기 셀 내에서 로컬 상호접속부들을 라우팅하도록 구성된다.
상기 하나 이상의 셀 설계 EDA 툴들(1211), 상기 논리적 셀 표현(1212), 상기 하나 이상의 셀 시뮬레이션 툴들(1213), 상기 하나 이상의 게이트 배치 EDA 툴들(1214), 상기 하나 이상의 로컬 상호접속 라우팅 EDA 툴들(1215), 상기 물리적 셀 구현(1216), 상기 DBIF 생성기(1217) 및 상기 데이터베이스(1218) 중에서 확장된 화살표 라인들은 개략적으로 상기 셀 설계/구현 스테이지(1210) 내에서 발생한 프로세스의 적어도 일부의 정보 흐름 및 반복적인 특징을 표현하도록 의도된다.
칩 구현 스테이지(1220)에서, 하나 이상의 셀 배치 EDA 툴들(1221)은 서로에 대해 셀들을 배치함으로써, 다른 셀들(도시되지 않음)의 물리적 셀 표현들과 함께, 상기 물리적 셀 표현(1216)을 물리적 칩 표현(1223)으로 변환하기 위해 이용된다.
또한 상기 칩 구현 스테이지(1220)에서, 상기 하나 이상의 셀 배치 EDA 툴들(1221)과 연관된 하나 이상의 셀-간 상호접속 라우팅 EDA 툴들(1222)은 상기 셀들 가운데 셀-간 상호접속부들을 라우팅하도록 구성된다. 상기 하나 이상의 셀 배치 EDA 툴들(1221), 상기 하나 이상의 셀-간 상호접속 라우팅 툴들(1222) 및 상기 물리적 칩 표현(1223) 가운데 연장된 화살표 라인들은 개략적으로 상기 칩 구현 스테이지(1220) 내에서 발생한 프로세스의 일반적인 흐름을 표현하도록 의도된다.
상기 물리적 칩 표현(1223)이 완료될 때, 추가 시뮬레이션들이 그것의 적절한 동작을 확인하기 위해 일어날 수 있다. 결국, 상기 물리적 칩 표현(1223)은 포토리소그래픽 회로 제조 장비에서 이용되는 마스크들을 생성하기 위해 이용되고, 그 결과 도 12가 도시한 바와 같이, "테이프아웃(tapeout)"이라 불리우는 마일스톤(milestone)이 도달된다.
다양한 상업적으로 이용가능한 EDA 툴들은 상술된 시스템 및 방법을 실행하도록 구성될 수 있다는 것이 주의되어야 한다. 하나의 실시예에서, 상기 DBIF 생성기(1217)는 상업적으로 이용가능한 게이트 배치 EDA 툴의 환경 내에서 실행하는 프로그램, 아마도 스크립트의 형태를 취한다. 예를 들면, 갤럭시 커스텀(Galaxy Custom) 설계자는 캘리포니아, 마운틴 뷰의, 시놉시스, 인크.(Synopsys, Inc.)로부터 상업적으로 이용가능한 게이트 배치 EDA 툴이다. 따라서, 여기에 설명된 시스템 및 방법의 다양한 실시예들은 믹싱된 셀 라이브러리들을 이용하여 회로를 설계 및 구현하기 위한 프로그램 지시들을 포함하는 컴퓨터-판독가능한 저장 매체의 형태를 취할 수 있다. 하나의 실시예에서, 컴퓨터 시스템의 하나 이상의 프로세서들에 의한 프로그램 지시들의 실행은 상기 하나 이상의 프로세서들로 하여금: (1) 적어도 하나의 이중 패터닝 설계 규칙에 기초하여 셀에 대한 결정 경계 상호접속 피처를 생성하고 (2) 상기 결정 경계 상호접속 피처 및 그에 대하여 상기 셀의 다른 피처들을 배치하게 한다.
본 출원이 관련되는 당업자들은 다른 및 추가 부가들, 삭제들, 대체들 및 수정들이 설명된 실시예들에 대해 이루어질 수 있다는 것을 이해할 것이다.
100: IC 110: I/O 링
210, 220: I/O 버퍼 셀
310, 320, 330, 510, 520, 530, 710, 720, 730, 810, 820, 830, 910, 920, 930: I/O 버퍼 셀
1010, 1020: 로컬 상호접속부 1110: 코어 블록
1211: 셀 설계 EDA 툴
1213: 셀 시뮬레이션 EDA 툴
1214: 게이트 배치 EDA 툴
1215: 로컬 상호접속 라우팅 EDA 툴 1217: DBIF 생성기
1221: 셀 배치 EDA 툴
1222: 셀-간 상호접속 라우팅 EDA 툴

Claims (10)

  1. 이중 패터닝 기술들(dual patterning technololgies)을 위한 레이아웃을 생성하기 위한 시스템에 있어서:
    적어도 하나의 이중 패터닝 설계 규칙에 기초하여 셀에 대한 결정 경계 상호접속 피처(deterministic boundary interconnect feature)를 생성하도록 구성된 결정 경계 상호접속 피처 생성기; 및
    상기 결정 경계 상호접속 피처 생성기와 연관되고 상기 결정 경계 상호접속 피처를 배치하도록 구성된 셀 배치 및 상호접속 라우팅 툴들(cell placement and interconnect routing tools)을 포함하되,
    상기 결정 경계 상호접속은 하나 이상의 도전성 재료들로 형성되고, 상기 적어도 하나의 이중 패터닝 설계 규칙을 이용하여 규정되고 레이아웃되는 물리적 피처인
    이중 패터닝 기술들을 위한 레이아웃을 생성하기 위한 시스템.
  2. 제 1 항에 있어서,
    상기 결정 경계 상호접속 피처 생성기는 또한 동일한 수의 상호접속 층들을 이용하여 결정 경계 상호접속 피처들의 군(family)을 생성하도록 구성되는, 이중 패터닝 기술들을 위한 레이아웃을 생성하기 위한 시스템.
  3. 제 2 항에 있어서,
    상기 상호접속 층들은 이중 패터닝 층들로 한정되는, 이중 패터닝 기술들을 위한 레이아웃을 생성하기 위한 시스템.
  4. 제 1 항에 있어서,
    상기 결정 경계 상호접속 피처는 집적 회로의 전력 레일(power rail)에 접속되도록 구성되는, 이중 패터닝 기술들을 위한 레이아웃을 생성하기 위한 시스템.
  5. 제 1 항에 있어서,
    상기 결정 경계 상호접속 피처는 커패시터에서 이용되도록 구성되는, 이중 패터닝 기술들을 위한 레이아웃을 생성하기 위한 시스템.
  6. 제 1 항에 있어서,
    상기 결정 경계 상호접속 피처는 측면-셀(side-cell) 결정 경계 상호접속 피처 및 U자형(U-shaped) 결정 경계 상호접속 피처 중 하나이고 I/O 버퍼 셀 및 I/O 지원 셀 중 하나에 대응하는, 이중 패터닝 기술들을 위한 레이아웃을 생성하기 위한 시스템.
  7. 제 1 항에 있어서,
    상기 결정 경계 상호접속 피처는 전체-링(full-ring) 결정 경계 상호접속 피처이고 코어 블록 셀(core block cell)에 대응하는, 이중 패터닝 기술들을 위한 레이아웃을 생성하기 위한 시스템.
  8. 삭제
  9. 이중 패터닝 기술들을 위한 레이아웃을 생성하는 방법에 있어서:
    적어도 하나의 이중 패터닝 설계 규칙에 기초하여 셀에 대한 결정 경계 상호접속 피처를 생성하는 단계; 및
    상기 결정 경계 상호접속 피처를 배치하는 단계를 포함하되,
    상기 결정 경계 상호접속은 하나 이상의 도전성 재료들로 형성되고, 상기 적어도 하나의 이중 패터닝 설계 규칙을 이용하여 규정되고 레이아웃되는 물리적 피처인
    이중 패터닝 기술들을 위한 레이아웃을 생성하는 방법.
  10. 믹싱된 셀 라이브러리들을 이용하여 회로를 설계 및 구현하기 위한 프로그램 지시들을 포함하는 컴퓨터-판독가능한 저장 매체에 있어서:
    컴퓨터 시스템의 하나 이상의 프로세서들에 의한 상기 프로그램 지시들의 실행은 상기 하나 이상의 프로세서들로 하여금:
    적어도 하나의 이중 패터닝 설계 규칙에 기초하여 셀에 대한 결정 경계 상호접속 피처를 생성하고;
    상기 결정 경계 상호접속 피처를 배치하게 하되,
    상기 결정 경계 상호접속은 하나 이상의 도전성 재료들로 형성되고, 상기 적어도 하나의 이중 패터닝 설계 규칙을 이용하여 규정되고 레이아웃되는 물리적 피처인
    컴퓨터-판독가능한 저장 매체.
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