JPH05109890A

JPH05109890A - 回路配列組込み方法

Info

Publication number: JPH05109890A
Application number: JP4087861A
Authority: JP
Inventors: Dawn K Dougherty; ドーン・キヤサリン・ドウアテイ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-04-11
Filing date: 1992-03-11
Publication date: 1993-04-30
Anticipated expiration: 2009-08-03
Also published as: US5225991A; JPH0658935B2

Abstract

(57)【要約】【目的】本発明は標準セルブロツク内にマクロブロツク
を自動的、かつ最適となるように組み込むことができる
ように従来の回路配置ルーチンの能力を拡張する標準セ
ルマクロ組込み方法を提案する。【構成】マクロブロツクは、性能、低電力、密度又は機
能性を向上させる目的で抽出され最適化された標準セル
ロジツクの選択された部分である。これらのマクロを最
適に配置するため本発明は２つのパス配置プロセスを使
用する。第１はマクロブロツクのアンカモデルを使用
し、第２は構造拡張モデルを使用して、それぞれマクロ
ブロツクを最適に位置付け、次いで標準セルを最適に配
置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は回路配列組込み方法に関
し、特に集積回路チツプ上に配置するのに適した配列と
なるように回路要素を自動的に配置する方法について、
水平チヤネルに基礎を置く配置アルゴリズムの能力を拡
張して形状の異なる回路要素を組み入れる方法に適用し
て好適である。

【０００２】

【従来の技術】集積回路の設計においては、一般的に所
望の論理機能を得るために限られた空間の中に数千個の
トランジスタを配列しなければならない。このプロセス
の設計者を支援するためにいくつもの配置方法が開発さ
れてコンピユータプログラムに具体化されてきた。こう
した配置方法の１つに標準セル水平チヤネル配置法があ
る。この方法に従つて標準セルのライブラリが提供さ
れ、こうした各セルはＡＮＤゲート、ＯＲゲート等の基
本的論理機能を提供するトランジスタの小グループを含
んでいる。論理の設計者はこれらの標準セルをビルデイ
ングブロツクとして利用して、一段と大きな論理機能を
実現する回路全体を構成する。水平チヤネルに基礎を置
く配置アルゴリズムは、論理設計者が創作したこの標準
セルの論理配列を取り上げて、標準セルブロツクと普通
呼ばれるエリア内に標準セルを物理的に最適に配列す
る。標準セルブロツクは、集積回路チツプそれ自身内の
エリアへの配置に使用できる限定されたエリアに該当す
る。

【０００３】標準セルの物理的高さは特定の最大値に制
限される。水平チヤネルに基礎を置く配置方法は、多数
のロウを定義している多数の平行なリミツト（limit)ラ
インを含むフイールドを利用し、これらのロウ内にセル
を配列する。こうしたリミツトラインが有する最小間隔
は標準セルのこの最大高さに等しい。

【０００４】標準セルの特定のライブラリが与えられる
と、一般に優れた性能、密度、低電力又は機能を提供す
る回路全体の一定のクリテイカルパス部分のための好適
な具体例が存在する。従つて標準セルに頼つて具体化す
るのではなく、こうしたクリテイカルパス部分のための
回路を固定されたマクロブロツクに予め配列することが
望ましい。

【０００５】しかしながらこうしたマクロブロツクは通
常、標準セルブロツク構成に適用される配置及びパス指
定アルゴリズムの制限に従わないという問題点がある。
特にこのマクロブロツクの高さは、一般的に上述の標準
セルの最大限の何倍にも及ぶ。従つてこのような配置法
では、修正しない限りこれらのマクロブロツクを容易に
取り扱うことができない。

【０００６】

【発明が解決しようとする課題】標準セル配置法を修正
するいくつかの手法が考案されて、予めマクロブロツク
として構成された回路部分にそれを使用することができ
るようになつた。例えばＩＣＣＡＤ／ＩＥＥＥ会報第98
頁（1989年）の「全面素子形成型デザインにおける区分
化と広域パス指定との組合せ」と題する論文において
は、全面素子形成型デザインとして知られている水平チ
ヤネル配置法の一型式において区分化及び広域パス指定
を使用する手法について述べられている。この論文に開
示されている手法に従えば、標準セルブロツク内の一定
の位置にマクロブロツクを予め配置して固定し、ブロツ
クの残りのエリアを区分して標準セルを割り当てる領域
にする。次に全面素子形成型配置法を用いて、割り当て
られた領域内に標準セルを配置する。この手法は、全面
素子形成型配置法を用いてマクロ及び標準セルの混合配
置をすることができるが、周囲の標準セルに対しマクロ
ブロツクを最適に配置できないという欠点を有してい
る。

【０００７】他の手法が、第27回ＡＣＭ／ＩＥＥＥ設計
自動化会議会報第32頁（1990年）の「マクロセル及び標
準セル混合設計のための集積配置」と題する論文に述べ
られている。この手法は、周知の最小ネツトカツト法を
用いて標準セルをブロツクに区分化し、次にこれらのブ
ロツクをシユミレートアニーリング法を用いてマクロブ
ロツクに沿つて配置する。その後単純なシユミレートア
ニーリング法を用いて標準セルをブロツク内に配置す
る。この手法は、標準セルブロツク内の最適位置にマク
ロブロツクが配置できる点において、上述の区分化及び
広域パス指定を使用する手法を上回る利点を有する。し
かしながらこの手法は極めて複雑であるため実施するに
はかなりの時間を要し、しかもそれを実行するにはＣＰ
Ｕ時間をかなり消費するという欠点を有する。

【０００８】第３の手法は、1986年12月16日出願の米国
特許第4,630,219 号に開示されている。この特許に開示
されている方法によれば、全回路をマクロブロツクを含
むブロツクに区分する。次にこうして得られた要素に３
つのパスプロセスを適用する。第１のパスにおいて、そ
れらが同じ寸法であるとしてすべての要素を処理し、要
素位置に割り当て、次いでそれらの配置を最適化する。
第２のパスにおいて、これらのユニツトサイズ要素を対
応する電子的要素の実際の寸法とほぼ等しいマクロサイ
ズ要素に置き換える。その後マクロサイズ要素をそれら
の寸法及び形状を考慮してマクロモデルイメージ上の最
適位置に再配列する。最後に、マクロサイズ要素を実サ
イズ要素に置き換え、それらの配置を再び最適化する。
この方法におけるマクロブロツクの配置は、上述の方法
と同様にそれらの位置を最適化し得るように設計された
方法に従つている。しかしながら水平チヤネルに基礎を
置く配置法を用いてマクロブロツクを使用できるように
する一段と簡単な方法を開発することが望まれている。

【０００９】大きな回路ブロツクを含む集積回路配置へ
のアプローチを開示している上記以外の米国特許は次の
通りである。

【００１０】1990年３月13日出願の米国特許第4,908,77
2 号は、標準セルをクラスタに広域分割し、次にそれら
をマクロブロツク間に配置する配置方法を開示してい
る。

【００１１】1989年12月26日出願の米国特許第4,890,23
8 号は、広域分割及び配列の技術を使用する物理的チツ
プ設計法を開示している。

【００１２】また1986年６月３日出願の米国特許第4,59
3,363 号も分割の技術を使用する配置方法を開示してい
る。

【００１３】さらに1986年３月18日出願の米国特許第4,
577,276 号も分割を使用する配置方法を開示している。

【００１４】本発明の目的は、手動によるエツジ配置及
び分割を必要とすることなく、コンピユータプログラム
内に具体化されている水平チヤネルに基礎を置く配置法
の中に自動的かつ最適にマクロブロツクを組み込む方法
を提供することである。

【００１５】本発明の他の目的は、標準セル回路構造内
に複数のマクロブロツクを組み込む方法を提供すること
である。

【００１６】本発明のさらに他の目的は、比較的単純か
つ簡素な手法により実施し得る方法を提供することであ
る。

【００１７】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、基本的論理機能及び予め定められ
た最大限の空間的拡がりを少なくとも１つの方向に有
し、かつ回路エリアに対応するフイールド内に配置され
かつ配列される回路要素のセツトから構成される、半導
体チツプ回路エリア内に配置するための回路アレイの諸
回路を配列する共に、予め定められた最大限の空間的拡
がりよりも大きい物理的拡がりを１つの方向に有する予
め定められた回路配列を組み込む方法において、予め定
められた最大限の空間的拡がり以下の空間的拡がりを１
つの方向に有する予め定められた回路配列のための第１
フイールドフイラを準備するステツプと、回路要素及び
第１フイールドフイラを予定のアルゴリズムに従つてフ
イールド内に配置しかつ配列するステツプと、回路要素
を配列した後、少なくとも１つの余分のフイールドフイ
ラを第１フイールドフイラに隣接して設け、予め定めら
れた回路配列のエリアとほぼ同じエリアを有する複合フ
イールドフイラを定義するステツプと、複合フイールド
フイラのフイールド内の位置を次のステツプにおいて移
動することがないように固定するステツプと、回路要素
のうちの少なくともいくつかをフイールド内において置
き換えて配列し、固定された位置を有する複合フイール
ドフイラを得るステツプとを含むようにする。

【００１８】

【作用】上記の目的及び他の目的は、基本的論理機能及
び予め定められた物理的寸法を有する標準セルなどの回
路要素のセツトから構成されている回路アレイのための
広域配置システムにおいて動作し、当該セツトの最も高
い回路要素によつてその間に定められた最小間隔を有す
る平行な限界ラインのフイールドを定義してこうした回
路要素をこれらの限界ラインに沿つて配置し、最適に配
列するプロセスによつて半導体チツプ回路エリア内に当
該回路要素を最適に配置する本発明の方法によつて達成
される。本発明は、限界ライン間の最小間隔よりも大き
い物理的高さを有する回路マクロのような予め定められ
た回路配列を最適に組み込む方法を提供する。本発明に
従つて予め定められた回路配列のための第１のフイール
ドフイラを定義する。この第１のフイールドフイラは、
回路配列の幅とほぼ等しい幅及び限界ライン間の最小間
隔以下の高さを有する。次に第１のフイールドフイラを
含む回路要素を配置し、最適に配列するプロセスを実行
する。次に第１のフイールドフイラに余分のフイールド
フイラを付加して予め定められた固定回路配列のエリア
とほぼ等しいエリアを有する複合フイールドフイラを定
義する。その後次のステツプにおいて移動させられるこ
とがないように複合フイールドフイラをチツプ回路エリ
ア内の位置に固定する。最後に、フイールド内の少なく
ともいくつかの回路要素を置き換え再配列して、位置を
固定された複合フイールドフイラを得る。

【００１９】かくして本発明は、標準セル配置エリア内
にマクロブロツクを組み込むことによつて、標準セル及
びマクロブロツクの双方をチツプ回路エリア内に最適に
配置する。当該方法は、現存する配置アルゴリズムと共
に使用することができ、しかもこうした配置アルゴリズ
ムによつて実現されるコスト関数からほぼ独立してい
る。本発明の適用はただ２つのパスの実行を必要とする
のみであるから、従来技術の手法と比較して簡易であ
る。

【００２０】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００２１】本発明の実施例は、現在の標準セル配置法
に修正として含ませて好適である。以下に述べるその具
体的なコンピユータプログラムは、第１にそうした配置
手順の背景となつている概念を示し、第２に本発明の好
適な実施例をこうした手順の中に組み込む原理を示す。

【００２２】当業者は以下に詳細に述べる本発明の好適
な実施例の原理を使用して、以下に述べる基本的な標準
セル配置原理を用いる現在利用可能又は使用中の数多い
配置プログラムのいずれをも補うことができる。例えば
最小カツト及びアニーリング配置ルーチンは現在、配置
プログラムにおいて広く使用されている。その原理を理
解すれば、これらのプログラムにおいて、以下に説明す
る本発明の好適な実施例を容易に使用することができ
る。こうした配置プログラムをこれ以降は単に「配置ア
ルゴリズム」又は「標準セル配置アルゴリズム」と呼
ぶ。

【００２３】標準セル配置アルゴリズムは、共通の最大
高さ（ｈ）及び可変な幅（ｎ）を有する所与の標準セル
のセツトを標準セルブロツク領域内に最適に配列する。
図１には標準セルブロツク領域３０内の一般的標準セル
配置ロウ１０及びパス指定チヤネル２０を示す。ブロツ
ク領域３０はロウ１０に分割されており、ロウ１０はセ
ル４０の配置位置を定める（図１）。

【００２４】配置アルゴリズムは、ロウ（行）によつて
定められるリミツトライン内にセルを収容することを要
求する。従つて、ロウの高さはセルの高さの最大ｈに等
しい。ｈ＝１として正規化するならば、当該好適な実施
例によつて達成される全機能はＮ×Ｍマクロの最適配置
である。Ｍはマクロの高さであり、領域３０のこのＮ×
１制限配置環境においては一般に１より大きい。この実
施例は、（１）マクロ及び標準セルの相互の最適位置を
定め、（２）マクロレベル、パス指定レベル、電力レベ
ル及び広域通過パスレベルの集積化を処理し、（３）マ
クロ及び標準セルの双方に関わる電力に責任を負う。

【００２５】一般にパス指定チヤネル２０の高さｒは配
線の目的に適うように定められる。好適な実施例はｒ＞
０及びｒ＝０の設計環境に適用された。ここに述べる原
理の最近の適用例においては３つのレベルの配線を使用
できたので、パス指定チヤネルは必要ない。以下に明ら
かとなるように当該アルゴリズムは、高さが可変なパス
指定チヤネルに容易に適用される。

【００２６】周知のようにセルはしばしばネツトと呼ば
れる定義された相互接続セツトによつて接続される。一
般にセルの接続点すなわちターミナルはピンと呼ばれ
る。標準セルブロツクは、ＮＡＮＤ、ＮＯＲ、ＸＮＯＲ
及びラツチのような回路を含む予め設計されたカスタム
ライブラリを用いて構成される。一般的に固定電力分配
ネツトワークは標準セルブロツクの最高の高さを走る。

【００２７】好適な実施例において使用される組込みア
ルゴリズムは、モデル化シーケンス及び２つのパス配置
プロセスを用いる。アルゴリズムの流れを図２に示す。

【００２８】マクロブロツクはｑ個のＮ×１フイラ区画
に分割される。図３に示すように各区画Ｓ_iは、規定の
最大セル高さ（ｈ）と等しい高さ及び本来のマクロ幅に
付加的因子を加えた補正済みマクロ幅を有する。第１の
配置パスは、単一のアンカフイラ（ANCHOR FILLER)区画
からなるアンカモデルに配置アルゴリズムを使用して最
初の最適マクロ位置を決定し、マクロ原点をモデル化す
る。すべての要素が配置アルゴリズムによつて最適に配
置されるので、これはフイルタード配置と呼ばれるが、
マクロはＳ₀区画によつてモデル化され、その最終的な
厳密な位置はまだ決定されない。

【００２９】フイルタード配置が決定されると、「構造
拡張」モデルによつてマクロ全体がモデル化される。
「構造拡張」モデルは、アンカフイラ（ANCHOR FILLER)
区画及び付加的な付加フイラ（ADD FILLER）区画からな
る。一般的にマクロの高さは合計で３ロウないし４ロウ
の高さを使用する。アンカフイラ区画及び付加フイラ区
画を組み合せてＮ×Ｍマクロ領域全体を表わす。従つ
て、マクロセル領域ＭＡは次の（１）式、

【００３０】

【数１】として定義される。ｒ＝０ならば、ＭＡは単に次の
（２）式、

【００３１】

【数２】となる。

【００３２】フイルタード配置座標及び構造拡張モデル
を使用して、標準セルブロツク領域へのマクロの収容及
び多重組込みマクロの重複を検査する。次に、マクロの
座標システムからそのフイラ区画の座標システムに（ピ
ン配置、オープンパス指定チヤネル及びパス指定妨害な
どの）臨界マクロ情報の置換が生ずる。最後に、安定し
た配置においてマクロ区画を一緒に「接合」すなわち固
定する。この安定配置は、（１）フイルタード配置、
（２）マクロ及び標準セルブロツクの境界、（３）標準
セルブロツク及び組込みマクロの双方のパワー検討及び
（４）以下に詳述する手法での広域配線効果により決定
される。次に標準セルブロツクを従来通りに配線する。
その後モデル区画を削除し、アンカフイラ（ANCHOR FIL
LER)区画の最終的な安定配置座標において実際のマクロ
を組み合わせる。この手法での区画をモデル化すれば、
従来の最適化配置プログラムを適用し得るようにマクロ
をモデル化することができる。

【００３３】好適な実施例を実行するために、図４及び
図５に示すような積み重ねた４つのデカルト座標システ
ム（ＣＣＳ）を形成する。このデカルト座標システム
（ＣＣＳ）は、セル座標システム（ＣＥＬＣＣＳ）、
ロウ座標システム（ＲＯＷＣＣＳ）、標準セルブロツ
ク座標システム（ＳＣＢＣＣＳ）及びマクロ座標シス
テム（ＭＡＣＣＣＳ）からなる。

【００３４】ロウ座標システムはその関連するロウに内
在しており、そのｘ軸はＳＣＢ座標システムのｘ軸と共
通であり、そのｙ軸はその関連するロウの底部に向かつ
て図示のようにＳＣＢ座標システムに対しシフトされて
いる。セル座標システムは、設けられているならばその
関連するセル５０に内在する。

【００３５】従来のいくつかの標準セルシステムにおい
ては、セル原点がロウからずれて小さなｙオフセツト６
０を生ずることがある。ｙオフセツトが０ならば、ＣＥ
ＬＣＣＳはＲＯＷＣＣＳに等しい。これ以降、このｙ
オフセツトは０であるものと仮定する。またロウ及び区
画の番号付けは０から始まるものとする。ｘ原点座標及
びｙ原点座標はそれぞれｘスタートすなわちｘ_st、ｙス
タートすなわちｙ_stと呼ばれる。

【００３６】マクロ座標システムはその関連するマクロ
７０に内在するものであり、以下に述べるように、当該
マクロの対応するフイラに関連するセル座標システムに
置換される。

【００３７】これらの座標システムはモデル化シーケン
スのために設定される。

【００３８】この好適な実施例を具体化するコンピユー
タコードルーチンを擬似コード形式で以下に示し、この
コードの原理及び機能の説明をする。周知のように、擬
似コードは種々の言語のコンピユータ命令に容易に転換
される。

【００３９】パス１設定マクロは、パス１において高さｈ及び補正済みマクロ幅
を有するアンカフイラ区画によりモデル化される。モデ
ル幅の補正は、マクロ組込みに起因して生ずる割り当て
規則違反を修正するため及び又はパワーバス接地のため
標準セルが重複する場合に必要となる。フイラ区画の幅
及びｘスタート定義を補正するためにマクロオフセツト
係数（ＭＯＦ）を使用する。補正を必要としない場合、
ＭＯＦは０である。幅（ＭＡＣ_x）及びｘスタート（Ｍ
ＡＣ_xst）は、マクロ座標システム（ＭＡＣＣＣＳ）
内に定義され、次の表のように補正される。

【００４０】

【表１】

【００４１】（表中に現れる英文字の列はコマンドなど
を表す記号であり、翻訳できない）

【００４２】これらの値は、標準セル幅が制限されない
のでＣＥＬＬＣＣＳ又はＲＯＷＣＣＳへの置換を必
要としない。

【００４３】パス１配置：フイルタード配置決定この配置パスにおいては、配置アルゴリズムを用いてす
べてのセルを自由に配置する。マクロアンカフイラ区画
は、標準セルライブラリに加えられて、マクロ原点をモ
デル化するために使用される。結果として得られるフイ
ルタ配置は、相互接続が必要なアンカフイラ及び標準セ
ルに対して最適である。フイルタード配置座標はＳＣＢ
ＣＣＳ内のＦＩＬＴＥＲ_xst、ＦＩＬＴＥＲ_ystであ
る。

【００４４】パス２設定パス２においてはマクロの残部を付加フイラ区画（高さ
ｈ及び補正された幅を有する）に組込む構造拡張モデル
を生成する。これらはアンカフイラを連結することによ
りマクロ全体をモデル化する。マクロフイルタード配置
座標を補正してマクロ安定配置を得る。マクロフイルタ
ード配置座標はＳＥＴＴＬＥｘ_ST及びＳＥＴＴＬＥｙ_st
であり、これは以下に示すようにパス２の配置に先立つ
て固定される。ＳＥＴＴＬＥ_xST及びＳＥＴＴＬＥ_yst
は次の補正をする前に、それぞれＦＩＬＴＥＲ_xST及び
ＦＩＬＴＥＲ_ySTに対して初期化される。

【００４５】マクロ格納ロウ消費演算を使用して標準セルブロツク（ＳＣＢ）内
へのマクロの格納を確認する。マクロを置くために、初
期化されたＳＥＴＴＬＥ_yST値をアンカフイラ区画に与
える。次にアンカフイラ上に付加フイラ区画を積み重ね
る。これは、標準セルブロツクのｙ境界にオーバーハン
グする可能性を生ずる。従つて、次の表に示すような検
査を行う。

【００４６】

【表２】

【００４７】オーバーハングを修正するために、ロウ番
号及びそれに対応するｙスタート値を与えるアレイを設
ける。当該ロウｙｓｔ値をＳＣＢＣＣＳ内に与える。
良好な配分のためにロウ鏡映が用いられる場合、鏡映し
ない座標が適用される。アンカフイラ区画は普通、マク
ロのための利益がなく、これらの座標において併合が生
ずるので鏡映されない。アンカフイラを配置するロウ番
号を次の表に従つて決定する。

【００４８】

【表３】

【００４９】オーバーハングが生ずると、マクロｙｓｔ
はロウインクリメント内において下方に移動される。ｉ＝（ＡＮＣＨＯＲ−１）

【００５０】これは、オーバーハングがある場合にアン
カフイラを１行（バス指定チヤネルを含む）下方に移動
させる。

【００５１】

【表４】

【００５２】次に、ＳＥＴＴＬＥ_ystの現在の値に基づ
いて新しいアンカーロウ番号ＡＮＣＲＯＷを指定する。

【００５３】重複の検査与えられた２つのマクロすなわちマクロＡ及びマクロＢ
は次の表のような定義を有する。

【００５４】

【表５】

【００５５】Ａのｘレンジ及びＢのｘレンジ並びにＡの
ｙレンジ及びＢのｙレンジが重複すれば、これら２つの
マクロの重複が存在する。これは、次の表により確認さ
れる。

【００５６】

【表６】

【００５７】その後次の表に従つてｙレンジの検査を行
う

【００５８】

【表７】

【００５９】通常ｘ方向又はｙ方向の補正は必要な最小
移動距離によりなされ得る。どちらの補正もその方向に
おける格納の検査を必要とする。この格納が、前の区画
において説明したマクロ格納と同様の手法により行われ
ることは当業者に明白であるが、検査及び補正はｙの上
限に加えてｘの上限及びｘの下限並びにｙの下限に対し
てもなされなければならない。

【００６０】マクロ区分化マクロ全体をモデル化するのに必要な総区画数ｑは下記
のようにして決定される。この数は、アンカフイラ区画
及び付加フイラ区画の和を表わす。この計算はＳＣＢ
ＣＣＳ内において行われる。ｒ＝０である場合には、次
の（３）式のように計算が簡単になる。

【００６１】

【数３】

【００６２】マクロが部分ロウに重複するとき、そのロ
ウ全体を構造拡張モデルに加える。マクロの上方の余分
な空間を使用してパス指定をし得る。

【００６３】ｒ＞０又は可変ｒ⊂Ｒ＝（ｒ₁、ｒ₂、…
…ｒ_i）パス指定チヤネル高さの場合のコードは、以下
に示すようにもつと複雑である。プロセスはマクロの底
部において開始され、マクロに移動するときに区画をカ
ウントする。マクロ格納区画における計算と同様に、Ａ
ＮＣＲＯＷ及びＴＯＰＭＡＣｙを計算する。

【００６４】ＭＡＣＨＴ＝マクロモデルのトツプｙロケーシヨンであ
り、＝ＳＥＴＴＬＥ_yst＋（ｈ−１）に初期化する。ｉ＝トツプセクシヨンのＲｏｗ♯。ＡＮＣＲＯＷに初期
化する。ｑ＝区画数。ＡＮＣＲＯＷで始まるので１に初期化す
る。

【００６５】

【表８】

【００６６】抜け出たとき、ｑは区画数を保持し、ｉは
トツプｙロケーシヨンを有する。

【００６７】マクロ置換構造拡張モデルを含んでいる各フイラ区画に座標システ
ムを割り当てる。臨界マクロ情報は、関連するものを配
線するために本来のマクロ座標システムからこれらの座
標システムに置換される。マクロ区画内のそれらの位置
について、ピン及び配線通路（ＯＰＥＮ）のｙ座標を計
算する。ｘロケーシヨンは同じで変わらない。配置アル
ゴリズムについて、定義されていないマクロ座標システ
ム（ＭＡＣＣＣＳ）から定義されたＣＥＬＣＣＳへ
の置換が生ずる。

【００６８】Ｐｉｎｙロケーシヨン（ＰＩＮ_yloc）マクロ内のｙロケーシヨンから、適切なマクロ区画内の
それに対応するロケーシヨンにピンを移動させる。

【００６９】

【表９】すべてのピンに対してｒ＜＞０に対し、次の（４）式の
ようにしてＢＥＬＯＷＰＩＮ値を計算する。

【００７０】

【数４】

【００７１】Ｏｐｅｎｙロケーシヨン（ＯＰＥＮｓ_yloc）ＯＰＥＮステートメントは「オープン」な、すなわちパ
ス指定に対して自由なセルエリア内の領域を指定する。
これらの通路エリアは配線密集度を低下させる。

【００７２】区画数を使用して、区画ｙ底部ロケーシヨ
ン（ＳＥＣｙＢＯＴ）及び区画ｙ上部ロケーシヨン（Ｓ
ＥＣｙＴＯＰ）を各区画について決定する。これらはＳ
ＣＢＣＣＳ内に表示される。

【００７３】

【表１０】

【００７４】ＳＥＣｙＢＯＴ値に基づいてＳＥＣｙＴＯ
Ｐ値のアレイを各区画に設定する。

【００７５】

【表１１】

【００７６】最終マクロ安定配置の計算（ＳＥＴＴＬＥｘｓｔ，ＳＥＴＴＬＥｙｓｔ）この点にマクロ格納及び重複補正を適用してＳＥＴＴＬ
Ｅ_xst値及びＹｓｔ値を補正する。その後の補正を生ず
る付加的状況を以下に示す。一旦最終的なｘｓｔ値及び
ｙｓｔ値が決められると、それらを固定してそれらの位
置をパス２配置に対して凍結する。

【００７７】ＳＥＴＴＬＥ_xst パワーバス位置、予め定義された広域配線及び標準セル
ブロツク電力配分値を使用して、最終的ＳＥＴＴＬＥ
_xst配置を得る。

【００７８】パワーバスマクロ内に使用される配線レベルが制限される可能性が
あるので、パワーバス位置を検査しなければならない。
マクロ内の違法配線ゾーン（ＩＷＺ）を定義する。（Ｃ
ＥＬＣＣＳ内の）このゾーンをパワーバス構造（ＳＣ
ＢＣＣＳ）の重複又は最小分離違反について次の表に
従つて検査する。

【００７９】

【表１２】

【００８０】予め定義された広域配線またマクロＩＷＺも予め定義された広域配線に対し最小
分離違反についての検査をされる。これには、上述のパ
ワーバス検査に用いたものと同じ手順を使用する。

【００８１】標準セルブロツクパワー配分多数のマクロの配置が、時としてＳＣＢセルの小部分を
パワーから切り離す。これはマクロのｙ重複が存在する
場合に生じ、その場合には２つのマクロ間のｘレンジ内
にパワーバスは存在しない。これは、マクロシフト又は
パワーストラツプによつて容易に修正される。

【００８２】ＳＥＴＴＬＥ_xst ロウのＹＳＰＩＮＥ上に原点が来るように区画のＳＥＴ
ＴＬＥ_yst値を計算しなければならない。ＹＳＰＩＮＥ
は、ロウ内のセルが配置されている位置である。それは
ロウのｙｓｔ値からｙオフセツト（ＹＳＰＩＮＥ）だけ
ずれている。この値はこの点では０であると考えられて
いる。エキストラフイラ空間はノンゼロＹＳＰＩＮＥが
有意な場合である。ロウ定義において、ＹＳＰＩＮＥ位
置はＲＯＷＣＣＳ内に与えられる。固定した安定配置
のためには、ＳＣＢＣＣＳ内にＹＳＰＩＮＥが与えら
なければならない。

【００８３】ロウの僅かな部分にでもマクロが重複する
ならば、そのロウの高さ全体がモデル化されなければな
らない。このことは、配置が完了した後に余分な空間が
残る可能性を生ずる。ＹＳＰＩＮＥの実際の配置、従つ
てロウ上のセルをずらすためにＹＳＰＩＮＥを使用する
ことができる。かくしてこれを用いて構造拡張モデルに
よつて予約された空間内においてｙ方向にマクロを移動
させ、余分な空間を再配分して配線密集度を低下させる
ことができる。オフセツトは実際のマクロがこの点に組
み合せられるので、アンカフイラｙｓｔに適用される。

【００８４】パス２配置：安定配置安定配置は固定したマクロ区画と共に走り、すべての標
準セルはマクロフイラ区画の周辺に配置される。かくし
て標準セルは構造拡張モデルの周辺に最適に配置され
る。

【００８５】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成について種々の
変更を加えても良い。

【００８６】

【発明の効果】上述のように本発明によれば、標準セル
配置エリア内に複数のマクロブロツクを組み込むことに
よつて、簡易かつ確実に標準セル及びマクロブロツクの
双方をチツプ回路エリア内に最適に配置することができ
る。

【図面の簡単な説明】

【図１】図１は標準セルブロツクエリアの基本要素を示
す略線図である。

【図２】図２は本発明の好適な実施例のフローチヤート
である。

【図３】図３は一般的なマクロ及びその代表的なフイー
ルドフイラを示す略線図である。

【図４】図４は本発明の好適な実施例において使用する
座標システムを示すグラフである。

【図５】図５は本発明の好適な実施例において使用する
座標システムを示すグラフである。

【符号の説明】

１０……標準セル配置ロウ、２０……パス指定チヤネ
ル、３０……標準セルブロツク領域、４０、５０……セ
ル、６０……小さなｙオフセツト、７０……マクロ。

Claims

【特許請求の範囲】

【請求項１】基本的論理機能及び予め定められた最大限
の空間的拡がりを少なくとも１つの方向に有し、かつ回
路エリアに対応するフイールド内に配置されかつ配列さ
れる回路要素のセツトから構成される、半導体チツプ回
路エリア内に配置するための回路アレイの諸回路を配列
する共に、上記予め定められた最大限の空間的拡がりよ
りも大きい物理的拡がりを上記１つの方向に有する予め
定められた回路配列を組み込む方法において、上記予め定められた最大限の空間的拡がり以下の空間的
拡がりを上記１つの方向に有する予め定められた回路配
列のための第１フイールドフイラを準備するステツプ
と、上記回路要素及び上記第１フイールドフイラを予定のア
ルゴリズムに従つて上記フイールド内に配置しかつ配列
するステツプと、上記回路要素を配列した後、少なくとも１つの余分のフ
イールドフイラを上記第１フイールドフイラに隣接して
設け、上記予め定められた回路配列のエリアとほぼ同じ
エリアを有する複合フイールドフイラを定義するステツ
プと、上記複合フイールドフイラのフイールド内の位置を次の
ステツプにおいて移動することがないように固定するス
テツプと、上記回路要素のうちの少なくともいくつかを上記フイー
ルド内において置き換えて配列し、上記固定された位置
を有する複合フイールドフイラを得るステツプとを具え
ることを特徴とする回路配列組込み方法。
【請求項２】回路要素セツト内の最も高い回路要素によ
り決まる最小間隔を有する平行な限界ラインのフイール
ドをチツプ回路エリアに対応するエリア内に定義するプ
ロセス及び回路要素をこうした限界ラインに沿つて配置
しかつ配列するプロセスによつて半導体チツプ回路エリ
ア内に配置され、かつ基本的論理機能及び予め定められ
た物理的寸法を有する回路要素のセツトから構成される
回路アレイのための回路配置システム内に、上記限界ラ
イン間の上記最小間隔よりも大きい物理的高さを有する
予め定められた回路配列を組み込む方法において、上記配列の幅とほぼ等しい幅及び上記限界ライン間の上
記最小間隔以下の高さを有する予め定められた回路配列
のための第１フイールドフイラを定義するステツプと、上記回路要素及び上記第１フイールドフイラを予定のア
ルゴリズムに従つて上記限界ラインに沿つて配置しかつ
配列するステツプと、上記回路要素配列ステツプを実行した後、余分のフイー
ルドフイラを上記第１フイールドフイラに隣接して設
け、上記予め定められた回路配列のエリアとほぼ同じエ
リアを有する複合フイールドフイラを定義するステツプ
と、上記複合フイールドフイラのフイールド内の位置を次の
ステツプにおいて移動することがないように固定するス
テツプと、上記回路要素のうちの少なくともいくつかを上記限界ラ
インに沿つて置き換えて配列し、上記固定された位置を
有する複合フイールドフイラを得るステツプとを具える
ことを特徴とする回路配列組込み方法。
【請求項３】基本的論理機能及び予め定められた物理的
寸法を有する回路要素のセツトから構成される半導体チ
ツプ回路エリア内に配置するための回路アレイの諸回路
を配列すると共に、限界ライン間の最小間隔よりも大き
い物理的高さを有する予め定められた回路配列を組み込
む方法において、上記チツプ回路エリアに対応するエリア内に、上記セツ
ト内の最も高い回路要素により決定される最小間隔を有
する定義済みの平行限界ラインのフイールドを準備する
ステツプと、上記配列の幅とほぼ等しい幅及び上記限界ライン間の上
記最小間隔以下の高さを有する予め定められた回路配列
のための第１フイールドフイラを準備するステツプと、上記回路要素及び上記第１フイールドフイラを予定のア
ルゴリズムに従つて上記リミツトラインに沿つて配置し
かつ配列するステツプと、上記回路要素及び上記第１フイールドフイラを配列した
後、余分のフイールドフイラを上記第１フイールドフイ
ラに隣接して設け、上記予め定められた回路配列のエリ
アとほぼ同じエリアを有する複合フイールドフイラを定
義するステツプと、上記複合フイールドフイラのフイールド内の位置を次の
ステツプにおいて移動することがないように固定するス
テツプと、上記回路要素を上記予定のアルゴリズムに従つて上記限
界ラインに沿つて配置しかつ配列するステツプと、上記予め定められた回路配列を上記複合フイールドフイ
ラに換えるステツプと、ワイアを配置して、上記セル及び上記予め定められた回
路配列を相互接続するステツプとを具えることを特徴と
する回路配列組込み方法。
【請求項４】第１フイールドフイラを準備する上記ステ
ツプ及び余分のフイールドフイラを準備する上記ステツ
プは、回路レイアウト接地規則要求に順応するように、
上記フイラの幅が上記回路配列の幅よりも予定の量だけ
大きくなるように上記フイラを定義することによつて実
行されることを特徴とする請求項３に記載の回路配列組
込み方法。
【請求項５】さらに、上記回路要素を上記ラインに沿つ
て配列する上記ステツプは、上記回路配列の外にある要
素を接続する配線がその中を通ることができるように上
記複合フイールドフイラ内にエリアを定義するステツプ
を含むことを特徴とする請求項３に記載の回路配列組込
み方法。
【請求項６】さらに、余分のフイールドフイラを付加す
る上記ステツプの後で、しかも上記複合フイールドフイ
ラの位置を固定する上記ステツプの前に実行されるべき
ステツプを具え、上記ステツプは、上記複合フイールドフイラが上記フイールドの境界を越
えて延びているかどうかを確認するステツプと、上記複合フイールドが上記フイールドの境界を越えて延
びている場合には、上記複合フイラがそのように越境し
ないように上記複合フイラを移動させるステツプとを含
むことを特徴とする請求項３に記載の回路配列組込み方
法。
【請求項７】予め定められた回路配列を組込む上記方法
は、複数のこうした配列を組込む方法を含み、余分のフイールドフイラを準備する上記ステツプは、こうした複合フイラのうちのいずれか２つ又は３つ以上
が重複しているか否かを確認するステツプと、複合フイラのうちのいずれか２つ又は３つ以上が重複し
ている場合には、こうした複合フイラのうちの１つ又は
２つ以上を移動させて重複を除去するステツプとを含む
ことを特徴とする請求項３に記載の回路配列組込み方
法。