JP2003208454A - 半導体集積回路におけるレイアウト設計の自動配置配線方法及び装置並びに自動配置配線プログラム - Google Patents

Abstract

(57)【要約】 【課題】 設計者の経験とスキルに依存することなく、
トップ階層の配線領域の偏りをなくす。 【解決手段】 自動配置配線装置１０は、それぞれの高
さが等しくなるようにその形状を決定する階層ブロック
形状決定手段１３と、各階層ブロックを配置するための
ＲＯＷをトップ階層に作成するＲＯＷ作成手段１４と、
ＲＯＷ作成手段１４で作成されたＲＯＷに各階層ブロッ
クを自動配置する階層ブロック自動配置手段１５と、各
階層ブロックの外部端子位置を決定する外部端子位置決
定手段１６と、外部端子間を前記トップ階層で配線する
トップ階層配線手段１７と、各階層ブロック内について
の配置配線する階層ブロック配置配線手段１８と、トッ
プ階層及び階層ブロックの配置配線結果をマージする配
置配線結果マージ手段２０とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるレイアウト設計の自動配置配線方法及び装置並び
に自動配置配線プログラムに関する。

【０００２】

【従来の技術】半導体集積回路のレイアウト設計方式と
しては、ゲートアレイ方式やスタンダードセル方式があ
る。これらは、予めライブラリとして用意されているＡ
ＮＤ、ＮＯＲ等の論理セル又はそれらを組み合わせた複
合セルをアレイ状にＬＳＩ半導体基板上に配置した後、
所望の回路接続に従いセル上の端子間を配線することに
より、ＬＳＩ半導体装置を作るものである。

【０００３】ここで、近年はシステム・オン・シリコン
時代と言われるように、１つの半導体集積回路にシステ
ムを塔載する程に、半導体集積回路の大規模化が進んで
いる。そのため、レイアウト設計においても、従来の回
路全体を一度にレイアウトするフラットレイアウト手法
では設計ＴＡＴ（turn around time）が膨大なものとな
る。このため、現在ではゲートアレイ方式やスタンダー
ドセル方式でレイアウト設計を行う際に、論理階層を複
数の階層ブロックに分割し、各階層ブロックを個別にレ
イアウトした後に、トップ階層でこれら階層ブロック間
を配線する階層レイアウト手法が採られることが多い。
ここで、階層的に複数の階層ブロックを組み上げてレイ
アウト設計を行ったＬＳＩ半導体装置をビルディングブ
ロック方式ＬＳＩと呼んでいる。

【０００４】（従来例１）

【０００５】図１０は、従来のビルディングブロック方
式による半導体集積回路のレイアウト装置のビルディン
グブロックレイアウトを示すフロー図である。まず、回
路入力ステップ１０１によりレイアウト装置に半導体集
積回路を入力し、階層ブロック作成ステップ１５２によ
り半導体集積回路を機能単位に分割し機能ブロック毎に
階層ブロックを作成する。この時作成される階層ブロッ
クは半導体集積回路を機能単位に分割しているため、大
きさ及び形状はまちまちの状態である。次に、フロアプ
ラン（階層ブロックの配置）ステップ１５３により分割
した階層ブロックを、階層ブロック間の接続関係を考慮
しながらトップ階層上に人手で配置（フロアプラン）
し、トップ階層配線ステップ１５４により各ブロック間
の配線を行う。また、各階層ブロック内は階層ブロック
の配置配線ステップ１０８により階層ブロックごとにコ
ンカレント配置配線を行う。最終的に面積・タイミング
判定ステップ１０９によりトップ階層及び各階層ブロッ
クのレイアウト結果の面積及びタイミングを判定し、問
題のない場合、配置配線結果マージステップ１１０によ
りトップ階層及び各階層ブロックのレイアウト結果をマ
ージ（結合）し、フラットのレイアウト結果を作成す
る。以上により、レイアウトにおいて多くの処理時間を
要する配置処理を小規模な階層別に独立して行うことで
処理時間の大幅な減少を実現している。

【０００６】ただし、階層レイアウト手法を適用した場
合、一般的に半導体集積回路の面積は大きくなる方向に
あることに注意する必要がある。これは、階層ブロック
の形状がまちまちであるため各階層ブロック間の配線領
域（チャネル）の形状が複雑になり、更に、トップ階層
で階層ブロック間の配線を行うために階層ブロックに外
部端子を位置を固定して作成するため、トップ階層上で
の階層ブロックの配置位置に依存して配線が一部に偏る
ので、一部の配線領域（チャネル）に対し配線の混雑が
生じて配線領域（チャネル）自体の面積が増加するため
である。また、階層ブロックの数に比例して配線領域
（チャネル）の数も増加するため、各配線領域（チャネ
ル）の配線の混雑も生じ易くなる点にも注意する必要が
ある。

【０００７】更に、階層レイアウト手法を適用した場合
の半導体集積回路の面積増加を解決するための従来技術
として、以下に示す２種類がある。

【０００８】（従来例２：特開平１０−１８９７４８号
公報）

【０００９】図１１は、回路規模が大きくてもトップ階
層での階層ブロック間の配線を行う際の配線の偏りによ
る配線領域（チャネル）を増加させず、かつ、レイアウ
ト処理時間を低減する方法のフローを示す図である。ま
ず、回路入力ステップ１０１によりレイアウト装置に半
導体集積回路を入力し、次に階層フロアプランステップ
１６２内の「サブブロック作成」によりレイアウト階層
情報を記述したファイルの読み込み、又は、設計者がイ
ンタラクティブに回路の分割指示・マージの指示を与え
てレイアウト階層（階層ブロック）を構築する。次に、
階層フロアプランステップ１６２内の「サブブロックの
位置」によりトップ階層内での階層ブロックの位置を記
述したファイルを読み込み、階層ブロックの配置を行
う。次に、階層フロアプランステップ１６２内の「ＲＯ
Ｗ数」により各階層ブロックのＲＯＷ数を記述したファ
イルの読み込み、又は、設計者がインタラクティブにＲ
ＯＷ数を指定し、各階層ブロック内にセルを配置するた
めのＲＯＷを作成する。次に、階層フロアプランステッ
プ１６２内の「端子位置」により階層ブロックの端子位
置を記述したファイルの読み込み、又は、設計者がイン
タラクティブに端子位置を決定する、又は、階層ブロッ
ク間の接続関係から自動的に端子位置を決定する。次
に、セル配置ステップ１６３により各階層ブロック内の
セルをコンカレントに配置する。次に、配置結果読み込
み・展開ステップ１６４により、セル配置ステップ１６
３で階層内のセルの配置位置が決定した各階層ブロック
内のセルの配置位置をトップ階層に展開、つまり、フラ
ットな状態にする。この後、配線ステップ１６５、及び
コンパクションステップ１６６によりこのフラットに展
開された配置結果に対して自動配線とコンパクションを
行う。

【００１０】以上により、レイアウトにおいて多くの処
理時間を要する配置処理を小規模な階層別に独立して行
うことで処理時間の大幅な減少を実現し、更に、配線自
体をフラットで行うため、一部の配線領域（チャネル）
に対して配線が偏ることにより配線の混雑が発生し配線
領域（チャネル）の面積が増加することを、抑えること
ができる。

【００１１】（従来例３：特開平９−１９９５９８号公
報）

【００１２】図１２は、半導体集積回路全体を均一かつ
高密度な配線、つまり、一部の配線領域（チャネル）に
配線が偏ることによる配線の混雑を低減し、かつ、短時
間でレイアウトを行う方法を示す図である。まず、半導
体基板１０の上にハードマクロブロック１２を配置し、
空き領域を１３ａ、１３ｂ、１３ｃの３つの領域に分割
する。次に、作成した１３ａ、１３ｂ、１３ｃの各領域
にセルを配置するためのＲＯＷを発生した後、各領域内
のセルを配置する。次に、配置されたセルの内、外部端
子２３１につながるセル２３２を配置位置の変更可能な
仮配置扱いとし、それ以外のセルを配置固定セルとす
る。次に各領域内の配線を行う。ここで、仮配置セル２
３２は配置が固定されていないため、配線パターンは作
成されない。次に、各領域の配置・配線結果をトップ階
層に展開、つまり、フラットな状態にする。この後、各
領域内で仮配置として扱ったセルをトップ階層で配置
し、配置が固定となった時点で配線を行う。

【００１３】以上により、階層ブロック内の配置・配線
情報を用いてトップ階層の配置・配線の最適化を行うこ
とができ、トップ階層での偏った配線の混雑を低減する
ことが可能となる。また、トップ階層では、階層ブロッ
ク内で仮配置としたセルに対する配置・配線のみ行うた
め、扱う対象が少なく、大規模な半導体集積回路のレイ
アウトを行うことも可能となる。

【００１４】

【発明が解決しようとする課題】従来技術の説明で述べ
た通り、近年はシステム・オン・シリコン時代と言われ
るように１つの半導体集積回路にシステムを塔載する程
に半導体集積回路の大規模化が進み、レイアウト設計で
も従来の回路全体を一度にレイアウトするフラットレイ
アウト手法では設計ＴＡＴが膨大なものとなる。このた
め、現在ではゲートアレイ方式やスタンダードセル方式
でレイアウト設計を行う際に、論理階層を複数の階層ブ
ロックに分割し、各階層ブロックを個別にレイアウトし
た後に、トップ階層でこれら階層ブロック間を配線する
階層レイアウト手法がとられることが多い。

【００１５】しかし、階層レイアウト手法を適用する場
合、図１３に示すように、多様な形状の階層ブロック１
８１を如何にトップ階層に配置するかにより、トップ階
層で階層ブロック間を配線する際の配線領域（チャネ
ル）の配線の偏り、つまり配線の混雑度１８２が変わ
り、半導体集積回路の面積が増加することになる。この
ため、一部の配線領域（チャネル）に配線が偏った場合
には再度、階層ブロックの作成を検討し、更に階層ブロ
ックの配置（フロアプラン）を検討し直す必要が生じ、
ＴＡＴが増加してしまうことになる。なお、現状では多
様な形状の階層ブロックを自動的に配置する方式に関す
る研究が行われているが、これは複雑なパズル問題を解
くのと同様であり、未だ決定的な解又は手法を得るには
至っていない。

【００１６】このため、大規模化が進む半導体集積回路
に対して階層レイアウト手法によりＴＡＴの短縮を行
い、かつ、階層レイアウトで問題となるトップ階層の配
線領域（チャネル）の偏りを生じさせない手法が重要と
なる。しかしながら、前記従来の各レイアウト設計の自
動配置配線方法は、以下に説明するようにそれぞれに問
題点を有していた。

【００１７】まず、従来例１のビルディングブロック方
式の場合は、多様な形状の階層ブロックを如何にトップ
階層に配置するかにより、トップ階層で階層ブロック間
を配線する際の配線領域（チャネル）の配線の偏り、つ
まり配線の混雑度が変わり、半導体集積回路の面積が増
加することになる。つまり、階層ブロックのトップ階層
への配置位置の善し悪しにより階層ブロック間の配線領
域に対する配線の混雑度に偏りが生じ、面積が増加して
しまうという問題点がある。このため、最終的なレイア
ウトの結果は、階層ブロックをトップ階層に配置する際
の設計者の経験とスキルに依存することになる。また、
一部の配線領域（チャネル）に配線が偏った場合には、
再度、階層ブロックの作成を検討し、階層ブロックの配
置（フロアプラン）を検討し直す必要が生じ、ＴＡＴが
増加してしまうという問題点がある。更に、一部の配線
領域（チャネル）に配線が集中することにより、配線経
路が迂回してしまいタイミングの収束性が困難となる問
題点がある。

【００１８】次に、従来例２の場合は、様々な形状の階
層ブロックをトップ階層で扱う必要があるため、最終的
な配線をフラットで行ったとしても、それ以前の階層ブ
ロックのトップ階層への配置位置の善し悪しにより階層
ブロック間の配線領域に対する配線の混雑度に偏りが生
じ、面積が増加してしまうという問題点がある。このた
め、最終的なレイアウトの結果は、階層ブロックをトッ
プ階層に配置する際の設計者の経験とスキルに依存する
ことになる。また、一部の配線領域（チャネル）に配線
が偏った場合には、再度、階層ブロックの作成を検討
し、階層ブロックの配置（フロアプラン）を検討し直す
必要が生じ、ＴＡＴが増加してしまうという問題点があ
る。また、実際に配線をフラットで一度行うことによる
配線の混雑度を解析するなどの方法もあるが、これは直
接レイアウトＴＡＴの増加につながることになる。更
に、この手法では最終的な配線をフラットで行うため、
大規模な半導体集積回路の場合、自動配線ツール自体の
扱えるデータ規模の制限を越えてしまうという問題点、
配線処理の実行時間が膨大になるという問題点、及び、
階層ブロックごとのタイミングの収束ができないという
問題点がある。

【００１９】次に、従来例３の場合は、従来例１、２と
同様に様々な形状の階層ブロックをトップ階層で扱う必
要があるため、最終的な配線をフラットで行ったとして
も、それ以前の階層ブロックのトップ階層への配置位置
の善し悪しにより階層ブロック間の配線領域に対する配
線の混雑度に偏りが生じ、面積が増加してしまうという
問題点がある。このため、最終的なレイアウトの結果
は、階層ブロックをトップ階層に配置する際の設計者の
経験とスキルに依存することになる。また、一部の配線
領域（チャネル）に配線が偏った場合には、再度、階層
ブロックの作成を検討し、階層ブロックの配置（フロア
プラン）を検討し直す必要が生じ、ＴＡＴが増加してし
まうという問題点がある。更に、一部の配線領域（チャ
ネル）に配線が集中することにより、配線経路が迂回し
てしまいタイミングの収束性が困難となる問題点があ
る。

【００２０】

【発明の目的】そこで、本発明の目的は、設計者の経験
とスキルに依存することなくトップ階層の配線領域の偏
りをなくすことで半導体集積回路の面積を縮小し、半導
体集積回路の動作速度を減少させることなく、レイアウ
ト処理時間を低減する、半導体集積回路におけるレイア
ウト設計の自動配置配線方法及び装置並びに自動配置配
線プログラムを提供することにある。

【００２１】

【課題を解決するための手段】本発明に係る自動配置配
線方法は、半導体集積回路を複数の階層ブロックに分割
し、これらの各階層ブロックの形状を高さが同じになる
ように決定し、これらの階層ブロックと同じ高さのＲＯ
Ｗをトップ階層に作成し、このトップ階層と前記各階層
ブロックとをそれぞれ独立にレイアウトする、というも
のである（請求項１）。ここでいう「高さ」とは平面形
状についての特定の一方向の長さのことであり、「幅」
とは「高さ」に直交する方向の長さのことである。例え
ば、平面形状が矩形である場合、その高さは特定方向の
一辺の長さであり、その幅は高さ方向に直交する方向の
一辺の長さである。

【００２２】前記階層ブロックの有する外部端子数が均
一となるように前記各階層ブロックを構築する、として
もよい（請求項２）。前記階層ブロックの有する論理回
路数が均一となるように前記各階層ブロックを構築す
る、としてもよい（請求項３）。前記トップ階層に作成
したＲＯＷに前記階層ブロックを自動配置する、として
もよい（請求項４）。前記階層ブロックを自動配置後に
各階層ブロック間の接続関係に基づき階層ブロックの外
部端子位置を決定する、としてもよい（請求項５）。

【００２３】本発明に係る自動配置配線装置は、半導体
集積回路のデータを入力する回路入力手段と、この回路
入力手段で入力した半導体集積回路のデータを分割して
複数の階層ブロックを作成する階層ブロック作成手段
と、この階層ブロック作成手段で作成された各階層ブロ
ックについて、それぞれの高さが等しくなるようにその
形状を決定する階層ブロック形状決定手段と、この階層
ブロック形状決定手段で形状が決定された各階層ブロッ
クを配置するためのＲＯＷを、トップ階層に作成するＲ
ＯＷ作成手段と、このＲＯＷ作成手段で作成されたＲＯ
Ｗに、前記階層ブロック形状決定手段で形状が決定され
た各階層ブロックを自動配置する階層ブロック自動配置
手段と、この階層ブロック自動配置手段で自動配置され
た各階層ブロック間の接続関係に基づき、当該階層ブロ
ックの外部端子位置を決定する外部端子位置決定手段
と、この外部端子位置決定手段で外部端子位置が決定さ
れた各階層ブロックについて、それらの外部端子間を前
記トップ階層で配線するトップ階層配線手段と、前記外
部端子位置決定手段で外部端子位置が決定された各階層
ブロック内について配置配線する階層ブロック配置配線
手段と、前記トップ階層配線手段で配線されたトップ階
層及び前記階層ブロック配置配線手段で配置配線された
階層ブロックについて、面積及びタイミングを判定する
面積・タイミング判定手段と、この面積・タイミング判
定手段で合格と判定された前記トップ階層及び前記階層
ブロックの配置配線結果をマージし、フラットなレイア
ウト結果を作成する配置配線結果マージ手段と、を備え
たものである（請求項６）。

【００２４】このように、本発明に係る自動配置配線装
置は本発明に係る自動配置配線方法を使用するものであ
る。また、本発明に係る自動配置配線プログラムは、本
発明に係る自動配置配線装置の各手段としてコンピュー
タを機能させるためのものである（請求項７）。

【００２５】換言すると、本発明は、回路規模の大規模
化に対し、分割設計により設計工数及びＴＡＴを低減
し、トップ階層及び階層ブロックの各小さな領域内で配
置配線を行うことにより半導体集積回路の面積縮小とタ
イミング収束とを容易にすることのできる構成、及び、
様々な形状の階層ブロックの配置（フロアプラン）の善
し悪しに依存する一部の配線領域（チャネル）への配線
の偏りに対し、トップ階層に階層ブロックを配置するた
めのＲＯＷを作成し階層ブロックを自動配置することに
よりフロアプランに依存しない最適な配線領域（チャネ
ル）の作成を可能とし、半導体集積回路の面積を縮小す
ることのできる構成を提供するものである。

【００２６】

【発明の実施の形態】以下、図面を用いて、本発明に係
る自動配置配線装置の実施形態を説明する。なお、本発
明に係る自動配置配線方法は本発明に係る自動配置配線
装置に使用されるものであり、本発明に係る自動配置配
線プログラムは本発明に係る自動配置配線装置の各手段
としてコンピュータを機能させるためのものであるの
で、これらの実施形態についても併せて説明するものと
する。

【００２７】図１は、本発明に係る自動配置配線装置の
第一実施形態を示すブロック図である。以下、この図面
に基づき説明する。

【００２８】本実施形態の自動配置配線装置１０は、半
導体集積回路のデータを入力する回路入力手段１１と、
回路入力手段１１で入力した半導体集積回路のデータを
分割して複数の階層ブロックを作成する階層ブロック作
成手段１２と、階層ブロック作成手段１２で作成された
各階層ブロックについて、それぞれの高さが等しくなる
ようにその形状を決定する階層ブロック形状決定手段１
３と、階層ブロック形状決定手段１３で形状が決定され
た各階層ブロックを配置するためのＲＯＷを、トップ階
層に作成するＲＯＷ作成手段１４と、ＲＯＷ作成手段１
４で作成されたＲＯＷに、階層ブロック形状決定手段１
３で形状が決定された各階層ブロックを自動配置する階
層ブロック自動配置手段１５と、階層ブロック自動配置
手段１５で自動配置された各階層ブロック間の接続関係
に基づき、当該階層ブロックの外部端子位置を決定する
外部端子位置決定手段１６と、外部端子位置決定手段１
６で外部端子位置が決定された各階層ブロックについ
て、それらの外部端子間を前記トップ階層で配線するト
ップ階層配線手段１７と、外部端子位置決定手段１６で
外部端子位置が決定された各階層ブロック内について配
置配線する階層ブロック配置配線手段１８と、トップ階
層配線手段１７で配線されたトップ階層及び階層ブロッ
ク配置配線手段１８で配置配線された階層ブロックにつ
いて、面積及びタイミングを判定する面積・タイミング
判定手段１９と、面積・タイミング判定手段１９で合格
と判定されたトップ階層及び階層ブロックの配置配線結
果をマージし、フラットなレイアウト結果を作成する配
置配線結果マージ手段２０とを備えたものである。

【００２９】図２は、図１の自動配置配線装置の動作を
示すフローチャートである。以下、図１及び図２に基づ
き説明する。

【００３０】図２において、自動配置配線装置１０に半
導体集積回路を入力した後（ステップ１０１）、階層ブ
ロックの外部端子数又は階層ブロック内の論理回路数が
均一になるように半導体集積回路を複数の階層ブロック
に分割し（ステップ１０２）、各階層ブロックの高さが
同じになるように階層ブロックのサイズを決定する（ス
テップ１０３）。続いて、階層ブロックを配置するため
のＲＯＷを、トップ階層に作成する（ステップ１０
４）。これにより、トップ階層では、この分割された階
層ブロックを通常のスタンダードセルと同様に扱い自動
配置することが可能となる。その後、通常通りトップ階
層の配線を行う（ステップ１０７）。また、各階層ブロ
ックは、トップ階層と独立にコンカレントに配置配線す
る（ステップ１０８）。

【００３１】なお、高さが揃うように各階層ブロックを
構成する手法は、ゲートアレイやスタンダードセルなど
で用いられている。しかし、それらは予めそのようなセ
ルをライブラリとして用意しているのに対し、本実施形
態ではユーザロジック等をそのような条件で分割する階
層設計の手法に関する点で異なる。

【００３２】このようにして、本実施形態によれば、大
規模な半導体集積回路であっても複数の階層ブロックに
分割し独立してレイアウト処理を行うため、大規模な半
導体集積回路をレイアウトすることが可能となり、か
つ、レイアウト処理ＴＡＴの実行時間を低減することが
できる。

【００３３】また、階層ブロック単位に独立して配置配
線を行うことにより、半導体集積回路全体ではなく階層
ブロックという部分的な範囲でのタイミングの最適化を
図ることができ、タイミングの収束性の向上及び階層ブ
ロックの面積を縮小を実現することができる。

【００３４】更に、分割した各階層ブロックの形状を高
さが同じになるようにすることにより、階層ブロックを
通常のスタンダードセル方式の配置と同様に扱うことが
できるので、従来手法である自動配置配線によりレイア
ウトすることができる。また、各階層ブロックの外部端
子数を均一になるように階層ブロックを作成しているた
め、トップ階層での配線に使用する領域（チャネル）を
ほぼ均一に求めることができ、これにより配線領域（チ
ャネル）の見積もりが容易になる。

【００３５】このことにより、トップ階層での配線領域
（チャネル）の過不足が生じ難く、特に、配線領域の不
足による配線の迂回を無くすことが可能となり、かつ、
従来の設計者の経験とスキルに依存した階層ブロックの
トップ階層への配置による配線領域（チャネル）の配線
混雑の偏りをなくし、半導体集積回路の面積を縮小する
ことが可能となる。

【００３６】より具体的に説明する。本実施形態の自動
配置配線装置１０は、回路入力手段１１と、階層ブロッ
クの外部端子数又は階層ブロック内の論理回路数が均一
となるように複数のレイアウト対象となる階層ブロック
を作成する階層ブロック作成手段１２と、前記階層ブロ
ックを高さが等しくなるように形状を決定する階層ブロ
ック形状決定手段１３と、前記高さの等しい階層ブロッ
クを配置するためのＲＯＷをトップ階層に作成するＲＯ
Ｗ作成手段１４と、前記作成したＲＯＷに前記階層ブロ
ックを自動配置する階層ブロック自動配置手段１５と、
階層ブロック配置後に階層ブロック間の接続関係を元に
階層ブロックの外部端子位置を決定する外部端子位置決
定手段１６と、トップ階層で前記階層ブロックの外部端
子間を配線するトップ階層配線手段１７と、前記複数の
階層ブロックごとに階層ブロック内の配置配線する階層
ブロック配置配線手段１８と、前記トップ階層の配線結
果及び階層ブロックの配置配線結果について面積及びタ
イミングを判定する面積・タイミング判定手段１９と、
前記トップ階層の配線結果及び階層ブロックの配置配線
結果をマージし、フラットなレイアウト結果を作成する
配置配線結果マージ手段２０と、を具備することを特徴
とする。

【００３７】以下、図１乃至図６を参照して、本実施形
態の自動配置配線装置１０の全体の動作について詳細に
説明する。

【００３８】図１に示す各手段は、次の機能を有する。
回路入力手段１１は、半導体集積回路の論理回路を入力
する。階層ブロック作成手段１２は、論理回路の接続関
係を元に各階層ブロックの外部端子数が均一となるよう
に論理回路を分割し、複数のレイアウト対象となる階層
ブロックを構築する。階層ブロック形状決定手段１３
は、階層ブロック作成手段１２で作成された階層ブロッ
クの形状を、各階層ブロックの高さが等しくなるように
決定する。ＲＯＷ作成手段１４は、階層ブロック作成手
段１２で作成された階層ブロックの高さと同じ高さで、
トップ階層上に階層ブロックを配置するためのＲＯＷを
作成し、これらのＲＯＷの間にトップ階層の配線を行う
ための配線領域（チャネル）を作成する。階層ブロック
自動配置手段１５は、ＲＯＷ作成手段１４で作成したＲ
ＯＷに階層ブロックを自動配置する。外部端子位置決定
手段１６は、階層ブロック自動配置手段１５で配置され
た各階層ブロックの配置位置と、各階層ブロック間の接
続関係とを元に、トップ階層の配線長が短くなる位置に
階層ブロックの外部端子位置を決定する。トップ階層配
線手段１７は、外部端子位置決定手段１６で決定された
階層ブロックの外部端子間を配線する。階層ブロック配
置配線手段１８は、階層ブロック内の配置配線を各階層
ブロックごとに処理する。面積・タイミング判定手段１
９は、前記トップ階層の配線結果及び階層ブロックの配
置配線結果について面積及びタイミングを判定する。配
置配線結果マージ手段２０は、前記配置配線が完了した
トップ階層及び階層ブロックのレイアウト結果をマージ
し、フラットのレイアウト結果を作成する。

【００３９】次に、図１に示す各手段について、更に詳
しく説明する。

【００４０】まず、回路入力手段１１は、半導体集積回
路の構成を示すネットリストを入力する。つまり、図３
［１］に示すような半導体集積回路の構成を示すネット
リストを入力する。図３［１］において、この半導体集
積回路の構成を示すネットリストは、トップ階層の下に
Ａ〜Ｌの論理階層２０１が存在することを示している。

【００４１】続いて、階層ブロック作成手段１２は、前
記半導体集積回路の構成を示すネットリストの論理階層
を各論理階層の接続関係を元に、複数のレイアウト対象
となる階層ブロックに分割する。なお、分割の際には各
階層ブロックの外部端子数が均一となるように論理回路
を分割する。外部端子が均一となるように分割する理由
としては、階層ブロックの外部端子数を等しくすること
により、トップ階層で階層ブロック間を接続する配線本
数が各配線領域でほぼ同一となるため、トップ階層で配
線に必要とする領域（チャネル）を均一にすることが可
能となるためである。

【００４２】なお、各階層ブロックの外部端子数を均一
にした後の階層ブロックのサイズは次処理の階層ブロッ
ク形状決定手段１３により各階層ブロック内に含まれる
論理回路数を考慮して決定されるため、階層ブロックの
外部端子数に依存して、各階層ブロック内のセル使用率
が増減することはなく、また、各階層ブロック内のセル
使用率が増減することによる半導体集積回路の面積の増
加もない。

【００４３】レイアウト設計者が階層ブロックに持たせ
る外部端子数を指定することにより、図３［１］に示す
論理回路の各論理階層２０１の外部端子数を指定された
外部端子数になるように組み合わせを自動的に検討する
ことは容易である。したがって、この自動的な検討結果
に基づき階層ブロックを作成することで、外部端子数が
均一となるように階層ブロックを分割する方法は実現で
きる。

【００４４】図３［２］は外部端子数が均一になるよう
に論理階層を分割した例を示す図であり、各階層ブロッ
ク３０１内の論理回路数は均一ではないため、まちまち
の大きさとなっている。なお、図３［２］のは図３
［１］のＡ，Ｂの論理階層を含む階層ブロック、図３
［２］のは図３［１］のＣの論理階層を二つに分割し
その片方を含む階層ブロックを作成した例であり、同様
にからまでの計８個の階層ブロックに分割した例を
示している。これにより、大規模な半導体集積回路であ
っても複数の階層ブロックに分割し独立してレイアウト
処理を行うため、大規模な半導体集積回路をレイアウト
することが可能となり、かつ、レイアウト処理の実行時
間を低減することができる。

【００４５】続いて、階層ブロック形状決定手段１３
は、前記階層ブロックの高さが等しくなるように各階層
ブロックの形状を決定する。階層ブロックの高さは、半
導体集積回路のサイズと、階層ブロック作成手段１２に
より作成された各階層ブロックのサイズを元にレイアウ
ト設計者が指定する。これにより、高さが決定すると、
各階層ブロックの幅は各階層ブロック内に含まれる論理
回路の面積の合計を高さで割ることにより簡単に算出す
ることができる。

【００４６】図３［２］は各階層ブロックの高さを均一
にした例である。階層ブロックの高さを均一とすること
により、階層ブロックを、次手段以降の説明の通り、通
常のスタンダードセル方式の配置と同様に扱い配置配線
することができる。そのため、従来の設計者の経験及び
スキルに依存した階層ブロックのトップ階層への配置に
よる配線領域（チャネル）の配線混雑の偏り、をなくす
ことで半導体集積回路の面積を縮小することが可能とな
る。

【００４７】続いて、ＲＯＷ作成手段１４は、前記階層
ブロックを配置するためのＲＯＷを、トップ階層上に作
成する。このとき、ＲＯＷの高さは、階層ブロック形状
決定手段１３により決定した階層ブロックと同じ高さに
する。また、各階層ブロックの外部端子数は均一となっ
ていることにより、ＲＯＷ間の配線領域（チャネル）を
使用する配線本数はほぼ均一となるため、各ＲＯＷ間の
配線領域（チャネル）は均一に作成すればよい。これに
より、次手段に記述する階層ブロック配置を、通常のス
タンダードセル方式と同様の手段で自動配置することを
可能とする。

【００４８】なお、階層ブロック作成手段１２により階
層ブロックの外部端子数を多く持つ階層ブロックを作成
した場合には、階層ブロックの数は少なくなり、これに
比例して階層ブロックを配置するためのＲＯＷ及び配線
領域（チャネル）数も少なくなる。一方、階層ブロック
作成手段１２により階層ブロックの外部端子数を少なく
持つ階層ブロックを作成した場合には、階層ブロックの
数は多くなり、これに比例して階層ブロックを配置する
ためのＲＯＷ及び配線領域（チャネル）数も多くなる。

【００４９】ここで着目する点は、分割された階層ブロ
ックの数に比例して、配線領域（チャネル）数は増減す
るが、この配線領域（チャネル）の数自体は、各階層ブ
ロック間を接続すべき各階層ブロックの外部端子数にも
比例しているため、半導体集積回路の全体のレイアウト
としては階層ブロック数と配線領域（チャネル）はバラ
ンスがとれていることである。図４［１］はトップ階層
に階層ブロックと同じ高さのＲＯＷ４０１を作成した例
を示す図であり、各ＲＯＷ４０１の間には、トップ階層
で階層ブロックの外部端子間を配線するための配線領域
（チャネル）４０２を作成している。

【００５０】続いて、階層ブロック自動配置手段１５
は、ＲＯＷ作成手段１４で作成したトップ階層上のＲＯ
Ｗに、各階層ブロックを配置する。このとき、トップ階
層には階層ブロックを配置するためのＲＯＷが存在する
ため、階層ブロック自体の配置手法は通常のスタンダー
ドセルの配置を同様に行うことが可能である。例えば、
シミュレーテッド・アニーリング法、最小カット手法、
数理計算法などの従来手法を用いることができる。図４
［２］はトップ階層のＲＯＷ上に階層ブロックを配置し
た例であり、各階層ブロックは接続強度を考慮して配置
されていることを示す。

【００５１】続いて、外部端子位置決定手段１６は、各
階層ブロックの外部端子位置を決定する。このとき、各
階層ブロックの配置位置は階層ブロック自動配置手段１
５で既に決定しているため、各階層ブロックの外部端子
がどの方向の階層ブロックの外部端子と接続するかは容
易に求めることが可能である。したがって、階層ブロッ
クの外部端子同士の接続関係と階層ブロックの配置位置
とを元に、トップ階層の配線長が短くなるよう、各階層
ブロックの外部端子位置を決定する。図５［１］は各階
層ブロックの外部端子位置を決定した結果を示す例であ
る。

【００５２】続いて、トップ階層配線手段１７は、外部
端子位置決定手段１６で決定された階層ブロックの外部
端子間を配線する。配線手法としては、迷路法、チャネ
ル配線法などの従来手法を用いることができる。図５
［２］はトップ階層の配線結果を示している。

【００５３】続いて、階層ブロック配置配線手段１８
は、階層ブロック内の配置配線を行う。このとき、各階
層ブロックは各々独立に扱うことができるため、各階層
ブロックの配置配線を平行に処理することが可能であ
る。なお、配置配線の手法についてはトップ階層と同様
に従来手法を用いることでよい。また、各階層ブロック
単位にレイアウトを行うため、階層ブロック内でのタイ
ミング収束を図ることも併せて可能となる。

【００５４】図６［１］は階層ブロック内の配置配線結
果の例を示している。これにより、階層ブロック単位に
独立して配置配線を行うことにより、半導体集積回路全
体ではなく階層ブロックという部分的な範囲でのタイミ
ングの最適化を行うことができ、タイミングの収束性を
向上することができ、また、階層ブロック自体の面積を
縮小することができる。

【００５５】最後に、面積・タイミング判定手段１９で
問題のない場合、配置配線結果マージ手段２０は、配置
配線が完了したトップ階層及び階層ブロックのレイアウ
ト結果をマージし、フラットのレイアウト結果を作成す
る。図６［２］は各階層のレイアウト結果をマージした
結果の例を示している。

【００５６】このように、本実施形態によると、大規模
な半導体集積回路であっても複数の階層ブロックに分割
し独立してレイアウト処理を行うため、大規模な半導体
集積回路をレイアウトすることが可能となり、かつ、レ
イアウト処理の実行時間を低減することができる。ま
た、階層ブロック単位に独立して配置配線を行うことに
より、半導体集積回路全体ではなく階層ブロックという
部分的な範囲でのタイミングの最適化を行うことがで
き、タイミングの収束性を向上することができ、また、
階層ブロックの面積を小さくすることができる。さら
に、分割した各階層ブロックの形状を高さが同じになる
ようにすることにより、階層ブロックを通常のスタンダ
ードセル方式の配置と同様に扱い配置配線することがで
き、従来の設計者の経験とスキルに依存した階層ブロッ
クのトップ階層への配置による配線領域（チャネル）の
配線混雑の偏り、をなくすことで半導体集積回路の面積
を縮小することが可能となる。

【００５７】図７及び図８は、本発明に係る自動配置配
線装置の第二実施形態を示す説明図である。本実施形態
の自動配置配線装置を構成する各手段は、一部の機能を
除き、図１に示す第一実施形態と同じである。以下、図
１、図７及び図８に基づき説明する。

【００５８】本実施形態では、論理回路数が均一となる
ように論理回路を分割し、複数のレイアウト対象となる
階層ブロックを構築することを特徴にしている。図７
［１］に示すように、論理回路をレイアウト対象の階層
ブロックに分割する際に、第一実施形態では階層ブロッ
ク作成手段１１が外部端子数が均一になるように分割し
たのに対し、本実施形態では各階層ブロック内の論理回
路数が均一になるように分割している。そのため、各階
層ブロックの大きさは、階層ブロック内に含まれる論理
回路が均一であるため、各々同じ大きさとなっている。

【００５９】図７［２］は同一大きさの階層ブロックを
トップ階層上に配置した例を示す図であり、階層ブロッ
クの大きさが同じであるため、階層ブロックの外部端子
間を配線するための配線領域（チャネル）が水平方向だ
けでなく、垂直方向にも発生できることを示している。
図８はトップ階層で各階層ブロックの外部端子間を配線
した結果を示す図である。

【００６０】まず、第一実施形態と同様に、回路入力手
段１１は、半導体集積回路の構成を示すネットリストを
入力する。続いて、階層ブロック作成手段１２は、半導
体集積回路の構成を示すネットリストの論理階層を、各
論理階層の接続関係を元に、複数のレイアウト対象とな
る階層ブロックに分割する。特に本実施形態では、第一
実施形態で分割の際には外部端子数が均一となるように
論理階層を分割したのに対し、論理回路数が均一となる
ように論理回路を分割する。この理由としては、各階層
ブロック内の論理回路数が均一であるため、各階層ブロ
ックの大きさを揃えることが可能となり、トップ階層上
の配線領域（チャネル）を水平方向だけでなく、垂直方
向にも作成することができるためである。

【００６１】論理回路数が均一となるように階層ブロッ
クを分割する方法としては、レイアウト設計者が階層ブ
ロックに持たせる論理回路数を指定することにより、図
３［１］に示す論理回路の各論理階層の論理回路数を指
定された論理回路数になるように組み合わせを自動的に
検討することは容易であり、この自動的な検討結果に基
づき階層ブロックを作成することで実現する。図７
［１］は論理回路数が均一になるように論理階層を分割
した例を示す図であり、各階層ブロック内の論理回路数
が均一であるため、各々が同じ大きさの階層ブロックと
なっている。なお、図７［１］のは図３［１］のＡ及
びＢの論理階層を含む階層ブロック、図７［１］のは
図３［１］のＣの論理階層を含む階層ブロックを作成し
た例であり、同様にからまでの計８個の階層ブロッ
クに分割した例を示している。

【００６２】続いて、階層ブロック形状決定手段１３
は、階層ブロック作成手段１２で作成された階層ブロッ
クの高さが等しくなるように、各階層ブロックの形状を
決定する。このとき、各階層ブロック内に含まれる論理
回路数が均一であるため、階層ブロックの高さが等しく
なるように各階層ブロックの形状を決定すると、同時に
幅も等しくなる、つまり、全階層ブロックが同じ形状と
なる。図７［１］では各階層ブロックの高さを均一に
し、併せて幅も同じとした例である。

【００６３】続いて、ＲＯＷ作成手段１４は、階層ブロ
ック形状決定手段１３で形状が決定された階層ブロック
を配置するためのＲＯＷをトップ階層上に作成する。こ
のとき、各階層ブロックの幅も同じであるため、水平方
向だけでなく、垂直方向に対してもトップ階層で階層ブ
ロックの外部端子間を配線するための配線領域（チャネ
ル）を作成することが可能となる。

【００６４】続いて、階層ブロック自動配置手段１５
は、ＲＯＷ作成手段１４で作成したトップ階層上のＲＯ
Ｗに、各階層ブロックを配置する。このときに使用する
配置手法は、第一実施形態と同様に従来手法を用いる。
図７［２］はトップ階層のＲＯＷ上に階層ブロック１１
１を配置した例であり、各階層ブロック１１１は接続強
度を考慮して配置されており、配線領域（チャネル）１
１２は水平方向と垂直方向の両方向に作成されている。
続いて、外部端子位置決定手段１６は、各階層ブロック
の外部端子位置を決定する。

【００６５】続いて、トップ階層配線手段１７は、外部
端子位置決定手段１６で決定された階層ブロックの外部
端子間を配線する。配線手法としては、第一実施形態と
同様に従来手法を用いる。図８はトップ階層の配線結果
を示している。続いて、階層ブロック配置配線手段１８
は、階層ブロック内の配置及び配線を行う。このとき、
各階層ブロックについて各々独立に扱うことができるた
め、各階層ブロックの配置配線を平行に処理することが
可能である。なお、配置配線手法についてはトップ階層
と同様に従来手法を用いる。最後に、面積・タイミング
判定手段１９で問題のない場合、配置配線結果マージ手
段２０は、配置配線が完了したトップ階層及び階層ブロ
ックのレイアウト結果をマージし、フラットのレイアウ
ト結果を作成する。

【００６６】このように、本実施形態によれば、分割し
た各階層ブロックの形状を高さ及び幅が同じになるよう
にすることにより、水平方向だけでなく、垂直方向の配
線領域（チャネル）を作成することが可能となり、特に
縦方向の配線に対する配線経路を短くすることが可能と
なる。そのため、階層ブロックを通常のスタンダードセ
ル方式の配置と同様に扱い配置配線することができ、従
来の設計者の経験及びスキルに依存した階層ブロックの
トップ階層への配置による配線領域（チャネル）の配線
混雑の偏り、をなくすことが可能となる。

【００６７】図９［１］は、本発明に係る自動配置配線
装置の第三実施形態を示す説明図である。本実施形態の
自動配置配線装置を構成する各手段は、一部の機能を除
き、図１に示す第一実施形態と同じである。以下、図１
及び図９［１］に基づき説明する。

【００６８】本実施形態は、スタンダードセル方式の階
層ブロックに対して適用したものである。まず、第一実
施形態と同様に、回路入力手段１１は半導体集積回路の
構成を示すネットリストを入力する。続いて、階層ブロ
ック作成手段１２は、半導体集積回路の構成を示すネッ
トリストの論理階層を、各論理階層の接続関係を元に、
複数のレイアウト対象となる階層ブロックに分割する。
続いて、階層ブロック形状決定手段１３は、階層ブロッ
クの高さが等しくなるように各階層ブロックの形状を決
定する。

【００６９】続いて、ＲＯＷ作成手段１４は、前記階層
ブロックを配置するたのＲＯＷをトップ階層上に作成す
る。続いて、階層ブロック自動配置手段１５は、作成し
たトップ階層上のＲＯＷに各階層ブロックを配置する。
このとき使用する配置手法は、第一実施形態と同様に従
来手法を用いる。続いて、外部端子位置決定手段１６
は、各階層ブロックの外部端子位置を決定する。続い
て、トップ階層配線手段１７により、前記で決定された
階層ブロックの外部端子間を配線する。配線手法として
は、実施例１と同様に従来手法を用いる。図８はトップ
階層の配線結果を示している。

【００７０】続いて、階層ブロック配置配線手段１８
は、階層ブロック内の配置及び配線を行う。なお、本実
施形態では、階層ブロック内はスタンダードセル方式に
よりレイアウトするため、階層ブロック内の配置前に階
層ブロック内にセルを配置するためのＲＯＷとチャネル
を作成する。このＲＯＷとチャネルの作成は、従来のス
タンダードセル方式のレイアウトと同手法でよい。図９
［１］は階層ブロック内をスタンダードセル方式を用い
てレイアウトした例を示す図である。また、各階層ブロ
ックは第一実施形態と同様に各々独立に扱うことができ
るため、各階層ブロックの配置配線を平行に処理するこ
とが可能である。なお、配置配線の手法についてはトッ
プ階層と同様に従来手法を用いることができる。最後
に、面積・タイミング判定手段１９で問題のない場合、
配置配線結果マージ手段２０は、配置配線が完了したト
ップ階層と階層ブロックのレイアウト結果をマージし、
フラットのレイアウト結果を作成する。

【００７１】このように、本実施形態によれば、大規模
な半導体集積回路であっても複数の階層ブロックに分割
し、階層ブロック単位に独立して従来手法と同じスタン
ダードセル方式による配置配線を行うことにより、半導
体集積回路全体ではなく階層ブロックという部分的な範
囲でのタイミングの最適化を行うことができ、タイミン
グの収束性を向上することができ、また、階層ブロック
の面積を小さくすることができる。更に、階層ブロック
を通常のスタンダードセル方式の配置と同様に扱い配置
配線することができるので、従来の設計者の経験とスキ
ルに依存した階層ブロックのトップ階層への配置による
配線領域（チャネル）の配線混雑の偏り、をなくすこと
が可能となる。

【００７２】図９［２］は、本発明に係る自動配置配線
装置の第四実施形態を示す説明図である。本実施形態の
自動配置配線装置を構成する各手段は、一部の機能を除
き、図１に示す第一実施形態と同じである。以下、図１
及び図９［２］に基づき説明する。

【００７３】本実施形態は、ゲートアレイ方式の階層ブ
ロックに対して適用したものである。まず、第一実施形
態と同様に、回路入力手段１１は、半導体集積回路の構
成を示すネットリストを入力する。続いて、階層ブロッ
ク作成手段１２は、半導体集積回路の構成を示すネット
リストの論理階層を、各論理階層の接続関係を元に、複
数のレイアウト対象となる階層ブロックに分割する。続
いて、階層ブロック形状決定手段１３は、階層ブロック
の高さが等しくなるように各階層ブロックの形状を決定
する。

【００７４】続いて、ＲＯＷ作成手段１４は、前記階層
ブロックを配置するたのＲＯＷをトップ階層上に作成す
る。続いて、階層ブロック自動配置手段１５は、作成し
たトップ階層上のＲＯＷに各階層ブロックを配置する。
このとき使用する配置手法は第一実施形態と同様に従来
手法を用いることができる。続いて、外部端子位置決定
手段１６は、各階層ブロックの外部端子位置を決定す
る。続いて、トップ階層配線手段１７は、前述の通りに
決定された階層ブロックの外部端子間を配線する。配線
手法としては、第一実施形態と同様に従来手法を用いる
ことができる。図８はトップ階層の配線結果を示してい
る。

【００７５】続いて、階層ブロック配置配線手段１８
は、階層ブロック内の配置及び配線を行う。なお、本実
施形態では、階層ブロック内はゲートアレイ方式により
レイアウトするため、階層ブロック内の配置前に階層ブ
ロック内にセルを配置するためのＲＯＷを作成する。こ
のＲＯＷの作成は、従来のゲートアレイ方式のレイアウ
トと同手法を用いることができる。図９［２］は階層ブ
ロック内をゲートアレイ方式を用いてレイアウトした例
を示す図である。また、各階層ブロックは第一実施形態
と同様に各々独立に扱うことができるため、各階層ブロ
ックの配置配線を平行に処理することが可能である。な
お、配置配線の手法についてはトップ階層と同様に従来
手法を用いることができる。最後に、面積・タイミング
判定手段１９で問題のない場合、配置配線結果マージ手
段２０は、配置配線が完了したトップ階層と階層ブロッ
クのレイアウト結果をマージし、フラットのレイアウト
結果を作成する。

【００７６】このように、本実施形態によれば、大規模
な半導体集積回路であっても複数の階層ブロックに分割
し、階層ブロック単位に独立して従来手法と同じスゲー
トアレイ方式による配置配線を行うことにより、半導体
集積回路全体ではなく階層ブロックという部分的な範囲
でのタイミングの最適化を行うことができ、タイミング
の収束性を向上することができ、また、階層ブロックの
面積を小さくすることができる。更に、階層ブロックを
通常のスタンダードセル方式の配置と同様に扱い配置配
線することができ、従来の設計者の経験とスキルに依存
した階層ブロックのトップ階層への配置による配線領域
（チャネル）の配線混雑の偏り、をなくすことが可能と
なる。

【００７７】

【発明の効果】本発明によれば、大規模な半導体集積回
路であっても複数の階層ブロックに分割し独立してレイ
アウト処理を行うため、大規模な半導体集積回路をレイ
アウトすることが可能となり、かつ、レイアウト処理Ｔ
ＡＴの実行時間を低減することができる。

【００７８】また、階層ブロック単位に独立して配置配
線を行うことにより、半導体集積回路全体ではなく階層
ブロックという部分的な範囲でのタイミングの最適化を
図ることができ、タイミングの収束性の向上及び階層ブ
ロックの面積を縮小を実現することができる。

【００７９】更に、分割した各階層ブロックの形状を高
さが同じになるようにすることにより、階層ブロックを
通常のスタンダードセル方式の配置と同様に扱うことが
できるので、従来手法である自動配置配線によりレイア
ウトすることができる。また、各階層ブロックの外部端
子数を均一になるように階層ブロックを作成しているた
め、トップ階層での配線に使用する領域（チャネル）を
ほぼ均一に求めることができ、これにより配線領域（チ
ャネル）の見積もりが容易になる。

【００８０】このことにより、トップ階層での配線領域
（チャネル）の過不足が生じ難く、特に、配線領域の不
足による配線の迂回を無くすことが可能となり、かつ、
従来の設計者の経験とスキルに依存した階層ブロックの
トップ階層への配置による配線領域（チャネル）の配線
混雑の偏りをなくし、半導体集積回路の面積を縮小する
ことが可能となる。

【００８１】換言すると、本発明によれば次の効果を奏
する。

【００８２】第１の効果は、レイアウト処理のＴＡＴを
低減することができることである。その理由は、大規模
な半導体集積回路であっても複数の階層ブロックに分割
し、各階層ブロックの高さを揃え、トップ階層にＲＯＷ
を作成することにより、階層ブロックを通常のスタンダ
ードセル方式と同様に自動配置配線するため、及び、分
割した階層ブロックは各々独立に並列して配置配線する
ためである。

【００８３】第２の効果は、半導体集積回路の面積を縮
小することができることである。その理由は、階層ブロ
ックを作成する際に、各階層ブロックの外部端子数を均
一にし、かつ、階層ブロックの高さを揃えることによ
り、各配線領域（チャネル）を使用して配線すべき階層
ブロックの外部端子の接続関係を均一にすることで、ト
ップ階層の配線領域（チャネル）の見積もりを容易し、
階層ブロックを通常のスタンダードセル方式と同様に自
動配置配線し、トップ階層での配線領域（チャネル）の
過不足が生じ難く配線領域の不足による配線の迂回を無
くすことで、従来の設計者の経験とスキルに依存した階
層ブロックのトップ階層への配置による配線領域（チャ
ネル）の配線混雑の偏り、をなくすことができるためで
ある。また、その他の理由は、階層ブロックを作成する
際に、各階層ブロック内に含まれる論理回路数を均一に
し、かつ、階層ブロックの高さを揃えることにより各階
層ブロックの高さと幅を揃え、階層ブロック間の配線領
域（チャネル）を水平方向だけでなく垂直方向にも作成
することで、トップ階層の配線経路を最短にし、トップ
階層での配線領域（チャネル）の過不足が生じ難く配線
領域の不足による配線の迂回を無くすことで、従来の設
計者の経験とスキルに依存した階層ブロックのトップ階
層への配置による配線領域（チャネル）の配線混雑の偏
り、をなくすことができるためである。

【００８４】第３の効果は、従来の設計者の経験とスキ
ルに依存した階層ブロックのトップ階層への配置による
配線領域（チャネル）の配線混雑の偏り、をなくすこと
ができることである。その理由は、階層ブロックを作成
する際に、各階層ブロックの外部端子数を均一にし、か
つ、階層ブロックの高さを揃えることにより、トップ階
層の配線領域（チャネル）の見積もりを容易にし、階層
ブロックを通常のスタンダードセル方式と同様に自動配
置配線することで、トップ階層での配線領域（チャネ
ル）の過不足が生じ難く配線領域の不足による配線の迂
回を無くすことができるためである。また、その他の理
由は、階層ブロックを作成する際に、各階層ブロック内
に含まれる論理回路数を均一にし、かつ、階層ブロック
の高さを揃えることにより各階層ブロックの高さと幅を
揃え、階層ブロック間の配線領域（チャネル）を水平方
向だけでなく垂直方向にも作成することで、トップ階層
の配線経路を最短にし、トップ階層での配線領域（チャ
ネル）の過不足が生じ難く配線領域の不足による配線の
迂回を無くすことができるためである。

【００８５】第４の効果は、トップ階層の配線領域（チ
ャネル）の見積もりを容易にすることができることであ
る。その理由は、階層ブロックを作成する際に、各階層
ブロックの外部端子数を均一になるように階層ブロック
を作成し、かつ、階層ブロックの形状を高さが同じにな
るようにすることにより、トップ階層での配線に使用す
る領域（チャネル）がほぼ均一に求めることができるた
めである。

【００８６】第５の効果は、階層ブロックのタイミング
の収束性を向上することができることである。その理由
は、階層ブロック単位に独立して配置配線を行うことに
より、半導体集積回路全体ではなく階層ブロックという
部分的な範囲でのタイミングの最適化を行うことができ
るためである。

【００８７】第６の効果は、階層ブロックの面積を縮小
することができることである。その理由は、階層ブロッ
ク単位に独立して配置配線を行うことにより、半導体集
積回路全体ではなく階層ブロックという部分的な範囲で
のレイアウト最適化を行うことができるためである。

【００８８】第７の効果は、大規模な半導体集積回路を
レイアウトすることができることである。その理由は、
大規模な半導体集積回路であっても複数の階層ブロック
に分割し、分割した階層ブロック内を従来のスタンダー
ドセル方式や、ゲートアレイ方式の手法により、独立し
てコンカレントにレイアウト処理を行うためである。

【図面の簡単な説明】

【図１】本発明に係る自動配置配線装置の第一実施形態
を示すブロック図である。

【図２】第一実施形態による階層レイアウト方法のフロ
ーを示す図。

【図３】図３［１］は半導体集積回路の構成を示すネッ
トリストである。図３［２］は階層ブロックを示す図で
ある。

【図４】図４［１］はトップ階層にＲＯＷを作成した図
である。図４［２］はトップ階層に階層ブロックを配置
した図である。

【図５】図５［１］は階層ブロックの外部端子位置を決
定した図である。図５［２］はトップ階層の配線結果を
示す図である。

【図６】図６［１］は階層ブロック内の配置配線結果を
示す図である。図６［２］はトップ階層及び各階層ブロ
ックのレイアウト情報のマージ結果を示す図である。

【図７】図７［１］は階層ブロックを示す図である。図
７［２］はトップ階層に階層ブロックを配置した図であ
る。

【図８】トップ階層の配線結果を示す図である。

【図９】図９［１］は本発明をスタンダードセル方式の
階層ブロックで実施した例を示す図である。図９［２］
は本発明をゲートアレイ方式の階層ブロックで実施した
例を示す図である。

【図１０】従来技術のビルディングブロック方式による
半導体集積回路のレイアウト設計を示すフロー図であ
る。

【図１１】従来技術（特開平10-189748号公報)を示す図
である。

【図１２】従来技術（特開平9-199598号公報)を示す図
である。

【図１３】従来技術のビルディングブロック方式を使用
した場合の配線の偏りを示す図である。

【符号の説明】

１１ 回路入力手段 １２ 階層ブロック作成手段 １３ 階層ブロック形状決定手段 １４ ＲＯＷ作成手段 １５ 階層ブロック自動配置手段 １６ 外部端子位置決定手段 １７ トップ階層配線手段 １８ 階層ブロック配置配線手段 １９ 面積・タイミング判定手段 ２０ 配置配線結果マージ手段 ２０１ 論理階層 ３０１ 階層ブロック ４０１ ＲＯＷ ４０２ 配線領域（チャネル） ５０１ 階層ブロック ５０２ 配線領域（チャネル） ５０３ 階層ブロック間の接続関係 ５０４ ハードマクロ ６０１ 外部端子 ７０１ トップ階層の配線 １０１ 階層ブロック １１１ 階層ブロック １１２ 配線領域（チャネル） １１３ 階層ブロック間の接続関係 １１４ ハードマクロ １２１ トップ階層の配線 １３１ スタンダードセル列 １４１ ゲートアレイ列

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA05 BA06 JA01 5F064 AA03 AA04 AA06 DD02 DD04 DD07 DD18 DD25 EE02 EE08 EE14 EE15 EE16 HH06 HH10

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路を複数の階層ブロックに
   分割し、これらの各階層ブロックの形状を高さが同じに
   なるように決定し、これらの階層ブロックと同じ高さの
   ＲＯＷをトップ階層に作成し、このトップ階層と前記各
   階層ブロックとをそれぞれ独立にレイアウトする、 半導体集積回路におけるレイアウト設計の自動配置配線
   方法。
2. 【請求項２】 前記階層ブロックの有する外部端子数が
   均一となるように前記各階層ブロックを構築する、 請求項１記載の半導体集積回路におけるレイアウト設計
   の自動配置配線方法。
3. 【請求項３】 前記階層ブロックの有する論理回路数が
   均一となるように前記各階層ブロックを構築する、 請求項１記載の半導体集積回路におけるレイアウト設計
   の自動配置配線方法。
4. 【請求項４】 前記トップ階層に作成したＲＯＷに前記
   階層ブロックを自動配置する、 請求項１乃至３のいずれかに記載の半導体集積回路にお
   けるレイアウト設計の自動配置配線方法。
5. 【請求項５】 前記階層ブロックを自動配置後に各階層
   ブロック間の接続関係に基づき階層ブロックの外部端子
   位置を決定する、 請求項４記載の半導体集積回路におけるレイアウト設計
   の自動配置配線方法。
6. 【請求項６】 半導体集積回路のデータを入力する回路
   入力手段と、 この回路入力手段で入力した半導体集積回路のデータを
   分割して複数の階層ブロックを作成する階層ブロック作
   成手段と、 この階層ブロック作成手段で作成された各階層ブロック
   について、それぞれの高さが等しくなるようにその形状
   を決定する階層ブロック形状決定手段と、 この階層ブロック形状決定手段で形状が決定された各階
   層ブロックを配置するためのＲＯＷを、トップ階層に作
   成するＲＯＷ作成手段と、 このＲＯＷ作成手段で作成されたＲＯＷに、前記階層ブ
   ロック形状決定手段で形状が決定された各階層ブロック
   を自動配置する階層ブロック自動配置手段と、 この階層ブロック自動配置手段で自動配置された各階層
   ブロック間の接続関係に基づき、当該階層ブロックの外
   部端子位置を決定する外部端子位置決定手段と、 この外部端子位置決定手段で外部端子位置が決定された
   各階層ブロックについて、それらの外部端子間を前記ト
   ップ階層で配線するトップ階層配線手段と、 前記外部端子位置決定手段で外部端子位置が決定された
   各階層ブロック内について配置配線する階層ブロック配
   置配線手段と、 前記トップ階層配線手段で配線されたトップ階層及び前
   記階層ブロック配置配線手段で配置配線された階層ブロ
   ックについて、面積及びタイミングを判定する面積・タ
   イミング判定手段と、 この面積・タイミング判定手段で合格と判定された前記
   トップ階層及び前記階層ブロックの配置配線結果をマー
   ジし、フラットなレイアウト結果を作成する配置配線結
   果マージ手段と、 を備えた半導体集積回路におけるレイアウト設計の自動
   配置配線装置。
7. 【請求項７】 半導体集積回路のデータを入力する回路
   入力手段と、 この回路入力手段で入力した半導体集積回路のデータを
   分割して複数の階層ブロックを作成する階層ブロック作
   成手段、 この階層ブロック作成手段で作成された各階層ブロック
   について、それぞれの高さが等しくなるようにその形状
   を決定する階層ブロック形状決定手段と、 この階層ブロック形状決定手段で形状が決定された各階
   層ブロックを配置するためのＲＯＷを、トップ階層に作
   成するＲＯＷ作成手段、 このＲＯＷ作成手段で作成されたＲＯＷに、前記階層ブ
   ロック形状決定手段で形状が決定された各階層ブロック
   を自動配置する階層ブロック自動配置手段、 この階層ブロック自動配置手段で自動配置された各階層
   ブロック間の接続関係に基づき、当該階層ブロックの外
   部端子位置を決定する外部端子位置決定手段、 この外部端子位置決定手段で外部端子位置が決定された
   各階層ブロックについて、それらの外部端子間を前記ト
   ップ階層で配線するトップ階層配線手段、 前記外部端子位置決定手段で外部端子位置が決定された
   各階層ブロック内について配置配線する階層ブロック配
   置配線手段、 前記トップ階層配線手段で配線されたトップ階層及び前
   記階層ブロック配置配線手段で配置配線された階層ブロ
   ックについて、面積及びタイミングを判定する面積・タ
   イミング判定手段、 及び、この面積・タイミング判定手段で合格と判定され
   た前記トップ階層及び前記階層ブロックの配置配線結果
   をマージし、フラットなレイアウト結果を作成する配置
   配線結果マージ手段、 としてコンピュータを機能させるための、半導体集積回
   路におけるレイアウト設計の自動配置配線プログラム。