JP2004220132A - 配線図形検証方法、プログラム及び装置 - Google Patents
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Abstract
【課題】斜め配線図形のビアセル融合部分での突出により擬似エラーを発生することなく許容最小間隔値による検証を可能とする。
【解決手段】レイヤ定義部２６は、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義する。第１図形融合部２８は、レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を合成して重なる部分で融合する。斜め配線検証部３０は、第１図形融合部２８で融合された斜め配線図形同士の間隔を許容最小間隔値Ｓにより検証する。第２図形融合部３２は、検証の済んだ斜め配線図形とビアセルのビアマット図形を合成して重なる部分で融合した斜め配線マスク図形を作成する。融合図形検証部３４は、第２図形融合部３２で融合された斜め配線マスク図形のビアセルによる突出部をもつ斜め線同士の間隔を許容最小間隔値Ｔ（但しＴ＜Ｓ）により検証する。
【選択図】 図１
【解決手段】レイヤ定義部２６は、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義する。第１図形融合部２８は、レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を合成して重なる部分で融合する。斜め配線検証部３０は、第１図形融合部２８で融合された斜め配線図形同士の間隔を許容最小間隔値Ｓにより検証する。第２図形融合部３２は、検証の済んだ斜め配線図形とビアセルのビアマット図形を合成して重なる部分で融合した斜め配線マスク図形を作成する。融合図形検証部３４は、第２図形融合部３２で融合された斜め配線マスク図形のビアセルによる突出部をもつ斜め線同士の間隔を許容最小間隔値Ｔ（但しＴ＜Ｓ）により検証する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、大規模半導体集積回路等の回路設計のレイアウトデータから配線マスク用の図形データを作成するコンピュータ支援による配線図形検証方法、プログラム及び装置に関し、特にレイアウトデータから斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを作成して検証する配線図形検証方法、プログラム及び装置に関する。
【０００２】
【従来の技術】
従来、コンピュータ支援による大規模半導体集積回路の設計作業では、配置配線設計またはレイアウト設計と呼ばれる論理回路図もしくは電子回路図に従って集積回路上に素子の配置を定め、これら素子間の配線経路を決定した後、これらに基づいたマスク生成のための作図工程がある。
【０００３】
周知のとおり、レイアウト設計ではレイアウト検証が行われる。このレイアウト検証とは、設計最終段階のマスク生成のための作図データ（アートワークデータ）に対し設計の正しさを確かめるものである。
【０００４】
このレイアウト検証において、デザインルールチェック（ＤＲＣ）と呼ばれる検証が行われる。これは、製造プロセスを検討した上で得られた各種制約を考慮して設計される幾何学的設計規則、すなわちデザインルールに対し作図データが違反していないかを検証する工程である。
【０００５】
従来のデザインルールチェックでは、デザインルールに基づいて配線図形同士の間隔を見て設計規則に違反していないかを検証する。また、配線図形とビア図形との間隔や、ビア図形を配線図形が設計規則に基づいて製造後の接触面積を保証できるよう、そのかぶりを満たしているかどうかを検証する。
【０００６】
これらはいずれも古典的な技術であり、その一般例を図２２に示す。従来のレイアウト検証では、まず図２２（Ａ）のようにレイアウトデータに基づいて配線レイヤの配線３００と３０２を、またビアセルレイヤのビアセル３０４と３０６を同じレイヤで描画する。この描画により配線３００とビアセル３０４及び配線３０２とビアセル３０６が重なれば、図２２（Ｂ）のように、自動的に１つの図形に融合され、融合配線図形３０８，３１０が生成される。
【０００７】
ここでビアセル３０４，３０６は、図２２（Ａ）のように、ビア３１２，３１４にビアマット３１６，３１８を結合した形状であり、ビアマット３１６，３１８によりビア３１２，３１４の周囲に配線かぶりを形成し、この配線かぶりは、配線３００，３０２とビア３１２，３１４の接触面積をデザインルールに基づいて保持する配線かぶり値を満たすサイズをもつようにビアマット３１６，３１８を準備している。
【０００８】
このためビア３１２，３１４とビアマット３１６，３１８から構成されるビアセル３０４，３０６は、配線３００，３０２との融合処理により、ビアマット３１６，３１８が配線３００，３０２と融合して図２２（Ｂ）のように融合配線図形３０８，３１０となる。
【０００９】
次に図２２（Ｂ）の融合配線図形３０８，３１０について、幾何学的な設計規則に基づく配線図形同士の許容最小間隔値Ｓを満たすかどうか検証する。即ち、融合図形配線３０８，３１０の間隔を走査し、間隔３２０，３２２のビアセルの融合部分で最小間隔となることから、この間隔３２０，３２２が許容最小間隔値Ｓ以上であれば設計規則を満たすと判定し、許容最小間隔値Ｓ未満であれば設計規則に違反し、エラーと判定する。設計規則に基づく配線図形同士の許容最小間隔値Ｓは、一般的に配線幅に応じて異なる。
【００１０】
更に、融合配線図形３０８，３１０におけるビア３１２，３１４のかぶり値３２６，３２８についても、設計規則に基づく許容かぶり値を満たすかどうかの検証も行う。この許容かぶり値も、一般的にビア３１２，３１４が存在する配線３００，３０２の線幅に応じて異なる。
【００１１】
【特許文献１】
特開平１１−２９７８３１号公報
【特許文献２】
特許第２９５３０５１号公報
【特許文献３】
特許第２５８０７７２号公報
【００１２】
【発明が解決しようとする課題】
ところで従来のレイアウト設計にあっては、配線パターンは水平及び垂直方向に配置しているが、近年にあっては、配線長を短縮して線路抵抗及び浮遊容量を低減して高周波化に伴う伝送特性を改善するため、斜め４５°方向に配線パターンを配置する斜め配線が取り入れられるようになっている。しかしながら、斜め配線を対象としたレイアウト検証にあっては、次の問題がある。
【００１３】
図２３は、斜め配線を対象としたデザインルールチェックの説明図である。このデザインルールチェックは、斜め配線レイヤ４００の斜め配線４０２，４０４と、ビアマットレイヤ４０６のビアセル４０８，４１０を同一レイヤとして自動融合処理４１２で取込んで描画することで、融合図形レイヤ４１４に融合斜め配線図形４１６，４１８を生成している。
【００１４】
この場合にも、ビアセル４０８，４１０は、ビア４２０，４２２とビアマット４２４，４２６から構成されており、ビアマット４２４，４２６の部分が斜め配線４０２，４０４と融合することになる。
【００１５】
この融合斜め配線図形４１６，４１８については、図２４に拡大して示すように、斜め配線部分の間隔４２５が設計規則に基づく配線図形同士の許容最小間隔値Ｓを満たすかどうか検証し、許容最小間隔値Ｓ未満であればエラーと判定する。
【００１６】
しかしながら、融合斜め配線図形４１６，４１８は、ビア４２０，４２２の周囲にかぶり値を持って配置したビアマットの融合により、斜め配線に直交する方向に突出部４２７，４２８，４３０，４３２を生じている。
【００１７】
この突出部４２７，４２８，４３０，４３２については、突出し量が製造誤差の範囲内であれば、製造時に頂点が丸まることになる。そこで、融合斜め配線図形４１６の突出部４２８と融合斜め配線図形４１８との間隔４３４、及び融合斜め配線図形４１８の突出部４３０と融合斜め配線図形４１６との間隔４３６の検証については、斜め配線同士の許容最小間隔値Ｓよりも緩い許容最小間隔値Ｔが設定される。
【００１８】
しかし、デザインルールチェックにおいて、設計規則に基づいて斜め配線図形同士の許容最小間隔値Ｓの検証を実行した場合、配線幅からの突出部４２８，４３０の間隔４３４，４３６については、突出部についての許容最小間隔値Ｔを満足するが、それより値の大きな斜め配線同士の許容最小間隔値Ｓは満たさず設計規則に違反してしまい、擬似エラーを発生する。
【００１９】
このため、斜め配線同士の間隔検証でビアセルの融合による突出部が存在すると、擬似エラーが発生し、正しく検証することができない。
【００２０】
この擬似エラーを回避するためには、許容最小間隔値Ｔを満たす突出部についても、斜め配線図形同士の許容最小間隔値Ｓまで広げなければならず、デザインルールチェックでの全ての違反を除くようにレイアウトするためには必要以上の斜め配線間隔を要求されることになる。
【００２１】
これによる配線間隔の増大は、配線長の増大やチップ面積の増大につながり、斜め配線による配線長の節約、配線遅延縮小、チップ面積削減による歩留まり向上などの様々な恩恵を受けられなくなる。
【００２２】
本発明は、斜め配線図形のビアセル融合部分での突出により擬似エラーを発生することなく、斜め配線図形同士及び斜め配線と突出部につき異なる許容最小間隔値による検証を可能とする配線図形検証方法、プログラム及び装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
図１は本発明の原理説明図である。
（方法）
本発明は、半導体集積回路設計のレイアウトデータから作成される斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを検証するコンピュータ支援による配線図形検証方法を提供する。
【００２４】
この配線図形検証方法は、
レイヤ定義部２６により、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
第１図形融合部２８により、レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を合成して重なる部分で融合する第１図形融合ステップと、
斜め配線検証部３０により、第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
第２図形融合部３２により、検証の済んだ斜め配線図形とビアセル図形を合成して重なる部分で融合した斜め配線マスク図形を作成する第２図形融合ステップと、
融合図形検証部３４により、第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を備えたことを特徴とする。
【００２５】
このように本発明の配線図形検証方法は、斜め配線レイヤとビアマットレイヤを異なるレイヤに定義することで、ビアセル図形と融合することなく斜め配線図形を単独で描画し、斜め配線図形とビアセル図形を別々のレイヤの図形として個別に融合（第１図形融合ステップ）できる。このため、斜め配線とビアセルの融合による突出部との間隔により発生する擬似エラーを回避し、斜め配線同士の許容最小間隔値Ｓによる検証ができる。
【００２６】
またレイヤの異なる斜め配線とビアセルにつき、レイヤの融合処理（第２図形融合ステップ）を実行することで、両者を融合した斜め配線マスク図形を生成し、この斜め配線マスク図形に対し斜め配線とビアマットの融合による突出部の許容最小間隔値Ｔによる検証ができる。
【００２７】
ここで第１図形融合ステップは、斜め配線図形同士を取込んで融合すると共に、
ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、第２図形融合ステップは、第１図形融合ステップで融合された斜め配線図形とビアセル図形のビアマット図形と重なる部分で融合させることを特徴とする。
【００２８】
斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に違反していないかを検証する。即ち、斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に基づく許容最小間隔値Ｓに違反していないかを検証する。
【００２９】
融合図形検証ステップは、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証する。即ち、斜め配線図形は水平および垂直方向に対し４５°に傾斜し、ビアセル図形は斜め配線の線幅を超える矩形形状であり、第２図形融合ステップで融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、融合図形検証ステップは、ビアセルの融合による斜め配線の突出部と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値Ｔに違反していないかを検証する。
【００３０】
融合図形検証ステップは、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対するビアセル図形のコーナエッジとの間隔が所定の設計規則に基づく許容最小間隔値Ｔに違反していないかを検証する。
【００３１】
本発明におけるビアマット図形は、ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成する。
【００３２】
（プログラム）
本発明は、半導体集積回路設計のレイアウトデータから作成される斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを検証する配線図形検証のためのプログラムを提供する。
【００３３】
このプログラムは、コンピュータに、
半導体集積回路設計のレイアウトデータに含まれる斜め配線の図形データとビアセル図形のデータに対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に融合する第１図形融合ステップと、
第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
第１図形融合ステップで融合された斜め配線図形とビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合ステップと、
第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を実行させることを特徴とする。なお、本発明によるプログラムの詳細は、配線図形検証方法と基本的に同じになる。
【００３４】
（装置）
本発明は、半導体集積回路設計のレイアウトデータから斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを作成するコンピュータ支援による配線図形検証装置を提供する。
【００３５】
この配線図形検証装置は、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義部と、レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合部と、第１図形融合部で融合された斜め配線図形を検証する斜め配線検証部と、第１図形融合部により融合された斜め配線図形とビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合部と、第２図形融合部で融合された融合斜め配線図形を検証する融合図形検証部とを備えたことを特徴とする。なお、本発明による配線図形検証装置の詳細は、配線図形検証方法と基本的に同じになる。
【００３６】
【発明の実施の形態】
図２は、本発明の配線図形検証方法が実施されるシステム構成のブロック図である。図２において、本発明の配線図形検証方法が実施されるシステムは、配線図形検証装置１０、入力装置１２、出力装置１４更に配線図形検証装置１０の内部記憶装置１６で構成される。
【００３７】
入力装置１２にはレイアウトデータ入力部１８とＤＲＣルール入力部２０が設けられる。レイアウトデータ入力部１８は設計処理が完了したレイアウトデータを入力して、内部記憶装置１６のレイアウトデータ記憶部３６に記憶する。
【００３８】
ＤＲＣルール入力部２０は入力されたレイアウトデータから作成された配線図形のデザインルールチェックを実行するための実行情報であるＤＲＣルールを入力し、内部記憶装置１６のＤＲＣルール記憶部３８に記憶する。
【００３９】
配線図形検証装置１０には全体の制御を行う制御部２２とＤＲＣ実行部２４が設けられる。ＤＣＲ実行部２４には本発明による配線図形検証装置を実行するためレイヤ定義部２６、第１図形融合部２８、斜め配線検証部３０、第２図形融合部３２及び融合図形検証部３４の機能が設けられている。
【００４０】
このＤＲＣ実行部２４の処理機能に対応して、内部記憶装置１６には検証対象図形記憶部４０と検証結果により得られたエラーパターンを格納するエラーパターンデータ記憶部４２が設けられる。また出力装置１４にはＤＲＣ実行部２４による検証結果として得られたエラーパターンを表示するためのエラーパターンデータ表示部４４が設けられている。
【００４１】
ＤＲＣ実行部２４に設けられた各機能部の処理内容は次のようになる。レイヤ定義部２６はレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイアウト番号を定義する。第１図形融合部２８はレイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取り込み、同一レイアウト番号同士の図形を融合する第１段階の図形融合処理を行う。
【００４２】
斜め配線検証部３０は第１図形融合部２８の融合処理で得られた斜め配線図形を対象に幾何学的な設計規則により、予め定められた所定の斜め配線同士の許容最小間隔値Ｓによる検証処理を行う。
【００４３】
第２図形融合部３２は第１図形融合部２８で融合された斜め配線図形とビアセル図形を融合して斜め配線マスク図形を作成する。融合図形検証部３４は第２図形融合部３２で融合された斜め配線図形とビアセル図形を含む斜め配線図形を対象に斜め配線とビアセルの突出部との間隔について予め定められた所定の許容最小間隔値Ｔ（但しＴ＜Ｓ）による検証を行う。
【００４４】
図２における本発明の配線図形検証装置１０は、例えば図３のようなコンピュータのハードウェア資源により実現される。図３のコンピュータにおいて、ＣＰＵ２００のバス２０１にはＲＡＭ２０２、ハードディスクドコントローラ（ソフト）２０４、フロッピィディスクドライバ（ソフト）２１０、ＣＤ−ＲＯＭドライバ（ソフト）２１４、マウスコントローラ２１８、キーボードコントローラ２２２、ディスプレイコントローラ２２６、通信用ボード２３０が接続される。
【００４５】
ハードディスクコントローラ２０４はハードディスクドライブ２０６を接続し、本発明のデザインルールチェックを実行するアプリケーションプログラムをローディングしており、コンピュータの起動時にハードディスクドライブ２０６から必要なプログラムを呼び出して、ＲＡＭ２０２上に展開し、ＣＰＵ２００により実行する。
【００４６】
フロッピィディスクドライバ２１０にはフロッピィディスクドライブ（ハード）２１２が接続され、フロッピィディスク（Ｒ）に対する読み書きができる。ＣＤ−ＲＯＭドライバ２１４に対しては、ＣＤドライブ（ハード）２１６が接続され、ＣＤに記憶されたデータやプログラムを読み込むことができる。
【００４７】
マウスコントローラ２１８はマウス２２０の入力操作をＣＰＵ２００に伝える。キーボードコントローラ２２２はキーボード２２４の入力操作をＣＰＵ２００に伝える。ディスプレイコントローラ２２６は表示部２２８に対して表示を行う。通信用ボード２３０は無線を含む通信回線２３２を使用し、インターネット等のネットワークを介して他のコンピュータやサーバとの間で通信を行う。
【００４８】
図４は、本発明の配線図形検証方法が行われるレイアウト設計を含むコンピュータ支援による半導体集積回路設計処理の工程説明図である。
【００４９】
この半導体集積回路設計処理の工程は、まずステップＳ１でチップ全体の機能の構成を決定する機能設計を行う。続いてステップＳ２で回路パラメータ及び回路間の接続を決定する論理回路設計を行う。次にステップＳ３でセルの配置と配線を行うレイアウト設計を行う。
【００５０】
このレイアウト設計は、通常、セルの配置処理、概略配線処理、詳細配線処理の手順で行われる。レイアウト設計の中ではセルの配置及び配線の終了により得られたレイアウトデータを対象にレイアウト検証が行われ、このレイアウト検証の中で本発明によるデザインルールチェック（ＤＲＣ）による検証が行われる。
【００５１】
レイアウト設計が完了するとステップＳ４でマスクパターンの生成が行われ、続いてステップＳ５で生成されたマスクパターンに基づく集積回路の製造が行われ、最終的に製造された集積回路のテストがステップＳ６で行われることになる。
【００５２】
図５は、本発明による配線図形検証処理が適用される配線マスク図形の一例である。図５において、配線マスク図形はレイアウトデータに基づいた描画処理によりマスクレイヤ４６上に作成され、この例では５箇所にセル４８が配置され、各セル４８に対し縦配線及び横配線に加え、斜め配線５０が行われている。
【００５３】
また各配線の所定の位置にはビア５２が形成され、他の配線レイヤとの電気的な接続を可能としている。このようなマスクレイヤ４６の配線図形において、本発明による配線図形検証処理は、例えば点線で囲んだ検証対象部５２に存在するビア５２を備えた斜め配線５０を対象に実行される。
【００５４】
図６は、図５の配線マスク図形の作成に使用される配線レイヤ５４の配線図形の説明図である。図６において、配線レイヤ５４にあっては、縦配線、横配線，更に本発明が対象とする斜め配線５０を含む配線図形が作成されている。即ち配線レイヤ５０の配線図形は、図５のマスクレイヤ４６の配線マスク図形からセル４８及びビア５２を除いた融合前の図形ということができる。
【００５５】
図７は、図５の配線マスク図形の作成に使用されるビアマットレイヤ５６におけるビアセル５８のビアマット図形である。このビアマットレイヤ５６にあっては図５のマスクレイヤ４６からセル４８及び縦横斜め配線５０を除いた融合前の図形であり、ビアセル５８のビアマット図形のみが配置されている。
【００５６】
このため本発明の配線図形検証処理であるデザインルールチェックの実行処理にあっては、図６の配線レイヤ５４の配線図形と図７のビアマットレイヤ５６のビアセル図形を準備し、更にセルレイヤのセル図形を加えることでこれらを融合して図５のようなマスクレイヤ４６の配線マスク図形を生成し、例えば検証対象部５２の斜め配線５０同士の配線間隔の検証を行う。
【００５７】
図８は、本発明による斜め配線検証処理の第１実施形態の説明図である。本発明による斜め配線検証処理にあっては、
（１）レイヤ番号の定義
（２）同一レイヤ番号の図形データを融合する第１融合処理
（３）斜め配線の検証処理
（４）斜め配線とビアセルの第２融合処理
（５）融合図形の検証処理
の５つの処理手順を持っている。図８の斜め配線検証処理にあっては、前記（１）のレイヤ番号の定義と（２）の第１融合処理が済んだ以降の処理を表している。
【００５８】
まず配線レイヤ６０は同一のレイヤ番号が付された斜め配線６４，６６，６８を融合して斜め配線図形を生成している。またビアマットレイヤ６２には同じレイヤ番号のビアセル７０，７２のビア同士及びビアマット同士を融合してビアセル図形を生成している。この配線レイヤ６０及びビアマットレイヤ６２の各図形の生成が第１段階の融合処理の処理結果である。
【００５９】
次の本発明にあっては、配線レイヤ６０の斜め配線６４，６６，６８を対象に斜め配線検証処理７４を実行する。この斜め配線検証処理７４は、斜め配線６４に対し隣接する斜め配線６６，６８のそれぞれの間隔が幾何学的な設計規則により定められた所定の許容最小間隔値Ｓより大きいか否かを検証し、許容最小間隔値Ｓ以上であれば設計規則を満たし、許容最小間隔値Ｓより小さければ設計規則に違反するとしてエラーデータを生成する。
【００６０】
配線レイヤ６０の斜め配線６４，６６，６８に対する斜め配線検証処理７４が済むと、第２図形融合処理７６を行う。この第２図形融合処理７６は配線レイヤ６０とビアマットレイヤ６２のレイヤ図形の融合を実行する。この第２図形融合処理７６によりマスクレイヤ７８上に斜め配線６４，６６にビアセル７０，７２がそれぞれ融合された融合配線図形８０，８２が生成される。尚、斜め配線６８はビアセル７０の融合がないことからそのまま融合配線図形８４となる。
【００６１】
このようにしてマスクレイヤ７８に融合配線図形８０，８２，８４が生成されると、融合図形検証処理８６が行われる。融合図形検証処理８６は、融合配線図形８０，８２におけるビアセル７０，７２との融合による突出部とこれに隣接する融合配線図形との間隔を対象に、幾何学的な設計規則による所定の許容最小間隔値Ｔによる検証を行う。
【００６２】
そして突出部と斜め配線間の間隔が許容最小間隔値Ｔ以上であれば設計規則を満たすと判定し、許容最小間隔値Ｔより小さければ設計規則に違反するとしてエラーデータを生成する。
【００６３】
図９は、図８のビアマットレイヤ６２を取り出している。ビアマットレイヤ６２に配置されたビアセル７０，７２は、それぞれビア９０，９２とビアマット９４，９６で構成されている。
【００６４】
ビアマット９４，９６は、図８のマスクレイヤ７８のように斜め配線６４，６６と融合された際に、ビア９０，９２と斜め配線の間の接触面積を十分に確保するために設計されており、本発明にあっては斜め配線に融合されるビアマット９４，９６について斜め配線固有の接触面積を確保するための最適な配線かぶり値９４−１，９６−１を予め設定している。
【００６５】
このため本発明におけるデザインルールチェックの実行処理にあっては、斜め配線に融合されるビアセル７０，７２のビアマットについては予め適切な配線かぶり値が設定されていることから、検証処理において配線かぶり値を検証する必要がなく、そのぶん処理が簡略化できる。
【００６６】
図１０は、図８の配線レイヤ６０を対象とした斜め配線検証処理７４による検証処理の説明図である。配線レイヤ６０について作成された斜め配線６４に対する隣接する斜め配線６６，６８のそれぞれについて、矢印で示す両者の間隔１０４，１０６を斜め配線方向に操作しながら設計規則で定めた斜め配線間隔の許容最小間隔値Ｓと比較し、許容最小間隔値Ｓ未満であれば設計規則に違反するとしてエラーデータを生成する。
【００６７】
エラーデータの生成は、例えば斜め配線６４と斜め配線６６間の間隔１０４について許容最小間隔値Ｓ未満となって設計規則に違反した場合には、矢印１０４が位置する斜め配線６４のエッジライン及び斜め配線６６のエッジラインを指定するエラーデータを作成し、図２の出力装置１４におけるエラーパターンデータ表示部４４により、例えば太線で示すエラー表示６４−１，６６−１のように他のエッジラインに対し区別できる表示とする。またエラー表示としては、エッジラインの色を通常の黒から例えば赤などに切替表示しても良い。
【００６８】
図１１は、図８の第２図形融合処理７６におけるマスクレイヤ７８の融合前の説明図である。このマスクレイヤ７８における融合前の状態にあっては、斜め配線６４，６６に対し、ビアセル７０，７２が配置され、この状態でビアセル７０，７２におけるビアマット９４，９６が斜め配線６４，６６と一体化するように融合処理を行い、これによって図１２に取り出して示すマスクレイヤ７８における融合配線図形８０，８２が得られる。
【００６９】
図１２は、図８におけるマスクレイヤ７８の融合配線図形を対象とした間隔検証処理の説明図である。マスクレイヤ７８における融合配線図形８０，８２は、斜め配線に対するビアセルの融合によって斜め配線方向に対し直行する方向に突出部８０−１，８０−２及び突出部８２−１，８２−２を生じている。
【００７０】
この突出部８０−１，８０−２及び突出部８２−１，８２−２は、実際に半導体製造を行った際には先端の頂点が丸くなることから、この製造時の丸みを考慮して斜め配線同士の許容最小間隔値Ｓより緩やかな斜め配線と突出部との間の許容最小間隔値Ｔに基づいた間隔の検証処理を行う。
【００７１】
即ち融合配線図形８０の突出部８０−１の頂点とこれに相対する融合配線図形８４のエッジラインとの間隔１０８が許容最小間隔値Ｔを満足するか否か検証し、許容最小間隔値Ｔより小さければ設計規則に違反するとしてエラーデータを生成する。
【００７２】
同様に融合配線図形８２の突出部８２−１とこれに相対する融合配線図形８０のエッジラインとの間隔１１０について、許容最小間隔値Ｔによる検証を行ない、もし許容最小間隔値Ｔより小さければ設計規則に違反するとしてエラーデータを生成する。
【００７３】
このように本発明の配線間隔検証処理にあっては、斜め配線同士の間隔についてはビアセルの融合を行う前に実行していることから、融合付けにおける斜め配線のビアセルによる突出部による間隔検証で擬似エラーが発生してしまうことを確実に防止することができる。
【００７４】
また斜め配線とビアセルによる突出部との検証については斜め配線とビアセルを融合した後に行うことで、斜め配線同士の間隔検証から独立して検証できる。更にビアの斜め配線に対するかぶり値については、予め斜め配線とビアの接触面積を確保する適切な配線かぶり値が設定されているため特にかぶり値の検証を必要としない。
【００７５】
図１３は、本発明によるデザインルール検証の実行処理に使用されるデザインルールチェック実行情報１１２の記述凡例である。この本発明によるデザインルールチェックのための実行情報１１２は、レイヤ定義文１１２−１、図形融合処理１１２−２、許容最小間隔Ｓによる検証処理１１２−３及び許容最小間隔Ｔによる検証処理１１２−４の４つの制御文で構成されている。
【００７６】
即ち、レイヤ定義文１１２−１は「ｍｅｔａｌ＝Ｌａｙｅｒ７７」とすることで、レイヤ番号７７番を融合レイヤ（ｍｅｔａｌ ｌａｙｅｒ）と定義している。
【００７７】
また、融合処理１１２−２は「Ｚ＝Ｘ ＯＲ Ｙ」と記述することにより、図形Ｘと図形Ｙの融合処理後の図形Ｚの作成を指示する。
【００７８】
また、許容最小間隔Ｓの検証処理１１２−３は「ＳＰＡＣＥ Ｘ Ｘ＜Ｓ」を記述することにより、図形Ｘ〜図形Ｘ間の許容最小間隔Ｓの検証を指示する。更に、許容最小間隔Ｔの検証処理１１２−４は「ＳＰＡＣＥ Ｘ Ｙ＜Ｔ」を記述することにより、図形Ｘ〜図形Ｙ間の許容最小間隔Ｔの検証を指示する。
【００７９】
図１４は、図１３の記述凡例に基づくデザインルールチェック実行情報１１４の具体例である。このデザインルールチェック実行情報１１４は、レイヤ定義文１１５、許容最小間隔Ｓの検証処理１１６、融合処理１１８、許容最小間隔Ｔの検証処理１２０で構成されている。
【００８０】
図１５は、図２のＤＲＣ実行部２４の機能に基づく本発明におけるデザインルールチェックの実行処理のフローチャートであり、このフローチャートの処理手順が本発明によるデザインルールチェックの実行プログラムの処理手順を同時に表わしている。
【００８１】
図１５について、デザインルールチェックの実行処理を、図１４のデザインルールチェック実行情報１１４を参照して説明すると次のようになる。まずステップＳ１で、レイヤ定義文１１５に基づき各レイヤにレイヤ番号を定義する。
【００８２】
図１４のレイヤ定義文１１５にあっては、５行目の「ｍｅｔａｌ＿１」のレイヤを使用して斜め配線図形を描画していたとすると、ここに「Ｌａｙｅｒ１１」として１１番レイヤのレイヤ番号を定義する。またビアセルについては、６行目の「ｖｉａ＿ｍａｔ」を使用して描画していたとすると、ここに「Ｌａｙｅｒ１２」として１２番レイヤをレイヤ番号として定義する。
【００８３】
続いてステップＳ２で、同一レイヤ番号の図形データの融合処理、即ち第１段階の融合処理を行う。即ち、レイヤ定義文１１５の５行目で定義された１１番レイヤとなる複数の斜め配線図形を融合し、また６行目の１２番レイヤで定義されたビアセル図形を融合する。
【００８４】
次にステップＳ３で斜め配線の検証処理を行う。この斜め配線の検証処理は、図１４の９〜１０行目の許容最小間隔Ｓの検証処理１１６の指示に従い、斜め配線図形同士の間隔が許容最小間隔Ｓ未満であることを検証し、許容最小間隔Ｓ未満であればエラーデータを生成する。
【００８５】
次にステップＳ４で斜め配線とビアセルのビアマット図形の融合処理を行う。この融合処理は、図１４の１１〜１２行目の融合処理１１８の指示に従い、斜め配線図形とビアセル図形を融合して、融合図形として「ｎａｎａｍｅ」を作成する。
【００８６】
次にステップＳ５で、融合図形におけるビアセルのビアマット図形の融合に伴う突出部と、これに相対する斜め配線との間隔について、許容最小間隔Ｔを用いた検証処理を行う。即ち、図１４の１３〜１６行目の検証処理１２０の指示に従った処理を実行する。
【００８７】
具体的には、１４行目において斜め配線と融合図形の間隔が許容最小間隔Ｔ未満であるか否か検証し、許容最小間隔Ｔ未満であればエラーと判定する。更に１５行目において斜め配線とビアセルとの間隔についても、同様に許容最小間隔Ｔを用いた間隔の検証を行う。
【００８８】
このような検証処理が済むと、ステップＳ６で検証結果の表示とエラーパターンデータのファイル格納を行う。もしデザインルールチェックの実行処理によって斜め配線についてエラーパターンデータが表示されたならば、設計者はディスプレイに表示された形状部分のレイアウト図形データ、例えば図５のマスクレイヤ４６の配線図形における点線で囲んだ検証対象部５２についてエラーが判定されたならば、エラーを起こしている斜め配線５０の間隔を広げる調整を行った後、再度検証処理を行って、最小間隔を満足するレイアウト結果を生成する。
【００８９】
図１６は、本発明による斜め配線検証処理の第２実施形態の説明図である。この第２実施形態にあっては、斜め配線同士の許容最小間隔値Ｓによる検証におけるエラーデータにつき、エラーを起こしている間隔の部分にエラーレイヤによるエラー領域を貼り付け、また斜め配線とビアセルを融合した際の斜め配線のビアセルによる突出部との間隔についての許容最小間隔値Ｔを用いた検証でエラーデータが生じた場合にも、エラーを起こした間隔部分にエラーレイヤによるエラー領域を貼り付けるようにしたことを特徴とする。
【００９０】
図１６は、図１５のデザインルールチェック実行処理におけるステップＳ２，Ｓ３の処理が済んで、配線レイヤ１２２及びビアマットレイヤ１２４について斜め配線図形及びビアレイヤ図形が得られた後の処理である。
【００９１】
配線レイヤ１２２にあっては、斜め配線１２６，１２８，１３０，１３２が融合図形として得られており、これらにつき斜め配線検証処理１４０により許容最小間隔値Ｓによる検証を行う。
【００９２】
次に、第２図形融合処理１４２により配線レイヤ１２２の斜め配線とビアマットレイヤ１２４のビアセルのビアマット図形を融合した後、融合図形検証処理１４４により許容最小間隔値Ｔを用いた検証を行う。
【００９３】
このような２段階の検証処理により、マスクレイヤ１４６にあっては、融合配線図形１４８，１５２の間の間隔が許容最小間隔Ｓに違反して、ここにエラー領域１５５がエラーレイヤによって貼り付けられ、更に融合配線図形１５０における突出部と融合配線図形１５４の間に対する許容最小間隔値Ｔによる検証でエラーデータが発生して、ここにエラー領域１５６がエラーレイヤによって貼り付けられている。
【００９４】
更に、融合配線図形１５４と独立したビアセル１３８の間についても許容最小間隔値Ｔによる検証が行われ、この部分についてもエラーデータが発生することで、エラー領域１５８がエラーレイヤにより貼り付けられている。
【００９５】
図１７は、図１６の斜め配線検証処理１４０による検証処理を示している。この配線レイヤ１２２の検証処理にあっては、斜め配線１２６，１３０の間及び斜め配線１２８，１３２の間のそれぞれの間隔１７２，１７６について、斜め配線同士の許容最小間隔値Ｓを用いた検証を行っている。
【００９６】
ここで斜め配線１２６，１３０間の間隔Ｌについて、許容最小間隔値Ｓ未満となってエラーを発生した場合には、このエラーを発生した間隔１７２の部分に別途設けられたエラーレイヤによるエラー領域１５５を貼り付ける。
【００９７】
図１８は、図１６のビアマットレイヤ１２４を取り出しており、図９の場合と同様、ビアセル１３４，１３６，１３８はビア１６０，１６２，１６４とビアマット１６６，１６８，１７０で構成され、ビアマット１６６，１６８，１７０における配線かぶり値１６０−１，１６２−１，１７０−１は、斜め配線に対するビアの接触面積を十分に確保できる最適値が予め設定されている。
【００９８】
図１９は、図１６の融合図形検証処理１４４について、マスクレイヤ１４６を取り出している。この検証処理にあっては、マスクレイヤ１４６における隣接する融合配線図形１４８，１５２について、突出部１４８−１と相対するラインエッジとの間隔１７８につき、許容最小間隔値Ｔによる検証を行う。この場合、間隔１７８は許容最小間隔値Ｔ以上であることから、エラーデータは発生しない。
【００９９】
同様に、隣接する融合配線図形１５０，１５４について、突出部１５０−１と相対するラインエッジとの間隔１８０に対し、許容最小間隔値Ｔによる検証を行い、許容最小間隔値Ｔ未満であることから、設計規則に違反していると判断し、ここにエラー領域１５６をエラーレイヤにより貼り付ける。
【０１００】
更に、融合配線図形１５４と独立したビアセル１３８との間隔１８４についても許容最小間隔値Ｔによる検証を行い、この場合、間隔１８４が許容最小間隔Ｔ未満であることから設計規則に違反すると判断し、エラー領域１５８をエラーレイヤにより貼り付ける。
【０１０１】
図２０は、図１６のデザインルールチェックの実行により最終的に得られるマスクレイヤ１４６を取り出しており、間隔において違反した部分について、エラーレイヤによるエラー領域１５５，１５６，１５８が貼り付けられ、これが出力装置における画面表示となるため、設計者は作図された配線図におけるエラー領域の表示から直ちに間隔の違反個所を見つけることができる。
【０１０２】
図２１は、図２０のマスクレイヤ１４６にエラー領域を貼り付けているエラーレイヤ１８６の説明図であり、斜め配線図形における検証結果でエラーデータが生成されると、エラーを生じた間隔部分に対応したエラー領域１５５，１５６，１５８のエラーレイヤ１８６上における生成が行われることになる。
【０１０３】
なお上記の実施形態にあっては、例えば図１５のフローチャートのように、ステップＳ３で斜め配線の検証処理を行った後に、ステップＳ４で斜め配線とビアセルのビアマット図形の融合処理を行って、ステップＳ５で融合図形の検証処理を行っているが、この順番は逆であってもよい。即ち、最初にステップＳ４で斜め配線とビアセルの融合処理を行った後に融合図形の検証を行い、その後に斜め配線の検証処理を行うようにしてもよい。
【０１０４】
また上記の実施形態は、大規模半導体集積回路設計を例にとるものであったが、規模に関わらず適宜の半導体集積回路の回路設計に適用でき、更にプリント基板における回路設計についても、そのまま適用することができる。
【０１０５】
また本発明は、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
ここで本発明の特徴輪まとめて列挙すると、次の付記のようになる。
【０１０６】
（付記）
（付記１）
半導体集積回路設計のレイアウトデータから作成される斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを検証するコンピュータ支援による配線図形検証方法に於いて、
レイヤ定義部により、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
第１図形融合部により、前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合ステップと、
斜め配線検証部により、前記第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
第２図形融合部により、前記第１図形融合ステップで融合された前記斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合ステップと、
融合図形検証部により、前記第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を備えたことを特徴とする配線図形検証方法。（１）
【０１０７】
（付記２）
付記１記載の配線図形検証方法に於いて、
前記第１図形融合ステップは、斜め配線図形同士を取込んで融合すると共に、
ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、
前記第２図形融合ステップは、前記第１図形融合ステップで融合された斜め配線図形と前記ビアセル図形のビアマット図形を重なる部分で融合させることを特徴とする配線図形検証方法。（２）
【０１０８】
（付記３）
付記１記載の配線図形検証方法に於いて、前記斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。（３）
【０１０９】
（付記４）
付記１記載の配線図形検証方法に於いて、前記融合図形検証ステップは、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証することを特徴とする配線図形検証方法。（４）
【０１１０】
（付記５）
付記４記載の配線図形検証方法に於いて、前記斜め配線図形は水平および垂直方向に対し４５°に傾斜し、前記ビアセル図形は前記斜め配線の線幅を超える矩形形状であり、前記第２図形融合ステップで融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、前記融合図形検証ステップは、ビアセルの融合による斜め配線の突出し部分と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。（５）
【０１１１】
（付記６）
付記５記載の配線図形検証方法に於いて、前記融合図形検証ステップは、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対する前記ビアセル図形のコーナエッジとの間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。（６）
【０１１２】
（付記７）
付記１記載の配線図形検証方法に於いて、前記ビアマット図形は、前記ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成することを特徴とする配線図形検証方法。（７）
【０１１３】
（付記８）
コンピュータに、
半導体集積回路設計のレイアウトデータに含まれる斜め配線の図形データとビアセル図形のデータに対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合ステップと、
前記第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
前記第１図形融合ステップで融合された斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合ステップと、
前記第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を実行させることを特徴とするプログラム。（８）
【０１１４】
（付記９）
付記８記載のプログラムに於いて、
前記第１図形融合ステップは、斜め配線図形同士を取込んで融合すると共に、
ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、
前記第２図形融合ステップは、前記第１図形融合ステップで融合された前記斜め配線図形と前記ビアセル図形のビアマット図形とを重なる部分で融合させることを特徴とするプログラム。
【０１１５】
（付記１０）
付記８記載のプログラムに於いて、前記斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とするプログラム。
【０１１６】
（付記１１）
付記８記載のプログラムに於いて、前記融合図形検証ステップは、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証することを特徴とするプログラム。
【０１１７】
（付記１２）
付記１１記載のプログラムに於いて、前記斜め配線図形は水平および垂直方向に対し４５°に傾斜し、前記ビアセル図形は前記斜め配線の線幅を超える矩形形状であり、前記第２図形融合ステップで融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、前記融合図形検証ステップは、ビアセルの融合による斜め配線の突出し部分と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とするプログラム。
【０１１８】
（付記１３）
付記１２記載のプログラムに於いて、前記融合図形検証ステップは、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対する前記ビアセル図形のコーナエッジとの間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とするプログラム。
【０１１９】
（付記１４）
付記８記載のプログラムに於いて、前記ビアマット図形は、前記ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成することを特徴とするプログラム。
【０１２０】
（付記１５）
半導体集積回路設計のレイアウトデータから斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを作成するコンピュータ支援による配線図形検証装置に於いて、
半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義部と、
前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合部と、
前記第１図形融合部で融合された斜め配線図形を検証する斜め配線検証部と、
前記第１図形融合部により融合された斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合部と、
前記第２図形融合部で融合された融合斜め配線図形を検証する融合図形検証部と、
を備えたことを特徴とする配線図形検証装置。（９）
【０１２１】
（付記１６）
付記１５記載の配線図形検証装置に於いて、
前記第１図形融合部は、斜め配線図形同士を取込んで融合すると共に、
ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、
前記第２図形融合部は、前記第１図形融合部で融合された前記斜め配線図形と前記ビアセル図形のビアマット図形とを重なる部分で融合させることを特徴とする配線図形検証装置。
【０１２２】
（付記１７）
付記１５記載の配線図形検証装置に於いて、前記斜め配線検証部は、隣接する斜め配線図形同士の間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証装置。
【０１２３】
（付記１８）
付記１５記載の配線図形検証装置に於いて、前記融合図形検証部は、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証することを特徴とする配線図形検証装置。
【０１２４】
（付記１９）
付記１８記載の配線図形検証装置に於いて、前記斜め配線図形は水平および垂直方向に対し４５°に傾斜し、前記ビアセル図形は前記斜め配線の線幅を超える矩形形状であり、前記第２図形融合部で融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、前記融合図形検証部は、ビアセルの融合による斜め配線の突出し部分と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証装置。
【０１２５】
（付記２０）
付記１９記載の配線図形検証装置に於いて、前記融合図形検証部は、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対する前記ビアセル図形のコーナエッジとの間隔が所定の設計規則に違反していないかを検証することを特徴とする配線図形検証装置。
【０１２６】
（付記２１）
付記１５記載の配線図形検証装置に於いて、前記ビアマット図形は、前記ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成することを特徴とする配線図形検証装置。
【０１２７】
【発明の効果】
以上説明してきたように本発明によれば、レイアウトデータから作成されるビアセルの融合による突出部を持つ斜め配線同士の許容最小間隔の検証につき、ビアセルを融合する前の段階で斜め配線同士の許容最小間隔を検証し、またビアセルを融合した後にビアセルの突出部とこれに隣接する斜め配線との間隔については、斜め配線同士より緩やかな許容最小間隔値を用いた検証を行うことで、ビアセルが融合される斜め配線同士であっても、ビアセルの融合による突出部による擬似エラーを発生することなく、斜め配線同士の許容最小間隔の検証ができ、この結果、設計規則に基づいて許容される最小距離まで斜め配線同士を近づけることができるため、斜め配線による配線長の節約、配線遅延の抑制、チップ面積の縮小に貢献でき、検証処理によるレイアウト変更が適切にできることで歩留まり向上に貢献する。
【０１２８】
また本発明にあっては、斜め配線図形とビアセル図形をそれぞれ別のレイヤで作成するだけで、斜め配線同士の許容最小間隔の検証及びビアセルを融合した斜め配線における緩やかな許容最小間隔の検証が実現でき、既存のデザインルールチェックのツールに特別な機能を追加することなく簡単且つ容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明の配線図形検証方法が実施されるシステム構成のブロック図
【図３】図２の配線図形検証装置が適用されるコンピュータのハードウェア環境の説明図
【図４】本発明による配線図形検証を含む半導体集積回路設計の工程説明図
【図５】本発明の配線図形検証が適用される配線マスク図形の説明図
【図６】図５に融合される配線レイヤにおける配線図形の説明図
【図７】図５に融合されるビアマットレイヤにおけるビアマット図形の説明図
【図８】本発明による斜め配線検証処理の第１実施形態の説明図
【図９】図８のビアマットレイヤにおけるビアマット図形の説明図
【図１０】図８の斜め配線レイヤにおける斜め配線図形と間隔検証の説明図
【図１１】図８における融合前の斜め配線マスク図形の説明図
【図１２】図８における融合された斜め配線マスク図形と間隔検証の説明図
【図１３】本発明に使用するデザインルールチェック実行情報の凡例の説明図
【図１４】本発明のデザインルールチェックの実行に使用されるレイヤ定義文と検証ルールの具体例の説明図
【図１５】本発明によるデザインルールチェックの実行処理のフローチャート
【図１６】本発明による斜め配線検証処理の第２実施形態の説明図
【図１７】図１６の配線レイヤにおける斜め配線図形と間隔検証の説明図
【図１８】図１６のビアマットレイヤにおけるビアセル図形の説明図
【図１９】図１６における融合された斜め配線マスク図形と間隔検証の説明図
【図２０】図１６における斜め配線マスク図形と間隔検証により張られたエラー領域の説明図
【図２１】図２０に対するエラーレイヤの説明図
【図２２】従来のデザインルールチェックによる配線マスク図形の作成と間隔検証の説明図
【図２３】従来のデザインルールチェックによる斜め配線マスク図形を作成する融合処理の説明図
【図２４】従来の斜め配線マスク図形における間隔検証の説明図
【符号の説明】
１０：配線図形検証装置
１２：入力装置
１４：出力装置
１６：内部記憶装置
１８：レイアウトデータ入力部
２０：ＤＲＣルール入力部
２２：制御部
２４：ＤＲＣ実行部
２６：レイヤ定義部
２８：第１図形融合部
３０：斜め配線検証部
３２：第２図形融合部
３４：融合図形検証部
３６：レイアウトデータ記憶部
３８：ＤＲＣルール記憶部
４０：検証対象図形記憶部
４２：エラーパターンデータ記憶部
４４：エラーパターンデータ表示部
４６，１４６：マスクレイヤ
４８：セル
５０：斜め配線
５２：検証対象部
５４，６０，１２２：配線レイヤ
５６，６２，１２４：ビアマットレイヤ
５８，７０，７２，１３４，１３６，１３８：ビアセル
６４，６６，６８，１２６，１２８，１３０，１３２：斜め配線
７４，１４０：斜め配線検証処理
７６，１４２：第２図形融合処理
７８：マスクレイヤ
８０，８２，８４，１４８，１５０，１５２，１５４：融合配線図形
８０−１，８０−２，８２−１，８２−２：突出部
８６，１４４：融合図形検証処理
９０，９２，１６０，１６２，１６４：ビア
９４，９６，１６６，１６８，１７０：ビアマット
９４−１，９６−１，１６０−１，１６２−１，１７０−１：配線かぶり値
１０４，１０６，１７２，１７６：間隔
１０８，１１０，１７８，１８０，１８４：突出部間隔
１１２：デザインルールチェック実行情報記述凡例
１１４：デザインルールチェック実行情報（ＤＣＲ実行情報）
１１２−１，１１５：レイヤ定義文
１１２−２，１１６：融合処理
１１８：融合処理文
１５５，１５６，１５８：エラー領域
１８６：エラーレイヤ
【発明の属する技術分野】
本発明は、大規模半導体集積回路等の回路設計のレイアウトデータから配線マスク用の図形データを作成するコンピュータ支援による配線図形検証方法、プログラム及び装置に関し、特にレイアウトデータから斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを作成して検証する配線図形検証方法、プログラム及び装置に関する。
【０００２】
【従来の技術】
従来、コンピュータ支援による大規模半導体集積回路の設計作業では、配置配線設計またはレイアウト設計と呼ばれる論理回路図もしくは電子回路図に従って集積回路上に素子の配置を定め、これら素子間の配線経路を決定した後、これらに基づいたマスク生成のための作図工程がある。
【０００３】
周知のとおり、レイアウト設計ではレイアウト検証が行われる。このレイアウト検証とは、設計最終段階のマスク生成のための作図データ（アートワークデータ）に対し設計の正しさを確かめるものである。
【０００４】
このレイアウト検証において、デザインルールチェック（ＤＲＣ）と呼ばれる検証が行われる。これは、製造プロセスを検討した上で得られた各種制約を考慮して設計される幾何学的設計規則、すなわちデザインルールに対し作図データが違反していないかを検証する工程である。
【０００５】
従来のデザインルールチェックでは、デザインルールに基づいて配線図形同士の間隔を見て設計規則に違反していないかを検証する。また、配線図形とビア図形との間隔や、ビア図形を配線図形が設計規則に基づいて製造後の接触面積を保証できるよう、そのかぶりを満たしているかどうかを検証する。
【０００６】
これらはいずれも古典的な技術であり、その一般例を図２２に示す。従来のレイアウト検証では、まず図２２（Ａ）のようにレイアウトデータに基づいて配線レイヤの配線３００と３０２を、またビアセルレイヤのビアセル３０４と３０６を同じレイヤで描画する。この描画により配線３００とビアセル３０４及び配線３０２とビアセル３０６が重なれば、図２２（Ｂ）のように、自動的に１つの図形に融合され、融合配線図形３０８，３１０が生成される。
【０００７】
ここでビアセル３０４，３０６は、図２２（Ａ）のように、ビア３１２，３１４にビアマット３１６，３１８を結合した形状であり、ビアマット３１６，３１８によりビア３１２，３１４の周囲に配線かぶりを形成し、この配線かぶりは、配線３００，３０２とビア３１２，３１４の接触面積をデザインルールに基づいて保持する配線かぶり値を満たすサイズをもつようにビアマット３１６，３１８を準備している。
【０００８】
このためビア３１２，３１４とビアマット３１６，３１８から構成されるビアセル３０４，３０６は、配線３００，３０２との融合処理により、ビアマット３１６，３１８が配線３００，３０２と融合して図２２（Ｂ）のように融合配線図形３０８，３１０となる。
【０００９】
次に図２２（Ｂ）の融合配線図形３０８，３１０について、幾何学的な設計規則に基づく配線図形同士の許容最小間隔値Ｓを満たすかどうか検証する。即ち、融合図形配線３０８，３１０の間隔を走査し、間隔３２０，３２２のビアセルの融合部分で最小間隔となることから、この間隔３２０，３２２が許容最小間隔値Ｓ以上であれば設計規則を満たすと判定し、許容最小間隔値Ｓ未満であれば設計規則に違反し、エラーと判定する。設計規則に基づく配線図形同士の許容最小間隔値Ｓは、一般的に配線幅に応じて異なる。
【００１０】
更に、融合配線図形３０８，３１０におけるビア３１２，３１４のかぶり値３２６，３２８についても、設計規則に基づく許容かぶり値を満たすかどうかの検証も行う。この許容かぶり値も、一般的にビア３１２，３１４が存在する配線３００，３０２の線幅に応じて異なる。
【００１１】
【特許文献１】
特開平１１−２９７８３１号公報
【特許文献２】
特許第２９５３０５１号公報
【特許文献３】
特許第２５８０７７２号公報
【００１２】
【発明が解決しようとする課題】
ところで従来のレイアウト設計にあっては、配線パターンは水平及び垂直方向に配置しているが、近年にあっては、配線長を短縮して線路抵抗及び浮遊容量を低減して高周波化に伴う伝送特性を改善するため、斜め４５°方向に配線パターンを配置する斜め配線が取り入れられるようになっている。しかしながら、斜め配線を対象としたレイアウト検証にあっては、次の問題がある。
【００１３】
図２３は、斜め配線を対象としたデザインルールチェックの説明図である。このデザインルールチェックは、斜め配線レイヤ４００の斜め配線４０２，４０４と、ビアマットレイヤ４０６のビアセル４０８，４１０を同一レイヤとして自動融合処理４１２で取込んで描画することで、融合図形レイヤ４１４に融合斜め配線図形４１６，４１８を生成している。
【００１４】
この場合にも、ビアセル４０８，４１０は、ビア４２０，４２２とビアマット４２４，４２６から構成されており、ビアマット４２４，４２６の部分が斜め配線４０２，４０４と融合することになる。
【００１５】
この融合斜め配線図形４１６，４１８については、図２４に拡大して示すように、斜め配線部分の間隔４２５が設計規則に基づく配線図形同士の許容最小間隔値Ｓを満たすかどうか検証し、許容最小間隔値Ｓ未満であればエラーと判定する。
【００１６】
しかしながら、融合斜め配線図形４１６，４１８は、ビア４２０，４２２の周囲にかぶり値を持って配置したビアマットの融合により、斜め配線に直交する方向に突出部４２７，４２８，４３０，４３２を生じている。
【００１７】
この突出部４２７，４２８，４３０，４３２については、突出し量が製造誤差の範囲内であれば、製造時に頂点が丸まることになる。そこで、融合斜め配線図形４１６の突出部４２８と融合斜め配線図形４１８との間隔４３４、及び融合斜め配線図形４１８の突出部４３０と融合斜め配線図形４１６との間隔４３６の検証については、斜め配線同士の許容最小間隔値Ｓよりも緩い許容最小間隔値Ｔが設定される。
【００１８】
しかし、デザインルールチェックにおいて、設計規則に基づいて斜め配線図形同士の許容最小間隔値Ｓの検証を実行した場合、配線幅からの突出部４２８，４３０の間隔４３４，４３６については、突出部についての許容最小間隔値Ｔを満足するが、それより値の大きな斜め配線同士の許容最小間隔値Ｓは満たさず設計規則に違反してしまい、擬似エラーを発生する。
【００１９】
このため、斜め配線同士の間隔検証でビアセルの融合による突出部が存在すると、擬似エラーが発生し、正しく検証することができない。
【００２０】
この擬似エラーを回避するためには、許容最小間隔値Ｔを満たす突出部についても、斜め配線図形同士の許容最小間隔値Ｓまで広げなければならず、デザインルールチェックでの全ての違反を除くようにレイアウトするためには必要以上の斜め配線間隔を要求されることになる。
【００２１】
これによる配線間隔の増大は、配線長の増大やチップ面積の増大につながり、斜め配線による配線長の節約、配線遅延縮小、チップ面積削減による歩留まり向上などの様々な恩恵を受けられなくなる。
【００２２】
本発明は、斜め配線図形のビアセル融合部分での突出により擬似エラーを発生することなく、斜め配線図形同士及び斜め配線と突出部につき異なる許容最小間隔値による検証を可能とする配線図形検証方法、プログラム及び装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
図１は本発明の原理説明図である。
（方法）
本発明は、半導体集積回路設計のレイアウトデータから作成される斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを検証するコンピュータ支援による配線図形検証方法を提供する。
【００２４】
この配線図形検証方法は、
レイヤ定義部２６により、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
第１図形融合部２８により、レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を合成して重なる部分で融合する第１図形融合ステップと、
斜め配線検証部３０により、第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
第２図形融合部３２により、検証の済んだ斜め配線図形とビアセル図形を合成して重なる部分で融合した斜め配線マスク図形を作成する第２図形融合ステップと、
融合図形検証部３４により、第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を備えたことを特徴とする。
【００２５】
このように本発明の配線図形検証方法は、斜め配線レイヤとビアマットレイヤを異なるレイヤに定義することで、ビアセル図形と融合することなく斜め配線図形を単独で描画し、斜め配線図形とビアセル図形を別々のレイヤの図形として個別に融合（第１図形融合ステップ）できる。このため、斜め配線とビアセルの融合による突出部との間隔により発生する擬似エラーを回避し、斜め配線同士の許容最小間隔値Ｓによる検証ができる。
【００２６】
またレイヤの異なる斜め配線とビアセルにつき、レイヤの融合処理（第２図形融合ステップ）を実行することで、両者を融合した斜め配線マスク図形を生成し、この斜め配線マスク図形に対し斜め配線とビアマットの融合による突出部の許容最小間隔値Ｔによる検証ができる。
【００２７】
ここで第１図形融合ステップは、斜め配線図形同士を取込んで融合すると共に、
ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、第２図形融合ステップは、第１図形融合ステップで融合された斜め配線図形とビアセル図形のビアマット図形と重なる部分で融合させることを特徴とする。
【００２８】
斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に違反していないかを検証する。即ち、斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に基づく許容最小間隔値Ｓに違反していないかを検証する。
【００２９】
融合図形検証ステップは、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証する。即ち、斜め配線図形は水平および垂直方向に対し４５°に傾斜し、ビアセル図形は斜め配線の線幅を超える矩形形状であり、第２図形融合ステップで融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、融合図形検証ステップは、ビアセルの融合による斜め配線の突出部と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値Ｔに違反していないかを検証する。
【００３０】
融合図形検証ステップは、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対するビアセル図形のコーナエッジとの間隔が所定の設計規則に基づく許容最小間隔値Ｔに違反していないかを検証する。
【００３１】
本発明におけるビアマット図形は、ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成する。
【００３２】
（プログラム）
本発明は、半導体集積回路設計のレイアウトデータから作成される斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを検証する配線図形検証のためのプログラムを提供する。
【００３３】
このプログラムは、コンピュータに、
半導体集積回路設計のレイアウトデータに含まれる斜め配線の図形データとビアセル図形のデータに対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に融合する第１図形融合ステップと、
第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
第１図形融合ステップで融合された斜め配線図形とビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合ステップと、
第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を実行させることを特徴とする。なお、本発明によるプログラムの詳細は、配線図形検証方法と基本的に同じになる。
【００３４】
（装置）
本発明は、半導体集積回路設計のレイアウトデータから斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを作成するコンピュータ支援による配線図形検証装置を提供する。
【００３５】
この配線図形検証装置は、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義部と、レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合部と、第１図形融合部で融合された斜め配線図形を検証する斜め配線検証部と、第１図形融合部により融合された斜め配線図形とビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合部と、第２図形融合部で融合された融合斜め配線図形を検証する融合図形検証部とを備えたことを特徴とする。なお、本発明による配線図形検証装置の詳細は、配線図形検証方法と基本的に同じになる。
【００３６】
【発明の実施の形態】
図２は、本発明の配線図形検証方法が実施されるシステム構成のブロック図である。図２において、本発明の配線図形検証方法が実施されるシステムは、配線図形検証装置１０、入力装置１２、出力装置１４更に配線図形検証装置１０の内部記憶装置１６で構成される。
【００３７】
入力装置１２にはレイアウトデータ入力部１８とＤＲＣルール入力部２０が設けられる。レイアウトデータ入力部１８は設計処理が完了したレイアウトデータを入力して、内部記憶装置１６のレイアウトデータ記憶部３６に記憶する。
【００３８】
ＤＲＣルール入力部２０は入力されたレイアウトデータから作成された配線図形のデザインルールチェックを実行するための実行情報であるＤＲＣルールを入力し、内部記憶装置１６のＤＲＣルール記憶部３８に記憶する。
【００３９】
配線図形検証装置１０には全体の制御を行う制御部２２とＤＲＣ実行部２４が設けられる。ＤＣＲ実行部２４には本発明による配線図形検証装置を実行するためレイヤ定義部２６、第１図形融合部２８、斜め配線検証部３０、第２図形融合部３２及び融合図形検証部３４の機能が設けられている。
【００４０】
このＤＲＣ実行部２４の処理機能に対応して、内部記憶装置１６には検証対象図形記憶部４０と検証結果により得られたエラーパターンを格納するエラーパターンデータ記憶部４２が設けられる。また出力装置１４にはＤＲＣ実行部２４による検証結果として得られたエラーパターンを表示するためのエラーパターンデータ表示部４４が設けられている。
【００４１】
ＤＲＣ実行部２４に設けられた各機能部の処理内容は次のようになる。レイヤ定義部２６はレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイアウト番号を定義する。第１図形融合部２８はレイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取り込み、同一レイアウト番号同士の図形を融合する第１段階の図形融合処理を行う。
【００４２】
斜め配線検証部３０は第１図形融合部２８の融合処理で得られた斜め配線図形を対象に幾何学的な設計規則により、予め定められた所定の斜め配線同士の許容最小間隔値Ｓによる検証処理を行う。
【００４３】
第２図形融合部３２は第１図形融合部２８で融合された斜め配線図形とビアセル図形を融合して斜め配線マスク図形を作成する。融合図形検証部３４は第２図形融合部３２で融合された斜め配線図形とビアセル図形を含む斜め配線図形を対象に斜め配線とビアセルの突出部との間隔について予め定められた所定の許容最小間隔値Ｔ（但しＴ＜Ｓ）による検証を行う。
【００４４】
図２における本発明の配線図形検証装置１０は、例えば図３のようなコンピュータのハードウェア資源により実現される。図３のコンピュータにおいて、ＣＰＵ２００のバス２０１にはＲＡＭ２０２、ハードディスクドコントローラ（ソフト）２０４、フロッピィディスクドライバ（ソフト）２１０、ＣＤ−ＲＯＭドライバ（ソフト）２１４、マウスコントローラ２１８、キーボードコントローラ２２２、ディスプレイコントローラ２２６、通信用ボード２３０が接続される。
【００４５】
ハードディスクコントローラ２０４はハードディスクドライブ２０６を接続し、本発明のデザインルールチェックを実行するアプリケーションプログラムをローディングしており、コンピュータの起動時にハードディスクドライブ２０６から必要なプログラムを呼び出して、ＲＡＭ２０２上に展開し、ＣＰＵ２００により実行する。
【００４６】
フロッピィディスクドライバ２１０にはフロッピィディスクドライブ（ハード）２１２が接続され、フロッピィディスク（Ｒ）に対する読み書きができる。ＣＤ−ＲＯＭドライバ２１４に対しては、ＣＤドライブ（ハード）２１６が接続され、ＣＤに記憶されたデータやプログラムを読み込むことができる。
【００４７】
マウスコントローラ２１８はマウス２２０の入力操作をＣＰＵ２００に伝える。キーボードコントローラ２２２はキーボード２２４の入力操作をＣＰＵ２００に伝える。ディスプレイコントローラ２２６は表示部２２８に対して表示を行う。通信用ボード２３０は無線を含む通信回線２３２を使用し、インターネット等のネットワークを介して他のコンピュータやサーバとの間で通信を行う。
【００４８】
図４は、本発明の配線図形検証方法が行われるレイアウト設計を含むコンピュータ支援による半導体集積回路設計処理の工程説明図である。
【００４９】
この半導体集積回路設計処理の工程は、まずステップＳ１でチップ全体の機能の構成を決定する機能設計を行う。続いてステップＳ２で回路パラメータ及び回路間の接続を決定する論理回路設計を行う。次にステップＳ３でセルの配置と配線を行うレイアウト設計を行う。
【００５０】
このレイアウト設計は、通常、セルの配置処理、概略配線処理、詳細配線処理の手順で行われる。レイアウト設計の中ではセルの配置及び配線の終了により得られたレイアウトデータを対象にレイアウト検証が行われ、このレイアウト検証の中で本発明によるデザインルールチェック（ＤＲＣ）による検証が行われる。
【００５１】
レイアウト設計が完了するとステップＳ４でマスクパターンの生成が行われ、続いてステップＳ５で生成されたマスクパターンに基づく集積回路の製造が行われ、最終的に製造された集積回路のテストがステップＳ６で行われることになる。
【００５２】
図５は、本発明による配線図形検証処理が適用される配線マスク図形の一例である。図５において、配線マスク図形はレイアウトデータに基づいた描画処理によりマスクレイヤ４６上に作成され、この例では５箇所にセル４８が配置され、各セル４８に対し縦配線及び横配線に加え、斜め配線５０が行われている。
【００５３】
また各配線の所定の位置にはビア５２が形成され、他の配線レイヤとの電気的な接続を可能としている。このようなマスクレイヤ４６の配線図形において、本発明による配線図形検証処理は、例えば点線で囲んだ検証対象部５２に存在するビア５２を備えた斜め配線５０を対象に実行される。
【００５４】
図６は、図５の配線マスク図形の作成に使用される配線レイヤ５４の配線図形の説明図である。図６において、配線レイヤ５４にあっては、縦配線、横配線，更に本発明が対象とする斜め配線５０を含む配線図形が作成されている。即ち配線レイヤ５０の配線図形は、図５のマスクレイヤ４６の配線マスク図形からセル４８及びビア５２を除いた融合前の図形ということができる。
【００５５】
図７は、図５の配線マスク図形の作成に使用されるビアマットレイヤ５６におけるビアセル５８のビアマット図形である。このビアマットレイヤ５６にあっては図５のマスクレイヤ４６からセル４８及び縦横斜め配線５０を除いた融合前の図形であり、ビアセル５８のビアマット図形のみが配置されている。
【００５６】
このため本発明の配線図形検証処理であるデザインルールチェックの実行処理にあっては、図６の配線レイヤ５４の配線図形と図７のビアマットレイヤ５６のビアセル図形を準備し、更にセルレイヤのセル図形を加えることでこれらを融合して図５のようなマスクレイヤ４６の配線マスク図形を生成し、例えば検証対象部５２の斜め配線５０同士の配線間隔の検証を行う。
【００５７】
図８は、本発明による斜め配線検証処理の第１実施形態の説明図である。本発明による斜め配線検証処理にあっては、
（１）レイヤ番号の定義
（２）同一レイヤ番号の図形データを融合する第１融合処理
（３）斜め配線の検証処理
（４）斜め配線とビアセルの第２融合処理
（５）融合図形の検証処理
の５つの処理手順を持っている。図８の斜め配線検証処理にあっては、前記（１）のレイヤ番号の定義と（２）の第１融合処理が済んだ以降の処理を表している。
【００５８】
まず配線レイヤ６０は同一のレイヤ番号が付された斜め配線６４，６６，６８を融合して斜め配線図形を生成している。またビアマットレイヤ６２には同じレイヤ番号のビアセル７０，７２のビア同士及びビアマット同士を融合してビアセル図形を生成している。この配線レイヤ６０及びビアマットレイヤ６２の各図形の生成が第１段階の融合処理の処理結果である。
【００５９】
次の本発明にあっては、配線レイヤ６０の斜め配線６４，６６，６８を対象に斜め配線検証処理７４を実行する。この斜め配線検証処理７４は、斜め配線６４に対し隣接する斜め配線６６，６８のそれぞれの間隔が幾何学的な設計規則により定められた所定の許容最小間隔値Ｓより大きいか否かを検証し、許容最小間隔値Ｓ以上であれば設計規則を満たし、許容最小間隔値Ｓより小さければ設計規則に違反するとしてエラーデータを生成する。
【００６０】
配線レイヤ６０の斜め配線６４，６６，６８に対する斜め配線検証処理７４が済むと、第２図形融合処理７６を行う。この第２図形融合処理７６は配線レイヤ６０とビアマットレイヤ６２のレイヤ図形の融合を実行する。この第２図形融合処理７６によりマスクレイヤ７８上に斜め配線６４，６６にビアセル７０，７２がそれぞれ融合された融合配線図形８０，８２が生成される。尚、斜め配線６８はビアセル７０の融合がないことからそのまま融合配線図形８４となる。
【００６１】
このようにしてマスクレイヤ７８に融合配線図形８０，８２，８４が生成されると、融合図形検証処理８６が行われる。融合図形検証処理８６は、融合配線図形８０，８２におけるビアセル７０，７２との融合による突出部とこれに隣接する融合配線図形との間隔を対象に、幾何学的な設計規則による所定の許容最小間隔値Ｔによる検証を行う。
【００６２】
そして突出部と斜め配線間の間隔が許容最小間隔値Ｔ以上であれば設計規則を満たすと判定し、許容最小間隔値Ｔより小さければ設計規則に違反するとしてエラーデータを生成する。
【００６３】
図９は、図８のビアマットレイヤ６２を取り出している。ビアマットレイヤ６２に配置されたビアセル７０，７２は、それぞれビア９０，９２とビアマット９４，９６で構成されている。
【００６４】
ビアマット９４，９６は、図８のマスクレイヤ７８のように斜め配線６４，６６と融合された際に、ビア９０，９２と斜め配線の間の接触面積を十分に確保するために設計されており、本発明にあっては斜め配線に融合されるビアマット９４，９６について斜め配線固有の接触面積を確保するための最適な配線かぶり値９４−１，９６−１を予め設定している。
【００６５】
このため本発明におけるデザインルールチェックの実行処理にあっては、斜め配線に融合されるビアセル７０，７２のビアマットについては予め適切な配線かぶり値が設定されていることから、検証処理において配線かぶり値を検証する必要がなく、そのぶん処理が簡略化できる。
【００６６】
図１０は、図８の配線レイヤ６０を対象とした斜め配線検証処理７４による検証処理の説明図である。配線レイヤ６０について作成された斜め配線６４に対する隣接する斜め配線６６，６８のそれぞれについて、矢印で示す両者の間隔１０４，１０６を斜め配線方向に操作しながら設計規則で定めた斜め配線間隔の許容最小間隔値Ｓと比較し、許容最小間隔値Ｓ未満であれば設計規則に違反するとしてエラーデータを生成する。
【００６７】
エラーデータの生成は、例えば斜め配線６４と斜め配線６６間の間隔１０４について許容最小間隔値Ｓ未満となって設計規則に違反した場合には、矢印１０４が位置する斜め配線６４のエッジライン及び斜め配線６６のエッジラインを指定するエラーデータを作成し、図２の出力装置１４におけるエラーパターンデータ表示部４４により、例えば太線で示すエラー表示６４−１，６６−１のように他のエッジラインに対し区別できる表示とする。またエラー表示としては、エッジラインの色を通常の黒から例えば赤などに切替表示しても良い。
【００６８】
図１１は、図８の第２図形融合処理７６におけるマスクレイヤ７８の融合前の説明図である。このマスクレイヤ７８における融合前の状態にあっては、斜め配線６４，６６に対し、ビアセル７０，７２が配置され、この状態でビアセル７０，７２におけるビアマット９４，９６が斜め配線６４，６６と一体化するように融合処理を行い、これによって図１２に取り出して示すマスクレイヤ７８における融合配線図形８０，８２が得られる。
【００６９】
図１２は、図８におけるマスクレイヤ７８の融合配線図形を対象とした間隔検証処理の説明図である。マスクレイヤ７８における融合配線図形８０，８２は、斜め配線に対するビアセルの融合によって斜め配線方向に対し直行する方向に突出部８０−１，８０−２及び突出部８２−１，８２−２を生じている。
【００７０】
この突出部８０−１，８０−２及び突出部８２−１，８２−２は、実際に半導体製造を行った際には先端の頂点が丸くなることから、この製造時の丸みを考慮して斜め配線同士の許容最小間隔値Ｓより緩やかな斜め配線と突出部との間の許容最小間隔値Ｔに基づいた間隔の検証処理を行う。
【００７１】
即ち融合配線図形８０の突出部８０−１の頂点とこれに相対する融合配線図形８４のエッジラインとの間隔１０８が許容最小間隔値Ｔを満足するか否か検証し、許容最小間隔値Ｔより小さければ設計規則に違反するとしてエラーデータを生成する。
【００７２】
同様に融合配線図形８２の突出部８２−１とこれに相対する融合配線図形８０のエッジラインとの間隔１１０について、許容最小間隔値Ｔによる検証を行ない、もし許容最小間隔値Ｔより小さければ設計規則に違反するとしてエラーデータを生成する。
【００７３】
このように本発明の配線間隔検証処理にあっては、斜め配線同士の間隔についてはビアセルの融合を行う前に実行していることから、融合付けにおける斜め配線のビアセルによる突出部による間隔検証で擬似エラーが発生してしまうことを確実に防止することができる。
【００７４】
また斜め配線とビアセルによる突出部との検証については斜め配線とビアセルを融合した後に行うことで、斜め配線同士の間隔検証から独立して検証できる。更にビアの斜め配線に対するかぶり値については、予め斜め配線とビアの接触面積を確保する適切な配線かぶり値が設定されているため特にかぶり値の検証を必要としない。
【００７５】
図１３は、本発明によるデザインルール検証の実行処理に使用されるデザインルールチェック実行情報１１２の記述凡例である。この本発明によるデザインルールチェックのための実行情報１１２は、レイヤ定義文１１２−１、図形融合処理１１２−２、許容最小間隔Ｓによる検証処理１１２−３及び許容最小間隔Ｔによる検証処理１１２−４の４つの制御文で構成されている。
【００７６】
即ち、レイヤ定義文１１２−１は「ｍｅｔａｌ＝Ｌａｙｅｒ７７」とすることで、レイヤ番号７７番を融合レイヤ（ｍｅｔａｌ ｌａｙｅｒ）と定義している。
【００７７】
また、融合処理１１２−２は「Ｚ＝Ｘ ＯＲ Ｙ」と記述することにより、図形Ｘと図形Ｙの融合処理後の図形Ｚの作成を指示する。
【００７８】
また、許容最小間隔Ｓの検証処理１１２−３は「ＳＰＡＣＥ Ｘ Ｘ＜Ｓ」を記述することにより、図形Ｘ〜図形Ｘ間の許容最小間隔Ｓの検証を指示する。更に、許容最小間隔Ｔの検証処理１１２−４は「ＳＰＡＣＥ Ｘ Ｙ＜Ｔ」を記述することにより、図形Ｘ〜図形Ｙ間の許容最小間隔Ｔの検証を指示する。
【００７９】
図１４は、図１３の記述凡例に基づくデザインルールチェック実行情報１１４の具体例である。このデザインルールチェック実行情報１１４は、レイヤ定義文１１５、許容最小間隔Ｓの検証処理１１６、融合処理１１８、許容最小間隔Ｔの検証処理１２０で構成されている。
【００８０】
図１５は、図２のＤＲＣ実行部２４の機能に基づく本発明におけるデザインルールチェックの実行処理のフローチャートであり、このフローチャートの処理手順が本発明によるデザインルールチェックの実行プログラムの処理手順を同時に表わしている。
【００８１】
図１５について、デザインルールチェックの実行処理を、図１４のデザインルールチェック実行情報１１４を参照して説明すると次のようになる。まずステップＳ１で、レイヤ定義文１１５に基づき各レイヤにレイヤ番号を定義する。
【００８２】
図１４のレイヤ定義文１１５にあっては、５行目の「ｍｅｔａｌ＿１」のレイヤを使用して斜め配線図形を描画していたとすると、ここに「Ｌａｙｅｒ１１」として１１番レイヤのレイヤ番号を定義する。またビアセルについては、６行目の「ｖｉａ＿ｍａｔ」を使用して描画していたとすると、ここに「Ｌａｙｅｒ１２」として１２番レイヤをレイヤ番号として定義する。
【００８３】
続いてステップＳ２で、同一レイヤ番号の図形データの融合処理、即ち第１段階の融合処理を行う。即ち、レイヤ定義文１１５の５行目で定義された１１番レイヤとなる複数の斜め配線図形を融合し、また６行目の１２番レイヤで定義されたビアセル図形を融合する。
【００８４】
次にステップＳ３で斜め配線の検証処理を行う。この斜め配線の検証処理は、図１４の９〜１０行目の許容最小間隔Ｓの検証処理１１６の指示に従い、斜め配線図形同士の間隔が許容最小間隔Ｓ未満であることを検証し、許容最小間隔Ｓ未満であればエラーデータを生成する。
【００８５】
次にステップＳ４で斜め配線とビアセルのビアマット図形の融合処理を行う。この融合処理は、図１４の１１〜１２行目の融合処理１１８の指示に従い、斜め配線図形とビアセル図形を融合して、融合図形として「ｎａｎａｍｅ」を作成する。
【００８６】
次にステップＳ５で、融合図形におけるビアセルのビアマット図形の融合に伴う突出部と、これに相対する斜め配線との間隔について、許容最小間隔Ｔを用いた検証処理を行う。即ち、図１４の１３〜１６行目の検証処理１２０の指示に従った処理を実行する。
【００８７】
具体的には、１４行目において斜め配線と融合図形の間隔が許容最小間隔Ｔ未満であるか否か検証し、許容最小間隔Ｔ未満であればエラーと判定する。更に１５行目において斜め配線とビアセルとの間隔についても、同様に許容最小間隔Ｔを用いた間隔の検証を行う。
【００８８】
このような検証処理が済むと、ステップＳ６で検証結果の表示とエラーパターンデータのファイル格納を行う。もしデザインルールチェックの実行処理によって斜め配線についてエラーパターンデータが表示されたならば、設計者はディスプレイに表示された形状部分のレイアウト図形データ、例えば図５のマスクレイヤ４６の配線図形における点線で囲んだ検証対象部５２についてエラーが判定されたならば、エラーを起こしている斜め配線５０の間隔を広げる調整を行った後、再度検証処理を行って、最小間隔を満足するレイアウト結果を生成する。
【００８９】
図１６は、本発明による斜め配線検証処理の第２実施形態の説明図である。この第２実施形態にあっては、斜め配線同士の許容最小間隔値Ｓによる検証におけるエラーデータにつき、エラーを起こしている間隔の部分にエラーレイヤによるエラー領域を貼り付け、また斜め配線とビアセルを融合した際の斜め配線のビアセルによる突出部との間隔についての許容最小間隔値Ｔを用いた検証でエラーデータが生じた場合にも、エラーを起こした間隔部分にエラーレイヤによるエラー領域を貼り付けるようにしたことを特徴とする。
【００９０】
図１６は、図１５のデザインルールチェック実行処理におけるステップＳ２，Ｓ３の処理が済んで、配線レイヤ１２２及びビアマットレイヤ１２４について斜め配線図形及びビアレイヤ図形が得られた後の処理である。
【００９１】
配線レイヤ１２２にあっては、斜め配線１２６，１２８，１３０，１３２が融合図形として得られており、これらにつき斜め配線検証処理１４０により許容最小間隔値Ｓによる検証を行う。
【００９２】
次に、第２図形融合処理１４２により配線レイヤ１２２の斜め配線とビアマットレイヤ１２４のビアセルのビアマット図形を融合した後、融合図形検証処理１４４により許容最小間隔値Ｔを用いた検証を行う。
【００９３】
このような２段階の検証処理により、マスクレイヤ１４６にあっては、融合配線図形１４８，１５２の間の間隔が許容最小間隔Ｓに違反して、ここにエラー領域１５５がエラーレイヤによって貼り付けられ、更に融合配線図形１５０における突出部と融合配線図形１５４の間に対する許容最小間隔値Ｔによる検証でエラーデータが発生して、ここにエラー領域１５６がエラーレイヤによって貼り付けられている。
【００９４】
更に、融合配線図形１５４と独立したビアセル１３８の間についても許容最小間隔値Ｔによる検証が行われ、この部分についてもエラーデータが発生することで、エラー領域１５８がエラーレイヤにより貼り付けられている。
【００９５】
図１７は、図１６の斜め配線検証処理１４０による検証処理を示している。この配線レイヤ１２２の検証処理にあっては、斜め配線１２６，１３０の間及び斜め配線１２８，１３２の間のそれぞれの間隔１７２，１７６について、斜め配線同士の許容最小間隔値Ｓを用いた検証を行っている。
【００９６】
ここで斜め配線１２６，１３０間の間隔Ｌについて、許容最小間隔値Ｓ未満となってエラーを発生した場合には、このエラーを発生した間隔１７２の部分に別途設けられたエラーレイヤによるエラー領域１５５を貼り付ける。
【００９７】
図１８は、図１６のビアマットレイヤ１２４を取り出しており、図９の場合と同様、ビアセル１３４，１３６，１３８はビア１６０，１６２，１６４とビアマット１６６，１６８，１７０で構成され、ビアマット１６６，１６８，１７０における配線かぶり値１６０−１，１６２−１，１７０−１は、斜め配線に対するビアの接触面積を十分に確保できる最適値が予め設定されている。
【００９８】
図１９は、図１６の融合図形検証処理１４４について、マスクレイヤ１４６を取り出している。この検証処理にあっては、マスクレイヤ１４６における隣接する融合配線図形１４８，１５２について、突出部１４８−１と相対するラインエッジとの間隔１７８につき、許容最小間隔値Ｔによる検証を行う。この場合、間隔１７８は許容最小間隔値Ｔ以上であることから、エラーデータは発生しない。
【００９９】
同様に、隣接する融合配線図形１５０，１５４について、突出部１５０−１と相対するラインエッジとの間隔１８０に対し、許容最小間隔値Ｔによる検証を行い、許容最小間隔値Ｔ未満であることから、設計規則に違反していると判断し、ここにエラー領域１５６をエラーレイヤにより貼り付ける。
【０１００】
更に、融合配線図形１５４と独立したビアセル１３８との間隔１８４についても許容最小間隔値Ｔによる検証を行い、この場合、間隔１８４が許容最小間隔Ｔ未満であることから設計規則に違反すると判断し、エラー領域１５８をエラーレイヤにより貼り付ける。
【０１０１】
図２０は、図１６のデザインルールチェックの実行により最終的に得られるマスクレイヤ１４６を取り出しており、間隔において違反した部分について、エラーレイヤによるエラー領域１５５，１５６，１５８が貼り付けられ、これが出力装置における画面表示となるため、設計者は作図された配線図におけるエラー領域の表示から直ちに間隔の違反個所を見つけることができる。
【０１０２】
図２１は、図２０のマスクレイヤ１４６にエラー領域を貼り付けているエラーレイヤ１８６の説明図であり、斜め配線図形における検証結果でエラーデータが生成されると、エラーを生じた間隔部分に対応したエラー領域１５５，１５６，１５８のエラーレイヤ１８６上における生成が行われることになる。
【０１０３】
なお上記の実施形態にあっては、例えば図１５のフローチャートのように、ステップＳ３で斜め配線の検証処理を行った後に、ステップＳ４で斜め配線とビアセルのビアマット図形の融合処理を行って、ステップＳ５で融合図形の検証処理を行っているが、この順番は逆であってもよい。即ち、最初にステップＳ４で斜め配線とビアセルの融合処理を行った後に融合図形の検証を行い、その後に斜め配線の検証処理を行うようにしてもよい。
【０１０４】
また上記の実施形態は、大規模半導体集積回路設計を例にとるものであったが、規模に関わらず適宜の半導体集積回路の回路設計に適用でき、更にプリント基板における回路設計についても、そのまま適用することができる。
【０１０５】
また本発明は、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
ここで本発明の特徴輪まとめて列挙すると、次の付記のようになる。
【０１０６】
（付記）
（付記１）
半導体集積回路設計のレイアウトデータから作成される斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを検証するコンピュータ支援による配線図形検証方法に於いて、
レイヤ定義部により、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
第１図形融合部により、前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合ステップと、
斜め配線検証部により、前記第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
第２図形融合部により、前記第１図形融合ステップで融合された前記斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合ステップと、
融合図形検証部により、前記第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を備えたことを特徴とする配線図形検証方法。（１）
【０１０７】
（付記２）
付記１記載の配線図形検証方法に於いて、
前記第１図形融合ステップは、斜め配線図形同士を取込んで融合すると共に、
ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、
前記第２図形融合ステップは、前記第１図形融合ステップで融合された斜め配線図形と前記ビアセル図形のビアマット図形を重なる部分で融合させることを特徴とする配線図形検証方法。（２）
【０１０８】
（付記３）
付記１記載の配線図形検証方法に於いて、前記斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。（３）
【０１０９】
（付記４）
付記１記載の配線図形検証方法に於いて、前記融合図形検証ステップは、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証することを特徴とする配線図形検証方法。（４）
【０１１０】
（付記５）
付記４記載の配線図形検証方法に於いて、前記斜め配線図形は水平および垂直方向に対し４５°に傾斜し、前記ビアセル図形は前記斜め配線の線幅を超える矩形形状であり、前記第２図形融合ステップで融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、前記融合図形検証ステップは、ビアセルの融合による斜め配線の突出し部分と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。（５）
【０１１１】
（付記６）
付記５記載の配線図形検証方法に於いて、前記融合図形検証ステップは、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対する前記ビアセル図形のコーナエッジとの間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。（６）
【０１１２】
（付記７）
付記１記載の配線図形検証方法に於いて、前記ビアマット図形は、前記ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成することを特徴とする配線図形検証方法。（７）
【０１１３】
（付記８）
コンピュータに、
半導体集積回路設計のレイアウトデータに含まれる斜め配線の図形データとビアセル図形のデータに対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合ステップと、
前記第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
前記第１図形融合ステップで融合された斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合ステップと、
前記第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を実行させることを特徴とするプログラム。（８）
【０１１４】
（付記９）
付記８記載のプログラムに於いて、
前記第１図形融合ステップは、斜め配線図形同士を取込んで融合すると共に、
ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、
前記第２図形融合ステップは、前記第１図形融合ステップで融合された前記斜め配線図形と前記ビアセル図形のビアマット図形とを重なる部分で融合させることを特徴とするプログラム。
【０１１５】
（付記１０）
付記８記載のプログラムに於いて、前記斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とするプログラム。
【０１１６】
（付記１１）
付記８記載のプログラムに於いて、前記融合図形検証ステップは、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証することを特徴とするプログラム。
【０１１７】
（付記１２）
付記１１記載のプログラムに於いて、前記斜め配線図形は水平および垂直方向に対し４５°に傾斜し、前記ビアセル図形は前記斜め配線の線幅を超える矩形形状であり、前記第２図形融合ステップで融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、前記融合図形検証ステップは、ビアセルの融合による斜め配線の突出し部分と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とするプログラム。
【０１１８】
（付記１３）
付記１２記載のプログラムに於いて、前記融合図形検証ステップは、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対する前記ビアセル図形のコーナエッジとの間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とするプログラム。
【０１１９】
（付記１４）
付記８記載のプログラムに於いて、前記ビアマット図形は、前記ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成することを特徴とするプログラム。
【０１２０】
（付記１５）
半導体集積回路設計のレイアウトデータから斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを作成するコンピュータ支援による配線図形検証装置に於いて、
半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義部と、
前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合部と、
前記第１図形融合部で融合された斜め配線図形を検証する斜め配線検証部と、
前記第１図形融合部により融合された斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合部と、
前記第２図形融合部で融合された融合斜め配線図形を検証する融合図形検証部と、
を備えたことを特徴とする配線図形検証装置。（９）
【０１２１】
（付記１６）
付記１５記載の配線図形検証装置に於いて、
前記第１図形融合部は、斜め配線図形同士を取込んで融合すると共に、
ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、
前記第２図形融合部は、前記第１図形融合部で融合された前記斜め配線図形と前記ビアセル図形のビアマット図形とを重なる部分で融合させることを特徴とする配線図形検証装置。
【０１２２】
（付記１７）
付記１５記載の配線図形検証装置に於いて、前記斜め配線検証部は、隣接する斜め配線図形同士の間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証装置。
【０１２３】
（付記１８）
付記１５記載の配線図形検証装置に於いて、前記融合図形検証部は、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証することを特徴とする配線図形検証装置。
【０１２４】
（付記１９）
付記１８記載の配線図形検証装置に於いて、前記斜め配線図形は水平および垂直方向に対し４５°に傾斜し、前記ビアセル図形は前記斜め配線の線幅を超える矩形形状であり、前記第２図形融合部で融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、前記融合図形検証部は、ビアセルの融合による斜め配線の突出し部分と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証装置。
【０１２５】
（付記２０）
付記１９記載の配線図形検証装置に於いて、前記融合図形検証部は、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対する前記ビアセル図形のコーナエッジとの間隔が所定の設計規則に違反していないかを検証することを特徴とする配線図形検証装置。
【０１２６】
（付記２１）
付記１５記載の配線図形検証装置に於いて、前記ビアマット図形は、前記ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成することを特徴とする配線図形検証装置。
【０１２７】
【発明の効果】
以上説明してきたように本発明によれば、レイアウトデータから作成されるビアセルの融合による突出部を持つ斜め配線同士の許容最小間隔の検証につき、ビアセルを融合する前の段階で斜め配線同士の許容最小間隔を検証し、またビアセルを融合した後にビアセルの突出部とこれに隣接する斜め配線との間隔については、斜め配線同士より緩やかな許容最小間隔値を用いた検証を行うことで、ビアセルが融合される斜め配線同士であっても、ビアセルの融合による突出部による擬似エラーを発生することなく、斜め配線同士の許容最小間隔の検証ができ、この結果、設計規則に基づいて許容される最小距離まで斜め配線同士を近づけることができるため、斜め配線による配線長の節約、配線遅延の抑制、チップ面積の縮小に貢献でき、検証処理によるレイアウト変更が適切にできることで歩留まり向上に貢献する。
【０１２８】
また本発明にあっては、斜め配線図形とビアセル図形をそれぞれ別のレイヤで作成するだけで、斜め配線同士の許容最小間隔の検証及びビアセルを融合した斜め配線における緩やかな許容最小間隔の検証が実現でき、既存のデザインルールチェックのツールに特別な機能を追加することなく簡単且つ容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明の配線図形検証方法が実施されるシステム構成のブロック図
【図３】図２の配線図形検証装置が適用されるコンピュータのハードウェア環境の説明図
【図４】本発明による配線図形検証を含む半導体集積回路設計の工程説明図
【図５】本発明の配線図形検証が適用される配線マスク図形の説明図
【図６】図５に融合される配線レイヤにおける配線図形の説明図
【図７】図５に融合されるビアマットレイヤにおけるビアマット図形の説明図
【図８】本発明による斜め配線検証処理の第１実施形態の説明図
【図９】図８のビアマットレイヤにおけるビアマット図形の説明図
【図１０】図８の斜め配線レイヤにおける斜め配線図形と間隔検証の説明図
【図１１】図８における融合前の斜め配線マスク図形の説明図
【図１２】図８における融合された斜め配線マスク図形と間隔検証の説明図
【図１３】本発明に使用するデザインルールチェック実行情報の凡例の説明図
【図１４】本発明のデザインルールチェックの実行に使用されるレイヤ定義文と検証ルールの具体例の説明図
【図１５】本発明によるデザインルールチェックの実行処理のフローチャート
【図１６】本発明による斜め配線検証処理の第２実施形態の説明図
【図１７】図１６の配線レイヤにおける斜め配線図形と間隔検証の説明図
【図１８】図１６のビアマットレイヤにおけるビアセル図形の説明図
【図１９】図１６における融合された斜め配線マスク図形と間隔検証の説明図
【図２０】図１６における斜め配線マスク図形と間隔検証により張られたエラー領域の説明図
【図２１】図２０に対するエラーレイヤの説明図
【図２２】従来のデザインルールチェックによる配線マスク図形の作成と間隔検証の説明図
【図２３】従来のデザインルールチェックによる斜め配線マスク図形を作成する融合処理の説明図
【図２４】従来の斜め配線マスク図形における間隔検証の説明図
【符号の説明】
１０：配線図形検証装置
１２：入力装置
１４：出力装置
１６：内部記憶装置
１８：レイアウトデータ入力部
２０：ＤＲＣルール入力部
２２：制御部
２４：ＤＲＣ実行部
２６：レイヤ定義部
２８：第１図形融合部
３０：斜め配線検証部
３２：第２図形融合部
３４：融合図形検証部
３６：レイアウトデータ記憶部
３８：ＤＲＣルール記憶部
４０：検証対象図形記憶部
４２：エラーパターンデータ記憶部
４４：エラーパターンデータ表示部
４６，１４６：マスクレイヤ
４８：セル
５０：斜め配線
５２：検証対象部
５４，６０，１２２：配線レイヤ
５６，６２，１２４：ビアマットレイヤ
５８，７０，７２，１３４，１３６，１３８：ビアセル
６４，６６，６８，１２６，１２８，１３０，１３２：斜め配線
７４，１４０：斜め配線検証処理
７６，１４２：第２図形融合処理
７８：マスクレイヤ
８０，８２，８４，１４８，１５０，１５２，１５４：融合配線図形
８０−１，８０−２，８２−１，８２−２：突出部
８６，１４４：融合図形検証処理
９０，９２，１６０，１６２，１６４：ビア
９４，９６，１６６，１６８，１７０：ビアマット
９４−１，９６−１，１６０−１，１６２−１，１７０−１：配線かぶり値
１０４，１０６，１７２，１７６：間隔
１０８，１１０，１７８，１８０，１８４：突出部間隔
１１２：デザインルールチェック実行情報記述凡例
１１４：デザインルールチェック実行情報（ＤＣＲ実行情報）
１１２−１，１１５：レイヤ定義文
１１２−２，１１６：融合処理
１１８：融合処理文
１５５，１５６，１５８：エラー領域
１８６：エラーレイヤ
Claims (9)
- 半導体集積回路設計のレイアウトデータから作成される斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを検証するコンピュータ支援による配線図形検証方法に於いて、
レイヤ定義部により、半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
第１図形融合部により、前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合ステップと、
斜め配線検証部により、前記第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
第２図形融合部により、前記第１図形融合ステップで融合された前記斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合ステップと、
融合図形検証部により、前記第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を備えたことを特徴とする配線図形検証方法。 - 請求項１記載の配線図形検証方法に於いて、
前記第１図形融合ステップは、斜め配線図形同士を取込んで融合すると共に、ビア図形とその周囲を囲むビアマット図形で構成されるビアセル図形同士を取込んで融合し、
前記第２図形融合ステップは、前記第１図形融合ステップで融合された斜め配線図形と前記ビアセル図形のビアマット図形を重なる部分で融合させることを特徴とする配線図形検証方法。 - 請求項１記載の配線図形検証方法に於いて、前記斜め配線検証ステップは、隣接する斜め配線図形同士の間隔が所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。
- 請求項１記載の配線図形検証方法に於いて、前記融合図形検証ステップは、斜め配線図形と隣接する斜め配線上に融合されたビアセル図形の間隔が所定の設計規則に違反していないかを検証することを特徴とする配線図形検証方法。
- 請求項４記載の配線図形検証方法に於いて、前記斜め配線図形は水平および垂直方向に対し４５°に傾斜し、前記ビアセル図形は前記斜め配線の線幅を超える矩形形状であり、前記第２図形融合ステップで融合された斜め配線上のビアセルは、斜め配線方向に直交するコーナ部が斜め配線の線幅を超えて突出した融合形状であり、前記融合図形検証ステップは、ビアセルの融合による斜め配線の突出し部分と隣接する斜め配線図形との間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。
- 請求項５記載の配線図形検証方法に於いて、前記融合図形検証ステップは、斜め配線に隣接してビアセルが単独で存在する場合、斜め配線図形に直交して相対する前記ビアセル図形のコーナエッジとの間隔が、所定の設計規則に基づく許容最小間隔値に違反していないかを検証することを特徴とする配線図形検証方法。
- 請求項１記載の配線図形検証方法に於いて、前記ビアマット図形は、前記ビアと斜め配線の必要十分な接触面積を確保する配線かぶりをビア周囲に形成することを特徴とする配線図形検証方法。
- コンピュータに、
半導体集積回路設計のレイアウトデータに含まれる斜め配線の図形データとビアセル図形のデータに対し各々異なったレイヤ番号を定義するレイヤ定義ステップと、
前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合ステップと、
前記第１図形融合ステップで融合された斜め配線図形を検証する斜め配線検証ステップと、
前記第１融合ステップで融合された斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合ステップと、
前記第２図形融合ステップで融合された斜め配線マスク図形を検証する融合図形検証ステップと、
を実行させることを特徴とするプログラム。 - 半導体集積回路設計のレイアウトデータから斜め配線と斜め配線上に配置されるビアセルを含む配線マスク用の図形データを作成するコンピュータ支援による配線図形検証装置に於いて、
半導体集積回路設計のレイアウトデータに含まれる斜め配線図形とビアセル図形に対し各々異なったレイヤ番号を定義するレイヤ定義部と、
前記レイアウトデータから斜め配線図形及びビアセル図形を含む図形データを取込んで同一レイヤ番号毎に図形を融合する第１図形融合部と、
前記第１図形融合部で融合された斜め配線図形を検証する斜め配線検証部と、
前記第１図形融合部により融合された斜め配線図形と前記ビアセル図形を融合して斜め配線マスク図形を作成する第２図形融合部と、
前記第２図形融合部で融合された融合斜め配線図形を検証する融合図形検証部と、
を備えたことを特徴とする配線図形検証装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003003906A JP4177123B2 (ja) | 2003-01-10 | 2003-01-10 | 配線図形検証方法、プログラム及び装置 |
| US10/752,701 US7073142B2 (en) | 2003-01-10 | 2004-01-08 | Wiring diagram verifying method, program, and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003003906A JP4177123B2 (ja) | 2003-01-10 | 2003-01-10 | 配線図形検証方法、プログラム及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004220132A true JP2004220132A (ja) | 2004-08-05 |
| JP4177123B2 JP4177123B2 (ja) | 2008-11-05 |
Family
ID=32708926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003003906A Expired - Fee Related JP4177123B2 (ja) | 2003-01-10 | 2003-01-10 | 配線図形検証方法、プログラム及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7073142B2 (ja) |
| JP (1) | JP4177123B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076759B2 (en) * | 2003-08-26 | 2006-07-11 | Lsi Logic Corporation | Methodology for generating a modified view of a circuit layout |
| JP2007042990A (ja) * | 2005-08-05 | 2007-02-15 | Nec Electronics Corp | 半導体装置の設計方法、その設計プログラムおよびその設計装置 |
| JP2007081220A (ja) * | 2005-09-15 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびそのレイアウト設計方法 |
| US8381164B2 (en) * | 2006-03-28 | 2013-02-19 | The Boeing Company | Method and system of intelligent interactive graphics electrical plug map to analyze text and distances between electrical contacts and physical layout file builder |
| JP2008103610A (ja) * | 2006-10-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線構造およびその設計方法と設計装置 |
| JP5097501B2 (ja) * | 2007-10-18 | 2012-12-12 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| FR2978613A1 (fr) * | 2011-07-26 | 2013-02-01 | Commissariat Energie Atomique | Procede de realisation d'un reseau de vias et circuit integre comprenant un tel reseau de vias |
| CN103116664A (zh) * | 2011-11-17 | 2013-05-22 | 鸿富锦精密工业（深圳）有限公司 | 长度计算系统及长度计算方法 |
| CN107506554B (zh) * | 2017-08-30 | 2020-11-20 | 苏州浪潮智能科技有限公司 | 一种应用于存储系统的印制电路板及其布线方法、装置 |
| US11501052B1 (en) * | 2021-05-27 | 2022-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd | Conductor scheme selection and track planning for mixed-diagonal-Manhattan routing |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3382317D1 (de) * | 1982-03-15 | 1991-07-25 | Schering Corp | Hybride dns, damit hergestellte bindungszusammensetzung und verfahren dafuer. |
| US5034506A (en) * | 1985-03-15 | 1991-07-23 | Anti-Gene Development Group | Uncharged morpholino-based polymers having achiral intersubunit linkages |
| US5151507A (en) * | 1986-07-02 | 1992-09-29 | E. I. Du Pont De Nemours And Company | Alkynylamino-nucleotides |
| CA1340806C (en) * | 1986-07-02 | 1999-11-02 | James Merrill Prober | Method, system and reagents for dna sequencing |
| US4946778A (en) * | 1987-09-21 | 1990-08-07 | Genex Corporation | Single polypeptide chain binding molecules |
| US5789157A (en) * | 1990-06-11 | 1998-08-04 | Nexstar Pharmaceuticals, Inc. | Systematic evolution of ligands by exponential enrichment: tissue selex |
| US5602240A (en) * | 1990-07-27 | 1997-02-11 | Ciba Geigy Ag. | Backbone modified oligonucleotide analogs |
| AU662298B2 (en) * | 1990-09-20 | 1995-08-31 | Gilead Sciences, Inc. | Modified internucleoside linkages |
| US5187085A (en) * | 1990-09-28 | 1993-02-16 | Applied Biosystems, Inc. | Nucleic acid sequence analysis with nucleoside-5'-o-(1-thiotriphosphates) |
| JP2953051B2 (ja) | 1990-11-30 | 1999-09-27 | 横河電機株式会社 | 導体パターン相互間のクリアランスをチェックする方法 |
| YU187991A (sh) * | 1990-12-11 | 1994-09-09 | Hoechst Aktiengesellschaft | 3-(2)-amino-ali tiol-modifikovani, s fluorescentnom bojom vezani nukleozidi, nukleotidi i oligonukleotidi, postupak za njihovo dobijanje i njihova upotreba |
| US5736137A (en) * | 1992-11-13 | 1998-04-07 | Idec Pharmaceuticals Corporation | Therapeutic application of chimeric and radiolabeled antibodies to human B lymphocyte restricted differentiation antigen for treatment of B cell lymphoma |
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| US6221602B1 (en) * | 1998-11-10 | 2001-04-24 | Bio-Pixels Ltd. | Functionalized nanocrystals and their use in labeling for strand synthesis or sequence determination |
| US6606731B1 (en) * | 1999-08-05 | 2003-08-12 | The Boeing Company | Intelligent wiring diagram system |
| US6179912B1 (en) * | 1999-12-20 | 2001-01-30 | Biocrystal Ltd. | Continuous flow process for production of semiconductor nanocrystals |
-
2003
- 2003-01-10 JP JP2003003906A patent/JP4177123B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-08 US US10/752,701 patent/US7073142B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040143806A1 (en) | 2004-07-22 |
| JP4177123B2 (ja) | 2008-11-05 |
| US7073142B2 (en) | 2006-07-04 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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|
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |