JP2007042990A - 半導体装置の設計方法、その設計プログラムおよびその設計装置 - Google Patents

Abstract

【課題】半導体装置における配線パターンデータ作成において、配線幅および配線間隔の変更の刻みを最小寸法単位とすると、ＯＰＣ（Optical Proximity Correction）のデータ量が膨大なものとなり、その設定および検証に工数が多大なものとなり、また、ＯＰＣ処理時間を増大すると共に処理システムの肥大化を招くことにもなる。
【解決手段】配線パターンの作成における、配線幅および配線間隔の変更刻みを最小寸法単位よりも大きな値にし、許容できる変更値を離散化させている。すなわち、最小寸法単位を１nmとした場合、配線幅および配線間隔を１００nm、１０１nm、１０２nm、１０３nm、・・・というふうに１nm単位で変更することを許可しないで、配線幅の変更刻みを例えば１００nmとすることにより、配線幅の変更を１００nm、２００nm、３００nm、・・・に制限している。配線間隔に関しても同様に、１００nmを基準として最小寸法単位よりも大きな５０nm刻みでの変更に制限している。
【選択図】 図３

Description

本発明は半導体装置、特に半導体基板に形成された多数の素子間を接続して回路を構成するための配線の設計方法、その設計プログラムおよびその設計装置に関する。

半導体装置には所望の機能を実現するための回路が形成されている。回路の形成のためには、半導体基板に形成されたトランジスタのような多数の素子を多数の配線により相互接続する必要がある。各配線の幅や配線間隔は一定ではなく、要求されるスピードや電流容量さらには基板内の各素子のレイアウトに依存している。例えばある配線の幅をＷとした場合、別の配線ではその幅を「Ｗ−ｗ１」（即ち、狭い幅の配線）としたり「Ｗ＋ｗ２」（即ち、広い幅の配線）としたりしている。配線間隔も同様である。

これらｗ１やｗ２は「ｎ×ｄ」で表される。ここで、ｎは０を含む正の整数であり、ｄは配線幅や配線間隔の変更刻みである。半導体装置の設計や製造においては、レイアウトツール、マスクパターンデータ作成、あるいはプロセス制限などによって、素子や配線を実際にレイアウトできる最小寸法単位が存在する。従って、配線幅や配線間隔の変更刻みｄはその最小寸法単位となる。すわなち、素子間を繋ぐ配線の幅や間隔としては、最小寸法単位を変更刻みｄとして、自由に設定することができる。

一方、半導体装置はフォトリソグラフィ技術を駆使して製造されているが、パターンが微細化されるほど近接パターンの影響のために、マスクの形状に対し半導体基板上に実際に露光され加工された形状（出来上がり形状）が異なることが知られている。そこで、配線パターンデータをそのままマスクパターンデータとしてマスクを起こすのでなく、「光近接効果補正」（ＯＰＣ：Optical Proximity Correction）を加えてマスクパターンを作成している。

すなわち、図７に示すように、配線ピッチPで走る配線幅Wの配線群５１０と、配線ピッチPで走る配線幅W−ｗ１の配線群５２０と、配線ピッチPで走る配線幅W＋ｗ２の配線群５３０とを必要とする配線パターンデータを作成したとしても、これらがそのままマスクパターンとしてマスクが形成されるのではなく、OPCデータ５５０に基づく補正を加えてマスクパターンが形成される。図１では、配線群５２０に対するマスクパターン５２１については補正は必要ではなく配線幅Wがそのままマスク上の幅となるが、配線群５１０および５３０についは、マスク上での実際の幅がそれぞれ「W−ｍ１」および「W＋ｍ２」とされたマスクパターン５１１、５３１となる。

近年、半導体装置の微細化は益々進んでいる。このような状況の下、もはやOPCは実質的に困難となってきている。パターンが微細化されるほど近接するパターンの影響を強く受けてしまうからであり、しかも、その影響の度合が配線幅や配線間隔の変化に比例しなくなるからである。

例えば、マスク寸法における補正値に対する出来上がり寸法における設計値からのズレの比をMEEF（Mask Error Enhancement Factor）というが（即ち、MEEF＝ｘのとき、マスク上での１nm補正は出来上がり寸法においてはｘnmのズレに相当）、配線幅１０００nm、配線間隔１０００nmのパターンを露光した場合はMEEFはほぼ１であったものが、配線幅１００nm、配線間隔１００nmのパターンを露光した場合はMEEFは５程度までになる。これは、マスク寸法を１nm変化させると出来上がり寸法としては５nmも変化してしまうことを意味している。しかも、配線幅のばらつきとしては、５nm／１００nm＝５％のバラツキを許容しなければならないことも意味する。

このように、従来の半導体装置では、OPCの限界による配線幅および／または配線間隔の設計値からのばらつきが増大し、期待値どおりの動作、性能が得られないという弊害を招くことになる。

しかも、配線幅および配線間隔の刻みを最小寸法単位としていることから、ＯＰＣデータ量が膨大なものとなり、その設定および検証に工数が増大する。また、膨大な量のＯＰＣデータの中から所定の補正データを選択し、且つ精度よく寸法を算出する必要があることから、処理時間を増大すると共に処理システムの肥大化を招くことにもなる。さらには、ＯＰＣデータは製造プロセス条件の変更の度に見直す必要があり、対応がままならない事態も発生する。

本発明では、上記の従来手法に対し、配線幅および配線間隔の変更刻みを最小寸法単位よりも大きな値に限定して、許可された変更値を離散化させ且つその変更できる範囲を制限したことを特徴としている。すなわち、従来技術では、最小配線幅および最小配線間隔を１００nmとし最小寸法単位を１nmとした場合、配線幅および配線間隔は１００nm、１０１nm、１０２nm、１０３nm、・・・というふうに１nm単位で変更することを可能としていたものに対し、本発明では、配線幅の刻みを例えば１００nmとすることにより、配線幅の変更を１００nm、２００nm、３００nm、・・・に制限している。配線間隔に関してもしかりであり、１００nmを基準として最小寸法単位よりも大きな５０nm刻みでの変更に制限している。かくして、配線間隔の変更は１５０nm、２００nm、２５０nm・・・となる。このように、用いることができる配線幅および配線間隔として離散化したものとしている。

そして、本発明では、設計者がCADツール等を用いて作成した配線パターンデータを上記設計基準データが格納されたチェックツールで検証することにより、上記設計ルールに違反する配線パターンを抽出、表示することにしている。従来でも、配線幅や配線間隔に対する設計基準検証は行われていたが、最小寸法単位での配線幅・配線間隔の刻みを許していたので、そのチェックは、設計された配線幅が最小幅以上で最大幅以下であるかどうか、配線間隔に関しては最小間隔以上かどうか、を単に行っていただけであった。

かくして本発明によれば、設計に際して共用される配線幅と配線間隔に制限を加え、且つその値を離散化したので、用意すべきOPCデータとして少ないもので済み、またその補正効果もより正確なものとなる。製造プロセスが変更された場合でもすばやく対応することが可能となる。

以下、本発明の実施形態につき、図面に基づき詳細に説明する。

図1を参照すると、半導体基板に形成されるトランジスタのような多数の素子を相互接続するための配線パターンデータがステップ１として作成される。ここで、作成された配線パターンデータは、半導体チップ全体のものであっても良いし、所謂マクロと称されるようなある機能ブロックを単位として作成されても良い。また、配線は一般的には多層配線構造として形成されるので、層毎の配線パターンとして形成される。配線パターン形成にはＣＡＤのようなツールを用いてもいいし、技術者が直接的に作成することも出来る。

配線パターンデータは最終的にはマスク上のパターン、即ち実際の形状として現されるが、パターンデータとしては、各配線の座標（通常、配線は矩形として当該矩形の1つの対角線の始点および終点の座標）データを有している。

かかる配線パターンデータの基づき、各配線の幅が算出され（ステップ２）、また隣接する配線間の間隔が算出される（ステップ４）。本願発明では、配線幅の変化刻みおよび配線間隔の変化刻みは、従来のように最小寸法単位で自由に変化できるようにしているのではなく、その寸法単位よりも大きく且つ離散的に設定されている。従って、算出された配線幅および配線間隔は、許可されている配線幅および配線間隔と一致するかどうかの判定がステップ３および５としてそれぞれ実行される。

それらの判定結果を基に、不適合配線幅を有する配線および不適合配線間隔の部分が特定される（ステップ６）。その結果は、配線パターンの設計者にフィードバックされ、不適合とされた配線および/または配線間隔の修正が行われる。

一方、不適合なものが無い場合は、配線パターンは合格として、ＯＰＣデータに基づくマスクパターンデータの作成に移行する（ステップ７）。

これらステップ２乃至６は設計基準チェックツール１００としてコンピュータによる処理で実行される。

図2を参照すると、コンピュータ１０は、中央演算処理ユニット（ＣＰＵ：Central Processing Unit）１０ａを有し、これによって装置全体の制御が成されている。ＣＰＵ１０ａには、バス１０ｇを介してメモリ（ＲＡＭ：Random Access Memory）１０ｂ、ハードディスクドライブ（ＨＤＤ：Hard Disk Drive）１０ｃ、グラフィック装置１０ｄ、入力インタフェース１０ｅ、および通信インタフェース１０ｆが接続されている。

ＲＡＭ１０ｂには、ＣＰＵ１０ａを実行させるＯＳ（Operating System）のプログラムや半導体装置を設計するアプリケーションプログラムの少なくとも一部が一時的に格納される。また、処理データの一時格納としても使用される。ＨＤＤ１０ｃには、ＯＳやアプリケーションプログラムが格納される。さらに、本発明に従って、配線設計に許可された配線幅および配線間隔のデータが格納されている。

グラフィック処理装置１０ｄにはモニタ１０ｈが接続されており、ＣＰＯ１０ａ等からの命令に従って画像をモニタ１０ｈに表示させることになる。入力インタフェース１０ｅにはキーボード１０ｉやマウス１０ｊが接続され、これらからの信号をバス１０ｇに転送する。

通信インタフェース１０ｆは図示していない他のコンピュータの接続されており、ＬＡＮ３０を介して他のコンピュータとのデータ通信を行う。

以上のようなハードウェア構成により、本発明による半導体装置の設計方法が実現されるが、コンピュータによる処理機能を、図３のように機能ブロックとして表し、本図も参照しながら本発明の一実施形態につき、以下に詳述しよう。

配線パターンデータは、本実施形態では、コンピュータ１００以外の図示しないＣＡＤツールを用いて作成される。そのパターンデータはＬＡＮ３０を介してＨＤＤ１０ｃに配線パターンデータ１２０として格納される。勿論、コンピュータ１０に配線パターン作成プログラムを格納することにより、コンピュータ１０が備えているキーボード１０ｉやマウス１０ｊ、入力インタフェースおよび画像処理機能を用いて、配線パターンデータを直接作成しても良い。

HDDには、前述のとおり、配線設計に許可された配線幅および配線間隔のデータが格納されているが、本実施形態では、許可されている配線幅としては、１００nm、２００nm、３００nm、４００nm、５００nm、６００nm、７００nm、８００nmの８種類とされている。１００nmがマスクパターン上で最小配線幅である。これは最小配線間隔も意味している。この情報が、許可された配線幅情報１３０としてHDD１０ｃに格納されている。一方、配線間隔としては、１００nmの最小配線間隔に対して５０nm刻みの変更を許可している。即ち、１００nm、１５０nm、２００nm、２５０nm、・・・が許可されている。これらの配線間隔情報をＨＤＤ１０ｃに格納してもいいが、本実施形態では、不適合の配線間隔を容易に抽出するために、縦横５０nm間隔のグリッド情報１４０として格納されている。

この配線パターンデータ１２０および許可された配線幅情報１３０を用いて配線幅検出部１５０により各配線の幅が検証される。前述のとおり、各配線は矩形形状の1つの対角線の始点および終点座標を有するので、その座標から配線幅は容易に求まる。検証すべき配線パターンとして、実際のパターン形状として現したときの例として、図４とした場合、そこには５つの配線４０１乃至４０５が描かれている。なお、配線４０２と４０５は向きは異なっているが連続したものである。本例では、配線４０１〜４０４については、各々のY座標から配線幅が求まり、配線４０５についてはX座標から配線幅が求まる。各配線の幅は、許可された配線幅としての８種類の配線幅のいずれか1つと一致するどうかが検証される。本例では、配線４０１、４０２、４０４および４０５は１００nmの配線幅であり、一方、配線４０３は１７５nmと設計されていたとしょう。その結果、配線４０３についてはルール違反として不適合配線であることが検出される。

配線間隔については、配線パターンデータ１２０とグリッド情報１４０から配線幅検出部１６０により隣接する配線間の間隔が検証される。本実施形態では、配線間隔として１００nmを最小間隔として５０nm刻みでの変更が許可されているので、グリッド情報としては、図５のとおりになる。縦横５０nm間隔の点線で示すグリッドが定義されている、寸話地、各配線４０１〜４０５の各座標がいずれか1つのグリッド線上に存在するかどうか、並びに、各座標の間に少なくとも1つのグリッド線が存在するかどうかが検証される。

図４の配線パターンをグリッドに当てはめてみた場合は、図５に示す通りとなる。すなわち、配線４０３の配線４０２側の辺がグリッド上に存在せず、その結果、配線４０２と４０３との間隔が設計基準ルールに違反していることが検出される。

配線幅検出部１５０および配線間隔検出部１６０からの情報に基に、不適合配線幅および配線間隔特定部１７０により、不適合となった配線および配線間隔部分が特定され出力される。本実施形態では、特定部１７０の出力はLAN３０を介して表示制御を司るコンピュータ（図示せず）に送られるが、コンピュータ１０が有するグラフィック処理装置１０ｄおよびモニタ１０ｈを用いて表示するようにしてもよい。

その表示様式として、本実施形態では、不適合となった配線４０３および配線間隔部分を図６に示すように斜線表示や着色表示６００、６１０としている。あるいは、配線パターンデータとして、配線４０３を示す座標データを他の座標データとは違う色にしたり、配線間隔の場合は配線４０２と配線４０３示す座標データの後に記号をつけるようにしたりしてもいい。

かかる不適合配線幅および配線間隔を特定したデータは配線パターン設計者にフィードバックされ、修正が要請させる。修正された配線パターンデータ、あるいは不適合配線幅も配線間隔もない配線パターンデータは、マスクパターン作成ステップに移行され、OPCデータに基づく補正が加えられてマスクパターンが生成される。このとき、OPCデータは、許可された配線幅および配線間隔に基づくものであるので、そのデータの準備や検証は従来技術に比してはるかに小さいものである。また、製造プロセス条件等の変更に対してもすばやく対処できる。

このように、配線パターンにおける各配線の配線幅および隣接する配線間の配線間隔がコンピュータを用いて検証される。即ち、作成された配線パターンデータが取り込まれる一方、離散的に許可された配線幅を示す第１の情報および離散的に許可された配線間隔を示す第２の情報が読み出される。そして、前記配線パターンが有する各配線のデータと前記第1および第２の情報とに基づき、前記配線パターンに中に含まれ得る不適合な配線幅の配線および/または不適合な配線間隔となる部分が特定される。

かかる処理は、設計プログラムとしてリリースされても良い。また、そのようなプログラムをインストールした設計装置は、配線パターンデータと離散的に許可された配線幅を示す第１の情報および許可された配線間隔を示す第２の情報とを格納する記憶部と、前記配線パターンが有する各配線のデータと前記第1および第２の情報とに基づき、前記配線パターンに不適合な幅の配線が含まれるかどうかを検証すると共に不適合な配線間隔を定義する配線が含まれるかどうかを検証する検証部と、前記検証部の検証結果に応答して不適合な幅の配線および/または不適合な配線間隔を定義する配線を特定する特定部とを備えることになる。

なお、本発明は上記実施形態に限定されることなく、本発明の骨子を逸脱しない限り変更できることは明らかである。

本発明の原理を説明するフローチャート。 コンピュータのハードウェアを示すブロック図。 コンピュータに機能ブロック図。 配線パターンの一例を示す平面図 図４の配線パターンと配線間隔検証用グリッドとの配置関係を示す平面図 不適合配線幅および配線間隔を特定した表示例を示す平面図 配線パターンに対するOPC処理を施したマスクパターンを示す図。

符号の説明

１２０ 破線パターン
１３０ 許可された配線幅情報
１４０ 許可された配線間隔情報（グリッド情報）
１５０ 配線幅検出（検証）部
１６０ 配線間隔検出（検証）部
１７０ 不適合配線幅・配線間隔特定部

Claims (7)

1. 半導体装置のための配線パターンを作成するにあたり、配線幅および配線間隔の変更刻みを、実際にレイアウトできる最小寸法単位よりも大きな値に限定して、許可された変更値を離散化させたことを特徴とする半導体装置の設計方法。
2. 作成された前記配線パターンにおける各配線の幅および隣接する配線間の間隔が前記許可された変更値のいずれかに該当するかどうかをコンピュータを用いて検証することを特徴とする請求項１記載の半導体装置の設計方法。
3. 離散的に許可された配線幅を示す情報および離散的に許可された配線間隔を示す情報を予め設定し、これら情報と前記配線パターンで示される配線幅および配線間隔を比較することにより、不適合な配線幅および不適合な配線間隔を特定することを特徴とする請求項２記載の半導体装置の設計方法。
4. 配線パターンにおける各配線の配線幅および隣接する配線間の配線間隔を検証するコンピュータを用いた半導体装置の設計方法において、作成された前記配線パターンデータを取り込み、離散的に許可された配線幅を示す第１の情報および離散的に許可された配線間隔を示す第２の情報を読み出し、前記配線パターンが有する各配線のデータと前記第1および第２の情報とに基づき、前記配線パターンに中に含まれ得る不適合な配線幅の配線および/または不適合な配線間隔となる部分を特定することを特徴とする半導体装置に設計方法。
5. コンピュータに、作成された前記配線パターンデータを提供し、離散的に許可された配線幅を示す第１の情報および離散的に許可された配線間隔を示す第２の情報を提供し、前記配線パターンが有する各配線のデータと前記第1および第２の情報とに基づき、前記配線パターンに中に含まれ得る不適合な配線幅の配線および/または不適合な配線間隔となる部分を特定させる、ことを特徴とする半導体装置の設計プログラム。
6. 配線パターンデータと離散的に許可された配線幅を示す第１の情報および離散的に許可された配線間隔を示す第２の情報とを格納する記憶部と、前記配線パターンが有する各配線のデータと前記第1および第２の情報とに基づき、前記配線パターンに不適合な幅の配線が含まれるかどうかを検証すると共に不適合な配線間隔を定義する配線が含まれるかどうかを検証する検証部と、前記検証部の検証結果に応答して不適合な幅の配線および/または不適合な配線間隔を定義する配線を特定する特定部とを備えることを特徴とする半導体装置の設計装置。
7. 配線幅の許可された変更刻みは配線間隔の許可された変更刻みの整数倍（０を除く）であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の設計方法もしくはその設計プログラムもしくはその設計装置。

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