JP2009282319A - パターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法 - Google Patents
パターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】微細なパターンを高い精度で効率良く形成することができるパターン検証方法を提供する。
【解決手段】基板上に形成するパターンの設計パターンの基板上への転写パターンに関する情報をパターン転写情報として取得する(Step 1)。設計パターンと転写パターンとを比較するとともに、この比較により得られる特徴量に基づいてパターン転写情報および設計パターンを分類する(Step 2)。特徴量に対して閾値を設定するとともに、特徴量に基づいて分類されたパターン転写情報および設計パターンを閾値に基づいてさらに分類する(Step 3)。転写パターンが閾値を満たすか否かを検証する(Step 5)。
【選択図】 図1
【解決手段】基板上に形成するパターンの設計パターンの基板上への転写パターンに関する情報をパターン転写情報として取得する(Step 1)。設計パターンと転写パターンとを比較するとともに、この比較により得られる特徴量に基づいてパターン転写情報および設計パターンを分類する(Step 2)。特徴量に対して閾値を設定するとともに、特徴量に基づいて分類されたパターン転写情報および設計パターンを閾値に基づいてさらに分類する(Step 3)。転写パターンが閾値を満たすか否かを検証する(Step 5)。
【選択図】 図1
Description
本願発明は、半導体素子や液晶表示素子等を備える半導体装置を製造するためのリソグラフィー技術に係り、特に微細なパターンを高い精度で効率良く形成することができるパターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法に関する。
近年、半導体装置の製造技術の進歩は非常に目覚しく、最小加工寸法が0.1μm以下の半導体装置が量産されている。しかし、パターンの微細化が進むに連れてパターンを忠実に形成することが困難になってきており、最終的な仕上り寸法が設計パターン通りにならない問題が生じている。特に、微細加工を達成するために最も重要なリソグラフィープロセスおよびエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンのレイアウト環境が、形成したいパターンの寸法精度に大きく影響することが分かっている。そして、そのような影響を低減させる技術として、光近接効果補正(Optical Proximity Correction:OPC)やプロセス近接効果補正(Process proximity Correction:PPC)といった補正技術が、例えば後記の特許文献1や非特許文献1に開示されている。
一方で、最近のセル内の素子パターンや配線パターンの設計(レイアウト)は、例えばパフォーマンスの観点からは、STA(Statistical Timing Analysis)等の回路が正常に動作する時間上の許容誤差の範囲(タイミングマージン)を満たすように行われている。このため、例えば次に述べるような問題が深刻化している。すなわち、トランジスタの動作スピードをタイミングマージン内に収めるために、ドライブ力に無理があるセルを用いなければならない。また、バッファの挿入等により結果的にチップ面積が増大する。さらには、ワースト条件の寸法で設計されたトランジスタを用いてタイミングクロージャを行うために、イタレーションに負荷が掛かる。
また、リソグラフィープロセスの観点からは、例えば次に述べるような問題が深刻化している。すなわち、光近接効果補正(OPC)やプロセス近接効果補正(PPC)等の補正技術の複雑化に伴い、設計者が作成した設計パターンと露光時に使用されるマスクパターンとが大きく異なってしまう。このため、ウェーハ上での仕上がりパターン形状を容易に予測することができず、設計パターンの出荷前にプロセスシミュレーターを用いた仕上がりパターン形状の検証が必須となっている。しかしながら、設計パターンのリソグラフィー検証は設計プロセスの最終段階で行われるため、検証結果のフィードバックは実質的に設計工程への後戻りとなり、TAT(Turn Around Time)に大きな負荷が掛かる。すなわち、アートワークの前後でリソグラフィープロセスに二重の負荷が掛かってしまう、という問題が生じている。
このような問題を解決するために、例えば後記の特許文献2には、製造側で行うOPC処理およびその検証と設計側が行うタイミング最適化とのトレードオフの問題を解決することを目的とするパターン設計方法が開示されている。また、後記の特許文献3には、パターンの頂点密度に応じて設計パターンを修正するパターン設計方法が開示されている。さらに、後記の特許文献4には、パターン設計後のアートワークの段階で問題となりそうなパターンを部分的に修正するパターン設計方法が開示されている。具体的には、先ず、アートワークの段階で問題となりそうなパターン全体を予めライブラリに登録する。続けて、その問題パターンについて設計パターンとのマッチングを行う。そして、問題パターンのうちマッチングで検出された問題となりそうな箇所を部分的に修正する。
しかしながら、パターンのさらなる微細化および複雑化に伴い、例えば特許文献3,4に開示されている方法をもってしても対応し切れない問題が起こりつつある。具体的には、特許文献3の方法では、パターンの頂点密度の情報では精度が足りないという問題が生じている。また、特許文献4の方法では、アートワークの段階で修正を行うとTATの増大を招くという問題が生じている。
特開平9−319067号公報
特開2006−318978号公報
特開2006−126745号公報
特開2003−162041号公報
SPIE Vol.2322 (1994) 374 (Large Area Optical Proximity Correction using Pattern Based Correction, D. M. Newmark et al.)
本願発明では、微細なパターンを高い精度で効率良く形成することができるパターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法を提供する。
前記課題を解決するために、本願発明の一態様に係るパターン検証方法は、基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得し、前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類し、前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類し、前記転写パターンが前記閾値を満たすか否かを検証する、ことを特徴とするものである。
また、前記課題を解決するために、本願発明の他の態様に係るパターン検証システムは、基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得する転写情報取得部と、前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類する第1データベース作成部と、前記特徴量に対して閾値を設定する閾値設定部と、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類する第2データベース作成部と、前記転写パターンが前記閾値を満たすか否かを検証する第1検証部と、この第1検証部による検証の結果を表示するパターン表示部と、を具備することを特徴とするものである。
また、前記課題を解決するために、本願発明のまた他の態様に係るパターン検証プログラムは、コンピュータに、基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得する処理と、前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類する処理と、前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類する処理と、前記転写パターンが前記閾値を満たすか否かを検証する処理と、この検証の結果を表示する処理と、を実行させることを特徴とするものである。
また、前記課題を解決するために、本願発明のまた他の態様に係るマスク製造方法は、基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得し、前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類し、前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類し、前記転写パターンが前記閾値を満たすか否かを検証し、前記転写パターンが前記閾値を満たさない場合には、前記転写パターンが前記閾値を満たすように前記設計パターンを修正し、修正された前記設計パターンの前記基板上への修正転写パターンが前記閾値を満たすか否かを検証し、前記修正転写パターンが前記閾値を満たす場合には、前記修正設計パターンに基づくマスクパターンをマスクに形成する、ことを特徴とするものである。
さらに、前記課題を解決するために、本願発明のさらに他の態様に係る半導体装置の製造方法は、本願発明に係るパターン検証方法、パターン検証システム、パターン検証プログラム、およびマスク製造方法により製造されたマスクのうちのいずれか一つを用いて半導体基板上にパターンを形成することを特徴とするものである。
本願発明によれば、微細なパターンを高い精度で効率良く形成することができるパターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法を提供することができる。
以下、本願発明に係る各実施形態を図面を参照しつつ説明する。
(第1の実施の形態)
先ず、本願発明に係る第1実施形態について図1〜図9を参照しつつ説明する。本実施形態は、半導体集積回路のパターンの設計データから半導体集積回路のパターンの物理レイアウトを生成する際に適用される設計パターンの検証方法、検証システム、および検証プログラムに関する。具体的には、本実施形態では、半導体集積回路のパターンの設計データを作成する際に、基板上におけるパターンのプロセスマージンに関する検証をコンカレントに(並行して)行うパターン検証方法、パターン検証システム、およびパターン検証プログラムについて説明する。本実施形態におけるパターンのプロセスマージンに関する検証とは、具体的にはパターンマッチングである。パターン設計の途中でコンカレントな検証を行うためには、検証が必要な箇所を高速かつ高精度に処理する必要がある。そのためには、例えば設計パターン全体のデータの中から検証対象となるパターンのデータをパターンマッチングにより速やかに抽出し、その抽出したパターンのデータに対して高精度な転写シミュレーションを行うことが好ましい。
先ず、本願発明に係る第1実施形態について図1〜図9を参照しつつ説明する。本実施形態は、半導体集積回路のパターンの設計データから半導体集積回路のパターンの物理レイアウトを生成する際に適用される設計パターンの検証方法、検証システム、および検証プログラムに関する。具体的には、本実施形態では、半導体集積回路のパターンの設計データを作成する際に、基板上におけるパターンのプロセスマージンに関する検証をコンカレントに(並行して)行うパターン検証方法、パターン検証システム、およびパターン検証プログラムについて説明する。本実施形態におけるパターンのプロセスマージンに関する検証とは、具体的にはパターンマッチングである。パターン設計の途中でコンカレントな検証を行うためには、検証が必要な箇所を高速かつ高精度に処理する必要がある。そのためには、例えば設計パターン全体のデータの中から検証対象となるパターンのデータをパターンマッチングにより速やかに抽出し、その抽出したパターンのデータに対して高精度な転写シミュレーションを行うことが好ましい。
(パターン検証方法)
以下、先ず、図1〜図7を参照して、本実施形態に係るパターン検証方法について具体的かつ詳細に説明する。
以下、先ず、図1〜図7を参照して、本実施形態に係るパターン検証方法について具体的かつ詳細に説明する。
図1のフローチャートに示すように、先ず、基板上に形成するパターンの設計パターンの基板上への転写パターンに関する情報をパターン転写情報として取得する。これをステップ1(Step 1)とする。
ここでは、少なくとも1つの所定のプロセス条件下において設計パターンを半導体基板上に形成する際のパターン転写情報を、例えばシミュレーションにより取得する。この際、基板上に形成するあらゆるパターンの設計パターン(データ)についてのパターン転写情報を取得する。パターン転写情報には、半導体基板(シリコン基板)上のパターンの形状やレイアウトのイメージ、およびこれに対応する設計パターンの転写イメージが含まれる。また、パターン転写情報には、単なる転写パターンのイメージ(転写像)のみならず、転写パターンの形状や寸法に関する情報も含まれる。
なお、前述したように、本実施形態で用いる転写パターンはシミュレーションにより取得したデータ上のパターンであり、実際に半導体基板上に転写して形成したパターンではない。そして、本実施形態の転写パターンは、本実施形態のパターン検証方法を経た後に実際に半導体基板上にパターン形成する際の、基礎データの一部となる。したがって、本実施形態の転写パターンは、半導体基板上に形成するパターンの設計パターンの一部とみなすこともできる。この場合、本実施形態の転写パターンの基礎となる設計パターンを第1の半導体集積回路設計パターン(第1の設計パターン)と称するとともに転写パターンを第2の半導体集積回路設計パターン(第2の設計パターン)と称して、互いに区別すればよい。
次に、設計パターンと転写パターンとを比較するとともに、この比較により得られる特徴量に基づいてパターン転写情報および設計パターンを分類する。これをステップ2(Step 2)とする。
具体的には、このステップ2では、先ず、設計パターンとステップ1において取得したパターン転写情報とを予め決められた手段により比較して所定の特徴量を得る。この所定の特徴量とは、例えば設計パターンの寸法とパターン転写情報に含まれる寸法情報との寸法差分量や、設計パターンの形状とパターン転写情報に含まれる形状情報との面積差分量を指す。すなわち、このステップ2で求める特徴量とは、設計パターンとこれに対応する転写パターンとの間における寸法や面積の差である。また、予め決められた手段とは、設計パターンとこれに対応する転写パターンとの間における寸法や面積の差を計測する手段である。
続けて、ステップ1において取得したパターン転写情報に含まれる転写パターンのイメージ、形状、および寸法に関する情報(データ)、ならびに転写パターンに対応する設計パターンに関する情報(データ)を、前述した特徴量に基づいて分類する。これにより、前述した特徴量に基づいて分類可能なデータ構造に構築された設計パターンおよびパターン転写情報に関するデータからなる第1のデータベースを作成する。すなわち、半導体基板上に形成するあらゆるパターンの設計パターンのデータ、およびその設計パターンに対応する半導体基板上への転写像に関するデータを、前述した特徴量に基づいて分類された第1のデータベースとして準備する。なお、この第1のデータベースのデータは、設計パターンが更新されるごとに更新され、かつ、その更新の履歴が時系列的に蓄積される設定とすることが好ましい。
次に、ステップ2において得られた特徴量に対して閾値を設定するとともに、特徴量に基づいて分類されたパターン転写情報および設計パターンのデータを閾値に基づいてさらに分類する。これをステップ3(Step 3)とする。
具体的には、このステップ3では、先ず、半導体基板上に形成されるパターンのプロセスマージンに関する検証を行う条件を決定する。この検証を行う条件とは、例えば半導体基板上におけるリソグラフィーマージンが許容誤差の範囲内に達していない検出可能な全てのパターンを検出して検証する、という条件である。あるいは、リソグラフィーマージンが完全にゼロ“0”ではないが著しく小さいパターンである、いわゆるホットスポット(hotspot)を検出して検証する、という条件である。そして、これら各条件をどの程度満たしているかを示す判断基準を、特徴量に対する閾値として、各条件を満たす程度に応じて複数の段階(レベル)に分けて設定する。この際、複数の閾値を、前述した寸法差や面積差等の特徴量の種類ごとに分類してそれぞれ個別に設定する。また、複数の閾値を、特徴量の種類のみならず、転写パターンの種類ごとに分類してそれぞれ個別に設定しても構わない。ここで、転写パターンの種類とは、それが半導体基板上においてどのような位置に配置されるパターンであるのかを意味する。具体的には、ライン端部、角部、あるいは突き当て部等を意味する。さらには、特徴量に対する閾値を、設計パターンの設計手法に応じて所定のレベルに変化させて設定しても構わない。
続けて、ステップ2において作成された第1のデータベース内に特徴量に基づいて分類されて格納されているパターン転写情報および設計パターンのデータを、前述した閾値に基づいてさらに分類する。これにより、前述した特徴量および閾値に基づいて分類可能なデータ構造に構築された設計パターンおよびパターン転写情報に関するデータからなる第2のデータベースを作成する。
次に、ステップ3において作成された第2のデータベース内に格納されている設計パターンおよびパターン転写情報に関するデータの中から、パターン検証に用いるパターンを生成する。これをステップ4(Step 4)とする。
具体的には、第2のデータベース内に格納されている設計パターンおよびパターン転写情報に関するデータについて、所望の検証条件に応じて所定の特徴量および閾値を選択(指定)する。これにより、パターン検証を行う条件に適したカテゴリーに分類されている設計パターンおよびパターン転写情報に関するデータを第2のデータベース内から選択する。すなわち、パターン検証に使うパターン(データ)を、パターン検証の実施条件に応じて適正に生成する。
次に、転写パターンが閾値を満たすか否かを検証する、第1のパターン検証処理を行う。これをステップ5(Step 5)とする。
具体的には、ステップ4において選択されたパターンを用いて、検証の対象となる設計パターンとこれに対応する転写パターンとのパターンマッチングを行う。より具体的には、第2のデータベース内に格納されている各パターンのデータを参照して、転写パターン(第2の設計パターン)が設計パターン(第1の設計パターン)と合致するか否かを閾値ごとに検証する。なお、このステップ5において用いる設計パターンは、前述したステップ1〜ステップ4が行われている間に、これら各ステップ1〜4と並行してステップ5に直接供される。
また、ここでいう合致とは、転写パターンと設計パターンとが、形状や寸法において必ずしも100%完全に一致することを意味するものではない。本実施形態における合致とは、転写パターンのプロセスマージンあるいはリソグラフィーマージンが許容誤差の範囲内に達していることを意味する。すなわち、本実施形態のパターン検証とは、転写パターンのプロセスマージンあるいはリソグラフィーマージンが許容誤差の範囲内に達しているか否かを判断するものである。したがって、本実施形態における閾値とは、転写パターンについてのプロセスマージンあるいはリソグラフィーマージンの許容誤差の範囲を段階的に設定するものである。そして、この転写パターンについてのプロセスマージンあるいはリソグラフィーマージンの許容誤差の範囲は、前述したように、半導体基板上における転写パターンの形状、寸法、構成、レイアウト、配置位置、部位、および転写パターンを基礎とする各種の素子や配線の種類等に応じて適宜、適正な値に設定されることが好ましい。あるいは、転写パターンについてのプロセスマージンあるいはリソグラフィーマージンの許容誤差の範囲は、設計パターンの設計手法に応じても適宜、適正な値に設定されることが好ましい。
検証のレベルは、設計パターンの検証を行う際に、どのパターンをマッチングパターンとして使用するかということに相当する。前述したように、本実施形態では、検証用のパターンを閾値ごとに階層化して保持していることを特徴の一つとしている。そして、本実施形態では、検証の条件が決まるとこの条件に応じて所定の階層(閾値)が選択され、階層化された全ての検証用パターンのうち選択された階層に属するパターンがそのままパターン検証に用いられる。これは、いわばデフォルト設定の使用法である。ただし、本実施形態における検証用パターンの使用方法は、このデフォルト設定の使用法には限定されない。例えば、先ず、第2のデータベース内に存在する全ての検証用のパターンの中から所定の階層を選択する。この後、その選択した階層に含まれる複数の検証用パターンの中から幾つかのパターンについて使用または不使用を選択しても構わない。こうすることによって、検証の条件をフレキシブルに選択することができる。これは、いわばカスタム設定の使用法である。
次に、パターン検証(パターンマッチング)の結果を表示する。これをステップ6(Step 6)とする。
具体的には、ステップ5において設計パターンのパターンマッチングを行った結果、プロセスマージンやリソグラフィーマージンが許容誤差の範囲内に達していない転写パターンが、検証した設計パターンの中の何処にどの程度含まれているのかを、選択した閾値ごとにディスプレイ等に表示する。この際、検証した転写パターン中に特徴量に関する閾値を満たさない転写パターンが存在する場合は、その転写パターンをハイライト表示する設定とするとよい。また、検証した設計パターン中に特徴量を満たさない転写パターンが存在する場合は、特徴量に関する閾値を満たさない転写パターンの閾値の程度、転写イメージ、マーカー等を転写パターン上に重ねて表示する設定とするとよい。なお、本実施形態のパターン検証方法は、図1に示すフローチャートにおいて Step 3、Step 4、Step 5、および Step 6 からなるループで示すように、1回のパターン検証が終わるごとに閾値を変更してパターン検証を複数回繰り返し行う設定としても構わない。
最後に、パターン検証(パターンマッチング)の結果を出力する。これをステップ7(Step 7)とする。
以上で、本実施形態に係るパターン検証方法を終了とする。
次に、図2〜図7を参照しつつ、前述したステップ5のパターンマッチングについてより具体的かつ詳細に説明する。
先ず、図2(a),(b)には、設計パターン1および設計パターン1の転写イメージである転写パターン2の概念を簡略化して示す。これら図2(a),(b)において、実線は設計パターン1を、斜線部は転写パターン2を、そして破線はマスクパターン3を、それぞれ示す。図2(a)中の矢印は、設計パターン1と転写パターン2とのずれ幅、すなわち位置ずれ量を示す。矢印の大きさ(長さ)が位置ずれ量の大きさ、すなわちエラー(誤差)の程度を表わす。設計パターン1と転写パターン2との位置ずれ量が小さくなるに連れて、矢印の大きさ(長さ)が小さく(短く)なる。換言すれば、パターン検証の対象とするエラーの程度を示す矢印の大きさ(長さ)を小さく(短く)するに連れて、設計パターン1と転写パターン2との位置ずれ量についての許容誤差の範囲が狭くなる。すなわち、矢印の大きさ(長さ)を小さく(短く)するに連れて、パターン検証の精度が高くなる。また、図2(b)に示す構成は、図2(a)と略同じであるが、図2(b)中の矢印は転写パターン2の寸法そのものを示す。この図2(b)においても、図2(a)と同様に、短い矢印のエラーまで検証の対象とするということは微細な転写パターン2まで検証の対象とするということであり、検証の精度が高いことを意味する。
次に、図3には、本実施形態で使用する複数個のホットスポット7,8,9およびそれらのエラーレベルを示す。具体的には、図3には、複数の設計パターン1a,1b,1cから抽出された複数の転写パターン4,5,6、これら各転写パターン4,5,6に含まれる3個のホットスポット7,8,9、および各転写パターン4,5,6の周辺約3μmの領域をエラーレベルごとに分類して示す。各設計パターン1a,1b,1cの中に表示されている斜線部分が各設計パターン1a,1b,1cの転写イメージである。すなわち、図3中斜線で示す部分が各転写パターン4,5,6である。また、図3中黒塗りで示す部分が各転写パターン4,5,6の周辺約3μmの領域である。また、図3中円で囲んで示す部分がホットスポット7,8,9である。前述したステップ4において閾値を決定(選択)すると、設計パターン1a,1b,1cに含まれる複数個のホットスポット7,8,9の中から、指定された閾値に相当するエラーレベルのホットスポットが選択される。
各転写パターン4,5,6のうち、先ず、図3の左側に示す転写パターン4は、3本の直線形状のラインパターン4a,4b,4cがそれらの長手方向が互いに並行となるようにレイアウトされた構成からなる。そして、各ラインパターン4a,4b,4cのうち、中央のラインパターン4bの両端部は、その上下の各ラインパターン4a,4cの両端部に比べて設計パターン1aとの差分が大きい。したがって、この中央のラインパターン4bに含まれるホットスポット7はエラーレベルの高いホットスポットである。このようなホットスポット7を含むラインパターン4bをそのまま転写イメージ通りにウェーハ上に転写すると先端部が丸まって形成される。ひいては、ラインパターン4bは、全体として設計パターン1aに比べて短く仕上がってしまう。ここでは、ホットスポット7、このホットスポット7を含む転写パターン4、およびこの転写パターン4に対応する設計パターン1aをエラーレベル1に分類する。
また、図3の中央部に示す転写パターン5は、箱型のパターン5aの中に1本の直線形状のラインパターン5bが入り込むようにレイアウトされた構成からなる。この転写パターン5では、前述したラインパターン4bと同様に、ラインパターン5bの端部がホットスポット8となっている。しかし、ラインパターン5bと設計パターン1bとの差分は、ラインパターン4bと設計パターン1aとの差分に比べて小さい。したがって、ホットスポット8は前述したホットスポット7に比べてエラーレベルが低い。ここでは、ホットスポット8、このホットスポット7を含む転写パターン5、およびこの転写パターン5に対応する設計パターン1bを、エラーレベル1よりも誤差(危険度)が小さいエラーレベル2に分類する。
さらに、図3の右側に示す転写パターン6は、長い2本の直線形状のラインパターン6a,6eの間に、短い2本の直線形状のラインパターン6b,6cおよび中間部が屈折した1本の折り曲げパターン6dが並ぶようにレイアウトされた構成からなる。この転写パターン6では、前述したラインパターン4b,5bと同様に、左から2番目のラインパターン6bの端部がホットスポット9となっている。しかし、ラインパターン6bと設計パターン1cとの差分は、ラインパターン5bと設計パターン1bとの差分に比べてさらに小さい。したがって、ホットスポット9は前述したホットスポット8に比べてエラーレベルがさらに低い。ここでは、ホットスポット9、このホットスポット9を含む転写パターン6、およびこの転写パターン6に対応する設計パターン1cを、エラーレベル2よりも誤差(危険度)がさらに小さいエラーレベル3に分類する。
このように、エラーレベル(閾値)が高いということは、位置ずれや寸法ずれ等の誤差が大きく、許容誤差の範囲から逸脱する可能性が高いということである。反対に、エラーレベルが低いということは、位置ずれや寸法ずれ等の誤差が小さく、許容誤差の範囲から逸脱する可能性が低いということである。したがって、検出するホットスポットのエラーレベルを低くするにつれて、パターンの検証精度は高くなる。また、所定のエラーレベルを選択すると、そのエラーレベルに属するホットスポットはもちろんのこと、選択したエラーレベルよりも高いエラーレベルに属するホットスポットも全て検出される。
次に、図4にも、図3と同様に、複数の設計パターン1d,1e,1f,1g,1h,1i,1j,1k,1l,1m、およびこれら各設計パターン1d〜1mから抽出された転写パターンに含まれる複数個のホットスポット10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27をエラーレベルごとに分類して示す。ただし、この図4においては、各設計パターン1d〜1mの転写イメージである転写パターンの図示は省略する。この図4は、複数の設計パターン1d〜1mおよびホットスポット10〜27が各エラーレベル1〜3ごとにそれぞれ複数個ずつ分類されている点が、先に参照した図3と異なっている。
次に、図5には、パターンマッチングの結果検出された、特徴量、閾値、あるいは許容誤差等の検証条件を満たさない違反パターンの半導体基板上における分布状態を、エラーレベルごとに分けて示す。
先ず、図5(a)には、検証条件をエラーレベル1に設定して、先に参照した図4のエラーレベル1に分類されている各設計パターン1d〜1gについてパターンマッチングを行った結果を示す。図4のエラーレベル1は、図3のエラーレベル1と同じエラーレベルである。したがって、各設計パターン1d〜1gは、図3のエラーレベル1に分類されている設計パターン1aと同じ位置ずれ量が発生する転写イメージや、同じ寸法のずれが発生する箇所を含む転写イメージを生成させるパターンである。図5(a)中複数個の黒塗りの四角形が、エラーレベル1に属する各設計パターン1d〜1gとその周辺領域の半導体基板(半導体チップ)28全体からの切り出し部分を表示している。したがって、図5(a)に示すパターンマッチングの結果によれば、エラーレベル1に属する各設計パターン1d〜1gは、図5(a)中に黒塗りの四角形で表示された個数だけ半導体チップ28内に存在している。すなわち、図5(a)中に黒塗りの四角形で表示された領域に、エラーレベル1に抵触する違反パターン(危険パターン)1d〜1gやホットスポット10〜13が存在していることが分かる。
次に、図5(b)には、検証条件をエラーレベル2に設定して、図4のエラーレベル1に分類されている各設計パターン1d〜1gおよびエラーレベル2に分類されている各設計パターン1h〜1jについてパターンマッチングを行った結果を示す。図4のエラーレベル2は、図3のエラーレベル2と同じエラーレベルである。したがって、図4のエラーレベル2のみに属する各設計パターン1h〜1jは、図3のエラーレベル2のみに分類されている設計パターン1bと同じ位置ずれ量が発生する転写イメージや、同じ寸法のずれが発生する箇所を含む転写イメージを生成させるパターンである。図5(b)中複数個の斜線部の四角形が、エラーレベル2のみに属する各設計パターン1h〜1jとその周辺領域の半導体チップ28全体からの切り出し部分を表示している。図5(b)に示すパターンマッチングの結果によれば、エラーレベル1および2に属する各設計パターン1d〜1g,1h〜1jは、図5(b)中に黒塗りの四角形および斜線部の四角形で表示された個数だけ半導体チップ28内に存在している。また、図5(b)に示すパターンマッチングの結果では、検証条件をエラーレベル1からエラーレベル2に下げたため、検証条件をエラーレベル1に設定した図5(a)に示すパターンマッチングの結果に比べて、違反パターン(危険パターン)1h〜1jやホットスポット14〜16がより多く検出されていることが分かる。
次に、図5(c)には、検証条件をエラーレベル3に設定して、図4のエラーレベル1に分類されている各設計パターン1d〜1g、エラーレベル2に分類されている各設計パターン1h〜1j、およびエラーレベル3に分類されている各設計パターン1k〜1mについてパターンマッチングを行った結果を示す。図4のエラーレベル3は、図3のエラーレベル3と同じエラーレベルである。したがって、図4のエラーレベル3のみに属する各設計パターン1k〜1mは、図3のエラーレベル3のみに分類されている設計パターン1cと同じ位置ずれ量が発生する転写イメージや、同じ寸法のずれが発生する箇所を含む転写イメージを生成させるパターンである。図5(c)中複数個の網掛け部の四角形が、エラーレベル3のみに属する各設計パターン1k〜1mとその周辺領域の半導体チップ28全体からの切り出し部分を表示している。図5(b)に示すパターンマッチングの結果によれば、エラーレベル1〜3に属する各設計パターン1d〜1g,1h〜1j,1k〜1mは、図5(c)中に黒塗りの四角形、斜線部の四角形、および網掛け部の四角形で表示された個数だけ半導体チップ28内に存在している。図5(c)に示すパターンマッチングの結果では、検証条件をエラーレベル2からエラーレベル3にさらに下げたため、検証条件をエラーレベル1に設定した図5(a)に示すパターンマッチングの結果や検証条件をエラーレベル2に設定した図5(b)に示すパターンマッチングの結果に比べて、さらに多くの違反パターン(危険パターン)1k〜1mやホットスポット17〜27が検出されていることが分かる。
したがって、図5(a)〜(c)に示す検証結果のうち、図5(c)に示すように、検証条件を最も低いエラーレベル3に設定してパターンマッチングを行った結果が、パターンの検証精度が最も高い。パターンマッチングを複数回行う場合、最初の評価では、あらゆるエラーレベルのホットスポット10〜27を検出してチップ28全体における分布状態を把握することが好ましい。このため、通常は初回のパターンマッチングでは検証条件を最も低いエラーレベル3に設定して評価を行う。そして、この評価の結果を用いて、対象とする設計パターンの修正方針を決定する。
次に、図6には、本実施形態のパターン検証方法に係るパターンマッチングにより判明した設計パターン1n中に含まれるエラー箇所をエラーレベルごとに分類して示す。図6中黒塗り部で示す複数箇所が、エラーレベル1のみに属するエラーを表示している。また、図6中斜線部で示す複数箇所が、エラーレベル2のみに属するエラーを表示している。さらに、図6中横線部で示す複数箇所が、エラーレベル3のみに属するエラーを表示している。
次に、図7には、本実実施形態のパターン検証方法に係るパターンマッチングにより判明した設計パターン1o中に含まれるエラー箇所をエラーレベルおよびエラーの種類ごとに分類して示す。先に参照した図6と同様に、図7中黒塗り部で示す複数箇所は、エラーレベル1のみに属するエラーを表示している。また、図7中斜線部で示す複数箇所は、エラーレベル2のみに属するエラーを表示している。また、図7中横線部で示す複数箇所は、エラーレベル3のみに属するエラーを表示している。さらに、図7中実線の円で囲んで示す領域は、オープンエラーとなる箇所を表示している。また、図7中破線の円で囲んで示す領域は、ショートエラーとなる箇所を表示している。
図3、図4、図6、および図7に示すように、特徴量に関する閾値を満たさない違反パターンは、単独または複数の図形で構成されている。
(パターン検証システム)
次に、図8を参照して、本実施形態に係るパターン検証システムについて説明する。図8には、本実施形態に係るパターン検証システム30を簡略化したブロック図として示す。図8に示すように、パターン検証システム30は、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36などを備えている。また、パターン検証システム30は、図8中一点鎖線で囲んで示すように、第1修正部38、第2検証部39、および第2修正部40からなる第1のパターン修正ユニット41を備えている。さらに、パターン検証システム30は、図8中二点鎖線で囲んで示すように、第3修正部43、第3検証部44、および修正方針決定部45からなる第2のパターン修正ユニット46を備えている。これら第1および第2の各パターン修正ユニット41,46を備えることにより、パターン検証システム30は、本実施形態に係るパターン検証方法のみならず、後述する第2および第3の各実施形態に係るパターン設計方法を実行するパターン設計システムとしても機能することができる。したがって、パターン検証システム30は、実際にはパターン検証・設計システムと称されるべき装置である。
次に、図8を参照して、本実施形態に係るパターン検証システムについて説明する。図8には、本実施形態に係るパターン検証システム30を簡略化したブロック図として示す。図8に示すように、パターン検証システム30は、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36などを備えている。また、パターン検証システム30は、図8中一点鎖線で囲んで示すように、第1修正部38、第2検証部39、および第2修正部40からなる第1のパターン修正ユニット41を備えている。さらに、パターン検証システム30は、図8中二点鎖線で囲んで示すように、第3修正部43、第3検証部44、および修正方針決定部45からなる第2のパターン修正ユニット46を備えている。これら第1および第2の各パターン修正ユニット41,46を備えることにより、パターン検証システム30は、本実施形態に係るパターン検証方法のみならず、後述する第2および第3の各実施形態に係るパターン設計方法を実行するパターン設計システムとしても機能することができる。したがって、パターン検証システム30は、実際にはパターン検証・設計システムと称されるべき装置である。
ただし、本実施形態においては、パターン検証・設計システム30が備える各構成要素のうち、第1および第2の各パターン修正ユニット41,46を除くその他の構成要素の機能について説明する。すなわち、ここでは、パターン検証・設計システム30を、前述した図1のフローチャートに示すパターン検証方法を実行するパターン検証システムとして説明する。そして、パターン検証・設計システム30が備える第1および第2の各パターン修正ユニット41,46の機能、およびこれら各ユニット41,46を用いるパターン設計方法については、後に第2および第3の各実施形態において説明する。
先ず、図8に示すように、転写情報取得部31には設計パターン1の設計データが入力される。そして、転写情報取得部31は、入力された設計パターン1の設計データに基づいて半導体基板28上への転写シミュレーションを行い、転写パターン2,4,5,6に関する情報をパターン転写情報として取得する。すなわち、転写情報取得部31は、図1のフローチャートに示すステップ1(Step 1)を実行する。転写情報取得部31は、ステップ1を実行した後、設計パターン1の設計データおよび取得したパターン転写情報のデータを第1データベース作成部32に送る。
第1データベース作成部32は、転写情報取得部31から受け取った設計パターン1の設計データおよび取得したパターン転写情報のデータに基づいて、設計パターン1と転写パターン2,4,5,6とを比較する。そして、この比較により得られる特徴量に基づいてパターン転写情報および設計パターン1の設計データを分類して第1のデータベースを作成する。すなわち、第1データベース作成部32は、図1のフローチャートに示すステップ2(Step 2)を実行する。第1データベース作成部32は、ステップ2を実行した後、第1のデータベースに格納されている特徴量に基づいて分類されたパターン転写情報および設計パターン1の設計データを第2データベース作成部34に送る。
閾値設定部33は、第1データベース作成部32が得た特徴量に対して閾値を設定する。すなわち、閾値設定部33は、図1のフローチャートに示すステップ3(Step 3)の前工程を実行する。
第2データベース作成部34には、第1データベース作成部32が作成した第1のデータベース内に格納されているデータがそのままのデータ構造で、第1データベース作成部32から送られて来る。すなわち、第2データベース作成部34には、特徴量に基づいて分類されたパターン転写情報および設計パターン1の設計データが第1データベース作成部32から送られて来る。それとともに、第2データベース作成部34には、閾値設定部33が設定した特徴量に対して閾値のデータが第1データベース作成部32を介して閾値設定部33から送られて来る。これらの情報(データ)を受け取った第2データベース作成部34は、第1データベース作成部32が特徴量に基づいて分類したパターン転写情報および設計パターン1の設計データを、閾値に基づいてさらに分類して第2のデータベースを作成する。すなわち、第2データベース作成部34は、図1のフローチャートに示すステップ3(Step 3)の後工程を実行する。第2データベース作成部34は、ステップ3の後工程を実行した後、第2のデータベースに格納されている特徴量および閾値に基づいて分類されたパターン転写情報および設計パターン1の設計データを第1検証部35に送る。
第1検証部35は、特徴量および閾値に基づいて分類されたパターン転写情報および設計パターン1の設計データを第2データベース作成部34から受け取った後、それらのデータを用いてパターン検証に用いるパターンを生成する。そして、第1検証部35は、生成した検証用パターンを用いて、転写パターンが閾値を満たすか否かを検証する、パターン検証を行う。そして最後に、第1検証部35は、パターン検証(パターンマッチング)の結果37をデータとしてパターン検証システム30の外部に出力する。すなわち、第1検証部35は、図1のフローチャートに示すステップ4(Step 4)、ステップ5(Step 5)、およびステップ7(Step 7)を実行する。
パターン表示部36は、第1検証部35が行ったパターン検証の結果を表示する。すなわち、パターン表示部36は、図1のフローチャートに示すステップ6(Step 6)を実行する。
(パターン検証プログラム)
次に、主に図9を参照して、本実施形態に係るパターン検証プログラムおよびこのパターン検証プログラムを記録したコンピュータに読み取り可能な記録媒体について説明する。図9には、本実施形態に係るパターン検証プログラムを記録したコンピュータ50に読み取り可能な記録媒体51と、先に参照した図8に示すパターン検証・設計システム30との関係を簡略化してブロック図として示す。本実施形態に係るパターン検証プログラムおよび記録媒体51は、図8に示すパターン検証・設計システム30を作動させるとともにその動作を制御して、図1のフローチャートに示すパターン検証方法を実行するものである。
次に、主に図9を参照して、本実施形態に係るパターン検証プログラムおよびこのパターン検証プログラムを記録したコンピュータに読み取り可能な記録媒体について説明する。図9には、本実施形態に係るパターン検証プログラムを記録したコンピュータ50に読み取り可能な記録媒体51と、先に参照した図8に示すパターン検証・設計システム30との関係を簡略化してブロック図として示す。本実施形態に係るパターン検証プログラムおよび記録媒体51は、図8に示すパターン検証・設計システム30を作動させるとともにその動作を制御して、図1のフローチャートに示すパターン検証方法を実行するものである。
図1のフローチャートに示すステップ1〜ステップ7からなるパターン検証方法は、実質的に全て図9に示すコンピュータ50で処理可能なデータ処理工程からなる。そのようなパターン検証方法は、例えば磁気ディスクや光ディスク、あるいは半導体メモリ等の記録媒体51に記録された本実施形態に係るパターン検証プログラムを読み込むことにより動作が制御されるコンピュータ50によって実現される。それとともに、図8に示すパターン検証システム30は、記録媒体51に記録された本実施形態に係るパターン検証プログラムを読み込むことにより動作が制御されるコンピュータ50によっても実現される。すなわち、図1のフローチャートに示すパターン検証方法は、記録媒体51に記録された本実施形態に係るパターン検証プログラムを読み込むことにより動作が制御されるコンピュータ50によって実現されるパターン検証システム30によっても実行することができる。したがって、以下の説明においては、図8に示すパターン検証システム30を図9に示すコンピュータ50とみなして説明する。
図9においては、パターン検証システム30が備える転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36のそれぞれの入力部を、単にコンピュータ50の入力部52としてまとめて示す。また、図9においては、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36のそれぞれの出力部を、単にコンピュータ50の出力部53としてまとめて示す。また、図9においては、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36のそれぞれの記憶部を、単にコンピュータ50の記憶部54としてまとめて示す。さらに、図9においては、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36のそれぞれの演算処理部を、単にコンピュータ50のCPU(演算処理部)55としてまとめて示す。この演算処理部としてのCPU55は、データ処理部、あるいはプログラム実行部とも称される。
先ず、図9中白抜き矢印で示すように、記録媒体51に記録されたパターン検証プログラムを、コンピュータ50に読み込ませる。具体的には、記録媒体51に記録されたパターン検証プログラムを、コンピュータ50の入力部52を介してCPU55に読み取らせる。CPU55に読み取られたパターン検証プログラムは、CPU55からコンピュータ51の記憶部54に送られて記憶される。この後、CPU55は、前述したパターン検証システム30によるパターン検証方法が適正に実行されるように、記憶部54に記憶したパターン検証プログラムに基づいてコンピュータ50を適正に作動させる。すなわち、パターン検証プログラムは、先に図1および図8を参照しつつ説明したパターン検証システム30によるパターン検証方法が適正に実行されるように、パターン検証システム30が備える転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36を適正に作動させる。
一連のパターン検証処理が終わった後、その処理結果は、先に参照した図8に示すように、検証結果のデータ37としてコンピュータ50(パターン検証システム30)の出力部53を介してコンピュータ50の外部に出力される。この際、コンピュータ50によるパターン検証処理の結果は、記憶部54に併せて記憶させても構わない。このように、本実施形態のパターン検証システム30は、記録媒体51に記録されたパターン検証プログラムをコンピュータ50が読み込むとともに、読み込んだパターン検証プログラムによってコンピュータ50がその動作を制御されることにより適正に実現される。そして、本実施形態に係るパターン検証方法は、記録媒体51に記録されたパターン検証プログラムを読み込んだコンピュータ50としてのパターン検証システム30によって適正に実行される。
なお、入力用データとしての設計パターン1のデータやパターン検証プログラムは、必ずしも常に入力用記録媒体51に書き込まれている必要は無い。これら設計パターン1のデータやパターン検証プログラムは、パターン検証を実行する際に、所定の通信媒体を介してコンピュータ50に伝達して適用することも可能である。図示は省略するが、設計パターン1のデータやパターン検証プログラムは、例えばインターネットやLAN等の各種電気通信回線およびネットワークインターフェース等の通信媒体(入力装置)を介して必要なときにコンピュータ50の記憶部54にダウンロードされる設定としも構わない。この場合、設計パターン1のデータやパターン検証プログラムは、各種電気通信回線を介してコンピュータ50としてのパターン検証システム30に接続されている外部の各種コンピュータや記憶装置等に保存されていれば良い。
また、設計パターン1のデータやパターン検証プログラムは、コンピュータ50であるパターン検証システム30に読み取り可能あるいは実行可能な状態で記録されていれば、その記録状態や記録形式は問われない。例えば、設計パターン1のデータやパターン検証プログラムを記録する入力用記録媒体51としては、フレキシブルディスクやハードディスク等の磁気ディスク、CD、DVD、およびMO等の光ディスク、あるいは半導体メモリ等を用いることができる。これは、出力用データとしての検証結果およびこの検証結果が記録される図示しない出力用記録媒体についても同様である。また、コンピュータ50の記憶部54にも、例えばフレキシブルディスクやハードディスク等の磁気ディスク、CD、DVD、およびMO等の光ディスク、あるいは半導体メモリ等、その内部に記録するデータやプログラムを適宜書き替え可能もしくは更新可能な記録媒体や記憶装置を用いればよい。さらに、コンピュータ50に接続される電気通信回線は、有線あるいは無線の別を問わない。
以上説明したように、この第1実施形態によれば、微細なパターンを高い精度で効率良く形成することができるパターン検証方法、パターン検証システム、およびパターン検証プログラムを提供することができる。また、前述したように、この第1実施形態においては、パターンを設計する際に、プロセスマージンに関する閾値を選択するとともに、プロセスマージンが許容誤差の範囲内に達していないパターンのライブラリを作成する。そして、このライブラリ中の情報を取り込むことによって、パターンの設計とプロセス検証とをコンカレントに(並行して)行う。より具体的には、配線等のパターン設計を行う際にそのプロセス検証の結果をパターン設計工程にフィードバックすることによって、設計側のタイミングクロージャおよび欠陥の検出等を考慮しつつ、パターン設計と設計パターンの局所的な修正と並行して行う。
これにより、パターン設計に掛かるトータルのコストおよび時間の効率化を実現することができる。ひいては、ポスト・パターン設計工程における処理に掛かる負荷を大幅に軽減することができる。この結果、半導体装置全体の設計に掛かる負荷を大幅に軽減することができる。それとともに、製造側のOPC検証やプロセス検証等に掛かる負荷を軽減して、生産コストの低減を意識した半導体装置の設計の効率化を実現することができる。
(第2の実施の形態)
次に、本願発明に係る第2実施形態について主に図10〜図19を参照しつつ説明する。なお、前述した第1実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本願発明に係る第2実施形態について主に図10〜図19を参照しつつ説明する。なお、前述した第1実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態は、第1実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラムをそれぞれ利用するパターン設計方法、パターン設計システム、およびパターン設計プログラムに関する。具体的には、本実施形態では、半導体集積回路のパターンの設計データを作成する際にプロセスマージンに関する検証をパターン設計とコンカレントに行い、プロセスマージンが許容誤差の範囲内に達していない設計パターンをチップ設計が終了するまでに修正するパターン設計方法、パターン設計システム、およびパターン設計プログラムについて説明する。特に、本実施形態では、半導体集積回路のパターン設計工程として、半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線を想定する。
(パターン設計方法)
以下、先ず、図10〜図19を参照して、本実施形態に係るパターン設計方法について具体的かつ詳細に説明する。
以下、先ず、図10〜図19を参照して、本実施形態に係るパターン設計方法について具体的かつ詳細に説明する。
図10のフローチャートに示すように、先ず、ステップ1(Step 1)〜ステップ6(Step 6)までは、先に参照した図1に示す第1実施形態に係るパターン検証方法と同様に行う。ただし、本実施形態においては、ステップ1で取得したパターン転写情報は、巨大データベースに格納される。また、ステップ5におけるパターンマッチングは、先に参照した図3および図4に示すエラーレベルを1に設定して生成された検証用パターンを用いて行われる。
次に、ステップ5におけるパターンマッチングにおいて、設計パターン1の中に特徴量に関する閾値を満たさない違反パターンが検出された場合には、その違反パターンを含む周辺領域の転写像を取得する。それとともに、違反パターンが特徴量に関する閾値を満たすように、取得した転写像の検証結果に基づいて違反パターンを修正する。そして、修正された違反パターンが特徴量に関する閾値を満たしているか否かを検証する。これをステップ8(Step 8)とする。
具体的には、このステップ8においては、違反パターンおよびその周辺領域に含まれる転写パターンを抽出するとともに、違反パターンのリソグラフィーマージンが許容誤差の範囲内に達するように、違反パターンに近接効果補正(Proximity Correction:PC)を施す。この近接効果補正(PC)としては、例えば光近接効果補正(Optical Proximity Correction:OPC)やプロセス近接効果補正(Process proximity Correction:PPC)が挙げられる。ただし、ここでは、違反パターンおよびその周辺領域に対して光近接効果補正(OPC)を施すこととする。この際、違反パターンのリソグラフィーマージンが少なくとも許容誤差の範囲内に達するように、OPCの補正の程度を違反パターンの違反の程度に応じて違反パターンごとに適宜、適正に調整する。続けて、このOPC処理が施された領域(違反パターン)の転写像を再び取得するとともに、その転写像に対してリソグラフィー検証を行う。
次に、ステップ8のリソグラフィー検証の結果、OPC処理が施された領域の中に特徴量に関する閾値を満たさないホットスポットが検出された場合には、そのホットスポットを含む周辺領域の転写像を取得する。それとともに、ホットスポットが特徴量に関する閾値を満たすように、取得した転写像の検証結果に基づいてホットスポットを修正する。これをステップ9(Step 9)とする。
具体的には、このステップ9においては、ホットスポットおよびその周辺領域に含まれる転写パターンを抽出するとともに、ホットスポットのリソグラフィーマージンが許容誤差の範囲内に達するように、ホットスポットにさらに修正を施す。例えば、ステップ8においてOPC処理が施された設計パターン1に含まれる、ホットスポットに相当するパターンおよびその周辺のパターン、あるいはそれら各パターン間のスペースパターン等に対してパターンの追加、削除、あるいは移動等の処理を施す。この際、修正が施されたホットスポット(違反パターン)の形状や寸法および違反(エラー)の程度等の修正処理が施された違反パターンを含む領域に関する各種情報と、違反パターンに施した修正の内容等とを対応付けする。そして、この対応付けされた情報と修正内容とを、違反パターンの形状や寸法およびエラーの程度ごとに分類して保持(記録)しておくことが好ましい。なお、このステップ9において記録される情報には、修正が施された違反パターンの座標およびレイヤー番号も含まれる。
これにより、パターン修正を複数回行う場合、一度記録された違反パターンと同様のパターンに修正を施す際に、その修正の方法や程度などを一から考え直す手間や時間を省いて迅速にかつ効率良く修正処理を行うことができる。例えば、次に述べるステップ10において行う、設計パターン1についての半導体基板28全面にわたる最終的な近接効果補正および検証を行う際に、パターンごとに処理の条件を適宜、適正に、かつ、迅速に変えて円滑に処理することができる。
この後、前述したステップ8およびステップ9に係る各処理を半導体基板28の全面にわたるまで複数回繰り返し行う。すなわち、半導体基板28上に形成される全ての設計パターン1に対して、フルチップのOPC処理、リソグラフィー検証、およびホットスポット修正を施す。これをステップ10(Step 10)とする。
そして、ステップ10において全ての設計パターン1からホットスポットがなくなったことを確認した後、設計パターン1に基づいて半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が施された半導体チップ28を量産する。そして、これら各半導体チップ28についての試験(テスト)を行う。これをステップ11(Step 11)とする。
以上で、本実施形態に係るパターン設計方法を終了とする。前述したように、本実施形態に係るパターン設計方法とは、実質的には第1実施形態において説明したパターン検証方法に図10のフローチャートに示すステップ8〜ステップ11からなるパターン修正方法を組み合わせてなるものである。このような工程によれば、パターンの設計段階において半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が済んだ後は、パターンマッチングで検出された危険箇所(ホットスポット)のリソグラフィーマージン不足エラーは既に修正されていることとなる。これにより、ステップ10におけるアートワークに掛かる負荷は軽減されることとなる。なお、パターン設計本来の趣旨に鑑みれば、本実施形態に係るパターン設計方法はステップ10において終了する設定としても構わない。
次に、図11〜図19を参照しつつ、前述した本実施形態に係るパターン設計方法の特徴的な部分について、より具体的かつ詳細に説明する。図11〜図14には、本実施形態に係るパターン設計方法に用いるツールおよびその機能を簡略化して示す。
先ず、図11に示すパターンマッチング用パターン切り出しツール60を用いて、マッチング用パターンを作成する。すなわち、図10のステップ4で用いる検証用パターンを、マッチング用パターン切り出しツール60を用いて生成する。具体的には、先ず、第1実施形態において参照した図8のブロック図に示すパターン検証・設計システム30が備える第1検証部35に、マッチング用パターン切り出しツール60をインストールする(組み込む)。続けて、図8のブロック図に示す第2データベース作成部34から第1検証部35に組み込まれたパターンマッチング用パターン切り出しツール60に、設計パターン1のデータ、設計パターン1の転写イメージに関する情報(パターン転写情報)、および予め登録してあるエラーレベル(閾値)を入力する。すると、入力されたエラーレベルに基づいて設計パターン1の中から選択されて局所的に切り出された小さなホットスポット領域が、パターンマッチング用パターン切り出しツール60から出力される。このホットスポットは、例えば第1実施形態において参照した図3に示すホットスポットと同様のものである。
なお、パターンマッチング用パターン切り出しツール60に入力する設計パターン1は、ステップ5のパターンマッチング工程以降の工程で検証・修正処理を施す設計パターンや、別の世代の設計パターンでも構わない。どの世代の、どの設計パターンで検証を行うかによって、入力する設計パターンは異なってくる。
次に、図12に示すパターンマッチングツール61を用いて設計パターン1のパターン検証を行う。すなわち、パターンマッチングツール61を用いて、図10のステップ5に示すリソグラフィーマージンについてのパターンマッチングを行う。具体的には、先ず、図8のブロック図に示すパターン検証・設計システム30が備える第1検証部35に、さらにパターンマッチングツール61を組み込む。続けて、パターンマッチングツール61に、パターンマッチング用パターン切り出しツール60が作成した検証用マッチングパターン(ホットスポット)のデータ、ならびに半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が済んだ設計パターン1のデータを入力する。設計パターン1の中にホットスポットが含まれている場合には、ホットスポット(危険箇所)を中心としてその周囲約3μmの領域の設計パターンが、パターンマッチングツール61によって設計パターン1全体から部分的に切り出されて出力される。この切り出された領域に関する情報は次に説明するOPC・検証ツール62に送られて、転写シミュレーションを用いる最終的なパターン検証に用いられる。
次に、図13に示すOPC・検証ツール62を用いて、図10のステップ8に示す局所的なOPC・検証を行う。具体的には、先ず、図8のブロック図に示すパターン検証・設計システム30が備える後述する第1修正部38および第2検証部39にOPC・検証ツール62を組み込む。続けて、パターンマッチングツール61によって設計パターン1から切り出されたホットスポット周辺領域のデータ、パターン転写を行う際の光学条件、パターン転写デバイスの露光量閾値(Th)、OPCルール、および検証ルール等を、第1修正部38に組み込まれたOPC・検証ツール62に入力する。すると、OPC・検証ツール62は、半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が済んだ設計パターン1がレイアウトされている各レイヤーに対して、製品として最適化された条件でOPC処理を行う。
この第1修正部38に組み込まれたOPC・検証ツール62によるOPC処理が行われた後、その結果が第2検証部39に組み込まれたOPC・検証ツール62に送られる。すると、第2検証部39に組み込まれたOPC・検証ツール62は、第1修正部38に組み込まれたOPC・検証ツール62から受け取ったOPC処理の結果、製品の最適化条件、ならびに予め決められているリソグラフィー工程のスペックの範囲内で露光量およびデフォーカス量を変動させた条件等に基づいて、ウェーハ28上に形成されるパターンと設計パターン1との位置ずれ量を算出する。より具体的には、第2検証部39に組み込まれたOPC・検証ツール62は、初期状態の設計パターン1のデータ、OPC処理後の設計パターン1のデータ、そして最終的なパターン検証の結果としてのエラーデータを含むGDS(Graphic Data System)等を出力する。これらの出力情報は次に説明するパターン修正ツール63に送られて、設計パターン1の最終的な修正に用いられる。
なお、ここで用いるリソグラフィー工程のスペックとは、例えば焦点深度が約±0.1μm以内であるとか、あるいは露光量余裕度が約±10%以内であるという内容を指すものとする。また、この位置ずれ量を算出処理に使うOPC・検証ツール62および算出条件は、前述したパターンマッチング用パターン切り出しツール60によってマッチング用パターンを作成する際に転写イメージを算出する処理に用いるツールおよび算出条件と同一のものを使用するとよい。
そして最後に、図14に示すパターン修正ツール63によって、図10のステップ9に示すホットスポットの修正を行う。具体的には、先ず、図8のブロック図に示すパターン検証・設計システム30が備える後述する第2修正部40にパターン修正ツール63を組み込む。続けて、第2検証部39に組み込まれたOPC・検証ツール62からパターン修正ツール63に、OPC・検証ツール62によるOPC処理およびその検証の結果、初期状態の設計パターン1のデータ、OPC処理後の設計パターン1のデータ、そしてGDS等を入力する。これらのデータの中には、図12に示すパターンマッチングツール61によって設計パターン1全体から部分的に切り出された、ホットスポット周辺の小領域に含まれる設計パターン1のレイアウトのデータが含まれている。また、パターン修正ツール63には、その他の所定の修正ルールも入力する。すると、パターン修正ツール63は、修正ルールに基づいて、設計パターン1に部分的に修正を施す。
すなわち、パターン修正ツール63は、修正ルールに基づいて、OPC・検証ツール62によって検出されたホットスポットに対してリソグラフィーマージンを満たすように修正を施す。そして、パターン修正ツール63は、部分的に修正した設計パターン1のデータを出力する。なお、ここで用いる修正ルールとは、例えば次に参照する図15〜図17に示されるものである。
図15〜図17には、本実施形態に係るパターン設計方法における修正ルールを簡略化して示す。これらは全てデータ上の操作である。
先ず、図15(a),(b)には、それぞれ3本の直線形状のラインパターン64a,64b,64c,65a,65b,65cがそれらの長手方向が互いに並行となるようにレイアウトされてなる設計パターン66a,66bと、このような設計パターン66a,66bに頻発するエラー(ホットスポット)67a,67bの一例を示す。図15(a),(b)中円で囲んで示す部分がホットスポット67a,67bが発生すると予想される箇所である。なお、図15(a),(c)に示すように、各ラインパターン64a,64b,64c,65a,65b,65cの幅はそれぞれ約100nmに設定されている。また、図15(a)に示すように、各ラインパターン64a,64b,64c,65a,65b,65c同士の間隔もそれぞれ約100nmに設定されている。
図15(a)に示す設計パターン66aでは、3本のラインパターン64a,64b,64cのそれぞれの左右両端部の位置が互いにずれていることが原因でホットスポット67aが発生する。また、図15(b)に示す設計パターン66bでは、3本のラインパターン65a,65b,65cのうち中央のラインパターン65bの右側の端部が上下両ラインパターン65a,65cの右側の端部に比べて突出していることが原因でホットスポット67bが発生する。そこで、図15(a)に示す設計パターン66aおよび図15(b)に示す設計パターン66bに対して、図15(c)中a,b,cで示す部分の大きさに関する規定(制約)を加えてパターン修正を行う。ここで、図15(c)中aは、互いに隣接し合う各ラインパターン68a,68b,68c同士の間隔(スペース)を指す。また、図15(c)中bは、互いに隣接し合う各ラインパターン68a,68b,68c同士の端部の位置ずれ量(突き出し量)を指す。さらに、図15(c)中cは、各ラインパターン68a,68b,68cのうちそれらが並べられている方向において共通して重なり合う図15(c)中打点部分で示す領域の面積を指す。
図15(a)に示す設計パターン66aおよび図15(b)に示す設計パターン66bの理想的なパターン形状は、図15(d)に示すように3本のラインパターン69a,69b,69cがそれらの両端部の位置を全て揃えられてレイアウトされたパターン形状である。したがって、例えば図15(a)に示す設計パターン66aについて、第1実施形態において参照した図3のエラーレベル1に示す3本ライングループ4が危険箇所として検出(抽出)される。それとともに、前述した本実施形態の近接効果補正(OPC)処理およびリソグラフィー検証を経て危険箇所として判定されたとする。この場合、3本のラインパターン64a,64b,64cに対してそれらの端部を全て揃えるパターン修正が施される。また、例えば図15(b)に示す設計パターン66bについて、第1実施形態において参照した図4のエラーレベル1に示す3本ライングループ1fが危険箇所として検出(抽出)される。それとともに、前述した本実施形態のOPC処理およびリソグラフィー検証を経て危険箇所として判定されたとする。この場合、図15(e)中打点部分で示すように、3本のラインパターン65a,65b,65cの右側端部の段差(位置ずれ)を解消すべく、上下2本のラインパターン65a,65cに対してそれらの右側端部の位置を中央のラインパターン65bの右側端部の位置まで延長するパターン修正が施される。図15(e)中打点部分が修正した延長部分70a,70bである。
次に、図16(a)には、中間部が2回屈折している2本の二重の折れ曲がりパターン71a,71bが互いに近接してレイアウトされてなる設計パターン72の一例を示す。この設計パターン72では、各折れ曲がりパターン71a,71bが互いに近接していることにより、ホットスポットが発生する危険箇所を含んでいる。したがって、設計パターン72については、図16(b)中a、bで示す部分の各折れ曲がりパターン71a,71b同士の間隔(スペース)の最短距離を規定する制限を入れて修正を施す。これにより、各折れ曲がりパターン71a,71b同士が互いに近接し過ぎないように各折れ曲がりパターン71a,71b同士の間隔を適正に修正してレイアウトし直す。それとともに、各折れ曲がりパターン71a,71bのパターン形状そのものについては、図16(c)中cで示す折れ曲がり部分の長さを規定する制限を入れて修正を施す。
次に、図17(a)には、長いラインパターン73aとスペースパターン73bとが規則的に繰り返されたライン・アンド・スペースパターンからなる設計パターン74の一例を示す。この設計パターン74では、その一部に不規則な小さいスペースパターン73cが存在するためにホットスポットが発生することが問題となっている。そこで、設計パターン74については、図17(a)中a,bで示す部分の長さに関する規定(制限)を加えてパターン修正を行う。ここで、図17(a)中aは、スペースパターン73cの長さ、若しくはこのスペースパターン73cを間に挟んで設計される2本の短いラインパターン73d同士の間隔を指す。また、図17(a)中bは、2本の短いラインパターン73dに隣接するスペースパターン73bの幅、若しくはそれら各ラインパターン73dと各ラインパターン73dに隣接する長いラインパターン73aとの間隔を指す。具体的には、設計パターン74については、図17(a)中aで示す部分の間隔を短くするとともに図17(a)中bで示す部分の間隔を長くする。これにより、十分なプロセスマージンを確保してホットスポットの発生を未然に防ぐことができる。
また、図17(b)にも、長いラインパターン75aとスペースパターン75bとが規則的に繰り返されたライン・アンド・スペースパターンからなる設計パターン76の一例を示す。この設計パターン76では、その一部に不規則な短い島形状の孤立ラインパターン75cが存在するためにホットスポットが発生することが問題となっている。図17(b)中円で囲んで示す部分がホットスポット発生箇所77である。そこで、設計パターン76については、図17(b)中cで示す部分の長さに関する規定(制限)を加えてパターン修正を行う。ここで、図17(b)中cは、孤立ラインパターン75cとこの孤立ラインパターン75cに隣接する長いラインパターン75aとの間隔を指す。具体的には、設計パターン76については、図17(b)中cで示す部分の間隔を長くする。これにより、十分なプロセスマージンを確保してホットスポット77の発生を未然に防ぐことができる。
そして、以上、図15(a)〜(e)、図16(a)〜(c)、および図17(a),(b)を参照しつつ説明した各設計パターン66a,66b,72,74,76においては、前述したパターンマッチング後の検証によってホットスポット(危険箇所)67a,67b,77がチップ28全体にわたって多数存在することが判明した。しかし、それら各ホットスポット67a,67b,77の全てが、必ずしも各設計パターン66a,66b,72,74,76のレイアウトの修正を必要とするものではない。
また、危険箇所67a,67b,77として抽出されるパターンには、幾つかの種類がある。例えば、元々リソグラフィーマージンが許容誤差の範囲内に達していない、本来の危険箇所。また、OPC処理の方式の変更によりリソグラフィーマージンの不足を回避できる可能性のある危険箇所。あるいは、半導体集積回路の各機能ブロックの配置ルールやそれら各機能ブロック間の配線ルールの変更等、ハードルールおよびソフトルールの変更によってプロセスマージンの不足を回避できる可能性のある危険箇所、などである。そして、実際に設計される設計パターンには、これら様々な危険箇所が混在している。
これらに対して、例えば図16(a)に示す設計パターン72では、前述した配置および配線(Placement & Routing:P&R)のルール化を行うことでホットスポットの発生を回避できる可能性がある。このP&Rのルール化ができるか否かは、着目するP&Rパターンのプロパティとその周辺の環境をルール化できるか否かで決まる。例えば、設計パターン72では、各折れ曲がりパターン71a,71bの折れ曲がり部のコーナー部(角部)を認識することができて、かつ、それらのコーナー部の周辺に他のパターンの端部などが位置しないように禁止領域を設定することで、ホットスポットの発生を回避することができる。
また、図17(a),(b)に示す各設計パターン74,76は、OPCを施すターゲットとなるパターンを再設定することで、ホットスポット77の発生を回避できる可能性がある。ただし、先にOPCの方式の変更の可能性を示したが、一旦OPCの方式の変更を行うと、全てのOPCおよび検証の処理をやり直す必要が生じる。これは、パターン設計に掛かるトータルの処理量から考えると、TAT(Turn Around Time)の増大を招くことにつながる。このため、OPCの方式の変更を行うべきか否かは場合によって異なってくる。その一方で、OPC処理に掛かるTATばかりを気にして多数のパターンをエラーライブラリ(データベース)に登録すると、パターンマッチング処理に掛かる負荷がかえって増大するデメリットが生じることも考慮しなければならない。
さらに、例えば第1実施形態において参照した図7に示す設計パターン1oに含まれる違反パターンは、前述した配置および配線(P&R)のルールを変更することで回避できる例ではある。ところが、配置および配線のルールの変更を行うと、その副作用として配線同士を接続するピン(ヴィア)の位置の再設定が必要となったり、あるいは他のパターンのリソグラフィーマージンを低減させたりするおそれが生じる。このため、あまり多くの条件をルール化することは、実際の半導体装置の製造現場では困難である。したがって、OPCの方式変更や配置および配線(P&R)のルール変更は、他のパターンへの悪い副作用が予想される場合には適用を避けるのが好ましい。OPCの方式変更や配置および配線のルール化に伴う副作用が懸念される場合は、前述した本実施形態の方法でパターン修正を行うことが好ましい。
すなわち、各違反パターン72,74,76をライブラリに登録し、それら各違反パターン72,74,76のうちの少なくとも1つが設計パターンに含まれているか否かをチェックする。そして、設計パターンに各違反パターン72,74,76のうちの少なくとも1つが含まれていた場合には、その違反パターンおよびその周辺約3μmの領域を切り出してOPC処理および検証を行う。検証の結果、設計パターンの中に危険箇所が含まれていると判明した場合には修正を行うとともに、修正後のパターンおよびその周辺の約3μmの領域を、修正前のパターンとはレイヤーを変えて出力する。
以上、図15(a)〜(e)、図16(a)〜(c)、および図17(a),(b)を参照しつつ説明した技術は、本実施形態に係るパターン設計方法における修正ルールの一例である。
次に、図18および図19に、本実施形態に係るパターン設計方法により修正した設計パターンの修正結果の一例をそれぞれ簡略化して示す。これらは全てデータ上の操作である。
先ず、図18中左側の図面中複数箇所の小さい四角形状の打点部で示すように、シミュレーション上において、製品となる半導体チップ80から危険箇所81をパターンマッチングによって検出する。そして、図18中右側の図面に示すように、検出した危険箇所81およびその周辺の領域に含まれる転写パターン82を半導体チップ80から切り出す。図18中右側の図面は、図18中左側の図面中の各危険箇所81のうちの1つおよびその周辺の領域を拡大して示す図である。図18中右側の図面において斜線部で示すように、切り出された領域の中の転写パターン82のうち、危険箇所81に含まれる危険パターン83は、同じく図18中右側の図面において黒塗りで示す危険箇所81を含まない周辺パターン84とは異なるレイヤーに異なる模様で出力される。このように、危険箇所81に含まれるパターン83と危険箇所81を含まないパターン84との間で出力する際のレイヤーおよび模様を変更することによって、配置および配線までの段階で検証・修正が終わっている領域については、テープアウト後のOPC処理においてOPCの条件を緩めて迅速に処理を行うことができる。
次に、切り出された危険箇所81に含まれる危険パターン83に対して、所定の修正ルールに沿って修正を施す。ここでは、図19中打点部で示すように、先に第1実施形態において参照した図4のエラーレベル1の設計パターン1fおよび本実施形態において参照した図15(b)の設計パターン66bを修正する場合と同様の修正を危険パターン83に対して施す。具体的には、危険パターン83の中央部の3本のラインパターン85a,85b,85cの右側端部の位置ずれを解消するために、上下2本のラインパターン85a,85cに対してそれらの右側端部の位置を中央のラインパターン85bの右側端部の位置まで延長する修正を施す。図19中打点部分が修正した延長部分86a,86bである。これにより、図示は省略するが、実際に製品となる半導体チップには、十分なリソグラフィーマージンやプロセスマージンを有しており、オープンエラーやショートエラー等のホットスポットが発生するおそれが殆ど無い微細なパターンを高い精度で形成することができる。
(パターン設計システム)
次に、先に第1実施形態において参照した図8を再び参照して、本実施形態に係るパターン設計システムについて説明する。第1実施形態では、図8に示すパターン検証・設計システム30を、先に参照した図1のフローチャートに示すパターン検証方法を実行するパターン検証システムとして説明した。これに対して、本実施形態では、パターン検証・設計システム30を、先に参照した図10のフローチャートに示すパターン設計方法(パターン修正方法)を実行するパターン設計システム(パターン修正システム)として説明する。本実施形態のパターン設計システム30は、第1実施形態に係るパターン検証システムを利用するものである。具体的には、本実施形態のパターン設計システム30は、図8に示すように、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36を有する第1実施形態のパターン検証システムに、図8中一点鎖線で囲んで示す第1修正部38、第2検証部39、および第2修正部40を有する第1のパターン修正ユニット41を追加して構成されている。
次に、先に第1実施形態において参照した図8を再び参照して、本実施形態に係るパターン設計システムについて説明する。第1実施形態では、図8に示すパターン検証・設計システム30を、先に参照した図1のフローチャートに示すパターン検証方法を実行するパターン検証システムとして説明した。これに対して、本実施形態では、パターン検証・設計システム30を、先に参照した図10のフローチャートに示すパターン設計方法(パターン修正方法)を実行するパターン設計システム(パターン修正システム)として説明する。本実施形態のパターン設計システム30は、第1実施形態に係るパターン検証システムを利用するものである。具体的には、本実施形態のパターン設計システム30は、図8に示すように、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36を有する第1実施形態のパターン検証システムに、図8中一点鎖線で囲んで示す第1修正部38、第2検証部39、および第2修正部40を有する第1のパターン修正ユニット41を追加して構成されている。
ただし、以下の説明においては、主に本実施形態のパターン設計システム30が第1実施形態に係るパターン検証システムと大きく異なっている点について説明する。したがって、本実施形態では、パターン検証・設計システム30が備える各構成要素のうち、第1実施形態において説明した転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36については、それらの具体的かつ詳細な説明を省略する。また、第1実施形態において説明を省略したパターン検証・設計システム30が備える第1および第2の各パターン修正ユニット41,46のうち、第2のパターン修正ユニット46については、後に第3の実施形態において説明する。本実施形態では、主に第1のパターン修正ユニット41の機能について説明し、かつ、これを以って本実施形態のパターン設計システム30全体の機能について説明したこととする。そして、本実施形態のパターン設計システム30が備える各構成要素およびそれらの機能のうち本実施形態において説明しない点については、第1実施形態のパターン検証システムが備える各構成要素およびそれらの機能と同様とする。
先ず、第1実施形態において図1および図8を参照して説明したのと同様に、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36は、前述した図10のフローチャートに示すパターン設計方法のステップ1(Step 1)〜ステップ6(Step 6)を実行する。続けて、図8に示すように、第1検証部35は、パターンマッチングの結果のデータ37を、パターン設計システム30の外部に出力する代わりに第1のパターン修正ユニット41が備える第1修正部38に送る。すなわち、本実施形態では、第1実施形態とは異なり、第1検証部35は図1のフローチャートに示すステップ7(Step 7)は実行しない。
第1修正部38は、第1検証部35から受け取ったパターンマッチングの結果のデータ37および前述した図13に示すOPC・検証ツール62を用いて、図10のフローチャートに示すステップ8(Step 8)の前段工程を実行する。すなわち、第1修正部38は、データ37の中に特徴量に関する閾値を満たさない違反パターンが含まれている場合には、その違反パターンが特徴量に関する閾値を満たすように第1のパターン修正処理を実行する。具体的には、第1修正部38は、データ37の中に含まれている違反パターンおよびその周辺領域に含まれる転写パターンを抽出して、違反パターンのリソグラフィーマージンが許容誤差の範囲内に達するように違反パターンを含む周辺領域に対して局所的に光近接効果補正(OPC)を施す。そして、第1修正部38は、OPC処理を行った後、その結果を第1のパターン修正ユニット41が備える第2検証部39に送る。
なお、前述したように、ステップ8におけるパターン修正としては、光近接効果補正の他に、例えばプロセス近接効果補正(PPC)を行っても構わない。また、第1修正部38は、第1のパターン修正部あるいは近接効果補正部とも称される。
第2検証部39は、第1修正部38から受け取ったOPC処理の結果および前述した図13に示すOPC・検証ツール62を用いて、図10のフローチャートに示すステップ8(Step 8)の後段工程を実行する。すなわち、第2検証部39は、OPC処理が施された領域内のパターンが特徴量に関する閾値を満たしているか否かを検証する。具体的には、第2検証部39は、OPC処理が施された領域内のパターンの転写像を再び取得するとともに、その転写像に対してリソグラフィー検証を行う。そして、第2検証部39は、リソグラフィー検証を行った後、その結果を第1のパターン修正ユニット41が備える第2修正部40に送る。
第2修正部40は、第2検証部39から受け取ったリソグラフィー検証の結果および前述した図14に示すパターン修正ツール63を用いて、図10のフローチャートに示すステップ9(Step 9)を実行する。すなわち、第2修正部40は、第2検証部39が行ったリソグラフィー検証の結果、第1修正部38によるOPC処理が施された領域の中に特徴量に関する閾値を満たさないホットスポットが検出された場合には、そのホットスポットを含む周辺領域の転写像を取得する。そして、第2修正部40は、ホットスポットが特徴量に関する閾値を満たすように、取得した転写像の検証結果に基づいて設計パターン中のホットスポットに対して第2のパターン修正を施す。具体的には、第2修正部40は、ホットスポットおよびその周辺領域に含まれる転写パターンを抽出するとともに、ホットスポットのリソグラフィーマージンが許容誤差の範囲内に達するようにホットスポットに修正を施す。第2修正部40は、第2のパターン修正部とも称される。
さらに、第1修正部38、第2検証部39、および第2修正部40からなる第1のパターン修正ユニット41は、図10のフローチャートに示すステップ10(Step 10)を実行する。すなわち、図8中一点鎖線で囲んで示す枠内の実線矢印に示すように、第1修正部38、第2検証部39、および第2修正部40は、前述したステップ8およびステップ9に係る各処理からなる修正・検証サイクルを半導体基板28の全面にわたるまで複数回繰り返し行う。具体的には、第1修正部38、第2検証部39、および第2修正部40は、半導体基板28上に形成される全ての設計パターン1に対して、フルチップのOPC処理、リソグラフィー検証、およびホットスポット修正を施す。
続けて、図8に示すように、第2検証部39は、フルチップのOPC処理、リソグラフィー検証、およびホットスポット修正が施された設計パターン1内から違反箇所が無くなったか否かを確認(検証)する。第2検証部39は、設計パターン1内から違反箇所が無くなったことを確認した後、その結果を、実際に製品を製造するための最終設計パターン42のデータとしてパターン設計システム30の外部に出力する。
この後、パターン設計システム30とは別個の図示しない半導体装置の製造装置および半導体装置の試験装置により、パターン設計システム30の外部に出力された最終設計パターン42のデータに基づいて、図10のフローチャートに示すステップ11(Step 11)が実行される。すなわち、半導体装置の製造装置は、最終設計パターン42のデータに基づいて、半導体集積回路の各機能ブロックの配置およびそれら各機能ブロック間の配線が施された半導体チップ28を量産する。続けて、半導体装置の試験装置は、生産された各半導体チップ28が設計通りに作動するか否かを試験する。
(パターン設計プログラム)
次に、先に第1実施形態において参照した図9を再び参照して、本実施形態に係るパターン設計プログラム(パターン修正プログラム)およびこのパターン設計プログラムを記録したコンピュータに読み取り可能な記録媒体51について説明する。本実施形態のパターン設計プログラムおよび記録媒体51も、第1実施形態のパターン検証プログラムおよび記録媒体と同様に、図8に示すパターン設計システム30を作動させるとともにその動作を制御して、図10のフローチャートに示すパターン設計方法を実行するものである。また、本実施形態のパターン設計プログラムは、先に説明した本実施形態のパターン設計システム30と第1実施形態のパターン検証システムとの関係と同様に、第1実施形態のパターン検証プログラムを利用するものである。さらに、本実施形態においては、図9に示す記録媒体51には、第1実施形態のパターン検証プログラムの代わりに本実施形態のパターン設計プログラムが記録されているものとする。
次に、先に第1実施形態において参照した図9を再び参照して、本実施形態に係るパターン設計プログラム(パターン修正プログラム)およびこのパターン設計プログラムを記録したコンピュータに読み取り可能な記録媒体51について説明する。本実施形態のパターン設計プログラムおよび記録媒体51も、第1実施形態のパターン検証プログラムおよび記録媒体と同様に、図8に示すパターン設計システム30を作動させるとともにその動作を制御して、図10のフローチャートに示すパターン設計方法を実行するものである。また、本実施形態のパターン設計プログラムは、先に説明した本実施形態のパターン設計システム30と第1実施形態のパターン検証システムとの関係と同様に、第1実施形態のパターン検証プログラムを利用するものである。さらに、本実施形態においては、図9に示す記録媒体51には、第1実施形態のパターン検証プログラムの代わりに本実施形態のパターン設計プログラムが記録されているものとする。
以下の説明においては、主に本実施形態のパターン設計プログラムおよび記録媒体51が第1実施形態のパターン検証プログラムおよび記録媒体と大きく異なっている点について説明する。そして、本実施形態のパターン設計プログラムおよび記録媒体51が有する特徴のうち本実施形態において説明しない点については、第1実施形態のパターン検証プログラムおよび記録媒体が有する特徴と同様とする。
図10のフローチャートに示す本実施形態のパターン設計方法が備える各工程うち、ステップ8〜ステップ10は、第1実施形態において説明したステップ1〜ステップ6と同様に、実質的に全て図9に示すコンピュータ50で処理可能なデータ処理工程からなる。したがって、本実施形態のパターン設計方法は、第1実施形態のパターン検証方法と同様に、記録媒体51に記録された本実施形態に係るパターン設計プログラムを読み込むことにより動作が制御されるコンピュータ50によって実現されるパターン設計システム30によっても実行することができる。以下の説明においては、図8に示すパターン設計システム30を図9に示すコンピュータ50とみなして説明する。
また、本実施形態においても、第1実施形態と同様に、図8に示す第1のパターン修正ユニット41が備える第1修正部38、第2検証部39、および第2修正部40のそれぞれの入力部をまとめて、単に図9に示すコンピュータ50の入力部52とする。同様に、第1修正部38、第2検証部39、および第2修正部40のそれぞれの出力部をまとめて、単に図9に示すコンピュータ50の出力部53とする。また同様に、第1修正部38、第2検証部39、および第2修正部40のそれぞれの記憶部をまとめて、単に図9に示すコンピュータ50の記憶部54とする。さらに同様に、第1修正部38、第2検証部39、および第2修正部40のそれぞれの演算処理部をまとめて、単に図9に示すコンピュータ50のCPU(演算処理部)55とする。
先ず、図9中白抜き矢印で示すように、記録媒体51に記録されたパターン設計プログラムを、コンピュータ50に読み込ませる。具体的には、記録媒体51に記録されたパターン検証プログラムを、コンピュータ50の入力部52を介してCPU55に読み取らせる。CPU55に読み取られたパターン検証プログラムは、CPU55からコンピュータ51の記憶部54に送られて記憶される。この後、CPU55は、前述したパターン設計システム30によるパターン設計方法が適正に実行されるように、記憶部54に記憶したパターン検証プログラムに基づいてコンピュータ50を適正に作動させる。すなわち、パターン検証プログラムは、先に図8および図10を参照しつつ説明したパターン設計システム30によるパターン設計方法が適正に実行されるように、パターン設計システム30が備える転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、パターン表示部36、第1修正部38、第2検証部39、および第2修正部40を適正に作動させる。
一連のパターン設計処理が終わった後、その処理結果は、先に参照した図8に示すように、最終設計パターンのデータ42としてコンピュータ50(パターン設計システム30)の出力部53を介してコンピュータ50の外部に出力される。この際、コンピュータ50によるパターン設計処理の結果は、記憶部54に併せて記憶させても構わない。このように、本実施形態のパターン設計システム30は、記録媒体51に記録されたパターン設計プログラムをコンピュータ50が読み込むとともに、読み込んだパターン設計プログラムによってコンピュータ50がその動作を制御されることにより適正に実現される。そして、本実施形態に係るパターン設計方法は、記録媒体51に記録されたパターン設計プログラムを読み込んだコンピュータ50としてのパターン設計システム30によって適正に実行される。
以上説明したように、この第2実施形態によれば、前述した第1実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラムを利用するので、第1実施形態と同様の効果を得ることができる。また、本実施形態によれば、半導体基板28上に形成される全ての設計パターン1のうち既に修正および検証済みの領域内に位置するパターンについては、OPCのイタレーションの回数を減らして処理することができる。これにより、テープアウト後のOPCの処理時間が短縮され、図10のフローチャートに示すパターン設計工程のうち、設計からポスト処理までのトータルの設計時間を短縮することができる。したがって、本実施形態によれば、微細なパターンを高い精度でより効率良く形成することができるパターン設計方法、パターン設計システム、およびパターン設計プログラムを提供することができる。
(第3の実施の形態)
次に、本願発明に係る第3実施形態について主に図20を参照しつつ説明する。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本願発明に係る第3実施形態について主に図20を参照しつつ説明する。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態は、第1実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラム、ならびに第2実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラム、をそれぞれ利用するパターン設計方法、パターン設計システム、およびパターン設計プログラムに関する。ただし、本実施形態は、設計パターンの検証を行うのに先立ってパターン中の欠陥に基づく情報を考慮してパターンのレイアウトを変更する工程を含んでいる点が、第1および第2の各実施形態と大きく異なっている。
(パターン設計方法)
以下、先ず、図20を参照して、本実施形態に係るパターン設計方法について具体的かつ詳細に説明する。
以下、先ず、図20を参照して、本実施形態に係るパターン設計方法について具体的かつ詳細に説明する。
本実施形態に係るパターン設計方法においては、図20のフローチャートに示すように、ステップ1(Step 1)〜ステップ6(Step 6)およびステップ8(Step 8)〜ステップ11(Step 11)については、先に参照した図10のフローチャートに示す第2実施形態に係るパターン設計方法と同様に行う。ただし、本実施形態では、設計パターン1をステップ5のパターンマッチングに供するのに先立って、次に述べる2つの工程を実行する。
先ず、設計パターン1に含まれる欠陥に基づく情報を考慮して、設計パターン1のレイアウトを変更する。すなわち、設計パターン1に含まれる欠陥に起因する歩留まりに基づいて、設計パターン1に含まれる各パターンの配置を変更する。具体的には、歩留まりを向上させるために、設計パターン1に含まれる配線パターン同士の間隔を拡げたり(ワイヤースプレッディング)、あるいは配線同士を電気的に接続するヴィアパターンをシングルヴィアからダブルヴィアへ変更したりする。それとともに、これらの変更が適正に行われたか否かをチェックする。これをステップ12(Step 12)とする。
次に、ステップ12において変更した箇所に危険領域(Critical Area:CA)が含まれているか否かを検証(チェック)する。これをステップ13(Step 13)とする。
ステップ13のチェックが済んだ変更後の設計パターン1のデータは、前述したステップ5のパターンマッチングに供される。したがって、本実施形態では、設計パターン1に基づく転写パターンが閾値を満たすか否かは、前述した第1および第2の各実施形態と異なり、設計された直後のオリジナルの状態(初期状態)の設計パターン1とこの設計パターン1に基づく転写パターンとの比較によっては行われない。本実施形態では、設計パターン1に基づく転写パターンが閾値を満たすか否かは、違反パターン(エラー)を取り除く処理が予め行われた設計パターン1と、初期状態の設計パターン1に基づく転写パターンとの比較によって行われる。
このように、設計パターン1をステップ5のパターンマッチングに供するのに先立ってそれらステップ12およびステップ13に係る各処理を行うことにより、設計パターン1に対するいわゆるランダムエラーの対策を行う。この後、前述したステップ12およびステップ13に係る各処理が済んだ設計パターン1のデータを、前述したステップ5に係るパターンマッチングに供する。そして、前述した第2実施形態と同様に、図20のフローチャートに示すステップ5、ステップ6、およびステップ8〜ステップ11に係る各処理を実行する。
また、本実施形態のパターン設計においては、図20のフローチャートに示すように、ステップ9に係るホットスポットの修正を行う際に、その修正ルールおよび修正パターンのうちの少なくとも一方を予め用意しておき、これを参照する。これをステップ14(Step 14)とする。
以上で、本実施形態に係るパターン設計方法を終了とする。一般的に、ランダムエラー対策としてパターンのレイアウトを変更すると、変更後のパターンのレイアウトにいわゆるシステマチックエラーが新たに生じる場合がある。これに対して、本実施形態で適用するステップ12およびステップ13に係るGDSによれば、ランダムエラーの対策後に新たにシステマチックエラーとなる箇所は検出されなかった。すなわち、本実施形態によれば、図20のフローチャートに示すステップ5、ステップ6、およびステップ8〜ステップ11に係る各処理を実行するのに先立って、設計パターン1内からランダムエラーを除去することができる。それとともに、本実施形態によれば、ランダムエラーのみならず、システマチックエラーをも設計パターン1内から取り除くことができる。
(パターン設計システム)
次に、先に第1および第2の各実施形態において参照した図8を再び参照して、本実施形態に係るパターン設計システムについて説明する。本実施形態においても、第2実施形態と同様に、図8に示すパターン検証・設計システム30を、先に参照した図20のフローチャートに示すパターン設計方法(パターン修正方法)を実行するパターン設計システム(パターン修正システム)として説明する。本実施形態のパターン設計システム30は、第1実施形態に係るパターン検証システムのみならず、さらに第2実施形態に係るパターン設計システムを利用するものである。具体的には、本実施形態のパターン設計システム30は、図8に示すように、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36を有する第1実施形態のパターン検証システム、ならびに図8中一点鎖線で囲んで示す第1修正部38、第2検証部39、および第2修正部40を有する第2実施形態の第1のパターン修正ユニット41に、さらに図8中二点鎖線で囲んで示す第3修正部43、第3検証部44、および修正方針決定部45を有する本実施形態の第2のパターン修正ユニット46を追加して構成されている。
次に、先に第1および第2の各実施形態において参照した図8を再び参照して、本実施形態に係るパターン設計システムについて説明する。本実施形態においても、第2実施形態と同様に、図8に示すパターン検証・設計システム30を、先に参照した図20のフローチャートに示すパターン設計方法(パターン修正方法)を実行するパターン設計システム(パターン修正システム)として説明する。本実施形態のパターン設計システム30は、第1実施形態に係るパターン検証システムのみならず、さらに第2実施形態に係るパターン設計システムを利用するものである。具体的には、本実施形態のパターン設計システム30は、図8に示すように、転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36を有する第1実施形態のパターン検証システム、ならびに図8中一点鎖線で囲んで示す第1修正部38、第2検証部39、および第2修正部40を有する第2実施形態の第1のパターン修正ユニット41に、さらに図8中二点鎖線で囲んで示す第3修正部43、第3検証部44、および修正方針決定部45を有する本実施形態の第2のパターン修正ユニット46を追加して構成されている。
ただし、以下の説明においては、主に本実施形態のパターン設計システム30が第1実施形態に係るパターン検証システムおよび第2実施形態に係るパターン設計システムと大きく異なっている点について説明する。したがって、本実施形態では、パターン検証・設計システム30が備える各構成要素のうち、第1実施形態において説明した転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、およびパターン表示部36、ならびに第2実施形態において説明した第1修正部38、第2検証部39、および第2修正部40を有する第2実施形態の第1のパターン修正ユニット41については、それらの具体的かつ詳細な説明を省略する。本実施形態では、主に第2のパターン修正ユニット46の機能について説明し、かつ、これを以って本実施形態のパターン設計システム30全体の機能について説明したこととする。そして、本実施形態のパターン設計システム30が備える各構成要素およびそれらの機能のうち本実施形態において説明しない点については、第1実施形態のパターン検証システムおよび第2実施形態のパターン設計システムが備える各構成要素およびそれらの機能と同様とする。
先ず、図8に示すように、転写情報取得部31が設計パターン1のデータを取得するのと並行して、第3修正部43も設計パターン1のデータを取得する。設計パターン1のデータを取得した第3修正部43は、図20のフローチャートに示すステップ12(Step 12)の前段工程を実行する。すなわち、第3修正部43は、設計パターン1に含まれる配線パターン同士の間隔を拡げたり、あるいは配線同士を電気的に接続するヴィアパターンをシングルヴィアからダブルヴィアへ変更したりする。第3修正部43は、このような設計パターン1に含まれるパターンのレイアウトの変更等を行った後、その変更後のデータを第3検証部44に送る。
第3検証部44は、変更された設計パターン1のデータを第3修正部43から受け取った後、図20のフローチャートに示すステップ12(Step 12)の後段工程およびステップ13(Step 13)を実行する。すなわち、第3検証部44は、第3修正部43による変更が適正に行われているか否かのチェックおよび第3修正部43による変更箇所に危険領域が含まれているか否かのチェックを行う。第3検証部44は、それらのチェックが終了した後、チェック済みの設計パターン1のデータを、第1検証部35に送る。
したがって、本実施形態においては、前述した第1および第2の各実施形態と異なり、第1検証部35は、第3修正部43による修正処理が施された設計パターン1と、第3修正部43による修正処理が施されていない初期状態の設計パターン1に基づく転写パターンとを比較することにより、転写パターンが閾値を満たすか否かのパターンマッチングを行う。また、第3修正部43および第3検証部44は、前述したステップ12およびステップ13に係る各処理を、第1実施形態において説明した転写情報取得部31、第1データベース作成部32、閾値設定部33、および第2データベース作成部34によるステップ1〜ステップ4に係る各処理と並行して行う。
そして、修正方針決定部45は、第2修正部40がステップ9に係るホットスポットの修正を行う際に、図20のフローチャートに示すステップ14(Step 14)を実行する。すなわち、修正方針決定部45は、予め保持しているホットスポット修正用のルールおよびパターンのうちの少なくとも一方のデータを第2修正部40に送る。第2修正部40は、ホットスポット修正用のルールおよびパターンのうちの少なくとも一方のデータを修正方針決定部45から受け取った後、そのデータを参照してステップ9に係るホットスポットの修正を実行する。
(パターン設計プログラム)
次に、先に第1および第2の各実施形態において参照した図9を再び参照して、本実施形態に係るパターン設計プログラム(パターン修正プログラム)およびこのパターン設計プログラムを記録したコンピュータに読み取り可能な記録媒体51について説明する。本実施形態のパターン設計プログラムおよび記録媒体51も、第1実施形態のパターン検証プログラムおよび記録媒体ならびに第2実施形態のパターン設計プログラムおよび記録媒体と同様に、図8に示すパターン設計システム30を作動させるとともにその動作を制御して、図20のフローチャートに示すパターン設計方法を実行するものである。また、本実施形態のパターン設計プログラムは、先に説明した本実施形態のパターン設計システム30と第1実施形態のパターン検証システムおよび第2実施形態のパターン設計システムとの関係と同様に、第1実施形態のパターン検証プログラムおよび第2実施形態のパターン設計プログラムを利用するものである。さらに、本実施形態においては、図9に示す記録媒体51には、第1実施形態のパターン検証プログラムおよび第2実施形態のパターン設計プログラムの代わりに本実施形態のパターン設計プログラムが記録されているものとする。
次に、先に第1および第2の各実施形態において参照した図9を再び参照して、本実施形態に係るパターン設計プログラム(パターン修正プログラム)およびこのパターン設計プログラムを記録したコンピュータに読み取り可能な記録媒体51について説明する。本実施形態のパターン設計プログラムおよび記録媒体51も、第1実施形態のパターン検証プログラムおよび記録媒体ならびに第2実施形態のパターン設計プログラムおよび記録媒体と同様に、図8に示すパターン設計システム30を作動させるとともにその動作を制御して、図20のフローチャートに示すパターン設計方法を実行するものである。また、本実施形態のパターン設計プログラムは、先に説明した本実施形態のパターン設計システム30と第1実施形態のパターン検証システムおよび第2実施形態のパターン設計システムとの関係と同様に、第1実施形態のパターン検証プログラムおよび第2実施形態のパターン設計プログラムを利用するものである。さらに、本実施形態においては、図9に示す記録媒体51には、第1実施形態のパターン検証プログラムおよび第2実施形態のパターン設計プログラムの代わりに本実施形態のパターン設計プログラムが記録されているものとする。
以下の説明においては、主に本実施形態のパターン設計プログラムおよび記録媒体51が第1実施形態のパターン検証プログラムおよび記録媒体ならびに第2実施形態のパターン設計プログラムおよび記録媒体と大きく異なっている点について説明する。そして、本実施形態のパターン設計プログラムおよび記録媒体51が有する特徴のうち本実施形態において説明しない点については、第1実施形態のパターン検証プログラムおよび記録媒体ならびに第2実施形態のパターン設計プログラムおよび記録媒体が有する特徴と同様とする。
図20のフローチャートに示す本実施形態のパターン設計方法が備える各工程うち、ステップ12〜ステップ14は、第1実施形態において説明したステップ1〜ステップ6および第2実施形態において説明したステップ8〜ステップ10と同様に、実質的に全て図9に示すコンピュータ50で処理可能なデータ処理工程からなる。したがって、本実施形態のパターン設計方法は、第1実施形態のパターン検証方法および第2実施形態のパターン設計方法と同様に、記録媒体51に記録された本実施形態に係るパターン設計プログラムを読み込むことにより動作が制御されるコンピュータ50によって実現されるパターン設計システム30によっても実行することができる。以下の説明においては、図8に示すパターン設計システム30を図9に示すコンピュータ50とみなして説明する。
また、本実施形態においても、第1および第2の各実施形態と同様に、図8に示す第2のパターン修正ユニット46が備える第3修正部43、第3検証部44、および修正方針決定部45のそれぞれの入力部をまとめて、単に図9に示すコンピュータ50の入力部52とする。同様に、第3修正部43、第3検証部44、および修正方針決定部45のそれぞれの出力部をまとめて、単に図9に示すコンピュータ50の出力部53とする。また同様に、第3修正部43、第3検証部44、および修正方針決定部45のそれぞれの記憶部をまとめて、単に図9に示すコンピュータ50の記憶部54とする。さらに同様に、第3修正部43、第3検証部44、および修正方針決定部45のそれぞれの演算処理部をまとめて、単に図9に示すコンピュータ50のCPU(演算処理部)55とする。
先ず、図9中白抜き矢印で示すように、記録媒体51に記録されたパターン設計プログラムを、コンピュータ50に読み込ませる。具体的には、記録媒体51に記録されたパターン検証プログラムを、コンピュータ50の入力部52を介してCPU55に読み取らせる。CPU55に読み取られたパターン検証プログラムは、CPU55からコンピュータ51の記憶部54に送られて記憶される。この後、CPU55は、前述したパターン設計システム30によるパターン設計方法が適正に実行されるように、記憶部54に記憶したパターン検証プログラムに基づいてコンピュータ50を適正に作動させる。すなわち、パターン検証プログラムは、先に図8および図20を参照しつつ説明したパターン設計システム30によるパターン設計方法が適正に実行されるように、パターン設計システム30が備える転写情報取得部31、第1データベース作成部32、閾値設定部33、第2データベース作成部34、第1検証部35、パターン表示部36、第1修正部38、第2検証部39、第2修正部40、第3修正部43、第3検証部44、および修正方針決定部45を適正に作動させる。
一連のパターン設計処理が終わった後、その処理結果は、先に参照した図8に示すように、最終設計パターンのデータ42としてコンピュータ50(パターン設計システム30)の出力部53を介してコンピュータ50の外部に出力される。この際、コンピュータ50によるパターン設計処理の結果は、記憶部54に併せて記憶させても構わない。このように、本実施形態のパターン設計システム30は、記録媒体51に記録されたパターン設計プログラムをコンピュータ50が読み込むとともに、読み込んだパターン設計プログラムによってコンピュータ50がその動作を制御されることにより適正に実現される。そして、本実施形態に係るパターン設計方法は、記録媒体51に記録されたパターン設計プログラムを読み込んだコンピュータ50としてのパターン設計システム30によって適正に実行される。
以上説明したように、この第3実施形態によれば、前述した第1実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラム、ならびに第2実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラムを利用するので、第1および第2の各実施形態と同様の効果を得ることができる。また、本実施形態に係るパターン設計処理においては、パターンマッチングを行うのに先立って、違反パターンの検出処理およびパターンの入れ替え処理を予め行っておくので、第2実施形態に係るパターン設計処理に比べて処理時間を大幅に減少させることができる。
さらに、本実施形態においては、パターンの検証を行った領域についてはそのレイヤー番号を検証前のレイヤー番号と変えて出力することにより、ポスト処理におけるOPCの条件および検証の条件を緩和することができる。これにより、OPCおよび検証に係るイタレーションの回数を大幅に減少させることができる。また、本実施形態では、前述したようにランダムエラーやリソグラフィーマージンに起因するシステマチックエラーを予め取り除くことができるので、ポスト処理を行う際に問題となる危険箇所を大幅に減少させることができる。すなわち、本実施形態では、パターン修正のやり直し工程を排除することができるので、パターンの設計段階における素子ブロックの配置やそれら各素子間の配線の処理からポスト処理までに掛かる、トータルのパターン設計処理時間を大幅に短縮することができる。
したがって、本実施形態によれば、微細なパターンを高い精度でさらに効率良く形成することができるパターン設計方法、パターン設計システム、およびパターン設計プログラムを提供することができる。
(第4の実施の形態)
次に、本願発明に係る第4実施形態について図示を省略して説明する。なお、前述した第1〜第3の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態においては、前述した第2および第3の各実施形態のいずれか一方に係る技術を用いることを特徴とするマスク製造方法について説明する。
次に、本願発明に係る第4実施形態について図示を省略して説明する。なお、前述した第1〜第3の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態においては、前述した第2および第3の各実施形態のいずれか一方に係る技術を用いることを特徴とするマスク製造方法について説明する。
先ず、第2および第3の各実施形態のいずれか一方に係る技術を用いて、違反パターンやホットスポット等が含まれておらず、十分なリソグラフィーマージンやプロセスマージンを有する半導体集積回路の設計パターン1のデータを作成する。続けて、このような閾値を満たす設計パターン(修正済み転写パターン)1のデータに基づいて、露光装置を用いてマスクブランクス上にパターンを描画して形成する。これにより、微細なパターンを高い精度で半導体基板28上に転写して形成することができる所望のマスクパターンを備える露光用マスクを作成することができる。
以上説明したように、この第4実施形態によれば、前述した第2および第3の各実施形態のいずれか一方に係る技術を利用するので、第2および第3の各実施形態と同様の効果を得ることができる。すなわち、本実施形態によれば、微細なパターンを高い精度で効率良く形成することができるマスクの製造方法を提供することができる。
(第5の実施の形態)
次に、本願発明に係る第5実施形態について図示を省略して説明する。なお、前述した第1〜第4の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態は、第1実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラム、第2実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラム、第3実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラム、ならびに第4実施形態に係る露光用マスクのうちの少なくとも1つを用いて半導体装置を製造する技術に関する。ただし、第4実施形態に係る露光用マスクは、前述したように、実質的に第1実施形態に係る技術と、第2および第3の各実施形態のいずれか一方に係る技術とを用いて作成される。このため、本実施形態においては、第4実施形態に係る露光用マスクを用いて半導体装置を製造する技術について説明する。
次に、本願発明に係る第5実施形態について図示を省略して説明する。なお、前述した第1〜第4の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態は、第1実施形態に係るパターン検証方法、パターン検証システム、およびパターン検証プログラム、第2実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラム、第3実施形態に係るパターン設計方法、パターン設計システム、およびパターン設計プログラム、ならびに第4実施形態に係る露光用マスクのうちの少なくとも1つを用いて半導体装置を製造する技術に関する。ただし、第4実施形態に係る露光用マスクは、前述したように、実質的に第1実施形態に係る技術と、第2および第3の各実施形態のいずれか一方に係る技術とを用いて作成される。このため、本実施形態においては、第4実施形態に係る露光用マスクを用いて半導体装置を製造する技術について説明する。
先ず、第4実施形態に係る露光用マスクを用いて半導体基板28上のレジスト膜にマスクパターンを転写するとともに、レジスト膜を現像してレジストパターンをレジスト膜に形成する。続けて、レジスト膜に形成されたレジストパターンに沿ってレジスト膜の下方の被加工膜や半導体基板28をエッチング等により加工する。これにより、被加工膜や半導体基板28に所望の微細なパターンを高い精度で形成することができる。この後、パターンが形成された半導体基板28を、トランジスタ製造工程、配線形成工程、ダイシング工程、チップマウンティング工程、ボンディング工程、およびモールディング工程等に流す。これにより、本実施形態に係る図示しない所望の半導体装置を得る。
以上説明したように、この第5実施形態によれば、第4実施形態に係る露光用マスクを用いてパターン転写を行う。これにより、微細なパターンを高い精度で形成することができるので、微細な各種半導体素子や配線等を高い精度で効率良く、かつ、容易に半導体基板等の上に形成することができる。このため、パターンが高い精度で形成されており、性能、信頼性、品質、および歩留まり等が向上された高品質な半導体装置を効率良く、かつ、容易に製造することができる。
なお、以上説明した本願発明に係るパターン検証方法、パターン検証システム、パターン検証プログラム、パターン検証プログラムを記録したコンピュータに読み取り可能な記録媒体、パターン設計方法、パターン設計システム、パターン設計プログラム、パターン設計プログラムを記録したコンピュータに読み取り可能な記録媒体、マスク製造方法、および半導体装置の製造方法は、前述した第1〜第5の各実施形態には制約されない。本願発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第1実施形態で説明したホットスポットの種類は、図3〜図7に示すものには限られない。ホットスポットの種類は、エラーの程度やプロセス条件、さらには製造される製品の種類等によって種々様々に変化する。また、設計パターン1の転写イメージは、製造される製品が変わるごとに常に更新されるので、第1および第2の各データベースにはそれらの履歴が蓄積される設定とするとよい。また、エラーレベルの設定方法も、第1実施形態で説明した条件に限定されるものではない。また、パターンマッチングによる検証の判断基準も、図2に示す位置ずれ量や転写パターンの寸法には限られない。また、第1実施形態に係るエラーレベル、ホットスポット、マッチング用パターンは、データを検証する都度、適宜、適正に変更して選択してもよい。さらに、転写像と設計パターン1との差分の閾値、すなわちホットスポットの度合いは、実際にはパターンの属性により指定されるものである。このパターンの属性とは、具体的にはコーナー部、ライン端部、突き当て部等を指す。
また、第2実施形態で説明した危険箇所81の種類は、図18に示すものには限られない。危険箇所の種類は、製造されるデバイスの世代や、処理するレイヤーごとに異なるものである。また、OPC処理やパターンマッチングによる検証の条件も、第2実施形態で説明したものには限定されない。また、第2実施形態では、パターン修正処理を行う際に危険箇所を中心としてその周辺約3μmの領域を切り出したが、この周辺領域の切り出しの範囲は約3μmには限られない。切り出す領域の大きさは、露光装置で使用する光学系の光学半径以上であれば様々な値を設定することができる。また、第2実施形態では、修正後の設計パターンと修正前の設計パターン1とをより区別し易くするために互いにレイヤーを変えて出力したが、それら修正後のパターンと修正前のパターンとを同一のレイヤーに出力しても構わないのはもちろんである。
また、第2実施形態では、設計パターン1を修正する際に修正ルールを用いたが、この方法に限定されるものではない。例えば、修正した設計パターンを予め準備しておく。そして、修正していない設計パターン1にホットスポットがパターン検証によって検出された場合には、その検証後にホットスポットの部分を修正したパターンと入れ替えることも可能である。このような方法によれば、修正の作業が実質的にパターンの置き換え作業となるため、更なる時間の短縮を図ることができる。
さらに、第1および第2の各実施形態においては、本願発明に係る特徴量を、例えば設計パターンの寸法とパターン転写情報に含まれる寸法情報との寸法差分量や、設計パターンの形状とパターン転写情報に含まれる形状情報との面積差分量として定義して用いた。すなわち、特徴量を、設計パターンとこれに対応する転写パターンとの間における寸法や面積の差として定義して用いた。しかし、本願発明に係る特徴量は、これらの定義のみには限定されない。それらの定義以外にも、特徴量は、例えば設計パターンとパターン転写情報との間で互いに対応するパターンのエッジ部同士の位置ずれ量と定義されても構わない。さらには、特徴量は、例えばパターン転写情報と対応する設計パターン以外の設計パターンとの間の距離情報やパターン包含情報などと定義されても構わない。具体的には、特徴量は、パターン転写情報が所定の配線パターンに対応するとともに対応する設計パターン以外の設計パターンがヴィアパターン(配線間を接続する穴のパターン)に対応するもの、などと定義されても構わない。
1,1a,1b,1c,1d,1e,1f,1g,1h,1i,1j,1k,1l,1m,1n,1o,66a,66b,72,74,76…設計パターン(第1の半導体集積回路設計パターン)、2,4,5,6,82…転写パターン(第2の半導体集積回路設計パターン)、28…半導体チップ(半導体基板、基板)、30…パターン検証システム(パターン設計システム、コンピュータ)、31…転写情報取得部、32…第1データベース作成部、33…閾値設定部、34…第2データベース作成部、35…第1検証部、36…パターン表示部、50…コンピュータ(パターン検証システム、パターン設計システム)
Claims (5)
- 基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得し、
前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類し、
前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類し、
前記転写パターンが前記閾値を満たすか否かを検証する、
ことを特徴とするパターン検証方法。 - 基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得する転写情報取得部と、
前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類する第1データベース作成部と、
前記特徴量に対して閾値を設定する閾値設定部と、
前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類する第2データベース作成部と、
前記転写パターンが前記閾値を満たすか否かを検証する第1検証部と、
この第1検証部による検証の結果を表示するパターン表示部と、
を具備することを特徴とするパターン検証システム。 - コンピュータに、
基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得する処理と、
前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類する処理と、
前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類する処理と、
前記転写パターンが前記閾値を満たすか否かを検証する処理と、
この検証の結果を表示する処理と、
を実行させることを特徴とするパターン検証プログラム。 - 基板上に形成するパターンの設計パターンの前記基板上への転写パターンに関する情報をパターン転写情報として取得し、
前記設計パターンと前記転写パターンとを比較するとともに、この比較により得られる特徴量に基づいて前記パターン転写情報および前記設計パターンを分類し、
前記特徴量に対して閾値を設定するとともに、前記特徴量に基づいて分類された前記パターン転写情報および前記設計パターンを前記閾値に基づいてさらに分類し、
前記転写パターンが前記閾値を満たすか否かを検証し、
前記転写パターンが前記閾値を満たさない場合には、前記転写パターンが前記閾値を満たすように前記設計パターンを修正し、
修正された前記設計パターンの前記基板上への修正転写パターンが前記閾値を満たすか否かを検証し、
前記修正転写パターンが前記閾値を満たす場合には、前記修正設計パターンに基づくマスクパターンをマスクに形成する、
ことを特徴とするマスク製造方法。 - 請求項1に記載のパターン検証方法、請求項2に記載のパターン検証システム、請求項3に記載のパターン検証プログラム、および請求項4に記載のマスク製造方法により製造されたマスクのうちのいずれか一つを用いて半導体基板上にパターンを形成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008134579A JP2009282319A (ja) | 2008-05-22 | 2008-05-22 | パターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法 |
US12/470,289 US20090291512A1 (en) | 2008-05-22 | 2009-05-21 | Semiconductor device pattern verification method, semiconductor device pattern verification program, and semiconductor device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008134579A JP2009282319A (ja) | 2008-05-22 | 2008-05-22 | パターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009282319A true JP2009282319A (ja) | 2009-12-03 |
Family
ID=41342418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008134579A Pending JP2009282319A (ja) | 2008-05-22 | 2008-05-22 | パターン検証方法、パターン検証システム、パターン検証プログラム、マスク製造方法、および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090291512A1 (ja) |
JP (1) | JP2009282319A (ja) |
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Publication number | Publication date |
---|---|
US20090291512A1 (en) | 2009-11-26 |
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