JP2009014790A - フォトマスクパターン検証方法、フォトマスクパターン検証装置、半導体集積回路の製造方法、フォトマスクパターン検証制御プログラムおよび可読記憶媒体 - Google Patents

Abstract

【課題】微細な設計データに対して、ウエハ上に露光されたパターン形状で問題となり得る箇所について、予めマスク作成前に予測・検出し、検証に必要な時間を大幅に短縮化する。
【解決手段】半導体集積回路などの半導体装置の製造においてリソグラフィー工程に用いられるフォトマスクパターンを検証するために、設計データに対して光近接効果補正（ＯＰＣ）処理やプロセス近接効果補正（ＰＰＣ）処理が施されたフォトマスクパターンに対して、ステップＳ３の図形演算処理検証工程によりシミュレーション検証が必要な箇所を抽出し、抽出された箇所に限定してステップＳ４のシミュレーション検証工程を行う。
【選択図】図２

Description

本発明は、半導体集積回路などの半導体装置の製造においてフォトリソグラフィー工程に用いられるフォトマスクパターン検証方法およびこれを用いたフォトマスクパターン検証装置、このフォトマスクパターン検証装置を用いてフォトマスクパターンを検証して設計し、この設計情報に基づいて半導体集積回路を製造する半導体集積回路の製造方法、このフォトマスクパターン検証方法の各工程をコンピュータに実行させるためのフォトマスクパターン検証制御プログラム、このフォトマスクパターン検証制御プログラムが記録されたコンピュータ読み取り可能な可読記憶媒体に関する。

従来より、半導体装置の高性能化および低コスト化に最も有効な方法が微細化であり、半導体装置の高速動作化と低消費電力化を図るために、微細化は益々加速されている。この半導体装置の微細化を支えている技術がリソグラフィー技術であり、それに用いられるフォトマスクに関しては、露光装置およびレジスト材料と共にキー技術になっている。

半導体装置のパターンサイズが大きな時代には、ウエハ上に形成したいパターンの平面形状をそのままフォトマスクの設計パターンとして描き、その設計パターンに忠実にフォトマスクパターンを形成し、そのフォトマスクパターンを投影光学系によりウエハ上に転写して、下地をエッチングすることによって、ほぼ設計通りのパターンをウエハ上に形成することが可能であった。

既に量産されているパターンサイズ１３０ｎｍ世代では、露光光源として当初はＡｒＦ（波長：１９３ｎｍ）光源が適用されると考えられていたが、ＫｒＦ（波長：２４８ｎｍ）光源が引き続き用いられており、ＡｒＦ光源は、パターンサイズ１００ｎｍ世代から６５ｎｍ世代まで使用されると予測されている。しかしながら、微細化が進んだこの世代になると、設計パターンに忠実なフォトマスクパターンを形成することが困難になってきている。

この問題の原因の一つとして、デザインルールにより定められた、マスク面内のパターン領域一つ一つを見たときに、種々のパターンバリエーションがあることが挙げられる。ターゲット寸法通りのパターンが得られるようにプロセス条件を導いても、その周辺のパターン配置が異なれば、ウエハ上に転写されるパターンに対する影響度は異なってくる。これは、パターンの寸法精度に大きく影響を及ぼし、さらに、装置動作に与えられる影響度についてもパターンの配置次第で異なってくる。

そこで、これらの影響を回避するための手段として用いられ、また、光リソグラフィー技術の延命を支えている技術が、ＯＰＣ（光近接効果補正）技術とその検証技術、および位相シフトマスクなどのＲＥＴ（超解像）技術である。その中でも、ＯＰＣ（光近接効果補正）技術は、一度設計されたパターンに対して、ウエハ上でターゲット寸法通りのパターンが加工されるように、数ｎｍ単位で辺を移動させるという補正技術である。

元々パターンバリエーションが豊富なデータは、補正技術を用いることによって凹凸を有するパターン形状となり、フォトマスクパターンデータとしての容量が急激に増大する。このようなＯＰＣ（光近接効果補正）技術が付加された微細なパターンデータを検証するためには、正確かつ容易に検証可能な技術が必要となる。

この種の技術として、例えばウエハ上の所望のパターンにおけるエッジと、ＯＰＣ処理後のレイアウトを用いて転写されたパターンのエッジとを比較し、両者の差が予め定められた許容範囲内であるか否かを調べるリソグラフィーシミュレータを用いた、光強度シミュレーション（Ｓｉｍｕｌａｔｉｏｎ）検証方法が知られている。

シミュレーション検証は、マスク品質と言う観点から考えると、マスク作成前に異常となり得る箇所を予め予測・検出するために非常に有効な手法であると共に、現在では量産工程においても不可欠なものとなっている。

図８は、従来のフォトマスクパターン検証方法を説明するための工程フロー図であり、設計データをそのデータが記録された記録媒体として完成させて次工程へ移すテープアウトからマスク作成までの工程フローが示されている。以下に、この図８を用いて従来のフォトマスクパターン検証方法について、簡単に説明する。

図８に示すように、まず、ステップＳ１０１で、バリエーション豊富なＬＳＩ回路（大規模半導体集積回路）パターンデータがテープアウトされる。このテープアウトされたデータは、後のＦｕｌｌ＾−ｃｈｉｐ（フルチップ）による光強度シミュレーション検証処理で用いられる。

次に、ステップＳ１０２で、テープアウトされたデータに対してＯＰＣ（光近接効果補正）処理が施され、光近接効果補正処理後のデータ１００が生成される。

さらに、ステップＳ１０３で、Ｆｕｌｌ−ｃｈｉｐ（フルチップ）による光強度シミュレーション検証が行われて最終的に判定される。ステップＳ１０３において問題がない場合（Ｙｅｓ）には、ステップＳ１０４の処理に移行してマスクメーカへデータが出荷可能とされ、ステップＳ１０５では、マスクメーカで、その出荷されたデータに基づいてマスク作成工程が行われる。なお、図８のステップＳ１０４では、最終的な判定が為された結果を示しており、中間的な判定結果は当該ステップ内で処理済みとして図示を省略している。

このようにして、ＯＰＣ処理などの補正処理が施されたフォトマスクパターンのデータを検証するフォトマスクパターン検証方法は、例えば、特許文献１に開示されている。
特開平１１−１８４０６４号公報

しかしながら、上記従来のフォトマスクパターン検証方法には、以下のような問題がある。

実際のＬＳＩ回路パターンデータは非常に複雑かつ膨大であり、将来的にはさらに拡大されることが確実とされている。このような膨大なデータ量を有するパターンに対して微細なパターンを精度良く最適化するために、フォトマスクパターン全体について光強度シミュレーション検証処理を行うことは、検証に必要な時間が増大するため、量産段階で問題となっている。

また、年々、高精度な検証が要求されており、例えば、フォトリソグラフィー工程におけるマージンを含めた光強度シミュレーション検証を行うと、その条件数に応じて光強度シミュレーション検証を行う回数が増え、現在以上に検証に必要な時間が増大するため、マスク短納期化に支障をきたすことになり、生産段階で実用化することは困難な状況にある。

本発明は、上記従来の問題を解決するもので、微細な設計データに対して、ウエハ上に露光されたパターン形状で問題となり得る箇所について、予めマスク作成前に予測・検出し、検証に必要な時間を大幅に短縮化できるフォトマスクパターン検証方法およびこれを用いたフォトマスクパターン検証装置、これを用いた半導体集積回路の製造方法、このフォトマスクパターン検証方法をコンピュータに実行させるためのフォトマスクパターン検証制御プログラム、このフォトマスクパターン検証制御プログラムが記録された可読記憶媒体を提供することを目的とする。

本発明のフォトマスクパターン検証方法は、半導体装置の製造においてフォトリソグラフィー工程に用いられるフォトマスクパターンを検証するフォトマスクパターン検証方法において、シミュレーション検証箇所抽出手段が、設計データに対して光近接効果補正（ＯＰＣ）処理または／およびプロセス近接効果補正（ＰＰＣ）処理が施されたフォトマスクパターンに対して、シミュレーション検証処理をすべき箇所を抽出するシミュレーション検証箇所抽出工程と、シミュレーション検証手段が、抽出されたシミュレーション検証箇所に限定してシミュレーション検証処理を行うシミュレーション検証工程とを有するものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明のフォトマスクパターン検証方法におけるシミュレーション検証箇所抽出工程は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータを抽出する差分図形演算工程と、抽出された差分パターンデータに対してマイナスリサイズ処理を行うマイナスリサイズ工程と、該マイナスリサイズ工程によるマイナスリサイズ処理後にプラスリサイズ処理を行うプラスリサイズ工程とを実行して、前記シミュレーション検証処理をすべき箇所を抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるシミュレーション検証箇所抽出工程は、前記マイナスリサイズ処理後に前記プラスリサイズ処理を行った後に差分パターンデータが残っている箇所を前記シミュレーション検証処理をすべき箇所として抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるマイナスリサイズ工程は、前記差分パターンデータの各辺が長さ方向に所定量だけ短くなるように縮小処理し、前記プラスリサイズ工程は、縮小された差分パターンデータに対して、該縮小処理の場合と同じ大きさだけ各辺を長さ方向に拡大処理して、該差分パターンデータが残っている箇所を前記シミュレーション検証処理をすべき箇所として抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証方法における所定量は、前記補正処理による辺の変動量の半分である。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるマイナスリサイズ工程において、前記差分パターンデータに対して、前記補正処理による辺の変動量の半分だけ各辺に対して縮小処理を行い、前記プラスリサイズ工程において、該縮小処理の場合と同じサイズだけ各辺に対して拡大処理を行う。

さらに、好ましくは、本発明のフォトマスクパターン検証方法における変動量が２０ｎｍの突き出し量である。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるシミュレーション検証処理をすべき箇所は、前記補正処理により補正されたパターン寸法が基準値よりも大きい箇所である。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるマイナスリサイズ工程および前記プラスリサイズ工程において、露光波長が２４８ｎｍの場合に０〜４０ｎｍの演算数値を用いる。

さらに、好ましくは、本発明のフォトマスクパターン検証方法における補正処理後のパターンサイズの「ライン幅」を、デザインルール値およびプロセス加工寸法で限界とされる数値と比較して、該限界とされる数値よりも該「ライン幅」の方が小さい場合に、該「ライン幅」が小さい領域を前記シミュレーション検証処理をすべき箇所として抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証方法における補正処理後のパターンサイズの「スペース幅」を、デザインルール値およびプロセス加工寸法で限界とされる数値と比較して、該限界とされる数値よりも該「スペース幅」の方が小さい場合に、該「スペース幅」が小さい領域を前記シミュレーション検証処理をすべき箇所として抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるシミュレーション検証処理をすべき箇所として抽出された領域に隣接するパターンがある場合に、当該領域の各エッジの頂点に対して１０μｍ以内の範囲をシミュレーション検証処理をすべき箇所として抽出し、該隣接するパターンを含めたシミュレーション検証処理を行う。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるシミュレーション検証工程は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータが予め定められた許容範囲内であるか否かを検証する。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるシミュレーション検証工程は、ウェハ上に露光されるフォトマスクパターンの形状が歩留まりに影響を及ぼす結果が導き出された場合に、該フォトマスクパターンの形状が歩留まりに影響を及ぼさないように補正処理を再度行うかまたは、設計データの修正処理を行う。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるフォトマスクパターンの形状が歩留まりに影響を及ぼす結果は、該形状の断線または／およびショートである。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるシミュレーション検証箇所を抽出するための図形演算処理時に、既に抽出された他の箇所のシミュレーション検証処理を並列に処理する。

さらに、好ましくは、本発明のフォトマスクパターン検証方法におけるシミュレーション検証箇所を抽出するための図形演算処理および、抽出された箇所のシミュレーション検証処理と、これらとは別の図形演算処理およびシミュレーション検証処理とを並列に処理する。

本発明のフォトマスクパターン検証装置は、半導体装置の製造においてフォトリソグラフィー工程に用いられるフォトマスクパターンを検証するフォトマスクパターン検証装置において、設計データに対して光近接効果補正（ＯＰＣ）処理または／およびプロセス近接効果補正（ＰＰＣ）処理が施されたフォトマスクパターンに対して、シミュレーション検証をすべき箇所を抽出するシミュレーション検証箇所抽出手段と、抽出されたシミュレーション検証箇所に限定してシミュレーション検証処理を行うシミュレーション検証手段とを有するものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明のフォトマスクパターン検証装置におけるシミュレーション検証箇所抽出手段は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータを抽出する差分図形演算手段と、抽出された差分パターンデータに対してマイナスリサイズ処理を行うマイナスリサイズ手段と、該マイナスリサイズ手段によるマイナスリサイズ処理後にプラスリサイズ処理を行うプラスリサイズ手段とを実行して、前記シミュレーション検証処理をすべき箇所を抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるシミュレーション検証箇所抽出手段は、前記マイナスリサイズ処理後に前記プラスリサイズ処理を行った後に差分パターンデータが残っている箇所を前記シミュレーション検証処理をすべき箇所として抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるマイナスリサイズ手段は、前記差分パターンデータの各辺が長さ方向に所定量だけ短くなるように縮小処理し、前記プラスリサイズ手段は、縮小された差分パターンデータに対して、該縮小処理の場合と同じ大きさだけ各辺を長さ方向に拡大処理して、該差分パターンデータが残っている箇所を前記シミュレーション検証処理をすべき箇所として抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証装置における所定量は、前記補正処理による辺の変動量の半分である。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるマイナスリサイズ手段が、前記差分パターンデータに対して、前記補正処理による辺の変動量の半分だけ各辺に対して縮小処理を行い、前記プラスリサイズ手段が該縮小処理の場合と同じサイズだけ各辺に対して拡大処理を行う。

さらに、好ましくは、本発明のフォトマスクパターン検証装置における変動量が２０ｎｍの突き出し量である。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるシミュレーション検証処理をすべき箇所は、前記補正処理により補正されたパターン寸法が基準値よりも大きい箇所である。

さらに、好ましくは、本発明のフォトマスクパターン検証装置において、前記マイナスリサイズ手段および前記プラスリサイズ手段は、露光波長が２４８ｎｍの場合に０〜４０ｎｍの演算数値を用いる。

さらに、好ましくは、本発明のフォトマスクパターン検証装置における補正処理後のパターンサイズの「ライン幅」を、デザインルール値およびプロセス加工寸法で限界とされる数値と比較して、該限界とされる数値よりも該「ライン幅」の方が小さい場合に、該「ライン幅」が小さい領域を前記シミュレーション検証処理をすべき箇所として抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証装置における補正処理後のパターンサイズの「スペース幅」を、デザインルール値およびプロセス加工寸法で限界とされる数値と比較して、該限界とされる数値よりも該「スペース幅」の方が小さい場合に、該「スペース幅」が小さい領域を前記シミュレーション検証処理をすべき箇所として抽出する。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるシミュレーション検証処理をすべき箇所として抽出された領域に隣接するパターンがある場合に、当該領域の各エッジの頂点に対して１０μｍ以内の範囲をシミュレーション検証処理をすべき箇所として抽出し、該隣接するパターンを含めたシミュレーション検証処理を行う。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるシミュレーション検証手段は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータが予め定められた許容範囲内であるか否かを検証する。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるシミュレーション検証手段は、ウェハ上に露光されるフォトマスクパターンの形状が歩留まりに影響を及ぼす結果が導き出された場合に、該フォトマスクパターンの形状が歩留まりに影響を及ぼさないように補正処理を再度行うかまたは、設計データの修正処理を行う。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるフォトマスクパターンの形状が歩留まりに影響を及ぼす結果は、該形状の断線または／およびショートである。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるシミュレーション検証手段は、前記シミュレーション検証箇所を抽出するための図形演算処理時に、既に抽出された他の箇所のシミュレーション検証処理を並列に処理する。

さらに、好ましくは、本発明のフォトマスクパターン検証装置におけるシミュレーション検証箇所を抽出するための図形演算処理および、抽出された箇所のシミュレーション検証処理と、これとは前後の別の図形演算処理およびシミュレーション検証処理とを並列に処理する。

本発明の半導体集積回路の製造方法は、本発明の上記フォトマスクパターン検証装置によりフォトマスクパターンを検証して設計し、この設計情報によりパターニングしたレジストパターンを用いて、半導体基板上または基板に設けられた半導体層上に半導体集積回路を形成するものであり、そのことにより上記目的が達成される。

本発明のフォトマスクパターン検証制御プログラムは、本発明の上記フォトマスクパターン検証方法の各工程をコンピュータに実行させるための各処理手順が記述されたものであり、そのことにより上記目的が達成される。

本発明の可読記憶媒体は、本発明の上記フォトマスクパターン検証制御プログラムが格納されたコンピュータ読み取り可能なものであり、そのことにより上記目的が達成される。

上記構成により、以下に、本発明の作用について説明する。

本発明にあっては、半導体装置の製造においてリソグラフィー工程に用いられるフォトマスクパターンを検証するために、設計データに対して光近接効果補正（ＯＰＣ）処理やプロセス近接効果補正（ＰＰＣ）処理が施されたフォトマスクパターンに対して、シミュレーション（Ｓｉｍｕｌａｔｉｏｎ）検証処理が必要な箇所（パターン形状で問題となり得る箇所；寸法的に厳しいパターン箇所や所定寸法よりも補正で大きくなったパターン箇所など）を抽出し、抽出された箇所に限定してシミュレーション検証処理を行う。これにより、生産段階で問題となる検証時間の大幅な短縮化を図ることが可能となり、半導体装置の開発・製造コストが抑制される。

例えば、補正処理前後のパターンデータを用いて、図形演算処理手法によって差分パターンデータを抽出し、抽出された差分パターンデータに対して、マイナスリサイズ処理を行った後、プラスリサイズ処理を行うことにより、シミュレーション検証が必要な箇所を抽出する。または、補正処理後のパターンサイズの「ライン幅」や「スペース幅」をチェックすることにより、シミュレーション検証が必要な箇所を抽出する。これにより、マスク作成前に、予め、ウエハ上で露光した際にパターン形状で問題となり得る箇所の予測・検出が正確にかつ容易に行われることから、マスク製造コストを抑制することができる。

以上により、本発明によれば、光近接効果補正処理等の補正処理が行われたフォトマスクパターンについて、補正前のパターンデータに対して正常な補正が行われ、半導体集積回路などの半導体装置の製造に適したフォトマスクパターンが得られていることを、計算時間が長く、コストアップの要因となる光学的シミュレーションをフォトマスクパターン全体に対してＦｕｌｌ−Ｃｈｉｐ（フルチップ）により行うことなく、必要な箇所のみを効率的に検証することができる。また、定量化した数値を有する図形演算手法により検証を行い、その図形演算手法により抽出された箇所について光学的シミュレーションを行うため、２段階の検証が行われることになり、従来技術に比べて検証精度を高めてマスク品質の向上を図ると共に、処理時間の短縮化を図ることができる。さらに、マスク作成前に不具合箇所を回避して歩留まりを向上させることにより、フォトマスクの低コスト化を図ることもできる。

以下に、本発明のフォトマスクパターン検証方法およびこれを用いたフォトマスクパターン検証装置の実施形態について、図面を参照しながら説明する。

図１は、本発明の実施形態に係るフォトマスクパターン検証装置の概略構成例を示すブロック図である。

図１において、本実施形態のフォトマスクパターン検証装置１は、コンピュータシステムで構成されており、各種入力指令を可能とするキーボードやマウス、画面入力装置などの操作入力部２と、各種入力指令に応じて表示画面上に、初期画面、選択誘導画面および処理結果画面などの各種画像を表示可能とする表示部３と、全体的な制御を行う制御手段としてのＣＰＵ４（中央演算処理装置）と、ＣＰＵ４の起動時にワークメモリとして働く一時記憶手段としてのＲＡＭ５と、ＣＰＵ４を動作させるためのフォトマスクパターン検証制御プログラムおよびこれに用いる各種データなどが記録されたコンピュータ読み取り可能な可読記録媒体（記憶手段）としてのＲＯＭ６と、フォトマスクパターン検証処理における各種データを記憶すると共にこれを参照可能とするためのデータベース７とを有している。

ＣＰＵ４は、操作入力部２からの入力指令の他、ＲＯＭ６内からＲＡＭ５内に読み出されたフォトマスクパターン検証制御プログラムおよびこれに用いる各種データに基づいて作動し、設計データに対して光近接効果補正（ＯＰＣ）処理またはプロセス近接効果補正（ＰＰＣ）処理が施されたフォトマスクパターンに対して、シミュレーション検証をすべき箇所を抽出するシミュレーション検証箇所抽出手段４１と、抽出されたシミュレーション検証箇所に限定してシミュレーション検証を行うシミュレーション検証手段４２とを有している。これによって、設計データに対してＯＰＣ処理などが施されたフォトマスクパターンに対して、シミュレーション検証が必要な箇所を抽出し、抽出された箇所に限定してシミュレーション検証を行うことにより、生産段階で問題となる検証時間の短縮化を図ることができて、半導体装置の開発・製造コストを抑制することができる。

シミュレーション検証箇所抽出手段４１は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータを抽出し、この抽出された差分パターンデータに対して、マイナスリサイズ処理を行った後に、プラスリサイズ処理を行うことにより、差分パターンデータが残っている箇所をシミュレーション検証処理をすべき箇所（パターン形状で問題となり得る箇所；寸法的に厳しいパターン箇所や正常所定寸法よりも補正で大きくなったパターン箇所など）として抽出する。なお、リサイズ処理とは、各「辺」に対し定められたある一定量の「辺」の移動を意味する。マイナスリサイズとは、元のデータに対し、小さくさる方向へ移動する事を意味する。また、プラスリサイズとは、マイナスリサイズの反対を意味する。

シミュレーション検証手段４２は、抽出されたシミュレーション検証箇所に限定して、補正処理前のパターンデータと補正処理後のパターンデータとを比較し、両者の差分パターンデータが予め定められた許容範囲内（例えば所定寸法範囲内にそのパターンデータを入れるのであればその所定寸法範囲内）であるか否かをフォトリソグラフィシミュレータにより調べる。

ＲＯＭ６は、ハードディスク、光ディスク、磁気ディスクおよびＩＣメモリなどの可読記録媒体（記憶手段）で構成されている。このフォトマスクパターン検証制御プログラムおよびこれに用いる各種データは、携帯自在な光ディスク、磁気ディスクおよびＩＣメモリなどからＲＯＭ６にダウンロードされてもよいし、コンピュータのハードディスクからＲＯＭ６にダウンロードされてもよいし、無線または有線、インターネットなどを介してＲＯＭ６にダウンロードされてもよい。後述する図２のフォトマスクパターン検証方法をコンピュータに実行させるための処理手順が記述されたフォトマスクパターン検証制御プログラムをコンピュータ読み取り可能な可読記憶媒体に格納して、コンピュータ（ＣＰＵ４）によりフォトマスクパターン検証処理を行うものである。

データベース７は、ＣＰＵ４による制御中に中間データとして生成される情報などの各種データを、その都度格納すると共に、必要に応じてこれらを参照可能としている。なお、データベース７はＲＡＭ５と一体で同じ記憶手段として構成されていてもよい。

図２は、本発明の実施形態に係るフォトマスクパターン検証装置１を用いたフォトマスクパターン検証方法を説明するための工程フロー図であり、設計データをそのデータが記録された記録媒体として完成させて次工程へ移すテープアウトからマスク作成までの工程フローが示されている。

以下に、この図２の工程フロー図を用いて本実施形態のマスクパターン検証方法について説明する。

図２に示すように、まず、ステップＳ１で、例えばＯＰＣ（光近接効果補正）処理を必要とする、バリエーション豊富なＬＳＩ回路パターンデータがテープアウトされる。このテープアウトされたデータは、図示しない記録媒体に格納されており、後の図形演算処理検証工程において用いられる。

次に、ステップＳ２で、テープアウトされたデータに対してＯＰＣ（光近接効果補正）処理が施され、光近接効果補正処理後データ７１が生成される。この光近接効果補正処理後データ７１は、図１に示す記録媒体であるデータベース７に格納されて、後の図形演算処理検証工程および光強度シミュレーション検証工程で用いられる。

このステップＳ２で行われるＯＰＣ（光近接効果補正）処理は、ルールベースのように、あるパターンと隣り合う隣接パターンとの距離およびその形状に応じて、ある定められた量だけ、辺を移動させる処理、または、モデルベースのように、シミュレーションにより取得された集積回路パターンデータのＣＤ（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）と集積回路パターンデータのＣＤとの差分を一定以下にするなどという処理が挙げられる。さらに、その他の補正処理として、テープアウトされたデータに対して、例えばＰＰＣ（プロセス近接効果補正）処理が施されていてもよい。ＯＰＣ処理とＰＰＣ処理との違いは、ＯＰＣ処理がフォト後のデータをモデルとしているが、ＰＰＣ処理では、エッチング後のデータをモデルとしている点で相違している。

次に、図１のステップＳ３で、設計データに対して光近接効果補正（ＯＰＣ）処理やプロセス近接効果補正（ＰＰＣ）処理などの補正処理が行われたデータに対して、図形演算処理検証工程が行われ、シミュレーション検証をすべき箇所、即ち、シミュレーション検証が必要な箇所が抽出される。

ステップＳ３の図形演算処理検証工程では、例えば図３（ａ）に示すように、シミュレーション検証箇所抽出手段４１として、差分図形演算手段４１１と、マイナスリサイズ手段４１２（または最小図形演算手段）と、プラスリサイズ手段４１３（または最大図形演算手段）とによって、差分パターンデータが残っている箇所をシミュレーション検証をすべき箇所として抽出するシミュレーション検証箇所抽出処理が行われる。

まず、差分図形演算手段４１１に、光近接効果補正処理後データ７１と光近接効果補正処理前データ７１ａとが入力され、パターン形状の差分データ（差分パターンデータ）が求められる。

この差分パターンデータは、マイナスリサイズ手段７１２に入力され、その差分パターンデータにより規定されるパターン形状が、各辺の長さ方向に所定量だけ縮小処理される。

その縮小パターンデータは、プラスリサイズ手段７１３に入力され、その縮小パターンデータにより規定されるパターン形状が、各辺の長さ方向に所定量だけ拡大処理される。

このように、縮小・拡大処理が行われた後の差分パターンデータについて、データが残っているか否か判定される。この判定結果、差分パターンデータが残っている場合（図２のステップＳ３および図３（ａ）でＮＧ）、その差分パターンデータをシミュレーション検証箇所として抽出する。その差分パターンデータは、図２に示すデータ７２として記録媒体であるデータベース７に格納される。その抽出されたシミュレーション検証箇所に限定して、ステップＳ４に示すシミュレーション検証手段４２によるシミュレーション検証工程において、データ７２を用いて、ＯＰＣ処理後データ７１が正常なデータであるか否かが最終的に判定される。その判定結果に問題がない場合（ステップＳ４でＯＫ）、ステップＳ５でマスクメーカへデータが出荷され、さらに、ステップＳ６でマスク作成工程が行われる。

一方、図２のステップＳ３の判定結果、差分データが残っていない場合（図２のステップＳ３および図３（ａ）でＯＫ）、ウエハ上に露光するために適切な光近接効果補正が施されたと判断され、図２のステップＳ５の処理に進み、マスクメーカへ補正処理後データ７１が出荷される。さらに、ステップＳ６でマスク作成工程が行われる。

ステップＳ４のシミュレーション検証工程では、シミュレーション検証手段４２が、抽出されたシミュレーション検証箇所に限定して、補正処理前のパターンデータと補正処理後のパターンデータとを比較し、両者の差分パターンデータが予め定められた許容範囲内（例えば所定寸法範囲内にそのパターンデータを入れるのであればその所定寸法範囲内）であるか否かをフォトリソグラフィシミュレータにより調べる。

ウエハ上に露光されるレジスト形状が光強度シミュレーション検証により求められた結果、例えば、断線やショートなどのように歩留まりに影響を及ぼすという結果が導き出された場合（ステップＳ４でＮＧ）、ステップＳ２のＯＰＣ処理工程に戻り、新たな光近接効果補正条件によりＯＰＣ処理が為される。

場合によっては、ステップＳ１の設計工程まで戻り、差分パターンデータが抽出された箇所の近傍の設計データに対して、光近接効果補正が不得意としないような設計データに修正を行い、前回と同様のＯＰＣ処理条件によりＯＰＣ処理してもよい。さらに、これらは、今後対応可能なように、ＤＲ（デザインルール）に定めておくことが望ましい。

なお、ステップＳ３の図形演算処理検証工程では、例えば図３（ａ）に示すような差分図形演算手段４１１とマイナスリサイズ手段４１２とプラスリサイズ手段４１３とを用いる代わりに、図３（ｂ）に示すようなライン幅チェック手段４１４または／および図３（ｃ）に示すようなスペース幅チェック手段４１５を用いて、光近接効果補正処理後データ７１からパターンサイズの「ライン幅」または／および「スペース幅」をチェックするようにしてもよい。この場合、光近接効果補正処理後のパターンサイズの「ライン幅」が、デザインルール値およびプロセス加工寸法で限界とされる数値と比較されて、シミュレーション検証処理が必要な箇所が抽出される。または／および、光近接効果補正処理後のパターンサイズの「スペース幅」が、デザインルール値およびプロセス加工寸法で限界とされる数値と比較されて、シミュレーション検証処理が必要な箇所が抽出される。

ライン幅やスペース幅のチェックの結果、データがある場合（ライン幅チェックやスペース幅チェックについて、予め定められた値と比較されるが、「データが有る」、「データがない」という場合のデータは、比較結果、シミュレーションが必要な箇所として抽出されたデータがあるということである）（図２のステップＳ３および図３（ｂ）、図３（ｃ）でＮＧ）、そのデータは、データ７２として記録媒体であるデータベース７に格納され、ステップＳ４に示すシミュレーション検証手段４２によるシミュレーション検証工程において最終的に判定される。また、ライン幅やスペース幅のチェック結果、データがない場合（図２のステップＳ３および図３（ｂ）、図３（ｃ）でＯＫ）、ウエハ上に露光するために適切な光近接効果補正が施されたと判断され、ステップＳ５の処理に進み、マスクメーカへ補正処理後データ７１が出荷される。

次に、ＯＰＣ処理工程および図形演算検証処理工程について、具体的なパターン例を用いて更に説明する。

図４は、図２のステップＳ２のＯＰＣ処理工程およびステップＳ３の図形演算検証処理工程について説明するための具体的なパターン例を示す図であり、図４（ａ）は光近接効果補正処理前データ７１ａ、図４（ｂ）は光近接効果補正処理後データ７１、図４（ｃ）はそれらの差分パターンデータの一部を示している。

ステップＳ１のＬＳＩ回路パターンデータからテープアウトされた光近接効果補正処理前データ７１ａは、図４（ａ）に示すようなポリゴン（多角形状）であり、そのデータに対して、ステップＳ２で光近接効果補正処理が施された光近接効果補正処理後データ７１は、図４（ｂ）に示すような凸部７１１および凹部７１２を有する形状へ変化する。光近接効果補正処理は、ウエハ上でレジストパターンの角部が丸まることを防止するための補正処理であり、角が凸形状になっている外側角部では凸形状のＯＰＣパターン（凸部７１１）が設けられ、角が凹形状になっている内側角部では凹形状のＯＰＣパターン（凹部７１２）が設けられている。

ステップＳ３では、差分図形演算手段４１１では、光近接効果補正処理後データ７１からその光近接効果補正処理前データ７１ａが引き算されると共に、光近接効果補正処理前データ７１ａからその光近接効果補正処理後データ７１が引き算される。ここで、引き算とは、演算される元のパターンから演算するパターンと共通する図形領域を削除する処理を行うものとする。

したがって、図４（ａ）に示す光近接効果補正処理前データ７１ａから図４（ｂ）に示す光近接効果補正処理後データ７１を引き算した結果は、図４（ｃ）に示すような凹形状の差分パターンデータ７１４となる。また、図４（ｂ）に示す光近接効果補正処理後データ７１から図４（ａ）に示す光近接効果補正処理前データ７１ａを引き算した結果は、図４（ｃ）に示すような凸形状の差分パターンデータ７１３となる。

さらに、図２のステップＳ３において、マイナスリサイズ手段４１２およびプラスリサイズ手段４１３では、上記差分パターンデータ７１３および７１４に対して、各辺が長さ方向に所定量だけ短くなるように縮小処理され、その後、縮小された差分パターンデータに対して、縮小処理の場合と同じ大きさだけ各辺が長さ方向に拡大処理される。

ここで、差分パターンデータ７１３および７１４が、本来、ＯＰＣ補正により適用されるべき形状および大きさの場合、差分パターンデータの大きさは、マイナスリサイズ処理において縮小処理される所定量よりも小さくなるようにすれば、縮小処理後にパターンデータは残らない。その後、拡大処理を行ってもパターンデータは残らない。

これに対して、差分パターンデータ７１３および７１４が、本来、ＯＰＣ補正により適用されるべき形状および正常な大きさよりも大きかった場合、差分パターンデータの大きさは、マイナスリサイズ処理において縮小される所定量よりも大きくなるため、縮小処理後にパターンデータが残り、残ったデータに対して拡大処理を行うと、拡大処理後にパターンデータが残ることになる。

以上のように、図形演算処理検証工程（ステップＳ３）では、差分図形演算手段４１１と、マイナスリサイズ手段４１２と、プラスリサイズ手段４１３という３つの演算手段により演算を行った後、残った差分パターンデータの有無により、シミュレーション検証工程（ステップＳ４）を行うか否かが判断され、ＯＰＣ補正が適切でない虞がある箇所のみをシミュレーション検証することによって、シミュレーション検証時間の短縮化を図ることができる。

さらに、ＯＰＣ処理工程（ステップＳ２）および図形演算検証処理工程（ステップＳ３）について、さらに具体的なパターン例と数値例を用いて説明する。

図５は、ＯＰＣ処理工程（ステップＳ２）および図形演算検証処理工程（ステップＳ３）について説明するためのより具体的なパターン例を示す図である。

図５（ａ）において、ＯＰＣ処理前データ７１ａに対して、ＯＰＣ処理後データ７１は、角部の丸まりを防止するために、角部が凸形状となっている外側角部に、凸形状の補正パターン７１３が辺の幅方向（長さ方向）に２０ｎｍ突き出している。また、角部が凹形状となっている内側の角部には、凹形状の補正パターン７１４が辺の幅方向に２０ｎｍと５０ｎｍ抉られている。

次に、差分図形演算手段４１１によって、光近接効果補正処理後データ７１と、その光近接効果補正処理前データ７１ａが引き算されると共に、光近接効果補正処理前データ７１ａと、その光近接効果補正処理後データ７１が引き算される。これにより、図５（ｂ−１）に示すような凸形状の差分データ７１３と、図５（ｃ−１）に示すような凹形状の差分データ７１４が出力される。

次に、図３（ａ）のマイナスリサイズ手段４１２とプラスリサイズ手段４１３では、以下のように処理が行われる。

図５（ｂ−１）に示す差分パターンデータ７１３は、ＯＰＣ処理による辺の変動量が２０ｎｍの突き出し量であることから、その半分の１０ｎｍだけ各辺に対して縮小処理が行われ、図５（ｂ−２）に示すようなマイナスリサイズ処理データ（縮小処理データ）７１３Ａが得られる。その後、同じサイズ分だけ各辺に対して拡大処理が行われ、図５（ｂ−３）に示すようなプラスリサイズ処理データ（拡大処理データ）７１３Ｂが得られる。これにより、全てのポリゴン（多角形状）が消えた場合には、正常な補正が行われていると判定することができる。

図５（ｃ−１）に示す差分パターンデータ７１４も、上記の場合と同様に、ＯＰＣ処理による辺の変動量が２０ｎｍの抉られ量であるとして、その半分の１０ｎｍだけ各辺に対して縮小処理が行われ、図５（ｃ−２）に示すようなマイナスリサイズ処理データ（縮小処理データ）７１４Ａが得られる。その後、同じサイズ分だけ各辺に対して拡大処理が行われ、図５（ｃ−３）に示すようなプラスリサイズ処理データ（拡大処理データ）７１４Ｂが得られる。これにより、全てのポリゴン（多角形状）が消えた場合には、正常な補正が行われていると判定することができるが、この場合、５０ｎｍ抉られた領域が存在するため、縮小処理後、図５（ｃ−２）に示すようにポリゴンが残る。残るポリゴンに対して拡大処理を行うと、図５（ｃ−３）に示すようにポリゴンが残ることになる。したがって、ＯＰＣ補正処理時に何らかの不適切な処理が施されてる可能性があると考えられ、シミュレーション検証箇所として出力される。出力された箇所に対してのみ、図１のステップＳ４で、ＯＰＣ処理後のデータに対してシミュレーション検証が行われ、最終判定が行われる。

上記マイナスリサイズ処理およびプラスリサイズ処理において、用いられる演算数値は、そのデバイスとプロセスにもよるが、露光波長の１／１０程度でよい。露光波長にもよるが、露光波長が２４８ｎｍの場合に、０〜４０ｎｍ程度の演算数値（０ｎｍは、データが必要であるのにデータがない場合）を用いることができる。この演算数値を用いて演算処理が行われて差分パターンが消えない場合には、その箇所のＯＰＣ処理後のデータに対してシミュレーション検証が行われる。なお、０〜４０ｎｍ程度の演算数値にする理由は、例えば１００ｎｍの演算をかけると、シュミレーション検証により合否判定を行わなければならない危険箇所を逃す虞があるからである。

さらに、ＬＳＩパターンのように、差分パターンが抽出された領域に隣接するパターンがあれば、差分パターンの各エッジの頂点に対して、約１０μｍ以内の範囲をシミュレーション検証を行う領域として、隣接するパターンを含めたシミュレーション検証を行うことが好ましい。

同様に、ライン幅チェック処理およびスペース幅チェック処理についても、チェックされるサイズをデザインルール（ＤＲ）値およびプロセス加工寸法で限界とされる数値と比較し、抽出された領域の各エッジの頂点に対して、約１０μｍ以内の範囲をシミュレーション検証を行う領域として、隣接するパターンを含めた検証を行うことが好ましい。

以上のように、微細化された豊富なパターン形状を有するＬＳＩ回路データに対して、光近接効果補正処理を行うと、さらに形状が複雑化され、従来のＦｕｌｌ−ｃｈｉｐ（フルチップ）によるシミュレーション検証では、場合によっては、数日間の検証処理時間が必要とされてきた。これは、要求される条件として、例えば、フォトマスクパターンがウエハ上に露光されたときの最適な条件と最悪なケースの条件を含めてシミュレーション検証を行うことが、マスク品質（マスク精度）に大きく寄与するためである。

しかしながら、実際に設計されたＬＳＩ回路パターンには、リソグラフィー技術を含むマージンが予め多く設定された設計箇所もある。

そこで、本実施形態では、従来技術のようにマスクパターン全体に対してＦｕｌｌ−Ｃｈｉｐ（フルチップ）によるシミュレーション検証を行うのではなく、そのデバイスやプロセスに応じて、予め図形演算検証処理により着目すべきパタ―ン（問題となる箇所；差がある箇所）を検出し、その箇所のみに対して光強度シミュレーション検証処理を行うことによって、検証時間を、図７に示すように例えば従来の１／２に短縮化することが可能となる。これにより、従来では問題視されていた、テープアウトからマスクデータに変換されるまでの期間の短縮化を図ることが可能となり、生産段階においてマスクの短納期化を実現することができる。図７のＣＡＤ検証工程は、シミュレーション検証箇所抽出工程（Ｓｉｍ検証箇所抽出）とシミュレーション検証工程（Ｓｉｍ検証）とを含めた工程であり、図６に示すように、シミュレーション検証箇所抽出工程（ステップＳ３）およびシミュレーション検証工程（ステップＳ４）と、これとは別のシミュレーション検証箇所抽出工程（ステップＳ３’）およびシミュレーション検証工程（ステップＳ４’）とを並列に行えば、検証時間を更に短縮化することができる。

以上により、上記実施形態によれば、半導体集積回路などの半導体装置の製造においてリソグラフィー工程に用いられるフォトマスクパターンを検証するために、設計データに対して光近接効果補正（ＯＰＣ）処理やプロセス近接効果補正（ＰＰＣ）処理が施されたフォトマスクパターンに対して、ステップＳ３の図形演算処理検証工程によりシミュレーション検証が必要な箇所を抽出し、抽出された箇所に限定してステップＳ４のシミュレーション検証工程を行う。これによって、微細な設計データに対して、ウエハ上に露光されたパターン形状で問題となり得る箇所について、予めマスク作成前に予測・検出し、検証に必要な時間を大幅に短縮化することができる。

なお、上記実施形態では、特に説明しなかったが、シミュレーション検証箇所抽出手段４１によるステップＳ３の図形演算処理検証工程と、シミュレーション検証手段４２によるステップＳ４の光強度シミュレーション検証工程は、並列処理することによって、シミュレーション検証処理時間の短縮化を図ることができる。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、半導体集積回路などの半導体装置の製造においてリソグラフィー工程に用いられるフォトマスクパターン検証方法およびこれを用いたフォトマスクパターン検証装置、このフォトマスクパターン検証装置を用いて検証してフォトマスクパターンを設計し、この設計情報に基づいて半導体集積回路を製造する半導体装置の製造方法、このフォトマスクパターン検証方法の各工程をコンピュータに実行させるためのフォトマスクパターン検証制御プログラム、このフォトマスクパターン検証制御プログラムが記録されたコンピュータ読み取り可能な可読記憶媒体の分野において、光近接効果補正処理等の補正処理が行われたフォトマスクパターンについて、補正前のパターンデータに対して正常な補正が行われ、半導体集積回路などの半導体装置の製造に適したフォトマスクパターンが得られていることを、計算時間が長く、コストアップの要因となる光学的シミュレーションをフォトマスクパターン全体に対してＦｕｌｌ−Ｃｈｉｐ（フルチップ）により行うことなく、必要な箇所のみを効率的に検証することができる。また、定量化した数値を有する図形演算手法により検証を行い、その図形演算手法により抽出された箇所について光学的シミュレーションを行うため、２段階の検証が行われることになり、従来技術に比べて検証精度を高めてマスク品質の向上を図ると共に、処理時間の短縮化を図ることができる。さらに、マスク作成前に不具合箇所を回避して歩留まりを向上させることにより、フォトマスクの低コスト化を図ることもできる。

本発明の実施形態に係るフォトマスクパターン検証装置の概略構成例を示すブロック図である。 図１のフォトマスクパターン検証装置を用いたフォトマスクパターン検証方法を説明するための工程フロー図である。 （ａ）〜（ｃ）は、図２の図形演算処理検証工程における処理例を説明するための図である。 図２のＯＰＣ処理工程および図形演算検証処理工程について説明するための具体的なパターン例を示す図であって、（ａ）は光近接効果補正処理前データを示す図、（ｂ）は光近接効果補正処理後データを示す図、（ｃ）は差分パターンデータを示す図である。 図２のＯＰＣ処理工程および図形演算検証処理工程について説明するためのより具体的なパターン例を示す図であって、（ａ）は光建設効果補正処理後データを示す図、（ｂ−１）は凸形状の差分パターンデータを示す図、（ｂ−２）は（ｂ−１）の差分パターンデータを縮小処理した縮小データを示す図、（ｂ−３）は（ｂ−２）の縮小データを拡大処理した拡大データを示す図、（ｃ−１）は凹形状の差分パターンデータを示す図、（ｃ−２）は（ｃ−１）の差分パターンデータを縮小処理した縮小データを示す図、（ｃ−３）は（ｃ−２）の縮小データを拡大処理した拡大データを示す図である。 図２のシミュレーション検証箇所抽出工程およびシミュレーション検証工程と、別のシミュレーション検証箇所抽出工程およびシミュレーション検証工程とを時間的に並列に行う場合の工程フロー図である。 従来技術の場合と本発明の場合とのＯＰＣ検証時間比較を示す図である。 従来のフォトマスクパターン検証方法を説明するための工程フロー図である。

符号の説明

１ フォトマスクパターン検証装置
２ 操作入力部
３ 表示部
４ ＣＰＵ（制御部）
４１ シミュレーション検証箇所抽出手段
４１１ 差分図形演算手段
４１２ マイナスリサイズ手段
４１３ プラスリサイズ手段
４１４ ライン幅チェック手段
４１５ スペース幅チェック手段
４２ シミュレーション検証手段
５ ＲＡＭ
６ ＲＯＭ（可読記録媒体）
７ データベース
７１ ＯＰＣ処理後データ
７１ａ ＯＰＣ処理前データ
７１１ 光近接効果補正後の凸形状ＯＰＣパターン（凸部）
７１２ 光近接効果補正後の凹形状ＯＰＣパターン（凹部）
７１４ 凹形状の差分パターンデータ
７１３ 凸形状の差分パターンデータ
７１３Ａ、７１４Ａ マイナスリサイズ処理データ
７１３Ｂ、７１４Ｂ プラスリサイズ処理データ
７２ データ

Claims (37)

1. 半導体装置の製造においてフォトリソグラフィー工程に用いられるフォトマスクパターンを検証するフォトマスクパターン検証方法において、
   シミュレーション検証箇所抽出手段が、設計データに対して光近接効果補正（ＯＰＣ）処理または／およびプロセス近接効果補正（ＰＰＣ）処理が施されたフォトマスクパターンに対して、シミュレーション検証処理をすべき箇所を抽出するシミュレーション検証箇所抽出工程と、
   シミュレーション検証手段が、抽出されたシミュレーション検証箇所に限定してシミュレーション検証処理を行うシミュレーション検証工程とを有するフォトマスクパターン検証方法。
2. 前記シミュレーション検証箇所抽出工程は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータを抽出する差分図形演算工程と、抽出された差分パターンデータに対してマイナスリサイズ処理を行うマイナスリサイズ工程と、該マイナスリサイズ工程によるマイナスリサイズ処理後にプラスリサイズ処理を行うプラスリサイズ工程とを実行して、前記シミュレーション検証処理をすべき箇所を抽出する請求項１に記載のフォトマスクパターン検証方法。
3. 前記シミュレーション検証箇所抽出工程は、前記マイナスリサイズ処理後に前記プラスリサイズ処理を行った後に差分パターンデータが残っている箇所を前記シミュレーション検証処理をすべき箇所として抽出する請求項２に記載のフォトマスクパターン検証方法。
4. 前記マイナスリサイズ工程は、前記差分パターンデータの各辺が長さ方向に所定量だけ短くなるように縮小処理し、前記プラスリサイズ工程は、縮小された差分パターンデータに対して、該縮小処理の場合と同じ大きさだけ各辺を長さ方向に拡大処理して、該差分パターンデータが残っている箇所を前記シミュレーション検証処理をすべき箇所として抽出する請求項２に記載のフォトマスクパターン検証方法。
5. 前記所定量は、前記補正処理による辺の変動量の半分である請求項４に記載のフォトマスクパターン検証方法。
6. 前記マイナスリサイズ工程において、前記差分パターンデータに対して、前記補正処理による辺の変動量の半分だけ各辺に対して縮小処理を行い、前記プラスリサイズ工程において、該縮小処理の場合と同じサイズだけ各辺に対して拡大処理を行う請求項２または４に記載のフォトマスクパターン検証方法。
7. 前記変動量が２０ｎｍの突き出し量である請求項６に記載のフォトマスクパターン検証方法。
8. 前記シミュレーション検証処理をすべき箇所は、前記補正処理により補正されたパターン寸法が基準値よりも大きい箇所である請求項１〜４のいずれかに記載のフォトマスクパターン検証方法。
9. 前記マイナスリサイズ工程および前記プラスリサイズ工程において、露光波長が２４８ｎｍの場合に０〜４０ｎｍの演算数値を用いる請求項２に記載のフォトマスクパターン検証方法。
10. 前記補正処理後のパターンサイズの「ライン幅」を、デザインルール値およびプロセス加工寸法で限界とされる数値と比較して、該限界とされる数値よりも該「ライン幅」の方が小さい場合に、該「ライン幅」が小さい領域を前記シミュレーション検証処理をすべき箇所として抽出する請求項１または８に記載のフォトマスクパターン検証方法。
11. 前記補正処理後のパターンサイズの「スペース幅」を、デザインルール値およびプロセス加工寸法で限界とされる数値と比較して、該限界とされる数値よりも該「スペース幅」の方が小さい場合に、該「スペース幅」が小さい領域を前記シミュレーション検証処理をすべき箇所として抽出する請求項１、８および１０のいずれかに記載のフォトマスクパターン検証方法。
12. 前記シミュレーション検証処理をすべき箇所として抽出された領域に隣接するパターンがある場合に、当該領域の各エッジの頂点に対して１０μｍ以内の範囲をシミュレーション検証処理をすべき箇所として抽出し、該隣接するパターンを含めたシミュレーション検証処理を行う請求項２、８、１０および１１のいずれかに記載のフォトマスクパターン検証方法。
13. 前記シミュレーション検証工程は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータが予め定められた許容範囲内であるか否かを検証する請求項１に記載のフォトマスクパターン検証方法。
14. 前記シミュレーション検証工程は、ウェハ上に露光されるフォトマスクパターンの形状が歩留まりに影響を及ぼす結果が導き出された場合に、該フォトマスクパターンの形状が歩留まりに影響を及ぼさないように補正処理を再度行うかまたは、設計データの修正処理を行う請求項１または１３に記載のフォトマスクパターン検証方法。
15. 前記フォトマスクパターンの形状が歩留まりに影響を及ぼす結果は、該形状の断線または／およびショートである請求項１４に記載のフォトマスクパターン検証方法。
16. 前記シミュレーション検証箇所を抽出するための図形演算処理時に、既に抽出された他の箇所のシミュレーション検証処理を並列に処理する請求項１に記載のフォトマスクパターン検証方法。
17. 前記シミュレーション検証箇所を抽出するための図形演算処理および、抽出された箇所のシミュレーション検証処理と、別の図形演算処理およびシミュレーション検証処理とを並列に処理する請求項１または１６に記載のフォトマスクパターン検証方法。
18. 半導体装置の製造においてフォトリソグラフィー工程に用いられるフォトマスクパターンを検証するフォトマスクパターン検証装置において、
    設計データに対して光近接効果補正（ＯＰＣ）処理または／およびプロセス近接効果補正（ＰＰＣ）処理が施されたフォトマスクパターンに対して、シミュレーション検証をすべき箇所を抽出するシミュレーション検証箇所抽出手段と、
    抽出されたシミュレーション検証箇所に限定してシミュレーション検証処理を行うシミュレーション検証手段とを有するフォトマスクパターン検証装置。
19. 前記シミュレーション検証箇所抽出手段は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータを抽出する差分図形演算手段と、抽出された差分パターンデータに対してマイナスリサイズ処理を行うマイナスリサイズ手段と、該マイナスリサイズ手段によるマイナスリサイズ処理後にプラスリサイズ処理を行うプラスリサイズ手段とを実行して、前記シミュレーション検証処理をすべき箇所を抽出する請求項１８に記載のフォトマスクパターン検証装置。
20. 前記シミュレーション検証箇所抽出手段は、前記マイナスリサイズ処理後に前記プラスリサイズ処理を行った後に差分パターンデータが残っている箇所を前記シミュレーション検証処理をすべき箇所として抽出する請求項１９に記載のフォトマスクパターン検証装置。
21. 前記マイナスリサイズ手段は、前記差分パターンデータの各辺が長さ方向に所定量だけ短くなるように縮小処理し、前記プラスリサイズ手段は、縮小された差分パターンデータに対して、該縮小処理の場合と同じ大きさだけ各辺を長さ方向に拡大処理して、該差分パターンデータが残っている箇所を前記シミュレーション検証処理をすべき箇所として抽出する請求項１９に記載のフォトマスクパターン検証装置。
22. 前記所定量は、前記補正処理による辺の変動量の半分である請求項２１に記載のフォトマスクパターン検証装置。
23. 前記マイナスリサイズ手段が、前記差分パターンデータに対して、前記補正処理による辺の変動量の半分だけ各辺に対して縮小処理を行い、前記プラスリサイズ手段が該縮小処理の場合と同じサイズだけ各辺に対して拡大処理を行う請求項１９または２１に記載のフォトマスクパターン検証装置。
24. 前記変動量が２０ｎｍの突き出し量である請求項２３に記載のフォトマスクパターン検証装置。
25. 前記シミュレーション検証処理をすべき箇所は、前記補正処理により補正されたパターン寸法が基準値よりも大きい箇所である請求項１８〜２１のいずれかに記載のフォトマスクパターン検証装置。
26. 前記マイナスリサイズ手段および前記プラスリサイズ手段は、露光波長が２４８ｎｍの場合に０〜４０ｎｍの演算数値を用いる請求項１９に記載のフォトマスクパターン検証装置。
27. 前記補正処理後のパターンサイズの「ライン幅」を、デザインルール値およびプロセス加工寸法で限界とされる数値と比較して、該限界とされる数値よりも該「ライン幅」の方が小さい場合に、該「ライン幅」が小さい領域を前記シミュレーション検証処理をすべき箇所として抽出する請求項１８または２５に記載のフォトマスクパターン検証装置。
28. 前記補正処理後のパターンサイズの「スペース幅」を、デザインルール値およびプロセス加工寸法で限界とされる数値と比較して、該限界とされる数値よりも該「スペース幅」の方が小さい場合に、該「スペース幅」が小さい領域を前記シミュレーション検証処理をすべき箇所として抽出する請求項１８、２５および２７のいずれかに記載のフォトマスクパターン検証装置。
29. 前記シミュレーション検証処理をすべき箇所として抽出された領域に隣接するパターンがある場合に、当該領域の各エッジの頂点に対して１０μｍ以内の範囲をシミュレーション検証処理をすべき箇所として抽出し、該隣接するパターンを含めたシミュレーション検証処理を行う請求項１９、２５、２７および２８のいずれかに記載のフォトマスクパターン検証装置。
30. 前記シミュレーション検証手段は、補正処理前のパターンデータと補正処理後のパターンデータとの差分パターンデータが予め定められた許容範囲内であるか否かを検証する請求項１８に記載のフォトマスクパターン検証装置。
31. 前記シミュレーション検証手段は、ウェハ上に露光されるフォトマスクパターンの形状が歩留まりに影響を及ぼす結果が導き出された場合に、該フォトマスクパターンの形状が歩留まりに影響を及ぼさないように補正処理を再度行うかまたは、設計データの修正処理を行う請求項１８または３０に記載のフォトマスクパターン検証装置。
32. 前記フォトマスクパターンの形状が歩留まりに影響を及ぼす結果は、該形状の断線または／およびショートである請求項３１に記載のフォトマスクパターン検証装置。
33. 前記シミュレーション検証手段は、前記シミュレーション検証箇所を抽出するための図形演算処理時に、既に抽出された他の箇所のシミュレーション検証処理を並列に処理する請求項１８に記載のフォトマスクパターン検証装置。
34. 前記シミュレーション検証箇所を抽出するための図形演算処理および、抽出された箇所のシミュレーション検証処理と、これらとは別の図形演算処理およびシミュレーション検証処理とを並列に処理する請求項１８または３３に記載のフォトマスクパターン検証装置。
35. 請求項１８〜３４のいずれかに記載のフォトマスクパターン検証装置によりフォトマスクパターンを検証して設計し、この設計情報によりパターニングしたレジストパターンを用いて、半導体基板上または基板に設けられた半導体層上に半導体集積回路を形成する半導体集積回路の製造方法。
36. 請求項１〜１７のいずれかに記載のフォトマスクパターン検証方法の各工程をコンピュータに実行させるための各処理手順が記述されたフォトマスクパターン検証制御プログラム。
37. 請求項３６に記載のフォトマスクパターン検証制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体。

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