JP2005181523A - 設計パターン補正方法、マスクパターン作成方法、半導体装置の製造方法、設計パターン補正システム、及び設計パターン補正プログラム - Google Patents

Abstract

【課題】 従来よりも小さいチップサイズのパターンで、仕上がり形状が保証された設計パターンを得る。
【解決手段】 半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して設計パターンを補正する設計パターン補正方法であって、第１の設計パターンに基づく第１のレイヤーの仕上がり平面形状である第１の平面形状を算出し、第２の設計パターンに基づく第２のレイヤーの仕上がり平面形状である第２の平面形状を算出し、第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出し、第３の平面形状から得られる評価量が所定値を満たすか否かを判定し、評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正する。
【選択図】 図４

Description

本発明は、半導体集積回路の設計パターンを修正するための設計パターン補正方法と設計パターン補正システム、該方法を用いて補正された設計パターンを基に半導体基板上に集積回路パターンを形成する半導体装置の製造方法、更に該方法をコンピュータにより実行するための設計パターン補正プログラムに関する。また本発明は、半導体集積回路のマスクパターンを作成するためのマスクパターン作成方法に関する。

近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．１３μｍサイズの半導体装置が量産されている。このような微細化は、マスクプロセス技術，光リソグラフィ技術，及びエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。

パターンサイズが十分大きい時代には、ウェハ上に形成したいＬＳＩパターンの平面形状をそのまま設計パターンとして描き、その設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によってウェハ上に転写し、下地をエッチングすることによってほぼ設計パターン通りのパターンがウェハ上に形成できた。しかし、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終仕上り寸法が設計パターン通りにならない問題が生じてきた。これらの問題を解決するために、各プロセスでの変換差を考慮して、最終仕上り寸法が設計パターン寸法と等しくなるように設計パターンと異なるマスクパターンを作成する、いわゆるマスクデータ処理が非常に重要になっている。

マスクデータ処理には、図形演算処理やデザインルールチェッカー（Ｄ．Ｒ．Ｃ．）等を用いてマスクパターンを変化させるＭＤＰ処理、光近接効果（ＯＰＥ）を補正するためのＯＰＣ処理等があり、これらの処理を行うことによって最終仕上り寸法が所望になるようにマスクパターンを適切に補正する。近年では、デバイスパターンの微細化に伴いリソグラフィプロセスにおけるｋ１値（ｋ１＝Ｗ／（ＮＡ／λ）、Ｗ：設計パターンの寸法、λ：露光装置の露光波長、ＮＡ：露光装置に使用されているレンズの開口数）が益々低減し、その結果、ＯＰＥがより増大する傾向にある。このため、ＯＰＣ処理の負荷が非常に大きくなっている。

このようなＯＰＣ処理の高精度化を達成するために、ＯＰＥを正確に予測できる光強度シミュレータを搭載して、マスクパターン毎に適切な補正値を計算できるモデルベースＯＰＣ手法が主流となっている。さらに、複雑なモデルベースＯＰＣを行ったマスクの検証を行うために、リソグラフィシミュレーションを使ったモデルベースＯＰＣ検証技術が非常に重要となっている。

しかしながら、単層（単一レイヤー）に対してモデルベースＯＰＣ検証技術を適用し、リソグラフィマージンの小さい危険パターンを検出する技術は提案されているものの（例えば、特許文献１，２参照）、これらの技術では十分な検出精度は得られていない。さらに、複数の層間を見て、リソグラフィマージンがあるか否かを判定する技術は未だ開発されていないのが現状である。
米国特許第６４７０４８９号 米国特許第６４１５４２１号

このように従来、モデルベースＯＰＣ検証技術を適用しても、複数の層間でリソグラフィマージンがあるか否かを判定することはできず、このために十分な仕上がり形状を保証することは困難であった。また、十分な仕上がり形状を保証しようとすると、チップサイズの増大を招く問題があった。

本発明は、上記事情を考慮して成されたもので、その目的とするところは、従来よりも小さいチップサイズのパターンで、仕上がり形状が保証された設計パターンを得ることのできる設計パターン補正方法及び設計パターン補正システムを提供することにある。さらに、本発明の他の目的は、従来よりも小さいチップサイズのパターンで、仕上がり形状が保証されたマスクパターンを得ることのできるマスクパターン作成方法を提供することにある。

また、本発明の別の目的は、上記の設計パターン補正方法を用いた半導体装置の製造方法を提供することにある。また、本発明の更に別の目的は、上記の設計パターン補正方法をコンピュータに実行させるための設計パターン補正プログラムを提供することにある。

上記課題を解決するために本発明は、次のような構成を採用している。

即ち、本発明の一態様は、半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して設計パターンを補正する方法であって、第１の設計パターンに基づく第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する工程と、第２の設計パターンに基づく第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する工程と、第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する工程と、第３の平面形状から得られる評価量が所定値を満たすか否かを判定する工程と、前記判定工程により前記評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正する工程と、を含むことを特徴とする。

また、本発明の別の一態様は、半導体集積回路の複数レイヤー間でのプロセスマージンを考慮したマスクパターン作成方法であって、第１のレイヤーの第１の設計パターンに対して少なくとも１回のリサイズ処理を含む第１のマスクパターンを作成する工程と、第２のレイヤーの第２の設計パターンに対して少なくとも１回のリサイズ処理を含む第２のマスクパターンを作成する工程と、第１のマスクパターンから第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する工程と、第２のマスクパターンから第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する工程と、第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する工程と、第３の平面形状から得られる評価量が所定値を満たすか否かを判定する工程と、前記判定工程により前記評価量が所定値を満たさないと判定された場合に、第１及び第２のマスクパターンの少なくとも一方を修正する工程と、を含むことを特徴とする。

また、本発明の別の一態様は、半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して設計パターンを補正するシステムであって、第１の設計パターンに基づく第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する手段と、第２の設計パターンに基づく第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する手段と、第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する手段と、第３の平面形状から得られる評価量が所定値を満たすか否かを判定する手段と、前記判定手段により前記評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正する手段と、を具備してなることを特徴とする設計パターン補正システム。

また、本発明の別の一態様は、半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して、コンピュータ制御の下に設計パターンを補正するためのコンピュータ読み取り可能な設計パターン補正プログラムであって、第１の設計パターンに基づく第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する手順と、第２の設計パターンに基づく第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する手順と、第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する手順と、第３の平面形状から得られる評価量が所定値を満たすか否かを判定する手順と、前記判定手順により前記評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正する手順と、をコンピュータに実行させることを特徴とする。

本発明によれば、個々のパターン毎に層間での仕上がり形状を比較し、その仕上がり結果から得られる評価量に基づいて、設計パターンやマスクパターンなどに適切に修正を加えることにより、従来よりも小さいチップサイズのパターンで、かつ仕上がり形状が保証された設計パターン又はマスクパターンを自動で得ることが可能となる。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１に、単一レイヤーに対してＯＰＣ検証を行った結果を示す。これは、メタル配線（Ｍ１）での一例であり、設計パターン（ターゲットパターン）のエッジからのずれ量を黒塗りで示している。図２に、本実施形態による複数レイヤーを考慮したＯＰＣ検証手法を示す。これは、第１の設計パターンに基づく第１のレイヤーとしてのＭ１と第２の設計パターンに基づく第２のレイヤーとしてのコンタクトホール（ＣＳ）の一例であり、プロセス条件は共に露光量，焦点位置共にベスト条件での結果である。

Ｍ１とＣＳとは、露光時に重ね合わせずれ（オーバーレイ誤差）が生じるため、少なくともこの誤差を考慮していない図２の状態では、Ｍ１仕上がり平面形状とＣＳ仕上がり平面形状とのＡＮＤ領域が一定面積、若しくは設計パターン同士のＡＮＤ領域の面積を１としたときの面積比（以後、この面積比も含めて面積と総称する）以上確保されていることが必須である。

ところが、実際には、Ｍ１−ＣＳ間に重ね合わせずれが発生するため、図３に示すように、Ｍ１仕上がり平面形状（第１の平面形状）とＣＳ仕上がり平面形状（第２の平面形状）との位置関係がずれてしまう。この場合でも、確実にＡＮＤ領域が一定面積以上確保されていることが必須であり、面積が確保されないと設計パターン（デザインルール）、若しくはマスクパターンの修正を行う必要がある。これらのパターン修正は、ＡＮＤ領域の面積が増加するように修正が行われる。

具体的な修正方法としては、メタル配線Ｍ１とコンタクトホールＣＳとのＡＮＤ領域を十分に確保する場合には、
（１）メタル配線の幅を大きくする
（２）コンタクトホールの穴径を大きくする
などの方法がある。

但し、（２）の方法でコンタクトホールの穴径を大きくする場合には、そのコンタクトホールがどこのレイヤー（層）に接続されているかを考慮して穴径を大きくする必要がある。例えば、図４（ａ）（ｂ）に示すように、メタル層とゲート層とを接続するコンタクトホールや、メタル層と拡散層（ソース・ドレイン）と接続するコンタクトの場合には、コンタクトホール穴径を広げることにより、コンタクトを形成したい所望位置より広いコンタクトホールが形成されることになる。そのため、ゲート層からコンタクトがはみ出してしまうことや、拡散層からコンタクトがはみ出してしまうという問題が起こる場合がある。

なお、図４において、（ａ）は設計レイアウト、（ｂ）はウェハ上での仕上がり平面形状であり、図中の１１は拡散層、１２はゲート層、１３はゲート層１２と接続するコンタクト層、１４は拡散層１１と接続するコンタクト層を示している。

従って、（２）の方法でコンタクトホール穴径を大きくしてメタル層とのＡＮＤ領域を十分に確保する際には、コンタクト−ゲート間、コンタクト−拡散層間の設計パターン上での間隔、若しくは仕上がりパターン平面形状間の間隔を考慮し、さらにそれらの層間での重ね合わせずれがどの程度あるのかを見込んだ上で、どれくらいコンタクトホール穴径を大きくするかを見積もる必要がある。

さらに、コンタクトホールがメタルＭ１（１層目のメタル配線）−メタルＭ２（２層目のメタル配線）間を接続するコンタクトホールである（今後このようなコンタクトホールのことをビアと総称する）場合にも、上記と同様の注意が必要である。例えば、メタルＭ１と第１のビアＶ１とのＡＮＤ領域を十分確保するためにビアＶ１を大きくすると、ビアＶ１とメタルＭ２との接続面積も広がってしまう。仮に、メタルＭ２の近傍に別の第２のビアＶ２が配置されているとすると、ビアＶ１を大きくすることによりビアＶ２との間隔が小さくなってしまい、ビアＶ１とビアＶ２とが接触してしまう可能性がある。

従って、ビアＶ１を大きくする場合には、
１．近傍に別のビアＶ２が存在するかどうか
２．ビアＶ２はビアＶ１に対してどういう方向に存在するのか
３．ビアＶ２とビアＶ１とは接触してもよいのかどうか（同電位に落ちるビアであれば
接触しても問題はない）
を判断し、その結果に基づいて、ビアＶ１を大きくするための方向と大きさとを決める必要がある。

図５に一例を示すが、（ａ）は近傍にビアＶ２が存在しない場合、（ｂ）は片方の近傍にビアＶ２が存在する場合、（ｃ）は近傍にビアＶ２がある場合とない場合とが混在する場合であり、図中の２１は第１のメタル配線（Ｍ１）、２２は第２のメタル配線（Ｍ２）、３１は第１のビア（Ｖ１）、３２は第２のビア（Ｖ２）を示している。

図５（ａ）のように、近傍にビアＶ２が存在しない場合、ビア３１を単純に大きくすることが可能である。また、図５（ｂ）のように、片方の近傍にビア３２が存在する場合、ビア３２との接触を避けるために、ビア３２の存在する方向と反対方向にだけビア３１を大きくすることができる。また、図５（ｃ）のように混在する場合、ビアを広げられるものは広げ、広げられないものは、メタルＭ１，Ｍ２の幅を太くして対応することが必要となる。図５（ｃ）では、近傍に別のビアがある場合は、メタル先端部を太くし（中心の２個）、近傍に別のビアがない場合はビアを大きくしている（周辺の１０個）。

通常、メタル層は人手で配線されるよりもむしろ自動配置配線（Place & Routing：Ｐ＆Ｒと呼ぶ）ツールを用いて、メタル配線及びビアの配置が行われることが多い。従って、ビアやメタルのウェハ上での仕上がり平面形状を算出し、その算出結果に基づいて、上記１−３で示したことを判定し、その判定に基づいてメタル若しくはビアの少なくとも一方を大きくすることにより、メタル−ビアのＡＮＤ領域を十分に確保することを保証するＰ＆Ｒツールによって実現することも可能である。

従来のＰ＆Ｒツールでは、スタンダードセルやマクロセルのレイアウトをどこに配置し、レイアウト間をどのように接続させるのかを記載した配置配線情報に基づいて、配線された後の配線長ができるだけ短くなるように配線を行うというのが基本であった。これらのツールの機能に、メタルとビアとの仕上がり形状のＡＮＤ領域を調べ、そのＡＮＤ領域が十分に確保できるように、セル、マクロのレイアウトや、配置後のレイアウト形状を修正するような機能を搭載し、図６に示すようなシステムを作成した。このレイアウト形状を修正する機能としては、予め与えられたレイアウト作成ルールに従ってレイアウトを作成、修正可能なコンパクションツールなどが有効である。

このシステムを用いれば、従来、自動配置配線工程で保証しきれなかったメタルとビアとのウェハ上での接続を保証できるように設計レイアウト、及びＯＰＣを考慮したマスクパターンを自動で作成することができるので、ウェハ上での歩留まり向上に有効である。即ち、従来よりも小さいチップサイズのパターンで、仕上がり形状が保証された設計パターンを得ることが可能となる。なお、ここで示したＰ＆Ｒツールやコンパクションツールなどを利用した設計レイアウト作成フローは一例であり、これらのツールを利用しなくても、メタルとビアのウェハ上での仕上がり形状に基づいて設計レイアウトを自動で修正することが実現できるものであればよい。

仕上がりパターンがＮＧの場合には、幾つかの要因が考えられ、その要因によって設計パターンの修正を行う場合と、マスクパターンの修正を行う場合とを場合分けする必要がある。Ｍ１とＣＳとの合わせを想定した場合では、図７に示す流れのようになる。

図７では、まず最初に、メタル層とコンタクト層をそれぞれ単層で評価する工程が入っている。単層での評価によりメタル配線やコンタクト層でそれぞれプロセスマージンが確保できるか、できないかが判定される。このときの具体的な処理フローは、特開２００２−２６１２６号公報、特開２００３−３０３７４２号公報、に記載されている。

単層での評価により、まずはそれぞれの層でプロセスマージンの小さいパターンがなくなるように設計レイアウト、マスクパターンを作成・修正した後、メタル層とコンタクト層との仕上がり形状を考慮した危険パターンの抽出を行う。その結果をもとに、さらにメタル層、コンタクト層の設計レイアウト修正を行うことで、メタル層、コンタクト層のそれぞれの層での仕上がりと、層間での仕上がりとを共に保証することができた。

図７のフローで示した処理の流れの具体的な一例を、図８を参照して説明する。

与えられたメタルとコンタクトとの設計パターン形状（１）から、ＯＰＣを含むリサイズ処理、ブーリアン演算処理などによりマスクパターンをそれぞれ作成し（２）、それぞれのマスクパターンからウェハ上の仕上がり平面形状をそれぞれ予測する（３）。仮にコンタクトとメタルとの合わせずれ量がａだとし、注目するコンタクトの仕上がり寸法がｗであるとすると、コンタクトがメタルと合わせずれを起こした場合に、コンタクトは（３）で予測された位置よりａだけずれた位置に形成される可能性がある（４）（５）。

ここで、（５）のリング形状のパターン（リングパターンと呼ぶ）が、合わせずれをａだけ起こした場合にコンタクトが存在する領域を示している。問題は、このリングパターンが、メタルの仕上がり形状とどれくらいの重なり領域（第３の平面形状）を持っているかである。

重なり領域が小さいということは、コンタクトとメタルとの導電性を確保するのが難しくなり、歩留まり劣化を招く可能性が高い。逆に十分に重なりがあれば、確実な導電性を確保することができる。重なり領域は、メタル仕上がり平面形状とのＡＮＤ処理によって取ることができる（６）。そして、（６）で取られた面積は、一般のデザインルールチェッカー（ＤＲＣと呼ぶ）ツールで算出することが可能である（７）。

次に、（７）で確保された面積が十分であるかを、面積公差として予め与え、公差よりも小さい場合には、設計パターンの変更が必要となるため、その変更指針、若しくはＤＲ値を算出する必要がある（８）。その指針に従った新設計レイアウトを作成し（９）（１０）、再度（２）以降を繰り返し行う。そして、最終的に（７）で確保された面積が面積公差以上になれば、レイアウトが完成する（１１）。

図８に示す複数層レイヤー検証の流れを、実際のレイアウトで行った一例を、図９に示す。

図９の上段（a1）（b1）（c1）は、コンタクトがベストフォーカス、ベスト露光量条件での結果であり、下段（a2）（b2）（c2）は、露光量，フォーカス共にベストから少しずれた位置での結果である（メタル層はベストフォーカス、ベスト露光量のみを想定）。なお、今回は、単純化のための露光量とフォーカスのみを変動させた例を示したが、仕上がり形状に対して影響を及ぼす全てのプロセスパラメータを変動させることができる。パラメータとしては、フォーカス、露光量の他に、露光装置の露光波長、レンズの開口数、レンズの収差、露光装置の照明形状、及び照明の光強度分布、レンズの光透過率、エッチング変換差等である。

図９の（ai）（bi）（ci）がそれぞれ、図８の（３）（５）（７）に対応しており、図８の（７）で算出された面積をＤＲＣツールで求め、その面積が公差を満たさなかったものが、黒丸で囲まれたパターンである。この黒丸で囲まれたパターンの設計パターンのみを修正し、再度同様の流れで評価した結果、チップサイズを増やすことなく、危険パターンを回避することができた。

このように本実施形態によれば、第１のレイヤーの仕上がり平面形状である第１の平面形状と第２のレイヤーの仕上がり平面形状である第２の平面形状を算出し、第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出し、第３の平面形状から得られる評価量が所定値を満たすか否かを判定し、評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正することにより、従来よりも小さいチップサイズのパターンで、仕上がり形状が保証された設計パターンを得ることができる。

即ち、複数層間の仕上がり平面形状に基づいて、マージンが十分にあるかどうかを検証することにより、従来では非常に困難であった個別パターン毎のレイアウト最適化が可能になり、非常に小さいチップを作成することが可能となる。従って、今後の半導体集積回路の微細加工にも十分対応することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。

前記図８では、合わせずれ量がａという一様分布をしているという仮定をしたが、実際には、合わせずれはある確率に従って起こる。合わせずれが起こる確率分布が正規分布であり、その３σがｂであるとした場合の考え方の一例を、図１０に示す。

合わせずれの確率分布、３σ＝ｂの正規分布であるので、（２）のように示される。また、各合わせずれ位置でのリングパターンとメタルパターンとのＡＮＤ領域面積は、前記図湯及び図９に示す手法によりそれぞれ算出することが可能である。それぞれの位置で求められた面積を縦軸に書くと（３）のようになる。（２）の確率分布と（３）の面積とを畳み込み積分することにより、（２）の確率分布で、合わせずれが生じた場合のリングパターンとメタルパターンとのＡＮＤ領域の実効面積分布が算出される。

一方で、この実効面積分布としてどれくらいの値が必要かは、デバイススペック及び実験などにより決まってくる値である（面積公差と記載）。この面積公差を確保できるような許容合わせずれ量（ｃ）を算出し、その許容量が最初に想定している合わせずれ量（ｂ）に対して大きいか否かを判定する。もし、ｃがｂより小さい場合には、実際にはｂだけずれる可能性があるにもかかわらず、ｃのずれに抑える必要があるということなので、ｂの値がｃの値より小さく（０に近くなる）なるように、３つの点から見直すことが必要となる。

１．合わせ精度向上させ、３σ＝ｂの値をさらに小さくする
２．面積公差の見直し
３．実効面積を増加させる
上記の１．では、目標とする合わせ精度ターゲットを見直す必要があり、２．では、デバイススペックから規定された面積公差が本当に正しいかどうかを再度調査する必要があるため、これらの見直しには比較的時間を要する。最も簡便な方法は３．であり、リングパターンとメタルパターンとのＡＮＤ領域の実効面積分布を全体的に増加させることである。これを行うためには、メタルフリンジ量を増加させる方法、若しくはコンタクト面積を増大させる方法があるが、コンタクトサイズを変えると、他のレイヤー（例えば、ゲート層）との位置関係を考慮する必要があるので、メタルフリンジ量を増加させる方法が現実的である。

一例として、横軸に必要とされる合わせずれ量（ｂ−ｃの絶対値）をとり、それを達成するために必要なフリンジ量（ｘ）を縦軸にして、関係グラフ（６）を作成しておき、この関係式に応じてフリンジ量を付加した新設計レイアウト（７）を作成する。この設計レイアウト（７）は再度（１）に置き換えられて、同様の評価が繰り返し行われ、合わせずれ量（ｃ）がｂと一致、若しくは大きくなったら終了する。そして、この処理を全てのコンタクトホールに対して行った結果、それぞれのコンタクトホールに対して適切なフリンジ量を割り当てることが可能となる、チップサイズを従来よりも小さく作ることが可能となった。

このように、合わせずれは、ある確率分布に従って発生するので、その確率分布の考え方を導入して、前記図８及び図９に示す手法を適用することにより、より精度の良いレイアウト修正を行うことができる。

（第３の実施形態）
図１１及び図１２は、本発明の第３の実施形態を説明するための図であり、それぞれの（ａ）は設計レイアウト、（ｂ）はウェハ上での仕上がり平面形状を示している。また、図中の１１は拡散層、１２はゲート層、１３，１４はコンタクト層を示している。なお、図１２（ａ）（ｂ）において、上図は距離ａが短い場合、下図は距離ａが長い場合を示している。

本手法は、ゲート層、拡散層、コンタクト層との仕上がり形状に基づく評価でも利用することができる。メタル層とコンタクト層の場合は、ＡＮＤ領域の面積を指標として、その面積がある一定値以上あるか否かをレイアウト修正の判定基準とした。ゲート層と拡散層の場合、特に問題になりやすいのは、図１１（ａ）の○印で示したゲートライン端部である。ゲート特性を保持するためには、ゲートと拡散層との境界部で、所望のゲート幅となっていることが重要となる。

現状は、図１２（ａ）の上図に示すように、拡散層端からの距離ａと、拡散層からのゲート突き出し距離ｂによって、この部分のレイアウト形状が決められている。このとき、ｂの大きさは、拡散層のコーナー部分での仕上がりラインディング量、及びゲート先端部のショートニング量によって決められており、そのうち拡散層のラウンディング量が、距離ａによって変化するため、ｂはａに依存する値となっている。ｂを小さくすることによって、チップ面積を小さくすることができるため、ｂの値は必要かつ最小限の値であることが望ましい。

上記のような最小のｂの値を決定するためには、以下のようなフローを経てｂの値を決定すればよい。

１．ゲート層の仕上がり平面形状を算出する。
２．拡散層の仕上がり平面形状を算出する。
３．ゲート層の仕上がり平面形状のうち、拡散との重なり部分を引き算（ブーリアン演算ではＮＯＴに対応）する。

４．ＮＯＴ処理された境界部の長さを測定する。
５．４で出力された長さが所定の範囲内にあるかどうかを判定する。
６．所定範囲内に入っていれば、チップ面積を測定する。

７．現在のｂの値でチップ面積が所定値を満たしていれば、終了する。
８．現在のｂの値でチップ面積が所定値を満たしていなければ、さらにｂの値を小さくし（チップ面積を小さくして）１から再度検討する。
９．５で所定の長さの範囲内に入っていない場合には、図１２のａを大きくする、もしくはｂの長さを大きくするといったレイアウト作成、修正を行う。
１０．９でできたレイアウトを１から検証する。

以上の工程により、チップの要求面積を満たすようにｂの値を決定することが重要となる。この手法で、ｂの値を決定したところ、チップ面積を所定より大幅に低減させることができた。

この手法は、ここで示した以外にも、コンタクトと拡散層との関係、コンタクトとゲート層との関係、インプラ層等との関係などに、リソグラフィプロセスなど特に微細加工プロセスによるウェハパターン忠実度の劣化に起因した設計レイアウトに付加されているレイアウトマージンを極力小さくすることができる。その結果、従来のデザインルールによるレイアウト指針で作成した設計レイアウトパターンより小さいチップを作成することが可能となる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。

実施形態では、設計パターン補正方法及びシステム、更にはマスクパターン作成方法について説明したが、本発明はこれらに限らず、実施形態の設計パターン補正方法を用いて半導体装置を製造する半導体装置の方法に適用することができる。この場合、従来方法では非常に困難であった個別パターン毎のレイアウト最適化が可能になり、従来よりも小さいチップサイズのパターンを有する半導体装置を製造歩留まり良く実現することが可能となる。

また本発明は、設計パターンの補正方法を利用したマスクの製造方法に適用することが可能であり、更にレイアウト、セルライブラリ等の設計や製造に適用することも可能である。

また、第３の平面形状を算出するためのブーリアン演算処理は、必ずしもＡＮＤ処理に限らずＮＯＴ処理であってもよいし、これらの両方を含むものであってもよい。さらに、ブーリアン演算処理を、第１及び第２の平面形状の少なくとも一方をリサイズ若しくは移動させた後に行うようにしてもよい。また、第３の平面形状から得られる評価量は面積に限るものではなく、それ以外に線幅，面積，周囲長，若しくはそれらの平均値，ばらつき量のうち少なくとも１つを用いてもよい。

また、第１又は第２の平面形状を算出する際のプロセス条件としては、露光量と焦点位置に限るものではなく、これら以外に露光装置の露光波長，レンズ開口数，照明形状，マスク寸法，収差，合わせずれ量，及びレジスト拡散長等を用いることができる。また、本発明は、２つのレイヤー間でのプロセスマージンを考慮した設計パターンの補正に限るものではなく、３つ以上のレイヤー間でのプロセスマージンを考慮した設計パターンの補正に適用することができる。さらに、複数のレイヤーとしては、ゲート層，拡散層，コンタクト層，インプラ層，及びウェル層のうち少なくとも２つ以上を使用すればよい。

また、実施形態では、露光手段に光を用いた場合の一例を記載したが、露光手段がＸ線や電子ビームなど、光に代わるものであっても、本発明は同様に応用可能である。

また、実施形態において記載した手法は、コンピュータに実行させることのできるプログラムとして、例えば磁気ディスク（フロッピー（登録商標）ディスク，ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ，ＤＶＤ等）、半導体メモリなどの記録媒体に書き込んで適用したり、通信媒体により伝送して各種装置に適用することも可能である。本発明を実現するコンピュータは、記録媒体に記録されたプログラムを読み込み、このプログラムによって動作が制御されることにより、上述した処理を実行するものであればよい。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

（まとめ）
以上説明したように本発明の一態様は、半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して設計パターンを補正する設計パターン補正方法であって、第１の設計パターンに基づく第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する工程と、第２の設計パターンに基づく第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する工程と、第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する工程と、第３の平面形状から得られる評価量が所定値を満たすか否かを判定する工程と、前記判定工程により前記評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正する工程と、を含むことを特徴とする。

ここで、本発明の一態様の望ましい実施態様としては次のものがあげられる。

（１）第１及び第２の平面形状のうち、少なくとも一方は対応する設計パターンに対して光近接効果補正を含むリサイズ処理を行った後のマスクパターンから算出されること。

（２）ブーリアン演算処理は、ＡＮＤ処理及びＮＯＴ処理のうち少なくとも一方を含むこと。

（３）ブーリアン演算処理を、第１及び第２の平面形状の少なくとも一方をリサイズ若しくは移動させた後に行うこと。

（４）第３の平面形状から得られる評価量は、線幅，面積，周囲長，若しくはそれらの平均値，ばらつき量のうち少なくとも１つであること。

（５）第１又は第２の平面形状を、それぞれ複数のプロセス条件下で算出すること。

（６）（５）において、複数のプロセス条件は、露光装置の露光波長，レンズ開口数，照明形状，マスク寸法，露光量，焦点位置，収差，合わせずれ量，及びレジスト拡散長のうち少なくとも１つを含むこと。

（７）各工程を、第３の平面形状から得られる評価量が所定値を満たすまで繰り返し行うこと。

（８）第１及び第２の設計パターンにはそれぞれ複数のパターンが存在し、パターンの修正処理は、各設計パターンに存在する複数のパターンに対して行うこと。

（９）第１のレイヤーはメタル配線層であり、第２のレイヤーはコンタクト層であること。

（１０）第１及び第２のレイヤーに加え、第３以上のレイヤーを有する半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して設計パターンを補正すること。

（１１）（１０）において、複数のレイヤーとして、ゲート層，拡散層，コンタクト層，インプラ層，及びウェル層のうち少なくとも２つ以上を使用すること。

（１２）評価量を算出するときには、レイヤー間の合わせずれ量及び合わせずれ量の確率分布が考慮されていること。

単一レイヤーの場合の仕上がり形状を示す図。 複数レイヤーの場合の仕上がり形状を示す図。 複数レイヤー＋合わせずれを考慮した仕上がり形状を示す図。 コンタクトの接続するゲート層、拡散層についての説明図。 メタル配線とビアとの配置の一例を示す図。 Ｐ＆Ｒツール、ＯＰＣツール、リソグラフィ検証ツール、及びコンパクションツールを組み合わせたウェハ上での仕上がり平面形状情報に基づく設計レイアウトシステムの一例を示す図。 複数層レイヤーの検証の流れを示す図。 複数層レイヤー検証の流れの一例を示す図。 図５の実レイアウトへの適用結果を示す図。 合わせずれの確率分布を考慮した場合の設計パターンへのフィードバック手法を示す図。 ゲート層と拡散層とコンタクト層との関係を示す図。 ゲート先端部と拡散層との仕上がり平面形状の関係を示す図。

符号の説明

１１…拡散層
１２…ゲート層
１３，１４…コンタクト層
２１，２２…メタル配線
３１，３３…ビア

Claims (9)

1. 半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して設計パターンを補正する方法であって、
   第１の設計パターンに基づく第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する工程と、
   第２の設計パターンに基づく第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する工程と、
   第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する工程と、
   第３の平面形状から得られる評価量が所定値を満たすか否かを判定する工程と、
   前記判定工程により前記評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正する工程と、
   を含むことを特徴とする設計パターン補正方法。
2. 第１及び第２の平面形状のうち、少なくとも一方は対応する設計パターンに対して光近接効果補正を含むリサイズ処理を行った後のマスクパターンから算出されることを特徴とする請求項１記載の設計パターン補正方法。
3. 前記ブーリアン演算処理を、第１及び第２の平面形状の少なくとも一方をリサイズ若しくは移動させた後に行うことを特徴とする請求項１記載の設計パターン補正方法。
4. 第１又は第２の平面形状は、露光装置の露光波長，レンズ開口数，照明形状，マスク寸法，露光量，焦点位置，収差，合わせずれ量，レジスト拡散長のうち少なくとも１つを含むプロセス条件下でそれぞれ算出されることを特徴とする請求項１記載の設計パターン補正方法。
5. 前記各工程を、第３の平面形状から得られる評価量が前記所定値を満たすまで繰り返し行うことを特徴とする請求項１記載の設計パターン補正方法。
6. 半導体集積回路の複数レイヤー間でのプロセスマージンを考慮したマスクパターン作成方法であって、
   第１のレイヤーの第１の設計パターンに対して少なくとも１回のリサイズ処理を含む第１のマスクパターンを作成する工程と、
   第２のレイヤーの第２の設計パターンに対して少なくとも１回のリサイズ処理を含む第２のマスクパターンを作成する工程と、
   第１のマスクパターンから第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する工程と、
   第２のマスクパターンから第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する工程と、
   第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する工程と、
   第３の平面形状から得られる評価量が所定値を満たすか否かを判定する工程と、
   前記判定工程により前記評価量が所定値を満たさないと判定された場合に、第１及び第２のマスクパターンの少なくとも一方を修正する工程と、
   を含むことを特徴とするマスクパターン作成方法。
7. 半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して設計パターンを補正するシステムであって、
   第１の設計パターンに基づく第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する手段と、
   第２の設計パターンに基づく第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する手段と、
   第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する手段と、
   第３の平面形状から得られる評価量が所定値を満たすか否かを判定する手段と、
   前記判定手段により前記評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正する手段と、
   を具備してなることを特徴とする設計パターン補正システム。
8. 請求項１〜６の何れかに記載の設計パターン補正方法を用いて補正された設計パターンを基に半導体基板上に集積回路パターンを形成することを特徴とする半導体装置の製造方法。
9. 半導体集積回路の複数レイヤー間でのプロセスマージンを考慮して、コンピュータ制御の下に設計パターンを補正するための設計パターン補正プログラムであって、
   第１の設計パターンに基づく第１のレイヤーの仕上がり平面形状である第１の平面形状を算出する手順と、
   第２の設計パターンに基づく第２のレイヤーの仕上がり平面形状である第２の平面形状を算出する手順と、
   第１の平面形状と第２の平面形状とのブーリアン演算処理により第３の平面形状を算出する手順と、
   第３の平面形状から得られる評価量が所定値を満たすか否かを判定する手順と、
   前記判定手順により前記評価量が所定値を満たさないと判定された場合に、第１及び第２の設計パターンの少なくとも一方を修正する手順と、
   をコンピュータに実行させるためのコンピュータ読み取り可能な設計パターン補正プログラム。

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