CN112987485B - 掩膜版图形的修正方法、掩膜版和半导体结构的形成方法 - Google Patents

掩膜版图形的修正方法、掩膜版和半导体结构的形成方法 Download PDF

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Abstract

一种掩膜版图形的修正方法、掩膜版和半导体结构的形成方法，包括：提供第一掩膜版图形，所述第一掩膜版图形包括若干第一目标图形，若干所述第一目标图形沿第一方向排列；获取相邻的两个所述第一目标图形在所述第一方向上的间距值；根据所述间距值对沿所述第一方向上相邻的两个所述第一目标图形进行一次或多次的间距调整处理，直至所述间距值大于或等于间距阈值为止。本发明的技术方案中，通过将相邻的所述第一目标图形沿第一方向进行间距调整处理，以此增大相邻的所述第一目标图形的间距，使得相邻的所述第一目标图形能够满足光刻工艺的需求，避免了采用多次图形化工艺，节约了制作成本，同时也提升了制作效率。

Description

掩膜版图形的修正方法、掩膜版和半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种掩膜版图形的修正方法、掩膜版和半导体结构的形成方法。
背景技术
光刻技术是半导体制作技术中至关重要的一项技术，光刻技术能够实现将图形从掩膜版中转移到硅片表面，形成符合设计要求的半导体产品。光刻工艺包括曝光步骤、曝光步骤之后进行的显影步骤和显影步骤之后的刻蚀步骤。在曝光步骤中，光线通过掩膜版中透光的区域照射至涂覆有光刻胶的硅片上，光刻胶在光线的照射下发生化学反应；在显影步骤中，利用感光和未感光的光刻胶对显影剂的溶解程度的不同，形成光刻图案，实现掩膜版图形案转移到光刻胶上；在刻蚀步骤中，基于光刻胶层所形成的光刻图案对硅片进行刻蚀，将掩膜版的图案进一步转移至硅片上。
在半导体制造中，随着设计尺寸的不断缩小，设计尺寸越来越接近光刻成像系统的极限，光的衍射效应变得越来越明显，导致最终对设计图形产生光学影像退化，实际形成的光刻图案相对于掩膜版上的图案发生严重畸变，最终在硅片上经过光刻形成的光刻图形和设计图形不同，这种现象称为光学邻近效应(OPE：Optical Proximity Effect)。亚分辨率辅助图形(Sub-Resolution Assist Features)、光学临近修正(Optical ProximityCorrection，简称OPC)、反向光刻(Inverse Lithography Technology，简称ILT)、双重图形(Double Patterning)、自对准双重图形(Self-aligned Double Patterning)等技术手段均被用来提高光刻分辨率。
然而，现有技术中形成半导体结构的制程仍有待改善。
发明内容
本发明解决的技术问题是提供一种掩膜版图形的修正方法、掩膜版和半导体结构的形成方法，避免了采用多次图形化工艺，节约了制作成本，同时也提升了制作效率。
为解决上述问题，本发明提供一种掩膜版图形的修正方法，包括：提供第一掩膜版图形，所述第一掩膜版图形包括若干第一目标图形，若干所述第一目标图形沿第一方向排列；获取相邻的两个所述第一目标图形在所述第一方向上的间距值；根据所述间距值对沿所述第一方向上相邻的两个所述第一目标图形进行一次或多次的间距调整处理，直至所述间距值大于或等于间距阈值为止。
可选的，所述第一目标图形的数量为N个，且若干所述第一目标图形沿第一方向以1～N的序号标示，N为自然数，且N≥2；第i个第一目标图形为基准，i为自然数，且1≤i≤N；所述间距值包括第一间距值或第二间距值；所述第一间距值为第i+x+1个第一目标图形与第i+x个第一目标图形之间的间距值，x为自然数，且x≥0；所述第二间距值为所述第i-(y-1)个第一目标图形与第i-y个第一目标图形之间的间距值，y为自然数，且y≥1。
可选的，根据所述第一间距值，对相邻的第i+x个第一目标图形与第i+x+1个第一目标图形进行一次或多次间距调整处理的方法包括：对比所述第一间距值与所述间距阈值；当所述第一间距值小于所述间距阈值时，将第i+x+1个第一目标图形沿所述第一方向上进行一次或多次第一间距尺寸的平移，直至所述第一间距值大于或等于所述间距阈值。
可选的，根据所述第二间距值，对相邻的第i-y个第一目标图形与第i-(y-1)个第一目标图形进行一次或多次间距调整处理的方法包括：对比所述第二间距值与所述间距阈值；当所述第二间距值小于所述间距阈值时，将第i-y个第一目标图形沿第二方向上进行一次或多次第二间距尺寸的平移，所述第二方向与所述第一方向相反，直至所述第二间距值大于或等于所述间距阈值。
可选的，所述第一间距尺寸的范围为3纳米～5纳米。
可选的，所述第二间距尺寸的范围为3纳米～5纳米。
可选的，将第i+x+1个第一目标图形沿所述第一方向上进行第一间距尺寸的平移的方法包括：将第i+x+1个第一目标图形沿第三方向分割为若干第一图形段，所述第三方向与第i+x+1个第一目标图形的延伸方向相同，且所述第三方向与所述第一方向垂直；将若干所述第一图形段沿所述第三方向以1～M的序号标示，M为自然数，且M≥1；当第j个第一图形段与第i+x个第一目标图形之间的第一间距值小于所述间距阈值时，将第j个第一图形段沿所述第一方向进行第一间距尺寸的平移。
可选的，将第i-y个第一目标图形沿第二方向上进行第二间距尺寸的平移的方法包括：将第i-y个第一目标图形沿第三方向分割为若干第二图形段，所述第三方向与第i-y个第一目标图形的延伸方向相同，且所述第三方向与所述第一方向垂直；将若干所述第二图形段沿所述第三方向以1～H的序号标示，H为自然数，且H≥1；当第k个第二图形段与第i-(y-1)个第一目标图形之间的第二间距值小于所述间距阈值时，将第k个第二图形段沿所述第二方向进行第二间距尺寸的平移。
可选的，还包括：提供第二掩膜版图形，所述第二掩膜版图形包括若干与所述第一目标图形重叠的第二目标图形；获取所述第二目标图形与对应的所述第一目标图形的重叠面积；根据所述重叠面积对所述第二目标图形进行一次或多次的重叠调整处理，直至所述重叠面积等于重叠阈值为止。
可选的，所述第二目标图形的数量为S个，且若干所述第二目标图形沿第一方向以1～S的序号标示，S为自然数，且S≥1；第t个第二目标图形为基准，t为自然数，且1≤t≤S；所述重叠面积包括第一重叠面积与第二重叠面积；所述第一重叠面积为第t+p个第二目标图形与对应的第i+x个第一目标图形之间的重叠面积，p为自然数，且p≥0；所述第二重叠面积为所述第t-q个第二目标图形与第i-y个第一目标图形之间的重叠面积，q为自然数，且q≥0。
可选的，根据所述第一重叠面积，对所述第t+p个第二目标图形与对应的第i+x个第一目标图形进行一次或多次重叠调整处理的方法包括：提供第一重叠阈值；对比所述第一重叠面积与所述第一重叠阈值；当所述第一重叠面积小于所述第一重叠阈值时，将第t+p个第二目标图形沿所述第一方向上沿进行一次或多次第一重叠尺寸的平移，直至所述第一重叠面积等于所述第一重叠阈值。
可选的，根据所述第二重叠面积，对所述第t-q个第二目标图形与对应的第i-y个第一目标图形进行一次或多次重叠调整处理的方法包括：提供第二重叠阈值；对比所述第二重叠面积与所述第二重叠阈值；当所述第二重叠面积小于所述第二重叠阈值时，将第t-q个第二目标图形沿所述第一方向上沿进行一次或多次第二重叠尺寸的平移，直至所述第二重叠面积等于所述第二重叠阈值。
可选的，所述第一重叠尺寸的范围为3纳米～5纳米。
可选的，所述第二重叠尺寸的范围为3纳米～5纳米。
可选的，获取第t+p个第二目标图形的面积尺寸，所述第一重叠阈值为第t+p个第二目标图形的面积尺寸。
可选的，获取第t-q个第二目标图形的面积尺寸，所述第二重叠阈值为第t-q个第二目标图形的面积尺寸。
相应的，本发明还提供了一种采用上述任一项所述的掩膜版图形的修正方法获取修正图形，以所述修正图形形成掩膜版。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供基底，所述基底表面具有待刻蚀层；以上述掩膜版为掩膜，对所述基底进行图形化工艺，形成所述半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，沿第一方向通过将相邻的所述第一目标图形进行间距调整处理，以此增大相邻的所述第一目标图形的间距，使得相邻的所述第一目标图形能够满足光刻工艺的需求，避免了采用多次图形化工艺，节约了制作成本，同时也提升了制作效率。
进一步，在本发明的技术方案中，所述第一间距尺寸的范围为3纳米～5纳米，或者所述第二间距尺寸的范围为3纳米～5纳米。通过该范围的间距平移，即能够精确的控制经过平移后的相邻两个第一目标图形之间的间距值与间距阈值之间的差异，且该范围的间距平移效率也较高。
进一步，在本发明的技术方案中，提供第二掩膜版图形，所述第二掩膜版图形包括若干与所述第一目标图形相对应的第二目标图形；获取所述第二目标图形与对应的所述第一目标图形的重叠值；根据所述重叠值对所述第二目标图形进行第一重叠调整处理。通过将所述第二目标图形根据所述第一目标图形的平移而平移，使得最终所述第二目标图形与所述第一目标图形之间的重叠达到最大化，保证最终形成的半导体结构具有良好的电互连结构，有效提升了最终形成的半导体结构的电学性能。
进一步，在本发明的技术方案中，所述第一重叠尺寸的范围为3纳米～5纳米，或者所述第二重叠尺寸的范围为3纳米～5纳米。通过该范围的间距平移，即能够精确的控制经过平移后的相对应第一目标图形与第二目标图形之间的重叠面积与重叠阈值之间的差异，且该范围的间距平移效率也较高。
附图说明
图1至图4是一种半导体结构的结构示意图；
图5本发明实施例的掩膜版图形的修正方法流程图；
图6至图11是本发明实施例的掩膜版图形的修正方法中各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成半导体结构的制程仍有待改善。以下将结合附图进行具体说明。
请参考图1，提供基底100；在所述基底100上形成待刻蚀层101；在所述待刻蚀层101上形成若干相互分立的第一图形化层102，相邻的所述第一图形化层102之间具有第一沟槽103。
请参考图2，在所述待刻蚀层100上形成牺牲层104，所述牺牲层104覆盖所述第一图形层102与所述第一沟槽103；在所述牺牲层104上形成若干相互分立的第二图形化层105，所述第二图形化层105与所述第一沟槽103相对应
请参考图3，以所述第二图形化层105为掩膜刻蚀所述牺牲层104，直至暴露出所述待刻蚀层101顶部表面为止，在所述待刻蚀层101上形成若干相互分立的第三图形化层106，所述第三图形化层106位于所述第一沟槽103内；在形成所述第三图形化层106之后，去除所述第二图形化层105。
请参考图4，以所述第一图形化层102与所述第三图形化层106为掩膜刻蚀所述待刻蚀层101，直至暴露出所述基底100的顶部表面为止，在所述基底100顶部表面形成若干相互分立的图形化结构107。
在半导体的制程中，当相邻的两个图形之间的间距小于80nm时，对光刻工艺提出了巨大的挑战，现有技术中一般采用上述实施例中所记载的方法去实现间距小于80nm的图形制程。通过将所述第一图形化层102与所述第二图形化层105之间的间距先增大一倍，使的相邻的所述第一图形化层102间距A与相邻的所述第二图形化层105间距B均大于80nm，这样便能够完成光刻工艺，然后通过将所述第一图形化层102与所述第二图形层105采用分错式的排布形式对所述待刻蚀层101进行刻蚀，使得最终在所述基底100上形成的图形化结构107之间的间距小于80nm。然而，通过这种方法所形成的图形化结构107会增加较多制程工序，同时也会消耗较多的掩膜，使得制作成本大大提升，另外对所述第一图形化层102与所述第二图形化层105之间的精准叠加控制也是一项制程难点。
在此基础上，本发明提供一种掩膜版图形的修正方法、掩膜版和半导体结构的形成方法，通过将相邻的所述第一目标图形进行间距调整处理，以此增大相邻的所述第一目标图形的间距，使得相邻的所述第一目标图形能够满足光刻工艺的需求，避免了采用多次图形化工艺，节约了制作成本，同时也提升了制作效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图5本发明实施例的掩膜版图形的修正方法流程图，包括：
步骤S21，提供第一掩膜版图形，所述第一掩膜版图形包括若干第一目标图形，若干所述第一目标图形沿第一方向排列；
步骤S22，获取相邻的两个所述第一目标图形在所述第一方向上的间距值；
步骤S23，根据所述间距值对沿所述第一方向上相邻的两个所述第一目标图形进行一次或多次的间距调整处理，直至所述间距值大于或等于间距阈值为止。
图6至图11是本发明实施例的掩膜版图形的修正方法中各步骤结构示意图。
请参考图6，提供第一掩膜版图形，所述第一掩膜版图形包括若干第一目标图形200，若干所述第一目标图形200沿第一方向Y排列。
在本实施例中，所述第一掩膜版图形是用于形成半导体结构中器件层的图形，在后续的制程中，以所述第一掩膜版图形为掩膜，通过光刻技术将所述第一掩膜版图形转移到半导体结构上，进而形成所述器件层。
请参考图7，获取相邻的两个所述第一目标图形200在所述第一方向Y上的间距值。
在本实施例中，请继续参考图7，所述第一目标图形200的数量为N个，且若干所述第一目标图形200沿第一方向以1～N的序号标示，N为自然数，且N≥2；第i个第一目标图形200为基准，i为自然数，且1≤i≤N；所述间距值包括第一间距值p1或第二间距值p2；所述第一间距值p1为第i+x+1个第一目标图形200与第i+x个第一目标图形200之间的间距值，x为自然数，且x≥0；所述第二间距值p2为所述第i-(y-1)个第一目标图形200与第i-y个第一目标图形200之间的间距值，y为自然数，且y≥1。
具体的，第i+x+1个第一目标图形200与第i+x个第一目标图形200分别包括对应的第一边与第二边，所述第一间距值p1为第i+x+1个第一目标图形200的第一边与第i+x个第一目标图形200的第一边之间的间距值。
第i-(y-1)个第一目标图形200与第i-y个第一目标图形200分别包括相对应的第三边与第四边，所述第二间距值p2为第i-(y-1)个第一目标图形200的第三边与第i-y个第一目标图形200的第三边之间的间距值。
请参考图8，根据所述间距值对沿所述第一方向Y上相邻的两个所述第一目标图形200进行一次或多次的间距调整处理，直至所述间距值大于或等于间距阈值pideal为止。
通过将相邻的所述第一目标图形200沿第一方向Y进行间距调整处理，以此增大相邻的所述第一目标图形200的间距，使得相邻的所述第一目标图形200能够满足光刻工艺的需求，避免了采用多次图形化工艺，节约了制作成本，同时也提升了制作效率。
在本实施例中，请继续参考图8，根据所述第一间距值p1，对相邻的第i+x个第一目标图形200与第i+x+1个第一目标图形200进行一次或多次间距调整处理的方法包括：对比所述第一间距值p1与所述间距阈值pideal；当所述第一间距值p1小于所述间距阈值pideal时，将第i+x+1个第一目标图形200沿所述第一方向Y上进行一次或多次第一间距尺m1的平移，直至所述第一间距值p1大于或等于所述间距阈值pideal。
在本实施例中，所述第一间距尺寸m1的范围为3纳米～5纳米。通过该范围的间距平移，即能够精确的控制经过平移后的相邻两个第一目标图形200之间的第一间距值p1与间距阈值pideal之间的差异，且该范围的间距平移效率也较高。
在本实施例中，将第i+x+1个第一目标图形200沿所述第一方向Y上进行第一间距尺寸m1的平移的方法包括：将第i+x+1个第一目标图形200沿第三方向X分割为若干第一图形段，所述第三方向与第i+x+1个第一目标图形200的延伸方向相同，且所述第三方向X与所述第一方向Y垂直；将若干所述第一图形段沿所述第三方向X以1～M的序号标示，M为自然数，且M≥1；当第j个第一图形段与第i+x个第一目标图形200之间的第一间距值p1小于所述间距阈值pideal时，将第j个第一图形段沿所述第一方向Y进行第一间距尺寸m1的平移。
在本实施例中，请继续参考图8，根据所述第二间距值p2，对相邻的第i-y个第一目标图形200与第i-(y-1)个第一目标图形200进行一次或多次间距调整处理的方法包括：对比所述第二间距值p2与所述间距阈值pideal；当所述第二间距值p2小于所述间距阈值pideal时，将第i-y个第一目标图形200沿第二方向Y1上进行一次或多次第二间距尺寸m2的平移，所述第二方向Y1与所述第一方向Y相反，直至所述第二间距值p2大于或等于所述间距阈值pideal。
在本实施例中，所述第二间距尺寸m2的范围为3纳米～5纳米。通过该范围的间距平移，即能够精确的控制经过平移后的相邻两个第一目标图形200之间的第二间距值p2与间距阈值pideal之间的差异，且该范围的间距平移效率也较高。
在本实施例中，将第i-y个第一目标图形200沿第二方向Y1上进行第二间距尺寸m2的平移的方法包括：将第i-y个第一目标图形200沿第三方向X分割为若干第二图形段，所述第三方向X与第i-y个第一目标图形200的延伸方向相同，且所述第三方向X与所述第一方向Y垂直；将若干所述第二图形段沿所述第三方向X以1～H的序号标示，H为自然数，且H≥1；当第k个第二图形段与第i-(y-1)个第一目标图形200之间的第二间距值p2小于所述间距阈值pideal时，将第k个第二图形段沿所述第二方向Y1进行第二间距尺寸m2的平移。
请参考图9，还包括：提供第二掩膜版图形，所述第二掩膜版图形包括若干与所述第一目标图形200重叠的第二目标图形300。
在本实施例中，所述第二掩膜版图形是用于形成半导体结构中插塞结构的图形，在后续的制程中，以所述第二掩膜版图形为掩膜，通过光刻技术将所述第二掩膜版图形转移到半导体结构上，进而形成所述插塞结构，通过所述插塞结构实现上下器件层之间的电学互连。
请参考图10，获取所述第二目标图形300与对应的所述第一目标图形200的重叠面积。
在本实施例中，请继续参考图10，所述第二目标图形300的数量为S个，且若干所述第二目标图形300沿第一方向Y以1～S的序号标示，S为自然数，且S≥1；第t个第二目标图形300为基准，t为自然数，且1≤t≤S；所述重叠面积包括第一重叠面积s1与第二重叠面积s2；所述第一重叠面积s1为第t+p个第二目标图形300与对应的第i+x个第一目标图形之间200的重叠面积，p为自然数，且p≥0；所述第二重叠面积s2为所述第t-q个第二目标图形300与第i-y个第一目标图形200之间的重叠面积，q为自然数，且q≥0。
请参考图11，根据所述重叠面积对所述第二目标图形300进行一次或多次的重叠调整处理，直至所述重叠面积等于重叠阈值sideal为止。
通过将所述第二目标图形300根据所述第一目标图形200的平移而平移，使得最终所述第二目标图形300与所述第一目标图形200之间的重叠达到最大化，保证最终形成的半导体结构具有良好的电互连结构，有效提升了最终形成的半导体结构的电学性能。
在本实施例中，请继续参考图11，根据所述第一重叠面积s1，对所述第t+p个第二目标图形300与对应的第i+x个第一目标图形200进行一次或多次重叠调整处理的方法包括：提供第一重叠阈值sideal1；对比所述第一重叠面积s1与所述第一重叠阈值sideal1；当所述第一重叠面积s1小于所述第一重叠阈值sideal1时，将第t+p个第二目标图形300沿所述第一方向Y上沿进行一次或多次第一重叠尺寸n1的平移，直至所述第一重叠面积s1等于所述第一重叠阈值sideal1。
在本实施例中，所述第一重叠尺寸n1的范围为3纳米～5纳米。通过该范围的间距平移，即能够精确的控制经过平移后的相对应第一目标图形200与第二目标图形300之间的第一重叠面积s1与重叠阈值sideal1之间的差异，且该范围的间距平移效率也较高。
在本实施例中，获取第t+p个第二目标图形300的面积尺寸，所述第一重叠阈值sideal1为第t+p个第二目标图形300的面积尺寸。
在本实施例中，请继续参考图11，根据所述第二重叠面积s2，对所述第t-q个第二目标图形300与对应的第i-y个第一目标图形200进行一次或多次重叠调整处理的方法包括：提供第二重叠阈值sideal2；对比所述第二重叠面积s2与所述第二重叠阈值sideal2；当所述第二重叠面积s2小于所述第二重叠阈值sideal2时，将第t-q个第二目标图形300沿所述第一方向Y上沿进行一次或多次第二重叠尺寸n2的平移，直至所述第二重叠面积s2等于所述第二重叠阈值sideal2。
在本实施例中，所述第二重叠尺寸n2的范围为3纳米～5纳米。通过该范围的间距平移，即能够精确的控制经过平移后的相对应第一目标图形200与第二目标图形300之间的第二重叠面积s2与重叠阈值sideal2之间的差异，且该范围的间距平移效率也较高。
在本实施例中，获取第t-q个第二目标图形300的面积尺寸，所述第二重叠阈值sideal2为第t-q个第二目标图形300的面积尺寸。
相应的，本发明还提供了一种上述的掩膜版图形的修正方法获取修正图形，以所述修正图形形成掩膜版。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供基底，所述基底表面具有待刻蚀层；以上述掩膜版为掩膜，对所述基底进行图形化工艺，形成所述半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种掩膜版图形的修正方法，其特征在于，包括：
提供第一掩膜版图形，所述第一掩膜版图形包括若干第一目标图形，若干所述第一目标图形沿第一方向排列；
获取相邻的两个所述第一目标图形在所述第一方向上的间距值；
根据所述间距值对沿所述第一方向上相邻的两个所述第一目标图形进行一次或多次的间距调整处理，直至所述间距值大于或等于间距阈值为止；其中，所述第一目标图形的数量为N个，且若干所述第一目标图形沿第一方向以1～N的序号标示，N为自然数，且N≥2；第i个第一目标图形为基准，i为自然数，且1≤i≤N；所述间距值包括第一间距值或第二间距值；所述第一间距值为第i+x+1个第一目标图形与第i+x个第一目标图形之间的间距值，x为自然数，且x≥0；所述第二间距值为所述第i-(y-1)个第一目标图形与第i-y个第一目标图形之间的间距值，y为自然数，且y≥1；根据所述第一间距值，对相邻的第i+x个第一目标图形与第i+x+1个第一目标图形进行一次或多次间距调整处理的方法包括：对比所述第一间距值与所述间距阈值；当所述第一间距值小于所述间距阈值时，将第i+x+1个第一目标图形沿所述第一方向上进行一次或多次第一间距尺寸的平移，直至所述第一间距值大于或等于所述间距阈值；
将第i+x+1个第一目标图形沿所述第一方向上进行第一间距尺寸的平移的方法包括：将第i+x+1个第一目标图形沿第三方向分割为若干第一图形段，所述第三方向与第i+x+1个第一目标图形的延伸方向相同，且所述第三方向与所述第一方向垂直；将若干所述第一图形段沿所述第三方向以1～M的序号标示，M为自然数，且M≥1；当第j个第一图形段与第i+x个第一目标图形之间的第一间距值小于所述间距阈值时，将第j个第一图形段沿所述第一方向进行第一间距尺寸的平移。
2.如权利要求1所述的掩膜版图形的修正方法，其特征在于，根据所述第二间距值，对相邻的第i-y个第一目标图形与第i-(y-1)个第一目标图形进行一次或多次间距调整处理的方法包括：对比所述第二间距值与所述间距阈值；当所述第二间距值小于所述间距阈值时，将第i-y个第一目标图形沿第二方向上进行一次或多次第二间距尺寸的平移，所述第二方向与所述第一方向相反，直至所述第二间距值大于或等于所述间距阈值。
3.如权利要求1所述的掩膜版图形的修正方法，其特征在于，所述第一间距尺寸的范围为3纳米～5纳米。
4.如权利要求2所述的掩膜版图形的修正方法，其特征在于，所述第二间距尺寸的范围为3纳米～5纳米。
5.如权利要求1所述的掩膜版图形的修正方法，其特征在于，将第i-y个第一目标图形沿第二方向上进行第二间距尺寸的平移的方法包括：将第i-y个第一目标图形沿第三方向分割为若干第二图形段，所述第三方向与第i-y个第一目标图形的延伸方向相同，且所述第三方向与所述第一方向垂直；将若干所述第二图形段沿所述第三方向以1～H的序号标示，H为自然数，且H≥1；当第k个第二图形段与第i-(y-1)个第一目标图形之间的第二间距值小于所述间距阈值时，将第k个第二图形段沿所述第二方向进行第二间距尺寸的平移。
6.如权利要求1所述的掩膜版图形的修正方法，其特征在于，还包括：提供第二掩膜版图形，所述第二掩膜版图形包括若干与所述第一目标图形重叠的第二目标图形；获取所述第二目标图形与对应的所述第一目标图形的重叠面积；根据所述重叠面积对所述第二目标图形进行一次或多次的重叠调整处理，直至所述重叠面积等于重叠阈值为止。
7.如权利要求6所述的掩膜版图形的修正方法，其特征在于，所述第二目标图形的数量为S个，且若干所述第二目标图形沿第一方向以1～S的序号标示，S为自然数，且S≥1；第t个第二目标图形为基准，t为自然数，且1≤t≤S；所述重叠面积包括第一重叠面积与第二重叠面积；所述第一重叠面积为第t+p个第二目标图形与对应的第i+x个第一目标图形之间的重叠面积，p为自然数，且p≥0；所述第二重叠面积为所述第t-q个第二目标图形与第i-y个第一目标图形之间的重叠面积，q为自然数，且q≥0。
8.如权利要求7所述的掩膜版图形的修正方法，其特征在于，根据所述第一重叠面积，对所述第t+p个第二目标图形与对应的第i+x个第一目标图形进行一次或多次重叠调整处理的方法包括：提供第一重叠阈值；对比所述第一重叠面积与所述第一重叠阈值；当所述第一重叠面积小于所述第一重叠阈值时，将第t+p个第二目标图形沿所述第一方向上沿进行一次或多次第一重叠尺寸的平移，直至所述第一重叠面积等于所述第一重叠阈值。
9.如权利要求7所述的掩膜版图形的修正方法，其特征在于，根据所述第二重叠面积，对所述第t-q个第二目标图形与对应的第i-y个第一目标图形进行一次或多次重叠调整处理的方法包括：提供第二重叠阈值；对比所述第二重叠面积与所述第二重叠阈值；当所述第二重叠面积小于所述第二重叠阈值时，将第t-q个第二目标图形沿所述第一方向上沿进行一次或多次第二重叠尺寸的平移，直至所述第二重叠面积等于所述第二重叠阈值。
10.如权利要求8所述的掩膜版图形的修正方法，其特征在于，所述第一重叠尺寸的范围为3纳米～5纳米。
11.如权利要求9所述的掩膜版图形的修正方法，其特征在于，所述第二重叠尺寸的范围为3纳米～5纳米。
12.如权利要求8所述的掩膜版图形的修正方法，其特征在于，获取第t+p个第二目标图形的面积尺寸，所述第一重叠阈值为第t+p个第二目标图形的面积尺寸。
13.如权利要求9所述的掩膜版图形的修正方法，其特征在于，获取第t-q个第二目标图形的面积尺寸，所述第二重叠阈值为第t-q个第二目标图形的面积尺寸。
14.一种采用权利要求1～13任一项所述的掩膜版图形的修正方法获取修正图形，以所述修正图形形成掩膜版。
15.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底表面具有待刻蚀层；
以权利要求14所述的掩膜版为掩膜，对所述基底进行图形化工艺，形成所述半导体结构。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1630032A (zh) * 2003-12-17 2005-06-22 株式会社东芝 设计图形校正方法、掩模制造方法及半导体器件制造方法
CN1940714A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 用于选择性光学图形补偿的方法与系统
CN105810556A (zh) * 2014-12-31 2016-07-27 无锡华润上华半导体有限公司 用于沟槽刻蚀的光刻版及沟槽的刻蚀方法
CN110221515A (zh) * 2018-03-02 2019-09-10 中芯国际集成电路制造(上海)有限公司 光学邻近修正方法及掩膜版的制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1630032A (zh) * 2003-12-17 2005-06-22 株式会社东芝 设计图形校正方法、掩模制造方法及半导体器件制造方法
CN1940714A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 用于选择性光学图形补偿的方法与系统
CN105810556A (zh) * 2014-12-31 2016-07-27 无锡华润上华半导体有限公司 用于沟槽刻蚀的光刻版及沟槽的刻蚀方法
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