CN1630032A - 设计图形校正方法、掩模制造方法及半导体器件制造方法 - Google Patents

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Abstract

一种设计图形的校正方法，它是考虑了在半导体集成电路各层之间加工余量的校正设计图形的方法，此方法包括下述步骤：基于第一层设计图形计算对应于第一层加工图形形状的第一图形形状；基于第二层设计图形计算对应于第二层加工图形形状的第二图形形状；通过对上述第一图形形状与第二图形形状进行布尔运算处理，计算第三图形形状；判定根据上述第三图形形状求得的评价值是否满足预定值；在判定上述评价值不满足预定值时，校正上述第一与第二设计图形两者中至少一方。

Description

设计图形校正方法、掩模制造方法及半导体器件制造方法
发明领域
本发明涉及用于修正半导体集成电路设计图形的设计图形校正方法以及用于制作半导体集成电路的掩模图形的掩模图形的制作方法。
背景技术
近年来半导体器件的制造技术的进步异常惊人。最小加工尺寸为0.13μm的半导体器件已开始工业化生产。这样的微细化是通过掩模加工技术，光刻技术以及蚀刻技术等微细图形形成技术飞跃的进步而实现。
在图形尺寸充分大的时代，是把拟于晶片上形成的LSI图形原样地作为设计图形，制成忠实于此设计图形的掩模图形，通过投影光学系统将此掩模图形复制到晶片上，而能于晶片上形成基本上如设计图形的图形。
但是随着图形的微细化的进步，在各个加工过程中已难于忠实地形成图形，因为产生了最终加工图形形状不像设计图形的问题。
为了解决上述问题，要想使最终的加工图形的尺寸等于设计图形的尺寸，制成与设计图形不同的掩模图形的所谓掩模数据处理至关重要。
掩模数据处理中存在有图形运算处理与应用设计规则检查(D、R、C)等以变更掩模图形的MDP处理，以及用于校正光邻近效应(OPE)的光邻近效应校正(OPC)的处理等，通过进行这类处理使最终的加工图形尺寸如所期望的尺寸，能够恰当地校正掩模图形。
近年来，伴随着设计图形的微细化，光刻加工中的K1值(K1＝W/(NA/λ)，W：设计图形尺寸、λ：曝光装置的曝光波长、NA：曝光装置中所用透镜的数值孔径)愈益减小。结果使OPE趋向于进一步增大，因而OPC处理的负担非常之大。
为了达到OPC处理的高精度化，采用了可正确预测OPE的光强模拟装置，能够对各种掩模图形计算恰当校正值的模型基OPC方法已成为主流。此外，为了验证进行过复杂的模型基OPC的掩模，使用光刻模拟的模型基OPC验证技术已变得非常重要。
但是虽已提出了将模型基OPC验证技术应用于单层情形检测光刻余量小的危险图形的技术(例如参看美国专利NOS。6470489与6415421)，但这种技术不能获得充分的检测精度。再者，至今尚未开发出能判定在多层之间是否确保有充分的光刻余量的技术。
因此，迄今难以保证充分的加工形状。而要是想保证充分的加工形状，则会有增大布局面积、加大芯片尺寸的问题。
发明内容
根据本发明的一种观点的设计图形校正方法，乃是考虑了在半导体集成电路层间加工余量的校正设计图形的方法，此方法包括下述步骤：基于第一设计图形计算对应于第一层加工图形形状的第一图形形状；基于第二设计图形计算对应于第二层加工图形形状的第二图形形状；通过对此第一图形形状与第二图形形状进行布尔运算处理，计算第三图形形状；判定根据上述第三图形形状求得的评价值是否满足预定值，而在判定上述评价值不满足预定值时校正上述第一与第二设计图形中至少一方。
附图说明
图1示明单层时加工图形形状。
图2示明多层时加工图形形状。
图3示明考虑了多层间对准偏差下的加工图形形状。
图4A与4B说明接触层、栅层与扩散层。
图5A、5B与5C例示金属布线与通路的布置。
图6例示P与R工具、OPC工具、光刻验证工具与压缩工具相组合成的设计布局系统。
图7示明相对于多层的验证处理流程。
图8具体例示相对于多层验证处理的流程。
图9示明对实际布局的应用结果。
图10说明在考虑了对准偏差的概率分布情形下对设计图形的反馈方法。
图11A与11B示明栅层、扩散层与接触层的关系。
图12示明栅前端部与扩散层加工图形形状的关系。
图13示明掩模的制造方法与半导体器件制造方法的流程。
具体实施形式
下面参考附图说明本发明的实施形式
(第一实施形式)
图1示明相对于单层进行OPC的结果。在此设定金属布线(M1)层。OPC后的图形与设计图形(目标图形)的偏差则以涂黑表示。
图2示明考虑到多数层时进行OPC的结果。将金属布线(M1)设定为基于第一设计图形的第一层，而将接触孔(CS)设定为基于第二设计图形的第二层。曝光量与焦点位置都设定为最佳条件。此外，在图2中没有考虑M1与CS间的覆盖偏差。
M1的加工图形形状与CS的加工图形形状的AND(与)区域需要一定面积以上。例如以M1的设计图形与CS的设计图形的AND  区域的面积为A1，以M1的加工图形形状与CS的加工图形形状的AND区域的面积为A2，则A2对A1之面积比(A2/A1)需在预定值以上。在后面的说明中，此面积比有时也简称为面积。
M1与CS之间实际上在曝光时会发生覆盖偏差。因此如图3所示，M1的加工图形形状(第一图形形状)与CS的加工图形形状(第二图形形状)间的位置关系偏移。即使是在这种情形，AND区域的面积也需在预定值以上，对于不能确保预定值以上面积的情形，则需进行设计图形(设计规则)或掩模图形的修正。也即需进行使AND区域面积增大的修正。
具体的修正方法有：
(1)扩大金属布线的宽度；
(2)加大接触孔的直径，等等。
但在方法(2)中需要考虑此接触孔所连接的层。对此用图4A与图4B说明。图4A是设计布局，图4B是于晶片上的加工形状。图中，11为扩散层、12为栅层、13为与栅层12连接的接触层、14为与扩散层11连接的接触层。
例如，在用于将金属层(金属布线层)与栅层连接的接触孔或是将金属层与扩散层(源漏扩散层)连接的接触孔情形，能够形成比所需尺寸为大的接触孔。因此，接触孔的图形有时会从栅层与扩散层的图形中露出。
这样，在采用方法(2)时需要考虑接触孔图形与栅图形的间隔(设计图形的间隔或是加工图形形状的间隔)。再有，考虑覆盖层偏差的程度，还需估计接触孔直径的校正量。
再有，当接触孔也是用于连接金属布线M1(第一层金属布线)与金属布线M2(第二层金属布线)的接触孔时(在以后，有时会将这种金属孔称为通路(Via))，有必要作与上述相同的注意。例如为了充分地确保金属布线M1与通路1的AND区域。当增大通路V1时，通路V1与金属布线M2之间的接触面积也增大。假定金属布线层M2附近配置有另外的通路V2，通过增大通路V1后，通路V1与通路V2的间隔将变窄，结果，通路V1与通路V2就可能接触。
因此在加大通路V1时要判断：
(1)通路V1附近存在有另外的通路V2否？
(2)通路V2相对于通路V1存在于哪个方向中？
(3)通路V2与通路V1即使接触有无问题呢？(若为同电位的通路，即便接触也无问题)。要根据此判断结果来决定通路V1的大小和通路V1的扩大方向。
图5A、5B与5C示明了有关的例子，图5A示明在通路V1附近不存在通路V2的情形，图5B示明在通路V1一侧存在通路V2的情形，图5C则示明包括在通路V1附近通路V2存在与不存在这两种情形的情形。图中，21为第一金属布线(M1)、22为第二金属布线(M2)、31为第一通路(V1)、32为第二通路(V2)。
在图5A的情形，通路V1(通路31)能简单地扩大。图5B的情形中，为避免通路V1(通路31)与通路V2(通路32)的接触，能沿与通路32的存在方向相反方向扩大通路31。此外，在图5C的情形，可将能扩大的通路扩大，而对于不能扩大的通路则可加大金属布线M1与M2的宽度。在图5C中，中央的两个通路由于附近另有通路，便将金属布线22的前端加粗。再有，周边的10个通路则沿附近没有其他通路的方向将通路扩大。
一般，金属布线与通路的布置用布置与布线(P与R)工具进行。在本实施形式中，应用具有这种P与R工具的系统，计算出通路与金属布线的晶片上的加工图形形状，根据计算结果对上述(1)～(3)进行判定，基于判定结果进行扩大金属布线或通路的至少一方的处理。由此可以充分地确保金属布线图形与通路图形的AND区域。
已有的P与R工具根据标准单元或宏单元的布局信息以及所谓布局的连接信息的布置与布线信息，进行使布线长度尽可能短的处理。在本实施形式的系统中，除上述功能外，为了充分地确保金属布线与通路的加工图形形状的AND区域，标准单元以及单元的布局等等具有修正配置后的布局形状的功能。在校正布局形状时，可采用能根据预先给定的布局制作规则进行布局的制作与修正的压缩工具。
图6例示上述系统的功能结构。通过采用这种系统，能够保证已有的布置与布线步骤中保证了的金属布线和通路的连接，得以自动地制成考虑到了设计布局与OPC等的掩模图形。这就是说，能以比过去小的布局尺寸获得保证了加工图形形状的设计图形。
利用上述的P与R工具与压缩工具等的设计布局制作系统只是一个例子，但即便不利用上述工具，只要有能根据金属布线与通路的加工图形形状自动地修正设计布局的系统也可。
当加工图形形状为NG(不合格)的情形，要考虑几个因素。而有时需要根据要素进行设计图形的修正或是进行掩模图形的校正。下面用图7的流程图进行说明。
首先分别评价金属层(M1)与接触孔(CS)(S11、S13、S21、S23)。据此判定在各金属层与接触孔之中是否确保了预定的加工余量。在不满足预定的条件时，变更掩模图形与设计图形(S12、S14、S22、S24)。这方面的具体处理流程已记载于特开2002-26126与2003-303742号公报中。
然后将各M1与CS只移动对准偏差量的一半。随即进行移动后的M1与CS的AND处理(S31)，再计算出AND处理部分的面积(S32)。当AND处理部分的面积比预定值小时，给M1图形与CS图形附加边缘(S33)，返回到S11与S21的步骤。当AND处理部分的面积比预定值大时，即完成了M1与CS的布局(S34)。
通过以上处理，能保证金属层与接触层各个的加工图形形状，同时能保证考虑了金属层与接触层相互关系的加工图形形状。
下面参考图8说明由图7流程图所示的处理的具体例子。
首先给出金属层与接触层的设计图形(1)。相对于设计图形进行包括OPC的重定尺寸处理与布尔运算处理等，制成金属层与接触层的掩模图形(2)。再据掩模图形预测金属层与接触层的晶片上的加工图形形状(3)。设接触层与金属层的对准偏差量为a、所考虑的接触层加工图形寸尺为W，则接触层能形成于只从(3)预测出的位置处偏离a(4，5)。
(5)的环形图形示明相对于对准偏差量a的接触层存在的区域，这种环形图形区域与金属层加工图形形状重叠的区域(第三图形形状)颇为重要。
重叠区域小时，难以充分保证接触层与金属层的连接，降低了成品率。相反，在有了充分的重叠区域后，则能确保可靠的连接。重叠区域可通过环形图形区域与金属层的加工图形形状的AND处理求得(6)。重叠区域的面积可由一般的设计规则检查(DRC)工具计算(7)。
然后评价由(7)求得的面积。具体地说，将由(7)求得的面积与预定的面积公差比较(8)。当由(7)求得的面积比预定的面积公差小时，需变更设计图形。为此生成相对于设计图形变更(修正)的修正指针，根据此修正指针，变更设计规则与设计图形(S9)。由此制成新设计布局(10)。反复进行上述处理，直到满足(8)的条件。若最后由(7)求得的面积在预定的面积公差以上，便完成了布局(11)。
图9示明相对于实际布局所进行的图8所示的处理例。图9的(a1)、(b1)、及(c1)是在最佳聚焦和最佳曝光量的条件下形成接触孔的例子。图9的(a2)、(b2)与(c2)则是在与此最佳聚焦和最佳曝光量稍有偏离的条件下形成接触层图形时的例子。对于金属层图形而言这是最佳聚焦与最佳曝光量的条件。
在图9所示例子中，为简单起见只是变动了曝光量与聚焦状态，但是能够变动相对于加工图形形状有影响的至少一个以上的加工参数。作为加工参数，除聚焦状态与曝光量之外例如尚有曝光装置的曝光波长、曝光装置透镜的数值孔径、透镜的像差、透镜的光透过率、曝光装置的照明形状、照明光强的分布、蚀刻的变换差等。
图9的(a1)、(b1)与(c1)分别对应于图8的(3)、(5)与(7)。由DRC工具求据图8的(7)计算的面积，其面积不满足公差的图形以黑圆围住。修正以这种黑圆围成的图形的设计图形，再次用同样的流程评价，结果可不增大芯片尺寸，避开危险图形。
这样，根据本实施形式，基于第一设计图形计算出对应于第一层的加工图形形状的第一图形形状，基于第二设计图形计算对应于第二层的加工图形形状的第二图形，通过此第一与第二图形形状的布尔运计算计算第三图形形状。然后判定据第三图形形状求得的评价值是否满足预定值，当判定此评价值不满足预定值时，校正第一与第二设计图形的至少一方。由此与已有情形相比，可获得减小了芯片尺寸且能保证加工图形形状的设计图形，这就是说，可基于多层之间加工图形形状的关系，验证加工余量是否充分，由此能够解决过去难以使个别图形每一布局最优化的问题，减小芯片的面积，从而也可充分地适应今后半导体集成电路的微细加工。
(第二实施形式)
现来说明本发明的第二实施形式。
图8中假定对准偏差量a为均匀分布，但实际上的对准偏差则服从某种概率分布。对准偏差的概率分布属正态分布，图10所示例子中假定3σ为b。
对准偏差的概率分布却由于是3σ＝b的正态分布，故如图10的(2)所示。此外，在各对准偏差位置的环形图形与金属层图形的AND区域的面积能通过图8与9所示方法计算，在将各对准偏差位置求得的面积设为纵轴时，即如图10的(3)所示。对(2)的概率分布与(3)的面积进行卷积积分。据此可由(2)的概率分布计算对准偏差产生时的环形图形与金属层图形的AND区域的有效面积分布(4)。
另一方面，作为有效面积分布的必要值(面积公差)则是根据器件技术条件以及试验等确定的值。计算能确保此面积公差允许的对准偏差量C，判定此允许对准偏差量C是否大于预定的对准偏差量b。若是c＜b，实际上虽然有可能只有偏差b，但仍有必要将对准偏差量抑制到c，因而为了使b＜c，需考虑以下三点：
(A)提高对准精度，进一步减小3σ＝b的值；
(B)重新评价面积公差；
(C)加大有效面积。
在上面的(A)中需重新评价作为目标的对准精度的目标值。在上面的(B)中，根据器件技术规格预定的面积公差需要再次评价是否真正地正确。为此，在这些重评中需要时间。最简单的方法是(C)。即整体地增大环形图形与金属层图形的AND区域的有效面积分布，为此可采用增大金属层边缘量的方值或是增大接触层面积的方法。改变接触层大小时需要考虑对于其他层(例如栅层)的位置关系。因此，现实的方法是增大金属层边缘量的方法。
例如取所需的对准偏差量(b-c的绝对值)为横轴，取所需的边缘量(x)为纵轴，预先绘制成表明它们关系的曲线图(6)，基于此曲线图，制成附加有边缘量的新设计布局(7)。将新设计的布局置换(1)的设计布局，进行上述相同的评价，而且反复评价，直到对准偏差量c与b一致或c大于b，通过将这种处理相对于所有的接触孔进行，就能够给各个接触孔适当的加工余量而可以使芯片尺寸比过去的小。
如上所述，对准偏差的发生服从某种概率分布，因而在考虑这种概率分布下采用图8与9所示的方法，就能进行更高精度的布局修正。
(第三实施形式)
图11A、11B、12A与12B是用于说明本发明第三实施形式的图。图11A与12A示明设计布局，图11B与12B示明于晶片上的加工图形形状。图中的11指扩散层，12指栅层，13与14指接触层。此外，在图12A与12B中，上图表明距离a短的情形，下图表明距离a长的情形。
此实施形式的方法也可用于基于栅层、扩散层与接触层的加工形状的评价。对于金属层与接触层，将AND区域的面积为指标。以此面积是否为某个常值之上作为布局的修正判定标准。这对栅层与扩散层特别易成为问题的是图11A的以圆圈围成的栅线端部。为了保持栅的特性，重要的是在栅线与扩散层的边界部确保所希望的栅的宽度。
在现在的情形下，如图12A的上图所示，根据至扩散层端的距离a与从扩散层端的栅突出的距离b，确定栅线端部处的布局形状。b的大小由扩散层的角部分的加工舍入量以及栅前端部的收缩量决定。由于扩散层的舍入量根据距离a而变化，故b的值依赖于a的值、通过b的减小可以减小芯片面积，因而希望b取所需的最小限度的值。
为了确定上述这样的最小的b值，执行以下所述流程。
(1)计算栅层的加工图形形状。
(2)计算扩散层的加工图形形状。
(3)在栅层的加工图形形状中进行减去与扩散层重叠部分的处理(对应于布尔运算中的NOT(非)处理)。
(4)测定NOT处理的边界部的长度。
(5)判定于(4)中求得的边界部长度是否在预定的范围内。
(6)若在预定的范围内时，测定芯片面积。
(7)若于当前的b值下，芯片面积满足预定值则结束。
(8)若在当前的b值下，芯片面积不满足预定值，则进一步减小b值(使芯片面积减小)，根据步骤(1)再次进行探讨。
(9)当于(5)中边界部的长度未进入预定的范围内时，进行使图12的a值或b值增大的布局的制作与修正。
(10)根据步骤(1)再次验证由(9)求得的布局。
为了满足芯片的需求面积，通过上述步骤决定b值是重要的。根据上述步骤决定b值时，能使芯片面积比预定值显著减小。
以上方法也可应用于这里所示例子以外的情形，例如能应用于接触层与扩散层的关系、接触层与栅层的关系、接触层与离子注入层的关系。结果，与由过去的设计规则的布局指针制成的设计布局图形相比，可以制成较小的布局图形而减小芯片面积。
此外，通过将基于上述第一～第三实施形式方法求得的设计图形的掩模图形形成于掩模基片上，制成光掩模。而应用形成于掩模基片上的掩模图形则可制造半导体器件(半导体集成电路)，图13示明有关这些方法的流程。
首先根据第一～第三实施形式的方法确定图形布局(设计布局)(S161)，然后基于此确定的图形布局于掩模基片上形成掩模图形而由此制成光掩模(S102)。将光掩模上的掩模图形投影到晶片(半导体基片)上的光刻胶上(S103)，再通过使光刻胶显像而形成光刻胶图形(S104)。再把所形成的光刻胶图形作为掩模对基片上的导电膜与绝缘膜等进行蚀刻，形成所希望的图形(S105)。
这样，基于上述第一～第三实施形式的方法求得的设计布局来制造掩模图形或半导体器件时，与以往相比能制成布局缩小了的掩模与半导体器件。
上述第一～第三实施形式的方法也能应用于单元库等的设计。
上述第一～第三实施形式中是在考虑到两层之间加工余量下进行了设计图形的校正，但也可以考虑到三层以上之间的加工余量进行设计图形的校正。
上述第一～第三实施形式是以光刻加工为例进行说明，但对于X射线曝光或电子束(EB)曝光，可同样采用上述方法。
此外，上述第一～第三实施例形式方法中的步骤可通过描述相应方法步骤的程序，由控制操作的计算机实现。上述程序则可由磁盘等记录媒体或因特网等通信线路(有线或无线)提供。
再者，上述第一～第三实施形式一般可采用以下方法。
第一图形形状可相对于第一设计图形通过实施包含光邻近效应校正的重定尺寸处理求得的掩模图形计算。
第二图形形状可相对于第二设计图形通过实施包含光邻近效应校正的重定尺寸处理求得的掩模图形计算。
布尔运算处理是在移动第一与第二图形形状的至少一方或进行重定尺寸后进行。
布尔运算处理是在考虑了第一层与第二层之间的对准偏差下进行。
布尔运算处理是在考虑了第一层与第二层之间的对准偏差量的概率分布下进行。
布尔运算处理包含AND运算处理与NOT运算处理两者的至少一方。
评价值包括第三图形形状的面积、外周线长度与图形宽度之三者中的至少一个。对于面积、外周线长度与图形宽度，其中也可包括它们各自的平均值或偏差量。
第一与第二图形形状中至少之一是在考虑了预定的工艺条件下计算出的，所预定的工艺条件则包括曝光装置的照明光波长、曝光装置的透镜的数值孔径、曝光装置的照明形状、曝光装置的焦点位置、曝光装置的透镜的像差，曝光装置在晶片上的曝光量、对准偏差量、掩模尺寸以及光刻胶中所含氧的扩散长度中至少之一。
第一层与第二层分别对应于栅层、布线层、接触层、扩散层、离子注入层与阱层等中之一。
反复地进行着从计算第一图形形状到校正第一与第二设计图形两者中至少之一，直至评价值满足预定值。
熟悉本工艺的人将能迅速获知本发明的其他优点与改进型式。于是，本发明在其更广的意义下将不限于这里所述的具体细节与代表性的实施形式。因此在不脱离后附技术方案及其等效内容所确定的普遍性发明原理的精神与范围时，是可以作出种种变更型式的。

Claims (16)

1.一种设计图形校正方法，其是考虑了半导体集成电路层间加工余量的校正设计图形的方法，此方法包括下述步骤：
基于第一设计图形计算对应于第一层加工图形形状的第一图形形状；
基于第二设计图形计算对应于第二层加工图形形状的第二图形形状；
通过对上述第一图形形状与第二图形形状进行布尔运算处理，计算第三图形形状；
判定根据上述第三图形形状得到的评价值是否满足预定值；
在判定上述评价值不满足预定值时，校正上述第一与第二设计图形两者中至少一方。
2.如权利要求1的方法，其中上述第一图形形状是由通过相对于上述第一设计图形实施包含光邻近效应校正的重定尺寸处理得到的掩模图形进行计算的。
3.如权利要求1的方法，其中上述第二图形形状是由通过相对于上述第二设计图形实施包含光邻近效应校正的重定尺寸处理得到的掩模图形进行计算的。
4.如权利要求1的方法，其中上述布尔运算处理是在上述第一与第二图形形状至少一方移动或重定尺寸后进行的。
5.如权利要求1的方法，其中上述布尔运算处理是在考虑到上述第一层与上述第二层之间的对准偏差进行的。
6.如权利要求1的方法，其中上述布尔运算处理是在考虑到上述第一层与上述第二层之间的对准偏差量的概率分布进行的。
7.如权利要求1的方法，其中上述布尔运算处理包含AND运算处理与NOT运算处理中的至少一方。
8.如权利要求1的方法，其中上述评价值包括上述第三图形形状的面积、外周线长度与图形宽度中至少之一。
9.如权利要求1的方法，其中上述第一与第二图形形状中至少之一是在考虑到预定的加工条件下计算的；
这里所预定的加工条件包括：曝光装置的照明光波长、曝光装置的透镜数值孔径、曝光装置的照明形状、曝光装置的焦点位置、曝光装置的透镜的像差、曝光装置在晶片上的曝光量、对准偏差、掩模尺寸以及光刻胶中所含氧的扩散长度中至少之一。
10.如权利要1求的方法，其中上述第一层与第二层分别对应于栅层、布线层、接触层、扩散层、离子注入层与阱层中之一。
11.如权利要求1的方法，其中反复地进行从计算上述第一图形形状到校正上述第一与第二设计图形中至少之一，直至上述评价值满足预定值。
12.一种掩模制造方法，包括将基于由权利要求1的方法校正的设计图形的掩模图形形成于掩模基片上。
13.一种半导体器件的制造方法，包括将由权利要求12的方法得到的上述掩模图形投影到晶片上的光刻胶上的步骤。
14.一种掩模图形制作方法，它是考虑到半导体集成电路层间加工余量的制作掩模图形的方法，此方法包括下述步骤：
相对于第一层的第一设计图形进行至少一次重定尺寸处理制成第一掩模图形；
相对于第二层的第二设计图形进行至少一次重定尺寸处理制成第二掩模图形；
基于上述第一掩模图形计算对应于上述第一层的加工图形形状的第一图形形状；
基于上述第二掩模图形计算对应于上述第二层的加工图形形状的第二图形形状；
通过对上述第一图形形状与第二图形形状进行布尔运算处理计算第三图形形状；
判定根据此第三图形形状得到的评价值是否满足预定值；
在判定上述评价值不满足预定值时，修正上述第一与第二掩模图形中至少一方。
15.一种设计图形的校正系统，它是考虑到了半导体集成电路层间加工余量校正设计图形的系统，此系统包括：
基于第一设计图形计算对应于第一层的加工图形形状的第一图形形状的装置；
基于第二设计图形计算对应于第二层的加工图形形状的第二图形形状的装置；
通过对上述第一与第二图形形状的布尔运算处理计算第三图形形状的装置；
判定根据上述第三图形形状得到的评价值是否满足预定值的装置；
在判定上述评价值不满足预定值时校正上述第一与第二设计图形中至少一方的装置。
16.一种存储有用于考虑到半导体集成电路层间加工余量校正设计图形方法中的程序指令的计算机可读记录媒体，
上述程序指令使计算机执行下列步骤：
基于第一设计图形计算对应于第一层的加工图形形状的第一图形形状；
基于第二设计图形计算对应于第二层的加工图形形状的第二图形形状；
通过对上述第一与第二图形形状的布尔运算处理计算第三图形形状；
判定根据上述第三图形形状得到的评价值是否满足预定值；
在判定上述评价值不满足预定值时校正上述第一与第二设计图形中至少一方。
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