WO2006118098A1 - 半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法 - Google Patents

半導体装置およびその製造方法ならびに半導体製造用マスク、光近接処理方法 Download PDF

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WO2006118098A1
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semiconductor device
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optical proximity
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Hironobu Taoka
Yusaku Ono
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Renesas Technology Corp.
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    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, a semiconductor manufacturing mask, and an optical proximity processing method, and more particularly to a technique for efficiently correcting distortion generated when a design pattern of a semiconductor device or the like is transferred. .
  • the design layout obtained by design is subjected to OPC (Optical Proximity Correction) that corrects the distortion caused by the optical proximity effect in advance. After being converted to, it is drawn as a mask.
  • the design pattern is transferred to the wafer by exposing it to the wafer using the mask obtained by drawing. In the transfer of this design pattern, it is not always necessary to use a mask, or direct drawing (direct drawing) on a wafer may be performed using a post-OPC layout.
  • rule-based OPC has been mainly used as a technique for OPC processing.
  • the unit of correction step, the number of subdivision steps to be corrected, the number of correction steps at some corners, the number of correction steps at the end of the line, etc. are parameters for high accuracy. This increases the processing time and manufacturing cost.
  • Model-based OPC is used instead of rule-based OPC.
  • Model-based OPC is a DRC (Design Rule Checke r) Compensate while predicting the pattern shape formed on the wafer using lithographic simulation, compared to human description of correction rules based on the graphical features. Therefore, while more accurate correction is possible, there is a problem that the processing time is further increased because the simulation is performed at the chip level. This processing time may be several days or weeks if processing resources similar to the conventional one are used.
  • the unit length in the direction of the length of the moving edge, the number of units and the step of movement, etc. are the parameters for high accuracy. As the number of drawing data increases as well as the required resources, the manufacturing cost tends to increase.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-199785
  • Patent Document 2 Japanese Patent Laid-Open No. 10-301255
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2000-162758
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2001-100100
  • Patent Document 5 JP 2002-341514
  • Patent Document 6 JP 2003 173012 A
  • Patent Document 7 Japanese Patent Laid-Open No. 9 319067
  • Patent Document 8 JP 2002-328457 A
  • the memory area corresponding to the memory in the photomask is not changed.
  • the accuracy of OPC processing is changed according to the type of layout.
  • these methods are not necessarily appropriate for a random logic region corresponding to a random logic circuit in a photomask. Therefore, there has been a problem that the semiconductor device including the random logic circuit may not be able to reduce the processing time and the manufacturing cost.
  • the present invention has been made to solve the above problems, and a semiconductor device, a manufacturing method thereof, and a semiconductor capable of reducing processing time and manufacturing cost in a semiconductor device including a logic circuit.
  • An object of the present invention is to provide a manufacturing mask and an optical proximity processing method.
  • An aspect of the semiconductor device is a semiconductor device including a logic circuit, wherein a logic circuit forming region includes a first region subjected to optical proximity correction processing with a predetermined accuracy, and a predetermined precision. And a second region subjected to optical proximity correction processing with accuracy.
  • the semiconductor device aspect of the present invention it is possible to shorten the processing time and the manufacturing cost in the semiconductor device including the logic circuit.
  • An aspect of a semiconductor manufacturing mask according to the present invention is a semiconductor manufacturing mask for manufacturing a semiconductor device including a logic circuit, and the mask region corresponding to the logic circuit has optical proximity with a predetermined accuracy.
  • An aspect of the optical proximity processing method according to the present invention is an optical proximity processing method for manufacturing a semiconductor device including a logic circuit.
  • the optical proximity processing method has a predetermined accuracy in a first region of a logic circuit design layout.
  • the processing time can be shortened and the manufacturing cost can be reduced in the semiconductor device including the logic circuit.
  • FIG. 1 is a top view showing a configuration of a photomask according to Embodiment 1.
  • FIG. 2 is a flowchart showing a method for manufacturing a semiconductor device using a mask.
  • FIG. 3 is a flowchart showing a method for manufacturing a semiconductor device by direct drawing on a wafer.
  • FIG. 4 is a top view for explaining the difference between low-precision OPC processing and high-precision OPC processing.
  • FIG. 5 is a top view showing an OPC process for reducing a shortage of bulges at the end of a line in a rectangular design layout.
  • FIG. 6 is a top view showing an OPC process for reducing corner rounding in a T-shaped design layout.
  • FIG. 7 is a flowchart showing an example of a method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 8 is a top view showing the design layout, post-OPC layout, and wafer finish in the semiconductor device manufacturing method according to the first embodiment.
  • FIG. 9 is a flowchart showing another example of the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 10 is a schematic diagram showing a case where low-precision setting processing and high-precision setting processing affect each other.
  • FIG. 11 is a flowchart showing another example of the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 12 is a top view showing the characteristics of the dummy layout in the semiconductor device manufacturing method according to the first embodiment.
  • FIG. 13 is a top view showing the characteristics of the dummy layout in the semiconductor device manufacturing method according to the first embodiment.
  • FIG. 14 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process in the semiconductor device manufacturing method according to the first embodiment.
  • FIG. 15 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process in the semiconductor device manufacturing method according to the first embodiment.
  • FIG. 16 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process in the semiconductor device manufacturing method according to the first embodiment.
  • FIG. 17 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process in the semiconductor device manufacturing method according to the first embodiment.
  • FIG. 18 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process in the semiconductor device manufacturing method according to the first embodiment.
  • FIG. 19 is a diagram showing distances developed by hierarchical processing in the method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 20 is a top view showing a design layout, a post-OPC layout, and a wafer finish in the semiconductor device manufacturing method according to the second embodiment.
  • FIG. 22 is a top view showing a design layout, a post-OPC layout, and a wafer finish in the method for manufacturing a semiconductor device according to the third embodiment.
  • FIG. 24 is a top view showing a design layout, a post-OPC layout, and a wafer finish in the semiconductor device manufacturing method according to the fifth embodiment.
  • FIG. 26 is a top view showing the method for manufacturing the semiconductor device according to the sixth embodiment.
  • FIG. 28 is a top view showing the method for manufacturing the semiconductor device according to the seventh embodiment.
  • 30] is a top view showing the method for manufacturing the semiconductor device according to the seventh embodiment.
  • FIG. 31 is a top view showing a method for manufacturing a semiconductor device according to the seventh embodiment.
  • FIG. 32 is a top view showing the method for manufacturing the semiconductor device according to the seventh embodiment.
  • the region that does not require high-precision processing is required in addition to the random logic region corresponding to the random logic circuit. Therefore, it is characterized by low-precision processing.
  • Such accuracy adjustment is performed by adjusting the settings in the existing EDA (Electrical Design Automation) tool that generates post-OPC layout by performing OPC (Optical Proximity Correction) on the design layout. Can be implemented. As a result, the processing time can be shortened and the manufacturing cost can be reduced.
  • FIG. 1 is a top view showing a configuration of a photomask according to the present embodiment.
  • FIG. 1 (a) shows the entire photomask 100.
  • the photomask 100 also acts as an IC device region 110, a mark Z dicing region 120, and a mask peripheral region 130.
  • the IC device area 110 an area corresponding to the IC device is drawn.
  • the mark Z dicing area 120 marks used in the manufacturing process and test patterns for wafer process management Z wafer test are mounted.
  • the mask peripheral region 130 a light shielding band is arranged.
  • FIG. 1 (b) shows the configuration of the IC device region 110 shown in FIG. 1 (a).
  • the IC device area 110 is formed with a pattern in an array, and serves as a memory area 112 corresponding to a storage device and a random logic area 114 corresponding to a random logic circuit other than the memory area 112.
  • FIG. 1 (c) shows the configuration of the random logic area 114 shown in FIG. 1 (b).
  • the random logic area 114 has a shape in which logic blocks are arranged by automatic placement and routing (P & R) and these terminals are connected.
  • the rectangular cells 114a and 114b are units of logical blocks.
  • FIG. 1 (c) two types of cells 114a to be processed with low accuracy and cells 114b to be processed with high accuracy are arranged.
  • FIG. 1 (d) shows the configuration of the random logic area 114 shown in FIG. 1 (b), as in FIG. 1 (c).
  • the pattern indicated by thin lines and processed with high accuracy Two types, 114c and a pattern 114d indicated by a thick line and processed with low accuracy, are arranged.
  • each pattern may be contained in one cell or may be spread over a plurality of cells.
  • a region where low-precision processing is performed is a region that has a small influence on the circuit operation of the random logic unit, such as process variation logic such as dimensional variation and mask overlay deviation, and delay.
  • FIG. 2 is a flowchart showing a method for manufacturing a semiconductor device using a mask.
  • Fig. 1 (d) shows the configuration of the random logic area 114 shown in FIG. 1 (b), as in FIG. 1 (c).
  • the pattern indicated by thin lines and processed with high accuracy Two types, 114c and a pattern 114d indicated by a thick line and processed with low accuracy, are arranged.
  • each pattern
  • FIG. 3 is a flowchart showing a method of manufacturing a semiconductor device by direct drawing (direct drawing) on a wafer.
  • the design layout obtained by the design is converted to a post-OPC layout that is subjected to OPC that corrects the distortion caused by the optical proximity effect.
  • the post-OPC layout is converted into drawing data for drawing on the wafer, and then drawn directly on the photoresist coated on the wafer in the wafer process.
  • a semiconductor device is manufactured by etching using a pattern transferred by direct drawing and covering the wafer.
  • FIG. 4 is a top view for explaining the difference between the low-precision OPC process and the high-precision OPC process.
  • the design layout shown in Fig. 4 (a) is corrected to the post-OPC layout shown in Fig. 4 (b) by performing low-precision processing.
  • the post-OPC layout shown in FIG. 4 (b) is divided into a plurality of rectangles as shown in FIG. 4 (c), and generated after the OPC drawing data.
  • the post-OPC layout shown in Fig. 4 (b) does not increase the number of vertices because it only gives a uniform bias to each edge with respect to the design layout shown in Fig. 4 (a).
  • the number of rectangles is as small as three.
  • the design layout shown in FIG. 4 (a) is corrected to the post-OPC layout shown in FIG. 4 (d) by performing high-precision processing.
  • the post-OPC layout shown in Fig. 4 (d) is divided into a plurality of rectangles as shown in Fig. 4 (e), and generated after OPC drawing data.
  • the number of vertices is increased because the edges are subdivided to suppress distortion compared to the design layout shown in Fig. 4 (a). . Therefore, in the post-OPC drawing data shown in Fig. 4 (e), the number of rectangles is as large as 22.
  • FIG. 5 is a top view showing the OPC process for reducing the shortage of bulging at the side of the line end in the rectangular design layout.
  • the low-accuracy post-OPC layout shown in Fig. 5 (a) has a small number of vertices (that is, the number of divisions), but when it is finished on the wafer as shown in Fig. 5 (b).
  • the shortage of bulges at the end of the line is rather large.
  • the high-accuracy post-OPC layout shown in Fig. 5 (c) has a large number of vertices (that is, the number of divisions), but when it is finished on the wafer as shown in Fig. 5 (d).
  • the shortage of the bulge at the end of the line is slightly small.
  • FIG. 6 is a top view showing an OPC process for reducing corner rounding in a T-shaped design layout.
  • the low-accuracy post-OPC layout shown in Fig. 6 (a) has a small number of vertices (ie, the number of divisions), but when finished on the wafer as shown in Fig. 6 (b).
  • the corner rounding is slightly larger (the width of the arrow is larger).
  • the high-accuracy post-OPC layout shown in Fig. 6 (c) has a large number of vertices (that is, the number of divisions), but when finished on the wafer as shown in Fig. 6 (d).
  • the rounding of the corner is slightly small (the width of the arrow is small).
  • FIG. 7 is a flowchart showing an example of an OPC processing method according to the present embodiment.
  • a design layout is input.
  • the input design layout is registered in a predetermined management database (library).
  • step S2 the process proceeds to step S2, and the design layout input in step S1 is classified according to the accuracy required for OPC. As a result, classification is performed into low-accuracy patterns with low required accuracy and high-accuracy patterns with high required accuracy.
  • step S3 setting processing and correction processing are performed on the low precision patterns classified in step S2. Specifically, after determining the parameters such as the number of vertices (setting process), the figure can be deformed (correction processing) using the DRC (Design Rule Checker) function or simulation based on the determined conditions. Done.
  • DRC Design Rule Checker
  • step S4 setting processing and correction processing are performed on the high-accuracy patterns classified in step S2.
  • parameters are set with reference to the parameters set in step S3.
  • the processing in step S4 is performed in consideration of the correction result (post-OPC layout) in step S3.
  • the processing is performed without referring to the high-accuracy correction result.
  • step S3 and step S4 are forces that can be interchanged. Since the first-stage process cannot take into account the second-stage process result, the higher-precision correction process is the second-stage process that can refer to the first one. Hope to do as.
  • step S5 the process proceeds to step S5, and the post-OPC layout obtained by the correction process in steps S3 and S4 is output.
  • a post-OPC layout can be generated and output based on the input design layout.
  • a layout pattern having a similar shape in the random logic region 114 or the like can be processed to have a different shape with different accuracy.
  • the present invention is not limited to this, for example, using FIG. As described later, after the low-accuracy setting process and the high-accuracy setting process are performed first, the low-accuracy correction process and the high-accuracy correction process may be performed collectively.
  • FIG. 8 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process.
  • Fig. 8 (a) shows the design layout
  • Fig. 8 (b) and (c) show the post-OPC layout by high-precision OPC processing and low-precision OPC processing, respectively. Shows the wafer finish by high-precision OPC processing and low-precision OPC processing.
  • the design layout shown in FIG. 8A is corrected to the post-OPC layout shown in FIG. 8B when high-precision processing is performed.
  • the post-OPC layout shown in Figure 8 (b) is finished on the wafer as shown in Figure 8 (d).
  • the design layout shown in Fig. 8 (a) is corrected in advance to allow for distortions such as line end receding and corner rounding. Therefore, in the wafer finish shown in Fig. 8 (d), distortions such as line end retreat and corner rounding are small.
  • the design layout shown in FIG. 8A is corrected to the post-OPC layout shown in FIG. 8C when low-precision processing is performed.
  • the post-OPC layout shown in Fig. 8 (c) is finished on the wafer as shown in Fig. 8 (e).
  • the layout after OPC shown in Fig. 8 (c) is only thickened by applying a uniform bias to the design layout shown in Fig. 8 (a) with the expectation of receding of the line end in advance. . Therefore, in the wafer finish shown in Fig. 8 (e), the end of the line does not recede so much, but distortion such as rounding at the corner remains larger than in Fig. 8 (d).
  • FIG. 9 is a flowchart showing another example of the OPC processing method according to the present embodiment.
  • FIG. 9 shows the flowchart shown in FIG. 7 in which step S3-1 is performed instead of step S3, and steps S4-1 and S4-2 are performed instead of step S4.
  • step S3-1 only the setting process is performed on the low-accuracy patterns classified in step S2.
  • step S4-1 only the setting process is performed on the high-accuracy patterns classified in step S2.
  • step S4-2 a low-precision correction process and a high-precision correction process are performed collectively. Below, The reason why correction processing is performed in a batch will be described.
  • step S3 after performing low-precision setting processing and correction processing in step S3, high-precision setting processing and correction processing are performed in step S4. Therefore, when high-precision setting correction processing and low-accuracy setting correction processing affect each other, it may be difficult to perform appropriate setting processing.
  • FIG. 10 is a schematic diagram showing a case where the high-precision correction process affects the low-precision correction process.
  • the design layout area 150 requiring high-precision processing and the area 160 capable of low-precision processing are close to each other on the design layout. Therefore, as shown in FIG. 7, when the correction processing of the region 160 (step S3) is performed prior to the setting processing of the region 150 (step S4), as shown in FIG.
  • the correction result of the area 160a which is the rear layout, is obstructed, and high-precision correction cannot be performed in the area 150a, and the area cannot be extended to the area 160 side. Is a dotted line, and the wafer finish is indicated by a curve).
  • the technique for performing the correction process while referring to the influences exerted on each other can be implemented in both rule-based OPC and model-based OPC.
  • Rule-based OPC! / The ability to set parameters using design layout patterns before OPC implementation Partially refer to other layout patterns after OPC implementation and set parameters can do.
  • model-based OPC parameters can be set and simulated with reference to other layout patterns after OPC.
  • the flowchart shown in FIG. 7 has a smaller processing load than the flowchart shown in FIG. Therefore, for example, when the areas 150 and 160 are arranged away from each other and the influence of the high-precision setting process on the low-accuracy setting process is small, the process as shown in FIG. OPC processing resources can be used efficiently.
  • FIG. 11 is a flowchart showing another example of the OPC processing method according to the present embodiment.
  • FIG. 11 is a flowchart in which steps S3—la to 3-lc are performed in place of step S3-1 in the flowchart shown in FIG.
  • step S3-la the setting process and the correction process are performed on the first low-accuracy patterns classified in step S2.
  • step S3—lb setting processing and correction processing are performed on the second low-accuracy patterns classified in step S2.
  • the first low-precision pattern and the second low-precision pattern do not affect each other and are not affected by the processing of other patterns, so it is possible to perform correction processing in parallel. It is.
  • step S3-lc setting processing is performed on the third low-accuracy pattern classified in step S2.
  • This third low-accuracy pattern setting process is influenced by the first low-accuracy pattern setting process and the second low-accuracy pattern setting process, and is therefore arranged subsequent to these processes.
  • This third low-precision pattern setting process is affected by the high-precision pattern setting process performed in step S4-1. Therefore, for the third low-accuracy pattern, only the setting process is performed in step S3—lc, and after the high-accuracy pattern setting process is performed in step S4-1, the correction process is collectively performed in step S4-2. Done. In this way, the processing time can be shortened compared to the flowchart shown in FIG. 9 by performing the setting processing of the first low-precision pattern and the second low-precision pattern that are not affected by each other in parallel.
  • a dummy layout can be extracted by extracting a region that does not operate as a gate.
  • Examples of the dummy layout include dummy gates inserted to make the local area ratio constant, and elements such as capacitors, resistors, and diodes.
  • FIG. 12 is a top view showing the characteristics of the dummy layout.
  • a conductive layer (conductive region) which has a conductive material force such as polysilicon which operates as a transistor and is used as a gate wiring of the transistor has an overlap with the active layer (active region). Accordingly, it is possible to extract a dummy layout by paying attention to a layout pattern that does not overlap with the active layer.
  • Fig. 12 (a) shows the layout of the conductor layer having an overlap with the active layer (hatched portion), and Fig. 12 (b) shows the layout of the conductor layer having no overlap with the active layer.
  • FIG. 12 (a) shows the layout of the conductor layer having an overlap with the active layer (hatched portion)
  • Fig. 12 (b) shows the layout of the conductor layer having no overlap with the active layer.
  • FIG. 12 (a) shows the layout of the conductor layer having an overlap with the active layer (hatched portion)
  • Fig. 12 (b) shows the layout of the conductor layer having no overlap with the active layer.
  • Each is shown. That is, since the layout shown in FIG. 12 (a) operates as a transistor, high-precision processing is required, but the layout shown in FIG. 12 (b) does not operate as a transistor and thus has high accuracy. No processing is required. Therefore, as shown in Fig. 12 (b), the layout of the conductor layer that does not overlap with the active layer is extracted using the existing DRC
  • the conductive layer overlaps with the active layer, it does not have a contact pad for receiving a contact, and in some cases it is not connected to another layer, so it operates as a transistor. Absent. Therefore, it is possible to extract a dummy layout by focusing on a layout pattern that does not have a contact pad.
  • Fig. 12 (c) shows a layout of a conductor layer having a node pattern corresponding to a contact pad, which is a partially wide end
  • Fig. 12 (d) shows a contact pad.
  • Each of the layouts of the conductor layers that do not have a corresponding pad pattern is shown.
  • the layout shown in Fig. 12 (c) operates as a transistor and requires high-accuracy processing.However, the layout shown in Fig. 12 (d) does not operate as a transistor and thus requires high-accuracy processing. Is not required. Therefore, as shown in Fig.
  • the layout of the conductor layer that does not have a pad pattern corresponding to the contact pad is extracted using an existing DRC tool, and processing is performed with low accuracy.
  • a high-speed transistor is close to the minimum processing size with a smaller line width than a low-speed transistor formed in a low-precision area and having a large gate length in a random logic area!
  • Fig. 12 (e) shows the layout of the conductor layer connected to the pattern corresponding to the contact (thick line portion) at the partially wide end (first wide portion). Shows the layout of the conductor layers that are partially connected to the pattern corresponding to the contact at the wide end and the second end (second wide portion). That is, the layout shown in Fig. 12 (e) operates as a transistor and requires high-precision processing, but the layout shown in Fig. 12 (f) does not operate as a transistor, so it has high accuracy. No special processing is required. Therefore, as shown in Fig. 12 (e), the processing time can be reduced by extracting the layout of the conductor layer that is not connected to the pattern corresponding to the contact using the existing DRC tool and performing low-precision processing.
  • a conductor layer on the active layer having a large width and a contact on the conductor layer may be used as a capacitor. These can also be handled as dummy layouts.
  • FIG. 13 (b) shows an example of a post-OPC layout having a high accuracy region 170 and a low accuracy region 180 in adjacent design cells!
  • the high-precision region 170 includes a gate wiring 172 formed across the active region 174, and A contact 176 formed so as to be electrically connected to the active region 174 is laid out.
  • a dummy gate wiring 182 formed so as to cross the dummy active region 184 is laid out.
  • a gate wiring 172 made of a conductor layer is formed via a gate insulating film.
  • the active regions 174 located on both sides of the gate wiring 172 serve as the source region Z drain region and constitute the first transistor.
  • a dummy gate wiring 182 made of a conductor layer is formed via an insulating film.
  • the high-precision region 170 operates as a transistor, high-precision OPC processing is performed, and the gate wiring 172 anticipates distortion such as receding of the line end and corner rounding with respect to the design layout in advance. I am doing a correction. Since the low-precision region 180 does not operate as a transistor, low-precision OPC processing is performed, and the dummy gate wiring 182 is uniformly biased to increase the width, or the edge is not divided. This is an example of low-precision OPC processing for each edge.
  • each of the gate wiring 172 and the dummy gate wiring 182 has an end portion and an L-shaped bent portion, and the inner diameter of the bent portion of the gate wiring 172 is smaller than the inner diameter of the bent portion of the dummy gate wiring 182.
  • the swelling at the end of the sag gate wiring 172 is corrected so as to be larger than the swelling at the end of the dummy gate wiring 182. Therefore, as shown in Fig. 13 (b), the layout of the dummy active region 184 not connected to the pattern corresponding to the contact 176 is extracted using the existing DRC tool, and the corresponding design cell is processed with low accuracy. As a result, the processing time can be shortened and the manufacturing cost can be reduced.
  • Each gate wiring 172 of the high-precision region 170 is formed at a predetermined first pitch A in a direction substantially perpendicular to the long side direction of the substantially rectangular active region 174, and one ends thereof are connected to each other. In addition, the other end is terminated outside the active region 174.
  • each dummy gate wiring 182 in the low precision region 180 is also formed at a predetermined second pitch B in a direction substantially perpendicular to the long side direction of the substantially rectangular dummy active region 184, and one ends thereof are connected to each other. At the same time, the other end is terminated outside the dummy active region 184.
  • the dummy gate wiring 182 is inserted so as to make the local area ratio constant in order to suppress the influence of the density difference in the photoengraving process, the etching process, and the flattening process. Therefore, the first pitch A and the second pitch B are close. It is preferable that they are similar to each other, and they are equally formed in this embodiment.
  • FIG. 14 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process that uniformly applies a bias.
  • Fig. 14 (a) shows the design layout
  • Fig. 14 (b) and (c) show the post-OPC layout by high-precision OPC processing and low-precision OPC processing, respectively.
  • e) Each shows the wafer finish by high-precision OPC processing and low-precision OPC processing.
  • the design layout shown in Fig. 14 (a) is corrected to the post-OPC layout shown in Fig. 14 (b) when high-precision processing is performed.
  • the post-OPC layout shown in Fig. 14 (b) is finished on the wafer as shown in Fig. 14 (d).
  • the layout after OPC shown in Fig. 14 (b) is not the same as the design layout shown in Fig. 14 (a).
  • the expected correction is performed. Therefore, in the wafer finish shown in Fig. 14 (d), distortions such as the backward movement of the line end, the rounding of the corners, and the influence of nearby figures are small.
  • the design layout shown in Fig. 14 (a) is a case where low-precision processing that uniformly applies a bias is performed without considering the effects of the line end, corner, and adjacent shapes.
  • the layout after OPC shown in Fig. 14 (c) is corrected.
  • the post OPC layout shown in Fig. 14 (c) is finished on the woofer as shown in Fig. 14 (e).
  • the post-OPC layout shown in Fig. 14 (c) is simply biased and thicker than the design layout shown in Fig. 14 (a). Therefore, in the wafer finishing force S shown in Fig. 14 (e), the amount of retreat at the line end is larger than that in Fig. 14 (d), and the width at the side of the line end is large.
  • the CD accuracy is low, such as distortions such as the effects of nearby figures with large rounding at corners with small dizziness, and variations in line width.
  • the random logic section usually uses several types of line widths based on the minimum line width.
  • the line widths vary irregularly in areas that have been processed with low accuracy.
  • FIG. 15 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process in which the edge position is corrected with high precision without performing edge division.
  • Fig. 15 (a) shows the design layout
  • Fig. 15 (b) and (c) show the post-OPC layout by high-precision OPC processing and low-precision OPC processing, respectively. Shows the wafer finish by high-precision OPC processing and low-precision OPC processing.
  • the design layout shown in FIG. 15 (a) is corrected to the post-OPC layout shown in FIG. 15 (b) when high-precision processing is performed.
  • the post-OPC layout shown in Fig. 15 (b) is finished on the wafer as shown in Fig. 15 (d).
  • the post-OPC layout shown in Fig. 15 (b) is pre-distorted against the design layout shown in Fig. 15 (a), such as the effect of rounding of the corner of the line and the influence of nearby figures.
  • the expected correction is performed. Therefore, in the wafer finish shown in Fig. 15 (d), distortions such as the backward movement of the line end, the rounding of the corners, and the influence of nearby figures are small.
  • the design layout shown in FIG. 15 (a) is a low-accuracy correction that corrects the edge position with high accuracy without dividing the edges, that is, without correcting the line ends and corners.
  • the layout is corrected to the post-OPC layout shown in Fig. 15 (c).
  • the post OPC layout shown in Fig. 15 (c) is finished on the wafer as shown in Fig. 15 (e).
  • the post-OPC layout shown in Fig. 15 (c) corrects the edge position with high accuracy without dividing the edge with respect to the design layout shown in Fig. 15 (a). Therefore, in the wafer finish shown in Fig. 15 (e), the edge finish is the same as in Fig. 15 (d), but compared to Fig. 15 (d), the retreat amount at the end of the line is larger. Distortion remains, such as a small amount of bulge at the edge and a large rounding at the corner.
  • FIG. 16 is a top view for explaining the difference between the high-precision OPC process and the low-precision OPC process that slightly reduces the number of edge divisions.
  • Fig. 16 (a) shows the design layout
  • Fig. 16 (b) and (c) show the post-OPC levels with high-precision OPC processing and low-precision OPC processing.
  • Figures 16 (d) and 16 (e) show the wafer finish by high-precision OPC processing and low-precision OPC processing, respectively.
  • the design layout shown in FIG. 16 (a) is corrected to the post-OPC layout shown in FIG. 16 (b) when high-precision processing is performed.
  • the post-OPC layout shown in Fig. 16 (b) is finished on the wafer as shown in Fig. 16 (d).
  • the post-OPC layout shown in Fig. 16 (b) is pre-distorted with respect to the design layout shown in Fig. 16 (a), such as the effects of the rounding of corners and the influence of nearby figures.
  • the expected correction is performed. Therefore, in the wafer finish shown in Fig. 16 (d), distortions such as the backward movement of the line end, the rounding of the corner, and the influence of nearby figures are small.
  • the design layout shown in Fig. 16 (a) reduces the number of edge divisions slightly compared to high-precision processing. For example, pattern edges such as hammer head, inner hammer head, serif, inner serif, etc. If low-precision processing such as reducing the number of steps in the corner or reducing the number of edge divisions when viewing other figures is corrected to the post-OPC layout shown in Fig. 16 (c) .
  • the post-OPC layout shown in Fig. 16 (c) is finished on the wafer as shown in Fig. 16 (e).
  • the layout after OPC shown in Fig. 16 (c) is slightly smaller than the design layout shown in Fig. 16 (a), with line end receding, corner rounding, and nearby figures.
  • Figure 17 shows slightly simplified rule-based OPC processing and correction specifications (by reducing the figure size classification to be classified during correction and reducing the number of edge division steps at corners and line ends).
  • FIG. 10 is a top view for explaining a difference from a simple rule-based OPC process.
  • Fig. 17 (a) shows the design layout
  • Fig. 17 (b) and (c) show the post-OPC layout by high-precision OPC processing and low-precision OPC processing, respectively. Each shows the wafer finish with high-precision OPC processing and low-precision OPC processing.
  • the design layout shown in Fig. 17 (a) is corrected to the post-OPC layout shown in Fig. 17 (b) when high-precision processing is performed.
  • the post-OPC layout shown in Fig. 17 (b) is finished on the woofer as shown in Fig. 17 (d).
  • the post-OPC layout shown in Fig. 17 (b) is pre-distorted with respect to the design layout shown in Fig. 17 (a), such as the effects of the rounding of corners and the influence of nearby figures.
  • the expected correction is performed. Therefore, in the wafer finish shown in Fig. 17 (d), distortions such as the backward movement of the line end, the rounding of corners, and the influence of nearby figures are small.
  • the design layout shown in Fig. 17 (a) is shown in Fig. 17 (c) when low-accuracy processing that slightly simplifies the correction specification is performed compared to high-precision processing.
  • OPC is corrected to the layout.
  • the post-OPC layout shown in Fig. 17 (c) is finished on the woofer as shown in Fig. 17 (e).
  • the layout after OPC shown in Fig. 17 (c) is a slightly simplified correction specification compared to the design layout shown in Fig. 17 (a), with line end receding, corner rounding and adjacent figures. Corrections are made in consideration of distortions such as the effects of the effects in advance. Therefore, in the wafer finish shown in Fig. 17 (e), compared to Fig. 17 (d), the corner rounding and the adjacent figure where the retreat amount of the line end is large and the bulge amount beside the line end is small. Distortion, such as the influence of, remains.
  • FIG. 18 is a top view for explaining the difference between the high-accuracy model-based OPC processing and the low-accuracy model-based OPC processing that slightly relaxes the tracking specification (lowers the threshold value).
  • Fig. 18 (a) shows the design layout
  • Fig. 18 (b) and (c) show the post-OPC layout with high-precision OPC processing and low-precision OPC processing, respectively. Each shows the wafer finish with high-precision OPC processing and low-precision OPC processing.
  • the design layout shown in FIG. 18 (a) is corrected to the post-OPC layout shown in FIG. 18 (b) when high-precision processing is performed.
  • the post-OPC layout shown in Figure 18 (b) is finished on the wafer as shown in Figure 18 (d).
  • the post-OPC layout shown in Fig. 18 (b) is pre-distorted with respect to the design layout shown in Fig. 18 (a), such as the effects of the rounding of the corners and the influence of nearby figures if the line ends backward.
  • the expected correction is performed. Therefore, in the wafer finish shown in Fig. 18 (d), after the line end. Distortions such as receding, rounding corners and the influence of nearby figures are small.
  • the design layout shown in Fig. 18 (a) shows that when low-precision processing that slightly relaxes the follow-up spec is performed compared to high-precision processing, Fig. 18 (c) It is corrected to the layout after OPC shown in.
  • the post-OPC layout shown in Figure 18 (c) is finished on the wafer as shown in Figure 18 (e).
  • the post-OPC layout shown in Fig. 18 (c) is slightly relaxed compared to the design layout shown in Fig. 18 (a), depending on the receding of the end of the line, the rounding of the corner, and the nearby figure. Corrections are made to anticipate distortions such as effects. Therefore, in the wafer finish shown in Fig. 18 (e), compared to Fig. 18 (d), there are no distortions such as receding of the line end, rounding of the corners, and the influence of nearby figures, but the width It varies. That is, CD (Critical Dimension) accuracy is becoming low.
  • FIG. 19 shows an example in which the distance developed by hierarchical processing is shortened only near the line end.
  • Figure 19 (a) shows three types of design layout examples.
  • Layouts la to 3a are assumed to have the same shape.
  • the line end of the graphic facing layout la is within a distance dl
  • the graphic facing layouts 2a and 3a is larger than distance dl and within a distance d2.
  • the OPC results of layouts la to 3a differ depending on the opposing figures, and are as shown in layout lb to 3b shown in Fig. 19 (b), which is highly accurate.
  • the hierarchical expansion distance is set to the distance dl, opposed layouts are considered from layout la, whereas layouts 2a and 3a have the same situation because there are no opposing graphics. Done. Therefore, as shown in Fig.
  • Layouts 2c and 3c have exactly the same shape. Although the accuracy of layouts 2c and 3c is low, the processing time can be shortened because the processing can be performed together as in the case of FIG. 19 (b). This distance may be determined by the figure width, figure type (edge, line end, etc.) or the opposite figure width, figure type, or classification by DRC.
  • the plurality of types of low-accuracy processing in the model-based OPC as described above may be performed individually or in combination.
  • low-precision processing may be switched for each position in the chip or each module in the random logic area.
  • the random logic region 114 corresponding to the random logic circuit has high accuracy. High-precision processing is performed for the area that requires processing (first lOPC processing) (first area), and low-precision processing (the 20th PC process) for areas that do not require high-precision processing (second area) I do. Accordingly, the processing time can be shortened and the manufacturing cost can be reduced.
  • the random logic area 114 generally has a larger area than the memory area 112 and has a lot of layout nomination.
  • the processing time required for OPC was 40% less than when high-precision processing was performed on all layouts. The amount used was reduced by 60%, and the amount of output data was reduced by 80%.
  • the present invention when transferring to a wafer using a photomask, is not limited to this, and the present invention may be applied to direct drawing (direct drawing) on a wafer.
  • the post-OPC layout is not placed on the mask but directly in the storage means in the drawing apparatus.
  • the drawing time is proportional to the number of figures, so that the present invention is effective.
  • the power described in the case of generating the post-OPC layout from the design layout is not limited to this, and mask drawing or direct drawing to the wafer is performed using the post-OPC layout.
  • the present invention may be applied to cases.
  • the power required to adjust the exposure amount to the mask wafer when drawing is performed.
  • the first layout is generated by adjusting the exposure amount with high accuracy.
  • the second layout may be generated by adjusting the exposure amount with low accuracy. As a result, the drawing time can be further shortened and the manufacturing cost can be reduced.
  • the method of extracting the dummy layout included in the conductor layer has been described using FIG. 12 as a layout capable of low-precision processing.
  • a conductor layer that is a layout other than a dummy layout and that can be processed with low accuracy will be described.
  • the conductor layer that operates as a transistor overlaps with the active layer, and thus it is not possible to perform low-precision processing on all regions as a dummy layout. That is, the region of the conductor layer that overlaps with the active layer is used for the gate of the transistor, and therefore high dimensional accuracy is required in this region and the region in the vicinity thereof. However, since the region of the conductor layer away from the region overlapping with the active layer is used not for the transistor gate but for transistor connection, the required dimensional accuracy is lower than the region used for the gate. Therefore, even in a conductor layer that operates as a transistor, such a region may be processed with low accuracy.
  • FIG. 20 is a diagram showing a design layout, a post-OPC layout, and a wafer finish for high-precision processing and low-precision processing, respectively.
  • Figure 20 (a) has an L-shaped corner (bent part) in the vicinity of the active layer (hatched part).
  • FIG. 20 (b) shows the layout of the conductor layer that does not have a corner in the vicinity of the active layer (has a corner away from the active layer).
  • a gate electrode made of a conductor layer is formed on the active layer via a gate insulating film, and the active layers located on both sides of the gate electrode serve as a source region Z drain region, and constitute a transistor. That is, the layout shown in Fig. 20 (a) (first transistor) requires high dimensional accuracy, and therefore requires high-precision processing. The layout shown in Fig. 20 (b) (second transistor) Since high dimensional accuracy is not required, high-precision processing is not required.
  • the layout of the conductor layer has no existing corners in the vicinity of the active layer (for example, the distance to the bending force source region is larger than a predetermined threshold!). Extraction using the DRC tool and low-precision processing can shorten processing time and reduce manufacturing costs.
  • the design layout shown in Fig. 20 (a) is corrected to the post-OPC layout shown in Fig. 20 (c) when high-precision processing is performed.
  • the post OPC layout shown in Figure 20 (c) is finished on the wafer as shown in Figure 20 (e).
  • the design layout shown in Fig. 20 (a) is corrected in advance in consideration of corner rounding distortion. Therefore, the wafer process shown in Fig. 20 (e) And the distortion of the corner rounding is small! /.
  • the design layout shown in FIG. 20 (b) is corrected to the post-OPC layout shown in FIG. 20 (d) when low-precision processing is performed.
  • the post OPC layout shown in Fig. 20 (d) is finished on the wafer as shown in Fig. 20 (f).
  • the post-OPC layout shown in Fig. 20 (d) is not corrected for the corner layout in advance with respect to the design layout shown in Fig. 20 (b). Therefore, in the wafer finish shown in Fig. 20 (f), a little corner rounding distortion remains compared to Fig. 20 (e). That is, the inner diameter (and outer diameter) of the corner is smaller in FIG. 20 (e) than in FIG. 20 (f) (inner diameter X and inner diameter y).
  • the inner and outer diameters are also increased by low-precision processing.
  • the core is placed near the active layer as shown in Fig. 20 (a).
  • high dimensional accuracy is required, so high accuracy processing is performed.
  • the conductor layer layout having no corner in the vicinity of the active layer as shown in FIG. 20B does not require high and dimensional accuracy, low-precision processing is performed.
  • FIG. 20 (f) shows a case where the active layer is formed in the vicinity of the corner by a dotted line.
  • the overlapping area (gate size) between the active layer and the conductor increases due to corner rounding distortion, which may cause variations in transistor characteristics, so low-precision processing must be performed. Is not appropriate.
  • the semiconductor manufacturing mask, and the optical proximity processing method according to the present embodiment a region overlapping with the active layer and a region in the vicinity thereof in the conductor layer are included. In this case, high-precision processing is performed, and low-precision processing is performed in a region of the conductor layer away from the region overlapping with the active layer. Therefore, as in the first embodiment, the processing time can be shortened and the manufacturing cost can be reduced.
  • the IC device manufactured in this way has a high CD accuracy in the active layer and a region in the vicinity thereof, and a low CD accuracy in a region away from the active layer by a predetermined distance. It has features.
  • the CD accuracy depends on the width of the conductor layer
  • the allowable error in the conductor layer having a large width is relatively large and thin.
  • the allowable error in a conductor layer having a width is relatively small. Accordingly, even when processing is performed with the same accuracy, different processing may be performed for a plurality of conductor layers having different widths.
  • the regions that can be processed with low accuracy in the conductor layer have been described with reference to FIGS. 12 and 20 as the layout that allows low-accuracy processing.
  • a region in the active layer that can be processed with low accuracy will be described.
  • FIG. 21 is a diagram showing a design layout, a post-OPC layout, and a wafer finish for high-precision processing and low-precision processing, respectively.
  • Fig. 21 (a) shows the layout of the active layer (hatched portion) where the contact (thick line portion) is formed
  • Fig. 21 (b) shows the layout of the active layer where the contact is not formed. It is. That is, since the layout shown in FIG. 21 (a) requires high dimensional accuracy, high-precision processing is required, but the layout shown in FIG. 21 (b) does not require high dimensional accuracy. Therefore, high-precision processing is not required. Therefore, as shown in Fig. 21 (b), when the contact is not formed, the layout of the active layer is extracted using the existing DRC tool and processed with low accuracy, thereby shortening the processing time and reducing the manufacturing cost. It becomes possible to do.
  • the design layout shown in Fig. 21 (a) is corrected to the post-OPC layout shown in Fig. 21 (c) when high-precision processing is performed.
  • the post-OPC layout shown in Fig. 21 (c) is finished on the woofer as shown in Fig. 21 (e).
  • the design layout shown in Fig. 21 (a) is corrected in advance for corner rounding and edge shift distortion. Therefore, in the wafer finish shown in Fig. 21 (e), corner rounding and edge shift distortion are small.
  • the design layout shown in FIG. 21 (b) is corrected to the post-OPC layout shown in FIG. 21 (d) when low-precision processing is performed.
  • the post-OPC layout shown in Fig. 21 (d) is finished on the woofer as shown in Fig. 21 (f).
  • the post-OPC layout shown in Fig. 21 (d) is not corrected for the design of the design layout shown in Fig. 21 (b) to anticipate corner rounding distortion. Therefore, in the wafer finish shown in FIG. 21 (f), the corner rounding and the distortion of the edge shift remain slightly as compared with FIG. 21 (e).
  • the IC device manufactured in this manner has a high CD accuracy in the active layer where the contact is formed, and a contact is not formed. In the active layer, the CD accuracy is low.
  • FIG. 22 is a diagram showing a design layout, a post-OPC layout, and a wafer finish for high-precision processing and low-precision processing, respectively.
  • FIG. 22 (a) the layout of the active layer (hatched part) having a corner near the conductor layer (in other words, the conductor layer formed near the corner) is shown in FIG. ) Shows the layout of the active layer that does not have a conductor layer near the corner.
  • the layout shown in FIG. 22 (a) requires high dimensional accuracy, high-precision processing is required, but the layout shown in FIG. 22 (b) does not require high dimensional accuracy. Therefore, high-precision processing is not required. Therefore, as shown in Fig. 22 (b), the layout of the active layer that does not overlap the conductor layer in the vicinity of the corner is extracted using the existing DRC tool, and low-precision processing is performed. By doing so, the processing time can be shortened and the manufacturing cost can be reduced.
  • the design layout shown in Fig. 22 (a) is corrected to the post-OPC layout shown in Fig. 22 (c) when high-precision processing is performed.
  • the post-OPC layout shown in Fig. 22 (c) is finished on the wafer as shown in Fig. 22 (e).
  • the post-OPC layout shown in Fig. 22 (c) is a correction to the design layout shown in Fig. 22 (a), taking into account the distortion of the edge shift that intersects the corner rounding and the conductor layer in advance. Go! Therefore, in the wafer finish shown in Fig. 22 (e), the distortion of the edge shift is small! /, Intersecting the corner rounding and the conductor layer.
  • the design layout shown in FIG. The post-OPC layout shown in Fig. 22 (d) is corrected.
  • the post-OPC layout shown in Figure 22 (d) is finished on the wafer as shown in Figure 22 (f).
  • the design layout shown in Fig. 22 (b) is corrected in advance to account for corner rounding and edge shift distortion. Therefore, in the wafer finish shown in FIG. 22 (f), the corner rounding and the distortion of the edge shift remain slightly as compared with FIG. 22 (e).
  • FIG. 22 (f) shows a case where a conductor layer is formed in the vicinity of a corner by a dotted line.
  • the area of overlap between the active layer and the conductor (gate size) increases due to the corner rounding distortion, which may cause variations in transistor characteristics, so low-precision processing should be performed. Is not appropriate.
  • the IC device manufactured in this way has high CD accuracy in the active layer in which the conductor layer is formed in the vicinity of the corner, and the conductor layer is not formed in the vicinity of the corner!
  • the active layer (the active layer whose corner is separated from the conductor layer by a predetermined distance) has a feature that the CD accuracy is low.
  • the required CD accuracy depends on the width of the conductor layer, even if processing is performed with the same accuracy, the conductor layer having a thick width can be!
  • the allowable error is relatively small in a conductor layer having a relatively large and narrow width. Therefore, even when processing is performed with the same accuracy, different processing may be performed for a plurality of active layers formed in the vicinity of a plurality of conductor layers having different widths.
  • the semiconductor manufacturing mask, and the optical proximity processing method according to the present embodiment high-precision processing is performed in the active layer in the region used for the transistor gate. In a region of the active layer that is not used as a transistor gate, low-precision processing is performed. Therefore, as in Embodiments 1 and 2, the processing time can be shortened and the manufacturing cost can be reduced. ⁇ Embodiment 4>
  • the region capable of low-precision processing in the active layer has been described with reference to FIGS. 21 and 22 as the layout capable of low-precision processing.
  • an area where low-precision processing can be performed in the wiring layer (wiring area) will be described.
  • a region in which a contact or via (hereinafter collectively referred to as a hole layer (hole region)) is formed is used as a wiring, and thus high dimensional accuracy is required.
  • a hole layer hole region
  • the region of the wiring layer where the hole layer is not formed is not used as wiring, the required dimensional accuracy is low. Therefore, low-precision processing may be performed for such an area.
  • FIG. 23 is a diagram showing a design layout, a post-OPC layout, and a wafer finish for high-precision processing and low-precision processing, respectively.
  • FIG. 23 (a) shows the layout of the wiring layer in which the hole layer (thick line portion) is formed
  • FIG. 23 (b) shows the layout of the wiring layer in which the hole layer is not formed.
  • the layout shown in Fig. 23 (a) requires high dimensional accuracy, so the force that requires high-precision processing is required.
  • the layout shown in Fig. 23 (b) does not require high dimensional accuracy. Therefore, high-precision processing is not required. Therefore, as shown in Fig. 23 (b), the layout of the wiring layer where the hole layer is not formed is extracted using existing DRC tools and processed with low accuracy, thereby shortening the processing time and reducing the manufacturing cost. It becomes possible to do.
  • the design layout shown in FIG. 23 (a) is corrected to the post-OPC layout shown in FIG. 23 (c) when high-precision processing is performed.
  • the post-OPC layout shown in Fig. 23 (c) is finished on the wafer as shown in Fig. 23 (e).
  • the post-OPC layout shown in Fig. 23 (c) is a correction of the design layout shown in Fig. 23 (a), taking into account distortions in corner rounding, line end receding, and edge deviation. Yes. Therefore, in the wafer finish shown in Fig. 23 (e), the distortion of corner rounding and edge shift is small.
  • the design layout shown in FIG. 23 (b) is corrected to the post-OPC layout shown in FIG. 23 (d) when low-precision processing is performed. Ray after OPC shown in Figure 23 (d) The out is finished on the wafer as shown in Figure 23 (f).
  • the design layout shown in Fig. 23 (b) is corrected in advance to compensate for corner rounding and edge shift distortion. Therefore, in the wafer finish shown in Fig. 23 (f), corner rounding and edge shift distortion remain slightly compared to Fig. 23 (e).
  • the semiconductor manufacturing mask, and the optical proximity processing method according to the present embodiment high-precision processing is performed in a region used for wiring in the wiring layer. In a wiring layer that is not used for wiring, a low-accuracy process is performed. Therefore, as in the first to third embodiments, the processing time can be shortened and the manufacturing cost can be reduced.
  • the IC device manufactured in this way has a high CD accuracy in the wiring layer in which the hole layer is formed and no hole layer, and the CD layer has a low CD accuracy. It has the characteristics.
  • the wiring layer Even if the wiring layer has a hole layer, the wiring layer is always fixed to the drain potential Vdd or the collector potential Vcc, or connected to another wiring layer via the hole layer.
  • the wiring layer that is not required is less accurate than the other wiring layers. For such a wiring layer, it is possible to further reduce processing time and manufacturing costs by performing low-precision processing.
  • the CD accuracy depends on the width of the wiring layer
  • the allowable error in the wiring layer having a large width has a relatively large and narrow width.
  • the allowable error in the wiring layer is relatively small. Therefore, even when processing is performed with the same accuracy, different processing may be performed for a plurality of wiring layers having different widths.
  • high-precision processing is performed in a region overlapping the hole layer in the wiring layer and a region in the vicinity thereof, and a region separated from the region force overlapping the hole layer in the wiring layer.
  • the IC device manufactured in this way has high CD accuracy in the region overlapping the hole layer in the wiring layer and the region in the vicinity thereof, and in the region separated from the region force overlapping the hole layer in the wiring layer.
  • Low accuracy ⁇ and ⁇ It has the characteristics. That is, in the wiring layer, the region that overlaps with the hole layer and the region in the vicinity thereof has a sufficiently large overhang at the end of the line, and is shaped like the tip of a match rod. In the area apart from the overlapping area, the amount of overhang at the end of the line is small and sharp.
  • the region in the wiring layer where low-accuracy processing can be performed has been described using FIG.
  • the region in the hole layer that can be processed with low accuracy will be described.
  • a region where wiring is formed in the hole layer is connected to another layer, and thus high dimensional accuracy is required.
  • the region of the hole layer where the wiring layer is not formed is not connected to other layers, the required dimensional accuracy is low. Therefore, low-precision processing may be performed for such an area.
  • FIG. 24 is a diagram showing the design layout, post-OPC layout, and wafer finish for each of the high-precision processing and low-precision processing.
  • FIG. 24 (a) shows the layout of the hole layer (thick line portion) where the wiring layer is formed
  • FIG. 24 (b) shows the layout of the hole layer where the wiring layer is not formed.
  • the layout shown in Fig. 24 (a) requires high dimensional accuracy, so the force that requires high-precision processing is required.
  • the layout shown in Fig. 24 (b) does not require high dimensional accuracy. Therefore, high-precision processing is not required. Therefore, as shown in Fig. 24 (b), the layout of the hole layer where the wiring layer is not formed is extracted using existing DRC tools and processed with low accuracy, thereby reducing processing time and manufacturing costs. It becomes possible.
  • the design layout shown in Fig. 24 (a) is corrected to the post-OPC layout shown in Fig. 24 (c) when high-precision processing is performed.
  • the post-OPC layout shown in Fig. 24 (c) is finished on the woofer as shown in Fig. 24 (e).
  • the post-OPC layout shown in Fig. 24 (c) corrects the design layout shown in Fig. 24 (a) with an expectation of distortion of the edge position. Therefore, in the wafer finish shown in FIG. 24 (e), the shape is almost a perfect circle, and the edge position distortion is small.
  • the design layout shown in Fig. 24 (b) The post-OPC layout shown in Fig. 24 (d) is corrected.
  • the post-OPC layout shown in Figure 24 (d) is finished on the wafer as shown in Figure 24 (f).
  • the post-OPC layout shown in Fig. 24 (d) is not corrected for the design of the layout shown in Fig. 24 (b) with the edge position distortion in advance. Therefore, in the wafer finish shown in Fig. 24 (f), a little distortion of the edge position remains compared to Fig. 24 (e). ).
  • V is highly accurate in the region of the hole layer where the wiring layer is formed. If the wiring layer of the hole layer is not formed, the region is processed with low accuracy. Therefore, as in the first to fourth embodiments, the processing time can be shortened and the manufacturing cost can be reduced.
  • the IC device manufactured in this way has a high CD accuracy in the hole layer in which the wiring layer is formed, and no wiring layer is formed, and the CD accuracy in the hole layer is low. It has the characteristics. That is, the roundness of the layout shape is high in the hole layer where the wiring layer is formed, and the roundness of the layout shape is low in the hole layer where the wiring layer is not formed.
  • the wiring layer in the vicinity of such a hole layer also has a relatively low required accuracy, so the number of hole layers that are fixed within a predetermined distance and fixed at a substantially constant potential is larger than a predetermined threshold value.
  • the processing time and manufacturing cost can be reduced by reducing the OPC accuracy of the wiring layer within a predetermined distance determined separately.
  • a plurality of hole layers fixed at a substantially constant potential are arranged so as to be within a predetermined distance from adjacent hole layers. Treatment, corner rounding, etc. Even if some of the hole layers are stepped out due to the large distortion, other hole layers can be compensated for, so that low-precision processing can be performed.
  • the wiring layer shown in FIG. 25 (b) is arranged at a position where a plurality of hole layers should be in contact with each other more than a predetermined distance. Necessary.
  • the CD accuracy depends on the area of the hole layer, even if processing is performed with the same accuracy, the allowable error for the hole layer having a large size and area is relatively small. The tolerance allowed for a hole layer having a large and small area is relatively small. Therefore, even when processing is performed with the same accuracy, different processing may be performed for a plurality of hole layers having different areas.
  • a layout capable of low-precision OPC processing can be obtained by referring to other related layers with respect to the layer of the layout subject to OPC processing. It is characterized by extracting
  • Embodiments 1 to 5 the method for reducing the processing accuracy by using the basic functions of DRC has been described.
  • a method of reducing the processing accuracy by aligning (merging) a plurality of types of design patterns having similar shapes to one type of post-OPC pattern will be described.
  • FIG. 26 is a top view showing the method for manufacturing a semiconductor according to the present embodiment.
  • the post-OPC layout shown in FIG. 26 (a) is composed of post-OPC patterns 201-204.
  • the post-OPC patterns 201 to 204 are respectively provided with appropriations 211 to 214 corresponding to the pattern force corresponding to the contact pads!
  • the force portions 202 having the same width in the apportionments 201, 203, 204 ⁇ have different widths than the portions 201, 203, 204.
  • the positions where the post-OPC turns 201, 203, and 204 are provided with the apportioning 211, 213, and 214 are slightly different.
  • the post-OPC pattern 202 includes a portion 202 having a width different from that of the portions 201, 203, and 204. It is thought that it has a different shape and simulation result from 201, 203, 204.
  • the post-OPC layout shown in FIG. 26 (b) is composed of post-OPC patterns 201a to 202a. That is, the post-OPC patterns 201, 203, and 204 shown in FIG. 26 (a) have similar shapes to each other by low-precision OPC processing, so one post-OPC pattern 201a obtained from the post-OPC pattern 201 is used. Since the post-OPC pattern 202 shown in FIG. 26 (a) has a different shape from the post-OPC patterns 201, 203, and 204, the post-OPC pattern 201a is corrected to be different from the post-OPC pattern 201a. Is done. That is, in FIG. 26, the region excluding the portion 211 etc. in the post-OPC pattern 201 etc. functions as the first portion according to the present invention, and the portion 211 etc. functions as the second portion according to the present invention.
  • FIG. 27 is a flowchart showing an OPC processing method according to the present embodiment.
  • FIG. 27 is a flowchart in which steps S3-2 to S3-4 are performed between step S3 and step S4 in the flowchart shown in FIG.
  • step S 3-2 the difference is calculated for each of the plurality of types of low-accuracy OPC patterns obtained by the setting process and the correction process in step S 3. This difference is calculated based on the layout shape or simulation results.
  • step S3-3 whether the multiple types of low-accuracy OPC patterns are similar to each other by comparing the difference calculated in step S3-2 with a predetermined threshold value. Determine.
  • step S3-4 based on the result determined in step S3-3, a plurality of similar post-OPC patterns are merged into one post-OPC pattern. This makes it possible to merge multiple types of similar post-OPC patterns into one post-OPC pattern.
  • the post-OPC pattern 201, 203, 204 force The case where the post-OPC pattern 201a obtained from the post-OPC pattern 201 is merged is described. First, it can be merged with the post-OPC pattern 203 or the post-OPC pattern 204 force! In other words, it is optional to select one of multiple types of post-OPC patterns, or OP C post-pattern 201-204 force Not limited to the pattern obtained, a predetermined pattern registered in advance may be used.
  • the IC device manufactured in this way has a feature that the CD accuracy in a plurality of patterns having the same shape is low.
  • the method of reducing the processing accuracy by merging a plurality of types of design patterns having similar shapes into one type of post-OPC pattern has been described.
  • the OPC process is merged after performing multiple OPC processes on multiple types of design patterns that have similar shapes to each other, so even if the mask drawing time can be shortened, the load associated with the OPC process is significantly reduced. There are cases where it is not possible.
  • a method for reducing the processing accuracy while reducing the load associated with the OPC processing will be described.
  • FIG. 28 is a top view showing the method for manufacturing a semiconductor according to the present embodiment.
  • the design cell 301 is surrounded by the design cells 302 to 305.
  • the design cell 302 force the design cell 3 Designed to the left of 01 303 design power 303 Power to the left of design paper 301 Designed power 304 to power 304 Power design paper 30
  • the design cell 305 is arranged to the right of 30 1 respectively.
  • Each of the design cells 301 to 305 includes a plurality of design layouts and constitutes a general-purpose predetermined circuit (such as an AND circuit) in a random logic circuit. Also, as shown in FIG. 28 (a), these design cells have different widths for each cell type and the same height regardless of the cell type.
  • the design layout management database (library) registers the cell names (circuit names) of each design cell and the coordinates of the four vertices of each design cell. Therefore, by referring to this library, the cell names of the design cells 301 to 305 and their positional relationships can be obtained.
  • the design cell 301 is composed of only a dummy layout or a layout having a low required accuracy in the boundary portion around the cell will be described.
  • design cells 301 to 305 each having a predetermined circuit strength are designed cells 301 having only a dummy layout or a layout having a low required accuracy in the boundary portion around the cells.
  • high-precision processing is not necessary for the entire design cell 301 or the boundary portion around the cell.
  • the processing time can be shortened and the manufacturing cost can be reduced by performing the low-precision processing on the entire design cell 301 or the boundary portion around the cell.
  • the design cell 301 is replaced with a post-OPC cell 301a that has been subjected to low-accuracy processing only in its entirety or its periphery, and other design cells including the design cells 302 to 305 are replaced.
  • post-OPC cells including post-OPC cells 301a to 305a are generated by performing high-precision processing except for the boundary with the design cell 301.
  • the design cell 301 may be subjected to figure calculation or simulation based on polygon information in the cell to obtain a post-OPC layout, or a design cell 301 prepared in advance. You can use the post-OPC layout that corresponds to the layout inside. By replacing the pre-prepared layout after OPC as it is, there is no need to perform figure calculation or simulation based on the polygon information in the design cell 301. It is possible to shorten the management time and reduce the manufacturing cost.
  • the design cells 301 to 305 may have different widths for each type of cell, for example, when the width of the design cell 301 is large, the design cells 301 to 303 are arranged above and below the design cell 301. There may be other cases where design cells are arranged. In such a case, the cell names and positions of all the design cells placed above and below the design cell 301 may be used, or only the cell names and positions of the main design cells may be used. .
  • FIG. 29 is a flowchart showing an OPC processing method according to the present embodiment.
  • FIG. 29 is a flow chart shown in FIG. 7, in which steps 31-1 to 31-2 are arranged between step S1 and step S2 together with the row and step 33 between step 32 and step 34. Steps 32-1 to 32-2 are completed.
  • step SI-1 low-accuracy cell reference information is extracted to obtain information on design cell 301.
  • step S1-2 using the design layout registered in the library in step S1, information on the design cell 301 and the surrounding design cells 302 to 305 (cell names and relative coordinates of the apex design cell 301) are obtained. Ask.
  • step S2 the design layout input in step S1 is classified according to the accuracy required for OPC. As a result, classification is performed into low-accuracy patterns with low required accuracy and high-accuracy patterns with high required accuracy.
  • the cell reference information of the design cell 301 between the design cells 302 to 305 is classified as a replacement target based on the information obtained in step S1-1.
  • step S2-1 the process proceeds to step S2-1, and by searching the library using the information obtained in step S1-2, information about post-OPC cell 301a corresponding to design cell 301 registered in advance. (Including cell name and polygon information).
  • step S2-2 the design cell 301 is replaced with the post-OPC cell 301a obtained at step S2-1.
  • the post-OPC cell 301a can be obtained from the design cell 301 in which the simulation is performed after the figure is calculated based on the polygon information in the design cell 301.
  • step S3 is a force step S4 arranged in parallel to steps S2-1 to S2-2.
  • Step S4 is arranged after step S2-2 and step S3.
  • the design cell itself and the types of design cells arranged around the design cell we classify whether it is possible to perform low-precision processing. If low-accuracy processing is possible, the post-OPC layout is also obtained for the design cell power by replacing the pre-registered post-OPC layout. Therefore, since graphic calculation and simulation are not performed, in addition to the effect of the sixth embodiment, the load associated with the OPC process can be reduced and the process can be performed at a higher speed.
  • the force described in the case of classifying the design cell 301 using all the information of the design cells 302 to 300 arranged at the top, bottom, left, and right of the design cell 301 is not limited to this. If the required accuracy of the pattern at the upper and lower cell boundaries of design cell 301 is lower than that on the left and right, the cell layout in the vertical direction is not taken into account, and information on only design cells 304 to 305 placed on the left and right is used.
  • the design cell 301 may be classified by using it. Or, for example, when it can be divided from the cell name (circuit name) of the design cell 301 that only the dummy layout is stored in the design cell 301, information on the surrounding design cells is not used. Instead, it may be classified into the low-accuracy pattern using only the cell name of the design cell 301. By simplifying in this way, the processing time for classification can be reduced to, for example, 40-: 1/00.
  • design cells are arranged at the edges in the design layout, four design cells are not necessarily arranged at the periphery (two if only the left and right arrangements are considered). . Therefore, when the design cell is placed at the end in the design layout, classification is performed using the information of the surrounding three design cells (one if considering only the left and right placement), and the design cell is placed in the design layout. If the cells are arranged at the corners, classification may be performed using information on the surrounding two design cells (one if only the left and right arrangements are considered).
  • the IC device manufactured as described above has low and high accuracy at least in the cell boundary part of the design layout.
  • FIG. 30 (a) shows a rectangular design cell 301 (first design cell) and its surroundings.
  • a low-precision area 310 is provided at the boundary with each rectangular design cell (second design cell).
  • the low-accuracy region 310 at the boundary is a frame-like region having a width obtained by adding, for example, the distance affected by the proximity effect in semiconductor manufacturing or the distance affected by the OPC process.
  • the design cell 301 has a high-precision region (for example, the gate wiring 172 in FIG.13 (b)) at the center and a low-precision region 310 (for example, at the peripheral portion).
  • FIG. 31 (a) shows an example in which the low-accuracy region 310 is provided at the boundary between the entire design cell 301 and the surrounding design cells. At this time, as shown in FIG. 31 (b), all of the design cells 301 are in a low accuracy region (for example, the dummy gate wiring 182 in FIG. 13 (b)).
  • FIG. 32 shows an example in which the design cell 301 is classified using the information of the left and right cells as described above (however, in this drawing, individual shapes related to correction are shown). Is not expressed).
  • the design cell 301 is laid out with a gate wiring 172 formed so as to cross the active region 174 and a contact 176 formed so as to be electrically connected to the active region 174. ing.
  • the upper edge 340a and the lower edge 340b of the design cell 301 include a line end (gate wiring 172) whose accuracy requirement is relatively small.
  • the upper edge 340a and the lower edge 340b (a set of first boundary parts facing each other) are connected to the upper edge 340a and the lower edge 340b, even in the low precision region of the boundary surrounding the design cell 301. It is characterized by lower accuracy than the left edge 350a and right edge 350b (a pair of second boundaries facing each other).
  • the design cell 301 includes an active layer and a conductor layer, but the low-accuracy region may be different in each layer. Furthermore, the point that the low-accuracy region may be different in each layer is the same in other embodiments.
  • each design cell force has a different width for each cell type and the same height independent of the cell type. May have the same width independent of the cell type and the same height independent of the cell type.
  • 3 design cells (2 in the case of corners) are placed around it. If a design cell is not arranged at the end in the design layout, in some cases, four design cells are always arranged around it. Accordingly, since the positional relationship between design cells can be reduced, the processing can be simplified and the processing time can be shortened.
  • the IC device manufactured in this way has the! / ⁇ ⁇ characteristics when the design cells are arranged in a grid pattern.

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Abstract

　本発明は、ロジック回路を含む半導体装置に関し、処理時間を短縮し製造コストを低減することを目的とする。そして、上記目的を達成するために、ロジック回路の形成領域（１１４）は、所定の精度で光近接補正処理された第１領域（１１４ｂ，１７０）と、所定の精度より低い精度で光近接補正処理された第２領域（１１４ａ，１８０）とを備える。特に第１領域（１１４ｂ，１７０）は、トランジスタとして動作するゲート配線（１７２）を有し、第２領域（１１４ａ，１８０）は、トランジスタとして動作しないダミーレイアウト（１８２）を有する。

Description

明 細 書
半導体装置およびその製造方法ならびに半導体製造用マスク、光近接 処理方法
技術分野
[0001] 本発明は、半導体装置およびその製造方法ならびに半導体製造用マスク、光近接 処理方法に関し、特に、半導体装置等の設計パターンを転写するときに生じる歪み を効率的に補正するための技術に関する。
背景技術
[0002] 従来の半導体装置の製造方法においては、設計により得られた設計レイアウトは、 光近接効果に伴う歪みを予め見込んで補正する OPC (Optical Proximity Correction ：光近接補正）を施され OPC後レイアウトへ変換された後に、マスクとして描画される 。描画により得られたマスクを用いてゥヱーハへ露光することにより、設計パターンの ゥエーハへの転写が行われる。なお、この設計パターンの転写においては、必ずしも マスクを用いる必要はなぐあるいは、 OPC後レイアウトを用いて、ゥエーハへの直接 描画 (直描)が行われてもよい。
[0003] 上記の OPCにお 、ては、光リソグラフィだけでなぐ荷電ビームリソグラフィ、 X線リソ グラフィ、エッチング、 CMP、およびマスク形成等のプロセスにおいて生じる歪みが 想定されている。
[0004] 一般に、より高精度な OPC処理を行うこととマスクゃゥエーハの製造コストとはトレー ドオフの関係にある。すなわち、より高精度な OPCは、より高コストとなる傾向にある。
[0005] 従来から、 OPC処理のための手法としては、ルールベース OPCが主に用いられて いる。ルールベース OPCでは、補正ステップの単位や、補正対象の細分化段数、コ ーナ一部の補正段数、ライン端部の補正段数などが高精度化のためのパラメータで あるが、これらを高精度にすることにより、処理時間および製造コストが増大するという 問題がある。
[0006] また、近年、ルールベース OPCに代わって、モデルベース OPCが用いられるように なっている。モデルベース OPCは、ルールベース OPCが DRC (Design Rule Checke r)的な図形的特徴を元に補正ルールを人間が記述するのに比べ、リソグラフイシミュ レーシヨンを用いてゥエーハ上に形成されるパターン形状を予測しながら補正する。 従って、より高精度な補正が可能である反面、シミュレーションをチップレベルで行う のでさらに処理時間が増大するという問題がある。この処理時間は、従来と同様の処 理リソースを用いた場合には、数日力も数週間となる場合もある。
[0007] また、モデルベース OPCでは、一般に、ルールベース OPCに比べて、 OPC後レイ アウトがより複雑な形状となるので、出力されるデータがさらに増大する。従って、 OP C後レイアウトをマスクデータに変換しゥエーハ上に描画するために必要な処理時間 力 Sさらに増大するという問題がある。
[0008] モデルベース OPCでは、移動するエッジの長さ方向の単位長や、その単位の数や 移動のステップなどが高精度化のためのパラメータである力 高精度にすれば、 OP C処理に要するリソースのみならず描画データ数も増加するので、製造コストは増大 する傾向にある。
[0009] すなわち、ルールベース OPCおよびモデルベース OPCいずれにおいても、 OPC 処理を高精度にすることによる処理時間および製造コストの増大が問題となっている
[0010] このような問題点を解決するために、 OPC処理の精度をレイアウトの種類に応じて 変化させ、処理時間を短縮し製造コストの低減等を図る手法が考えられている。従来 の補正手法の例は、例えば特許文献 1〜8に開示されている。
特許文献 1 特開平 10- - 199785号公報
特許文献 2特開平 10- - 301255号公報
特許文献 3特開 2000 — 162758号公報
特許文献 4特開 2001 — 100390号公報
特許文献 5特開 2002 —341514号公報
特許文献 6特開 2003 173012号公報
特許文献 7特開平 9 319067号公報
特許文献 8特開 2002 — 328457号公報
従来の OPC手法においては、フォトマスクのうちメモリに対応するメモリ領域につい ては、 OPC処理の精度をレイアウトの種類に応じて変化させている。しかし、これらの 手法は、フォトマスクのうちランダムロジック回路に対応するランダムロジック領域に対 しては、必ずしも適切であるとは言い難い。従って、ランダムロジック回路を含む半導 体装置においては、処理時間を短縮し製造コストを低減することができない場合があ るという問題点があった。
発明の開示
[0013] 本発明は以上の問題点を解決するためになされたものであり、ロジック回路を含む 半導体装置において処理時間を短縮し製造コストを低減することができる半導体装 置およびその製造方法ならびに半導体製造用マスク、光近接処理方法を提供するこ とを目的とする。
[0014] 本発明に係る半導体装置の態様は、ロジック回路を含む半導体装置であって、ロジ ック回路の形成領域は、所定の精度で光近接補正処理された第 1領域と、所定の精 度より低!、精度で光近接補正処理された第 2領域とを備える。
[0015] 本発明に係る半導体装置の態様によれば、ロジック回路を含む半導体装置におい て処理時間を短縮し製造コストを低減することができる。
[0016] 本発明に係る半導体製造用マスクの態様は、ロジック回路を含む半導体装置を製 造するための半導体製造用マスクであって、ロジック回路に対応するマスク領域は、 所定の精度で光近接補正処理された第 1領域と、所定の精度より低!ヽ精度で光近接 補正処理された第 2領域とを備える。
[0017] 本発明に係る半導体製造用マスクの態様によれば、ロジック回路を含む半導体装 置において処理時間を短縮し製造コストを低減することができる。
[0018] 本発明に係る光近接処理方法の態様は、ロジック回路を含む半導体装置を製造す るための光近接処理方法であって、ロジック回路の設計レイアウトの第 1領域に所定 の精度で第 1光近接補正処理を行う工程 (a)と、ロジック回路の設計レイアウトの第 2 領域に所定の精度より低い精度で第 2光近接補正処理を行う工程 (b)とを備える。
[0019] 本発明に係る光近接処理方法の態様によれば、ロジック回路を含む半導体装置に おいて処理時間を短縮し製造コストを低減することができる。
[0020] この発明の目的、特徴、局面、及び利点は、以下の詳細な説明と添付図面とによつ て、より明白となる。
図面の簡単な説明
[図 1]実施の形態 1に係るフォトマスクの構成を示す上面図である。
[図 2]マスクを用いた半導体装置の製造方法を示すフローチャートである。
[図 3]ゥヱーハへの直接描画による半導体装置の製造方法を示すフローチャートであ る。
[図 4]低精度な OPC処理と高精度な OPC処理との差異を説明するための上面図で ある。
[図 5]矩形状の設計レイアウトにおいてライン端の横のふくらみ不足を低減するため の OPC処理を示す上面図である。
[図 6]T字型の設計レイアウトにおいてコーナーのラウンデイングを低減するための O PC処理を示す上面図である。
[図 7]実施の形態 1に係る半導体装置の製造方法の一例を示すフローチャートである
[図 8]実施の形態 1に係る半導体装置の製造方法における設計レイアウト、 OPC後レ ィアウト、およびゥエーハ仕上がりを示す上面図である。
[図 9]実施の形態 1に係る半導体装置の製造方法の他の例を示すフローチャートで ある。
[図 10]低精度な設定処理と高精度な設定処理とが互いに影響を与えあう場合を示す 模式図である。
[図 11]実施の形態 1に係る半導体装置の製造方法の他の例を示すフローチャートで ある。
[図 12]実施の形態 1に係る半導体装置の製造方法におけるダミーレイアウトの特徴を 示す上面図である。
[図 13]実施の形態 1に係る半導体装置の製造方法におけるダミーレイアウトの特徴を 示す上面図である。
[図 14]実施の形態 1に係る半導体装置の製造方法における高精度な OPC処理と低 精度な OPC処理との差異を説明するための上面図である。 [図 15]実施の形態 1に係る半導体装置の製造方法における高精度な OPC処理と低 精度な OPC処理との差異を説明するための上面図である。
[図 16]実施の形態 1に係る半導体装置の製造方法における高精度な OPC処理と低 精度な OPC処理との差異を説明するための上面図である。
[図 17]実施の形態 1に係る半導体装置の製造方法における高精度な OPC処理と低 精度な OPC処理との差異を説明するための上面図である。
[図 18]実施の形態 1に係る半導体装置の製造方法における高精度な OPC処理と低 精度な OPC処理との差異を説明するための上面図である。
圆 19]実施の形態 1に係る半導体装置の製造方法における階層処理で展開する距 離を示す図である。
圆 20]実施の形態 2に係る半導体装置の製造方法における設計レイアウト、 OPC後 レイアウト、およびゥエーハ仕上がりを示す上面図である。
圆 21]実施の形態 3に係る半導体装置の製造方法における設計レイアウト、 OPC後 レイアウト、およびゥエーハ仕上がりを示す上面図である。
圆 22]実施の形態 3に係る半導体装置の製造方法における設計レイアウト、 OPC後 レイアウト、およびゥエーハ仕上がりを示す上面図である。
圆 23]実施の形態 4に係る半導体装置の製造方法における設計レイアウト、 OPC後 レイアウト、およびゥエーハ仕上がりを示す上面図である。
[図 24]実施の形態 5に係る半導体装置の製造方法における設計レイアウト、 OPC後 レイアウト、およびゥエーハ仕上がりを示す上面図である。
圆 25]実施の形態 5に係る半導体装置の製造方法における設計レイアウトおよび OP C後レイアウトを示す上面図である。
圆 26]実施の形態 6に係る半導体装置の製造方法を示す上面図である。
圆 27]実施の形態 6に係る半導体装置の製造方法を示すフローチャートである。 圆 28]実施の形態 7に係る半導体装置の製造方法を示す上面図である。
圆 29]実施の形態 7に係る半導体装置の製造方法を示すフローチャートである。 圆 30]実施の形態 7に係る半導体装置の製造方法を示す上面図である。
圆 31]実施の形態 7に係る半導体装置の製造方法を示す上面図である。 [図 32]実施の形態 7に係る半導体装置の製造方法を示す上面図である。
発明を実施するための最良の形態
[0022] <実施の形態 1 >
実施の形態 1に係る半導体装置およびその製造方法ならびに半導体製造用マスク 、光近接処理方法においては、ランダムロジック回路に対応するランダムロジック領 域にぉ 、て、高精度な処理を必要としな 、領域にっ 、ては低精度な処理を行うこと を特徴とする。このような精度の調整は、設計レイアウトに対して OPC (Optical Proxi mity Correction :光近接補正）を行うことにより OPC後レイアウトを生成する既存の E DA (Electrical Design Automation)ツールにおいて設定を調整することにより実施で きる。これにより、処理時間を短縮し製造コストを低減することが可能となる。
[0023] 図 1は、本実施の形態に係るフォトマスクの構成を示す上面図である。
[0024] 図 1 (a)には、フォトマスク 100の全体が示されている。フォトマスク 100は、 IC装置 領域 110とマーク Zダイシング領域 120とマスク周辺領域 130と力もなる。 IC装置領 域 110には、 IC装置に対応する領域が描かれている。マーク Zダイシング領域 120 には、製造工程において用いられるマークや、ゥエーハプロセス管理 Zゥエーハテス トのためのテストパターンが搭載されている。マスク周辺領域 130には、遮光帯が配 置されている。
[0025] 図 1 (b)には、図 1 (a)に示される IC装置領域 110の構成が示されている。 IC装置 領域 110は、アレイ状にパターンが形成されており、記憶装置に対応するメモリ領域 112と、メモリ領域 112以外の領域でありランダムロジック回路に対応するランダム口 ジック領域 114と力 なる。
[0026] 図 1 (c)には、図 1 (b)に示されるランダムロジック領域 114の構成が示されている。
ランダムロジック領域 114は、自動配置配線 (P&R)で論理ブロックを並べ、これらの 端子を接続した形状となっている。矩形状のセル 114a, 114bは、論理ブロックの単 位である。図 1 (c)においては、低精度に処理されるセル 114aと高精度に処理される セル 114bとの 2種類が配置されて!、る。
[0027] 図 1 (d)には、図 1 (c)と同様に、図 1 (b)に示されるランダムロジック領域 114の構 成が示されている。図 1 (d)においては、細線で示され高精度に処理されるパターン 114cと太線で示され低精度に処理されるパターン 114dとの 2種類が配置されて 、る 。図 1 (d)に示されるように、各パターンは、 1個のセル内に収まっていてもよぐあるい は、複数個のセルにまたがつていてもよい。例えば、低精度な処理を行う領域とは、 寸法変動、マスク重ね合わせずれ等のプロセス変動力 論理、遅延等、ランダムロジ ック部の回路動作に与える影響が小さい領域である。図 2は、マスクを用いた半導体 装置の製造方法を示すフローチャートである。図 2において、設計により得られた設 計レイアウトは、光近接効果等に伴う歪みを予め見込んで補正する OPCを施され OP C後レイアウトに変換される。 OPC後レイアウトはマスク上への描画のための描画デ ータに変換された後に、マスクプロセスにおいてマスク上に描画される。描画された マスクは、ゥエーハプロセスにおいて、フォトレジストを塗布されたゥエーハ上への露 光により、ゥエーハ上にパターン転写される。転写されたパターンを用いてエッチング 等を行いゥヱーハを加工することにより、半導体装置が製造される。図 3は、ゥエーハ への直接描画 (直描）による半導体装置の製造方法を示すフローチャートである。図 3において、設計により得られた設計レイアウトは、光近接効果等に伴う歪みを予め 見込んで補正する OPCを施され OPC後レイアウトに変換される。 OPC後レイアウト はゥエーハ上への描画のための描画データに変換された後に、ゥエーハプロセスに おいて、ゥエーハ上に塗布されたフォトレジストへ直接描画される。直接描画により転 写されたパターンを用いてエッチング等を行いゥエーハをカ卩ェすることにより、半導体 装置が製造される。
[0028] 次に、図 4〜6を用いて、低精度な処理を行った場合と高精度な処理を行った場合 とについて、描画データの形状を説明する。
[0029] 図 4は、低精度な OPC処理と高精度な OPC処理との差異を説明するための上面 図である。
[0030] 図 4 (a)に示される設計レイアウトは、低精度な処理を行われることにより、図 4 (b)に 示される OPC後レイアウトに補正される。図 4 (b)に示される OPC後レイアウトは、図 4 (c)に示されるように、複数個の矩形に分割され、 OPC後描画データに生成される。 図 4 (b)に示される OPC後レイアウトは、図 4 (a)に示される設計レイアウトに対して、 エッジ毎に一律にバイアスを与えているのみであるので、頂点数は増加しない。従つ て、図 4 (c)に示される OPC後描画データにおいては、矩形の個数は 3個と少ない。
[0031] 一方、図 4 (a)に示される設計レイアウトは、高精度な処理を行われることにより、図 4 (d)に示される OPC後レイアウトに補正される。図 4 (d)に示される OPC後レイアウト は、図 4 (e)に示されるように、複数個の矩形に分割され、 OPC後描画データに生成 される。図 4 (d)に示される OPC後レイアウトは、図 4 (a)に示される設計レイアウトに 対して、歪みを抑えるためにエッジを細力べ分割しているので、頂点数は増加してい る。従って、図 4 (e)に示される OPC後描画データにおいては、矩形の個数は 22個と 多い。
[0032] すなわち、低精度な処理を行う場合には、ゥエーハ上の仕上がり精度は低くなるが
、描画装置において描画すべき基本図形 (ここでは矩形)の個数が低減できるので、 処理時間を短縮し製造コストを低減することが可能となる。
[0033] 図 5は、矩形状の設計レイアウトにおいてライン端の横のふくらみ不足を低減するた めの OPC処理を示す上面図である。
[0034] 図 5 (a)に示される低精度な OPC後レイアウトは、頂点数 (すなわち分割数）は少な いが、図 5 (b)に示されるようにゥエーハ上に仕上げられた場合には、ライン端の横の ふくらみ不足はやや大きい。
[0035] 一方、図 5 (c)に示される高精度な OPC後レイアウトは、頂点数 (すなわち分割数） が多いが、図 5 (d)に示されるようにゥエーハ上に仕上げられた場合には、ライン端の 横のふくらみ不足はやや小さい。
[0036] 図 6は、 T字型の設計レイアウトにおいてコーナーのラウンデイングを低減するため の OPC処理を示す上面図である。
[0037] 図 6 (a)に示される低精度な OPC後レイアウトは、頂点数 (すなわち分割数）は少な いが、図 6 (b)に示されるようにゥエーハ上に仕上げられた場合には、コーナーのラウ ンデイングはやや大き ヽ（矢印部分における幅の広がりが大き 、)。
[0038] 一方、図 6 (c)に示される高精度な OPC後レイアウトは、頂点数 (すなわち分割数） は多いが、図 6 (d)に示されるようにゥエーハ上に仕上げられた場合には、コーナー のラウンデイングはやや小さ ヽ（矢印部分における幅の広がりが小さ 、)。
[0039] 図 7は、本実施の形態に係る OPCの処理方法の一例を示すフローチャートである。 [0040] まず、ステップ SIにおいて、設計レイアウトが入力される。入力された設計レイアウト は所定の管理用データベース (ライブラリ）に登録される。
[0041] 次に、ステップ S2に進み、ステップ S1において入力された設計レイアウトを、 OPC に要求される精度に応じて分類する。これにより、要求される精度が低い低精度バタ ーンと要求される精度が高い高精度パターンとに分類が行われる。
[0042] 次に、ステップ S3に進み、ステップ S2において分類された低精度パターンにおい て、設定処理および補正処理を行う。具体的には、頂点数等のパラメータの決定 (設 定処理）を行った後に、決定された諸条件に基づき DRC (Design Rule Checker)機 能やシミュレーションを用いて図形の変形 (補正処理）が行われる。
[0043] 次に、ステップ S4に進み、ステップ S2において分類された高精度パターンにおい て、設定処理および補正処理を行う。この設定処理においては、ステップ S3におい て設定されたパラメータを参照して、パラメータが設定される。これにより、ステップ S3 における設定処理がステップ S4における設定処理に影響を与える場合にも、この影 響に応じて適切なパラメータを設定することが可能となる。なお、具体的な処理の内 容はステップ S3と同様である。このようにステップ S4の処理は、ステップ S3の補正結 果 (OPC後レイアウト）を考慮して行われるが、ステップ S3では、高精度の補正結果 を参照することなく処理が行われるので、処理時間を短縮することができる。ここで、 ステップ S3とステップ S4とは、入れ替えることが可能である力 前段の処理は後段の 処理結果を考慮できないので、高精度の補正処理の方を、先の結果を参照できる後 段の処理として行うことが望まし 、。
[0044] 次に、ステップ S5に進み、ステップ S3およびステップ S4における補正処理により得 られた OPC後レイアウトを出力する。
[0045] 以上のステップ S1〜S5により、入力された設計レイアウトに基づき OPC後レイァゥ トを生成し出力することができる。なお、上述した処理では、ランダムロジック領域 114 等において同様の形状を有するレイアウトパターンであっても、異なる精度で異なる 形状を有するように処理を行うことができる。また、上述においては、ステップ S3で低 精度な設定処理および補正処理を行った後にステップ S4で高精度な設定処理およ び補正処理を行う場合について説明した。しかし、これに限らず、例えば、図 9を用い て後述するように、低精度な設定処理および高精度な設定処理を先に行った後に、 低精度な補正処理および高精度な補正処理を一括して行ってもよい。
[0046] 図 8は、高精度な OPC処理と低精度な OPC処理との差異を説明するための上面 図である。図 8 (a)には設計レイアウトが、図 8 (b) , (c)それぞれには高精度な OPC 処理および低精度な OPC処理による OPC後レイアウトが、図 8 (d) , (e)それぞれに は高精度な OPC処理および低精度な OPC処理によるゥエーハ仕上がりが、示され ている。
[0047] 図 8 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 8 (b) に示される OPC後レイアウトに補正される。図 8 (b)に示される OPC後レイアウトは、 図 8 (d)に示されるように、ゥエーハ上に仕上げられる。図 8 (b)に示される OPC後レイ アウトは、図 8 (a)に示される設計レイアウトに対して、ライン端の後退やコーナーのラ ゥンデイング等の歪を予め見込んだ補正を行っている。従って、図 8 (d)に示されるゥ エーハ仕上がりにお 、ては、ライン端の後退やコーナーのラウンデイング等の歪みは 小さい。
[0048] 一方、図 8 (a)に示される設計レイアウトは、低精度な処理を行われた場合には、図 8 (c)に示される OPC後レイアウトに補正される。図 8 (c)に示される OPC後レイアウト は、図 8 (e)に示されるように、ゥエーハ上に仕上げられる。図 8 (c)に示される OPC後 レイアウトは、図 8 (a)に示される設計レイアウトに対して、ライン端の後退を予め見込 んで一律にバイアスを与えて幅を太くしているのみである。従って、図 8 (e)に示され るゥエーハ仕上がりにおいては、ライン端はさほど後退していないが、図 8 (d)に比べ てコーナーのラウンデイング等の歪みが大きく残存している。
[0049] 図 9は、本実施の形態に係る OPCの処理方法の他の例を示すフローチャートであ る。図 9は、図 7に示されるフローチャートにおいて、ステップ S3に代えてステップ S3 — 1を、ステップ S4に代えてステップ S4— 1, S4— 2を、それぞれ行うものである。
[0050] ステップ S3— 1においては、ステップ S 2で分類された低精度パターンにおいて、設 定処理のみが行われる。また、ステップ S4—1においては、ステップ S2で分類された 高精度パターンにおいて、設定処理のみが行われる。そして、ステップ S4— 2におい ては、低精度な補正処理および高精度な補正処理が一括して行われる。以下では、 このように補正処理を一括して行う理由につ 、て説明する。
[0051] 図 7に示されるフローチャートにおいては、ステップ S3において低精度な設定処理 および補正処理を行った後にステップ S4にお 、て高精度な設定処理および補正処 理を行う。従って、高精度な設定補正処理と低精度な設定補正処理とが互いに影響 を与える場合においては、適切な設定処理を行うことが困難である場合がある。
[0052] 図 10は、高精度な補正処理が低精度な補正処理に影響を与える場合を示す模式 図である。図 10 (a)においては、設計レイアウト上に、高精度な処理を必要とする設 計レイアウトの領域 150と低精度な処理が可能な領域 160とが近接している。従って 、図 7に示されるように、領域 160の補正処理 (ステップ S3)が領域 150の設定処理（ ステップ S4)より先に行われる場合には、図 10 (b)に示されるように、 OPC後レイァゥ トである領域 160aの補正結果に阻まれ、領域 150aで高精度な補正を行うことができ ず、領域 160側に延ばすことができないので、仕上がりが後退する場合がある (領域 150, 160は点線でゥエーハ仕上がりは曲線でそれぞれ示されている）。一方、図 9 に示されるフローチャートにお!/、ては、ステップ S3— 1およびステップ S4— 1にお!/ヽ ては設定処理のみが行われ、ステップ S4— 2にお!/、ては各設定処理が互いに与え あう影響を参照しながら補正処理が一括して行われる。従って、図 7に示されるフロー チャートに比べて、要求される精度を満たす補正が可能である。図 10 (c)にその例を 示す。領域 150bのゥエーハ仕上がりを十分な精度で行うために、領域 160bの仕上 力 Sり精度を落としてこれを補っている。従って、図 9に示されるフローチャートにおいて は、低精度な補正処理が、高精度な補正処理に影響を与える場合においても、適切 な設定処理を行うことができる。
[0053] なお、互いに与え合う影響を参照しながら補正処理を行う手法は、ルールベース O PCおよびモデルベース OPCいずれにおいても実施可能である。すなわち、ルール ベース OPCにお!/、ては、 OPC実施前の設計レイアウトパターンを用いてパラメータ が設定される力 部分的に、 OPC実施後の他のレイアウトパターンを参照してパラメ ータを設定することができる。また、モデルベース OPCにおいては、 OPC実施後の 他のレイアウトパターンを参照してパラメータを設定しシミュレーションすることができ る。 [0054] また、図 7に示されるフローチャートは、図 9に示されるフローチャートに比べて、処 理の負荷は小さい。従って、例えば、領域 150, 160が互いに離れて配置されており 高精度な設定処理が低精度な設定処理に与える影響が小さい場合等には、図 7に 示されるような処理を行うことにより、 OPC処理リソースを効率的に使用することが可 能となる。
[0055] 図 11は、本実施の形態に係る OPCの処理方法の他の例を示すフローチャートで ある。図 11は、図 9に示されるフローチャートにおいて、ステップ S3— 1に代えてステ ップ S3— la〜3 - lcを行うものである。
[0056] ステップ S3— laにおいては、ステップ S2で分類された第 1低精度パターンにおい て、設定処理および補正処理が行われる。また、ステップ S3— lbにおいては、ステツ プ S2で分類された第 2低精度パターンにお 、て、設定処理および補正処理が行わ れる。この第 1低精度パターンおよび第 2低精度パターンは、互いに影響を与えあうこ とはなく、また他のパターンの処理の影響を受けることもないので、並列して補正処理 までを行うことが可能である。また、ステップ S3— lcにおいては、ステップ S2で分類 された第 3低精度パターンにおいて、設定処理が行われる。この第 3低精度パターン の設定処理は、第 1低精度パターンおよび第 2低精度パターンの設定処理の影響を 受けるので、これらの処理の後段に配置されている。また、この第 3低精度パターンの 設定処理はステップ S4— 1で行われる高精度パターンの設定処理の影響を受ける。 従って、第 3低精度パターンについては、ステップ S3— lcにおいて設定処理のみを 行い、ステップ S4— 1において高精度パターンの設定処理が行われた後に、ステツ プ S4— 2において、補正処理が一括して行われる。このように、他の影響を互いに受 けない第 1低精度パターンおよび第 2低精度パターンの設定処理を並列に行うことに より、図 9に示すフローチャートよりも処理時間を短縮することができる。
[0057] 次に、図 12〜18を用いて、ランダムロジック領域 114において、実際には高速トラ ンジスタとして動作しないダミーレイアウトを抽出する手法について説明する。ダミー レイアウトには低精度な処理を行うことにより、処理時間を短縮し製造コストを低減す ることが可能となる。
[0058] 具体的には、ランダムロジック領域 114のゲート層に対応する設計レイアウトにおい て、ゲートとして動作しない領域を抽出することにより、ダミーレイアウトを抽出できる。 このダミーレイアウトとしては、局所的な面積率を一定にするために挿入されるダミー ゲートや、容量、抵抗、ダイオード等の各素子が挙げられる。
[0059] 図 12は、ダミーレイアウトの特徴を示す上面図である。
[0060] トランジスタとして動作するポリシリコンなど導電材料力もなりトランジスタのゲート配 線として利用される導電体層 (導電体領域)は、活性層 (活性領域)との重なりを有す る。従って、活性層との重なりを有さないレイアウトパターンに着目することにより、ダミ 一レイアウトを抽出することが可能となる。
[0061] 図 12 (a)には活性層（ハッチング部分）との重なりを有する導電体層のレイアウトが 、図 12 (b)には活性層との重なりを有さない導電体層のレイアウトが、それぞれ示さ れている。すなわち、図 12 (a)に示されるレイアウトは、トランジスタとして動作するの で高精度な処理が必要とされるが、図 12 (b)に示されるレイアウトは、トランジスタとし て動作しないので高精度な処理が必要とされない。従って、図 12 (b)に示されるよう に活性層との重なりを有さない導電体層のレイアウトを既存の DRCツールを用いて 抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが 可能となる。
[0062] また、活性層との重なりを有する導電体層であっても、コンタクトを受けるためのコン タクト用パッドを有さな 、場合には他層に接続されな 、ので、トランジスタとして動作し ない。従って、コンタクト用パッドを有さないレイアウトパターンに着目することにより、 ダミーレイアウトを抽出することが可能となる。
[0063] 図 12 (c)には部分的に幅の広い端部であるコンタクト用パッドに対応するノ ッドパタ ーンを有する導電体層のレイアウトが、図 12 (d)にはコンタクト用パッドに対応するパ ッドパターンを有さない導電体層のレイアウトが、それぞれ示されている。すなわち、 図 12 (c)に示されるレイアウトは、トランジスタとして動作するので高精度な処理が必 要とされるが、図 12 (d)に示されるレイアウトは、トランジスタとして動作しないので高 精度な処理が必要とされない。従って、図 12 (d)に示されるようにコンタクト用パッド に対応するパッドパターンを有さない導電体層のレイアウトを既存の DRCツールを用 いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減するこ とが可能となる。なお、パターン幅が十分大きくコンタクト用パッドが不要であるようなト ランジスタもあり得るが、一般に、高速動作するトランジスタは線幅が小さいので、図 1 2 (c)に示されるように、活性層（ハッチング部分）との重なりの外に、コンタクト用パッ ドが必要となる。すなわち、トランジスタのゲート配線として線幅が小さい導電体のみ が配置される場合においては、このような手法でダミーパターンを抽出することが可 能となる。例えば高速トランジスタとは、ランダムロジック領域において、低精度領域 に形成され線幅の大きいゲート長さを有する低速トランジスタよりも線幅が小さぐ最 小加工寸法に近!、ゲート長を有し、高速で動作するトランジスタを 、う。
[0064] また、活性層との重なりおよび活性層との重なりの外に形成されたコンタクト用パッ ドを有する導電体層であっても、コンタクト用パッドにコンタクトが接続されていない場 合には他層に接続されないので、トランジスタとして動作しない。従って、コンタクトが 接続されていないレイアウトパターンに着目することにより、ダミーレイアウトを抽出す ることが可能となる。
[0065] 図 12 (e)には部分的に幅の広い端部（第 1幅広部）においてコンタクトに対応する パターン (太線部分）に接続された導電体層のレイアウトが、図 12 (f)には部分的に 幅の広 、端部（第 2幅広部）にお 、てコンタクトに対応するパターンに接続されて!、な い導電体層のレイアウトが、それぞれ示されている。すなわち、図 12 (e)に示されるレ ィアウトは、トランジスタとして動作するので高精度な処理が必要とされるが、図 12 (f) に示されるレイアウトは、トランジスタとして動作しな 、ので高精度な処理が必要とされ ない。従って、図 12 (e)に示されるようにコンタクトに対応するパターンに接続されな い導電体層のレイアウトを既存の DRCツールを用いて抽出し低精度な処理を行うこ とにより、処理時間を短縮し製造コストを低減することが可能となる。さらに、図 13 (a) に示されるように、活性層上の導電体層の幅が大きくその上にコンタクトのあるものは 、容量として使用されている場合がある。これらもダミーレイアウトとして扱うことが可能 である。
[0066] 図 13 (b)には、隣り合う設計セルにおいて、高精度領域 170と低精度領域 180とを 有する OPC後レイアウトの例が示されて!/、る。
[0067] 高精度領域 170には、活性領域 174を横切るように形成されるゲート配線 172と、 活性領域 174と電気的に接続するように形成されるコンタクト 176とがレイアウトされ ている。低精度領域 180には、ダミー活性領域 184を横切るように形成されるダミー ゲート配線 182がレイアウトされている。
[0068] 活性領域 174上には、ゲート絶縁膜を介して導電体層からなるゲート配線 172が形 成される。ゲート配線 172を挟んで両側に位置する活性領域 174はそれぞれソース 領域 Zドレイン領域となり、第 1トランジスタを構成する。また、ダミー活性領域 184上 には、絶縁膜を介して導電体層からなるダミーゲート配線 182が形成される。
[0069] 高精度領域 170は、トランジスタとして動作するので、高精度な OPC処理が施され 、ゲート配線 172は、設計レイアウトに対して、ライン端の後退やコーナーのラウンデ イング等の歪みを予め見込んだ補正を行っている。低精度領域 180は、トランジスタ として動作しないので、低精度な OPC処理が施され、ダミーゲート配線 182には一律 にバイアスを与えて幅を太くしているのみとしたり、エッジの分割を行わず、エッジ毎 の低精度な OPC処理をした例である。すなわち、ゲート配線 172およびダミーゲート 配線 182は、それぞれ端部と L字状の屈曲部とを有し、ゲート配線 172の屈曲部の内 径は、ダミーゲート配線 182の屈曲部の内径よりも小さぐゲート配線 172の端部のふ くらみは、ダミーゲート配線 182の端部のふくらみよりも大きくなるように補正されてい る。従って、図 13 (b)に示されるようにコンタクト 176に対応するパターンに接続され ないダミー活性領域 184のレイアウトを既存の DRCツールを用いて抽出し、対応する 設計セルに低精度な処理を行うことにより、処理時間を短縮し製造コストを低減するこ とが可能となる。
[0070] また、高精度領域 170の各ゲート配線 172は、略長方形の活性領域 174の長辺方 向に対して略垂直方向に所定の第 1ピッチ Aで形成され、一端は互いに接続されると ともに、他端は活性領域 174外で終端している。一方、低精度領域 180の各ダミーゲ ート配線 182も同様に略長方形のダミー活性領域 184の長辺方向に対して略垂直 方向に所定の第 2ピッチ Bで形成され、一端は互いに接続されるとともに、他端はダミ 一活性領域 184外で終端している。ここで、ダミーゲート配線 182は、写真製版工程 や、エッチング工程、平坦ィ匕工程における粗密間差の影響を抑制するために、局所 的な面積率を一定にするように挿入される。従って、第 1ピッチ Aと第 2ピッチ Bとは近 似するのが好ましく、本実施の形態では等しく形成されて ヽる。
[0071] これらのレイアウトによって形成されたゥエーハ上の仕上がりは、ゲートが終端して いる側（上記の他端)で比較すると、図 5で示すように、ダミーゲート配線 182のふくら みは、ゲート配線 172のふくらみより小さくなる。また、ゲートが互いに接続される側（ 上記の一端)の L字状の屈曲部のラウンデイングで比較すると、図 6で示すように、ダ ミーゲート配線 182のラウンデイングは、ゲート配線 172のラウンデイングより大きくな つている。
[0072] 次に、図 14〜18を用いて、低精度 OPCにより生成されたレイアウトの歪みについ て、高精度 OPCにより生成されたレイアウトの歪みとの比較により説明する。
[0073] 図 14は、高精度な OPC処理と一律にバイアスを与える低精度な OPC処理との差 異を説明するための上面図である。図 14 (a)には設計レイアウトが、図 14 (b) , (c)そ れぞれには高精度な OPC処理および低精度な OPC処理による OPC後レイアウトが 、図 14 (d) , (e)それぞれには高精度な OPC処理および低精度な OPC処理によるゥ エーハ仕上がりが、示されている。
[0074] 図 14 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 14 (b )に示される OPC後レイアウトに補正される。図 14 (b)に示される OPC後レイアウトは 、図 14 (d)に示されるように、ゥエーハ上に仕上げられる。図 14 (b)に示される OPC 後レイアウトは、図 14 (a)に示される設計レイアウトに対して、ライン端の後退ゃコー ナ一部のラウンデイングや近接する図形による影響等の歪みを予め見込んだ補正を 行っている。従って、図 14 (d)に示されるゥエーハ仕上がりにおいては、ライン端の後 退やコーナーのラウンデイングや近接する図形による影響等の歪みは小さい。
[0075] 一方、図 14 (a)に示される設計レイアウトは、ライン端部、コーナー部、近接する図 形の効果が考慮されずに、一律にバイアスを与える低精度な処理を行われた場合に は、図 14 (c)に示される OPC後レイアウトに補正される。図 14 (c)に示される OPC後 レイアウトは、図 14 (e)に示されるように、ゥ ーハ上に仕上げられる。図 14 (c)に示 される OPC後レイアウトは、図 14 (a)に示される設計レイアウトに対して、一律にバイ ァスを与えて幅を太くしているのみである。従って、図 14 (e)に示されるゥエーハ仕上 力 Sりにおいては、図 14 (d)に比べて、ライン端の後退量が大きぐまたライン端横のふ くらみ量が小さぐコーナーのラウンデイングが大きぐ近接する図形による影響等の 歪みが残存し、線幅もばらつくなど CD精度が低い。例えばランダムロジック部では通 常最小線幅を基準とした数種類の線幅を用いることが多いが、低精度な処理を行わ れた領域では、線幅が不規則にばらつくことになる。
[0076] 図 15は、高精度な OPC処理とエッジの分割を行わず、エッジの位置を高精度に補 正する低精度な OPC処理との差異を説明するための上面図である。図 15 (a)には 設計レイアウトが、図 15 (b) , (c)それぞれには高精度な OPC処理および低精度な OPC処理による OPC後レイアウトが、図 15 (d) , (e)それぞれには高精度な OPC処 理および低精度な OPC処理によるゥエーハ仕上がりが、示されている。
[0077] 図 15 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 15 (b )に示される OPC後レイアウトに補正される。図 15 (b)に示される OPC後レイアウトは 、図 15 (d)に示されるように、ゥエーハ上に仕上げられる。図 15 (b)に示される OPC 後レイアウトは、図 15 (a)に示される設計レイアウトに対して、ライン端の後退ゃコー ナ一部のラウンデイングや近接する図形による影響等の歪みを予め見込んだ補正を 行っている。従って、図 15 (d)に示されるゥエーハ仕上がりにおいては、ライン端の後 退やコーナーのラウンデイングや近接する図形による影響等の歪みは小さい。
[0078] 一方、図 15 (a)に示される設計レイアウトは、エッジの分割を行わず、すなわちライ ン端、コーナー部の補正を行わずに、エッジの位置を高精度に補正する低精度な処 理を行われた場合には、図 15 (c)に示される OPC後レイアウトに補正される。図 15 ( c)に示される OPC後レイアウトは、図 15 (e)に示されるように、ゥエーハ上に仕上げら れる。図 15 (c)に示される OPC後レイアウトは、図 15 (a)に示される設計レイアウトに 対して、エッジの分割を行わずエッジの位置を高精度に補正している。従って、図 15 (e)に示されるゥエーハ仕上がりにおいては、エッジ部の仕上がりは図 15 (d)と同様 であるが、図 15 (d)に比べて、ライン端の後退量が大きぐまたライン端横のふくらみ 量が小さぐコーナーのラウンデイングが大きい等の歪みが残存している。
[0079] 図 16は、高精度な OPC処理とエッジの分割数をやや少なくする低精度な OPC処 理との差異を説明するための上面図である。図 16 (a)には設計レイアウトが、図 16 (b ) , (c)それぞれには高精度な OPC処理および低精度な OPC処理による OPC後レ ィアウトが、図 16 (d) , (e)それぞれには高精度な OPC処理および低精度な OPC処 理によるゥエーハ仕上がりが、示されている。
[0080] 図 16 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 16 (b )に示される OPC後レイアウトに補正される。図 16 (b)に示される OPC後レイアウトは 、図 16 (d)に示されるように、ゥエーハ上に仕上げられる。図 16 (b)に示される OPC 後レイアウトは、図 16 (a)に示される設計レイアウトに対して、ライン端の後退ゃコー ナ一部のラウンデイングや近接する図形による影響等の歪みを予め見込んだ補正を 行っている。従って、図 16 (d)に示されるゥエーハ仕上がりにおいては、ライン端の後 退やコーナーのラウンデイングや近接する図形による影響等の歪みは小さい。
[0081] 一方、図 16 (a)に示される設計レイアウトは、高精度な処理に比べてエッジの分割 数をやや少なくする、例えば、ハンマーヘッド、インナーハンマーヘッド、セリフ、イン ナーセリフなどのパターンエッジコーナー部の段数を減らしたり、自他図形を見ての エッジの分割数を減らすなどの低精度な処理を行われた場合には、図 16 (c)に示さ れる OPC後レイアウトに補正される。図 16 (c)に示される OPC後レイアウトは、図 16 ( e)に示されるように、ゥエーハ上に仕上げられる。図 16 (c)に示される OPC後レイァ ゥトは、図 16 (a)に示される設計レイアウトに対して、やや少ない分割数で、ライン端 の後退やコーナー部のラウンデイングや近接する図形による影響等の歪みを予め見 込んだ補正を行っている。従って、図 16 (e)に示されるゥエーハ仕上がりにおいては 、図 16 (d)に比べて、ライン端の後退量がやや大きぐまたライン端横のふくらみ量が やや小さぐコーナーのラウンデイングがやや大きぐ近接する図形による影響等の歪 みが残存している。
[0082] 図 17は、高精度なルールベース OPC処理と補正スペックをやや簡易化する（補正 時に分類する図形サイズの区分の低減や、コーナー、ライン端部のエッジ分割段数 低減等により）低精度なルールベース OPC処理との差異を説明するための上面図で ある。図 17 (a)には設計レイアウトが、図 17 (b) , (c)それぞれには高精度な OPC処 理および低精度な OPC処理による OPC後レイアウトが、図 17 (d) , (e)それぞれに は高精度な OPC処理および低精度な OPC処理によるゥエーハ仕上がりが、示され ている。 [0083] 図 17 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 17 (b )に示される OPC後レイアウトに補正される。図 17 (b)に示される OPC後レイアウトは 、図 17 (d)に示されるように、ゥ ーハ上に仕上げられる。図 17 (b)に示される OPC 後レイアウトは、図 17 (a)に示される設計レイアウトに対して、ライン端の後退ゃコー ナ一部のラウンデイングや近接する図形による影響等の歪みを予め見込んだ補正を 行っている。従って、図 17 (d)に示されるゥエーハ仕上がりにおいては、ライン端の後 退やコーナーのラウンデイングや近接する図形による影響等の歪みは小さい。
[0084] 一方、図 17 (a)に示される設計レイアウトは、高精度な処理に比べて補正スペック をやや簡易化する低精度な処理を行われた場合には、図 17 (c)に示される OPC後 レイアウトに補正される。図 17 (c)に示される OPC後レイアウトは、図 17 (e)に示され るように、ゥヱーハ上に仕上げられる。図 17 (c)に示される OPC後レイアウトは、図 17 (a)に示される設計レイアウトに対して、やや簡易化された補正スペックで、ライン端 の後退やコーナー部のラウンデイングや近接する図形による影響等の歪みを予め見 込んだ補正を行っている。従って、図 17 (e)に示されるゥエーハ仕上がりにおいては 、図 17 (d)に比べて、ライン端の後退量が大きぐまたライン端横のふくらみ量が小さ ぐコーナーのラウンデイングや近接する図形による影響等の歪みが残存している。
[0085] 図 18は、高精度なモデルベース OPC処理と追い込みスペックをやや緩和する（閾 値を下げる）低精度なモデルベース OPC処理との差異を説明するための上面図で ある。図 18 (a)には設計レイアウトが、図 18 (b) , (c)それぞれには高精度な OPC処 理および低精度な OPC処理による OPC後レイアウトが、図 18 (d) , (e)それぞれに は高精度な OPC処理および低精度な OPC処理によるゥエーハ仕上がりが、示され ている。
[0086] 図 18 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 18 (b )に示される OPC後レイアウトに補正される。図 18 (b)に示される OPC後レイアウトは 、図 18 (d)に示されるように、ゥエーハ上に仕上げられる。図 18 (b)に示される OPC 後レイアウトは、図 18 (a)に示される設計レイアウトに対して、ライン端の後退ゃコー ナ一部のラウンデイングや近接する図形による影響等の歪みを予め見込んだ補正を 行っている。従って、図 18 (d)に示されるゥエーハ仕上がりにおいては、ライン端の後 退やコーナーのラウンデイングや近接する図形による影響等の歪みは小さい。
[0087] 一方、図 18 (a)に示される設計レイアウトは、高精度な処理に比べて追い込みスぺ ックをやや緩和する低精度な処理を行われた場合には、図 18 (c)に示される OPC後 レイアウトに補正される。図 18 (c)に示される OPC後レイアウトは、図 18 (e)に示され るように、ゥエーハ上に仕上げられる。図 18 (c)に示される OPC後レイアウトは、図 18 (a)に示される設計レイアウトに対して、やや緩和された追い込みスペックで、ライン 端の後退やコーナー部のラウンデイングや近接する図形による影響等の歪みを予め 見込んだ補正を行っている。従って、図 18 (e)に示されるゥエーハ仕上がりにおいて は、図 18 (d)に比べて、ライン端の後退やコーナーのラウンデイングや近接する図形 による影響等の歪みは残存していないが、幅がばらつく。すなわち CD (Critical Dime nsion)精度が低くなつている。
[0088] なお、モデルベース OPCにおいては、モデルの精度を低くすることにより、 CD精度 は低下するものの、シミュレーションに要する負荷が低減できるので、 OPC処理に要 する時間を短縮することが可能となる。モデルの精度を低くする手法としては、階層 処理で展開する距離を短くする (所定距離以内が同じであれば階層展開しない)、シ ミュレーシヨンで考慮する範囲（通常はシミュレーションポイントを中心とした円の半径 で表される）を小さくする、シミュレーションポイント数を減少させる、シミュレーションポ イント間隔を広くする、シミュレーションモデルの式を簡略ィ匕する、等が挙げられる。 図 19に、階層処理で展開する距離をライン端近傍のみ短くした例を示す。図 19 (a) に、 3種類の設計レイアウト例を示す。レイアウト la〜3aは、同一の形状であるとする 。レイアウト laに対向する図形のライン端は距離 dl以内の距離にあり、レイアウト 2a, 3aに対向する図形は距離 dlより大きく距離 d2以内の距離にある。階層展開距離を 距離 d2とした場合、レイアウト la〜3aの OPC結果は対向する図形に応じてそれぞれ 異なり、図 19 (b)に示されるレイアウト lb〜3bのようになり精度は高い。一方、階層展 開距離を距離 dlとした場合は、レイアウト laからは対向する図形が考慮されるのに対 し、レイアウト 2a, 3aでは対向する図形が共になく同一の状況に置かれるとして処理 が行われる。従って、図 19 (c)に示されるように、レイアウト lcではレイアウト lbと同様 の結果となる力 レイアウト 2c, 3cの結果はそれぞれレイアウト 2b, 3bとは異なり、且 つレイアウト 2cとレイアウト 3cとは全く同一の形状となる。レイアウト 2c, 3cの精度は低 くなるが、図 19 (b)に比べて処理を同一としてまとめて行えるため、処理時間を短くす ることができる。なお、この距離を、図形幅、図形種 (エッジ、ライン端等)あるいは対 向する図形幅、図形種や DRCによる分類によって行ってもよい。
[0089] また、上述したようなモデルベース OPCにおける複数種類の低精度処理は、個別 に行ってもよぐあるいは組み合わせて行ってもよい。また、 DRCの基本的な機能を 用いることにより、低精度処理を、チップ内での位置やランダムロジック領域内のモジ ユール毎に切り替えて行ってもよい。
[0090] また、通常、 OPCを行った後には、 OPC仕様や OPC処理や設計レイアウトに問題 がないことを確認するために、 OPC後検証を行う。一般に、モデルの精度の切り替え は、 DRCの基本的な機能を用いることにより、実施可能である。従って、追い込みス ペックのみならず、 DRCまたはシミュレーションを用いた OPC後検証においても、同 様にスペックを緩和することが可能である。
[0091] このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体 製造用マスク、光近接処理方法においては、ランダムロジック回路に対応するランダ ムロジック領域 114にお 、て、高精度な処理 (第 lOPC処理)を必要とする領域 (第 1 領域）については高精度な処理を行い、高精度な処理を必要としない領域 (第 2領域 )については低精度な処理 (第 20PC処理)を行う。従って、処理時間を短縮し製造 コストを低減することができる。
[0092] 図 1 (b)に示されるように、ランダムロジック領域 114は、メモリ領域 112に比べ一般 に面積が大きぐまた、レイアウトのノリエーシヨンが多い。実際のランダムロジック回 路において、ダミーゲートに対応するレイアウトに低精度な処理を行ったところ、全て のレイアウトに高精度な処理を行った場合に比べて、 OPCに要する処理時間を 40% 、メモリ使用量を 60%、出力データ量を 80%、それぞれ低減することができた。
[0093] また、フォトマスクの形成においては、製造コストの 40%がマスク描画に伴うマスクコ ストに起因している。従って、フォトマスクを用いてゥエーハへの転写を行う場合にお ける製造コストを低減することが可能となる。
[0094] また、上述の説明においては、フォトマスクを用いてゥエーハへの転写を行う場合に ついて説明したが、これに限らず、ゥエーハへの直接描画 (直描）において本発明を 適用してもよい。この場合には、 OPC後レイアウトは、マスク上にではなく直接描画装 置内の記憶手段に配置される。特に、可変成形型の直接描画装置においては、描 画時間が図形の個数に比例するので、本発明が有効となる。
[0095] また、上述の説明にお 、ては、設計レイアウトから OPC後レイアウトを生成する場合 について説明した力 これに限らず、 OPC後レイアウトを用いてマスク描画やゥヱー ハへの直接描画を行う場合について本発明を適用してもよい。すなわち、描画を行う ときにはマスクゃゥ ーハへの露光量の調整が必要となる力 高精度な処理が必要 なレイアウトに対しては露光量の調整を高精度で行うことにより第 1レイアウトを生成し 、低精度な処理が可能なレイアウトに対しては露光量の調整を低精度で行うことによ り第 2レイアウトを生成してもよい。これにより、さらに描画時間を短縮し製造コストを低 減することが可能となる。
[0096] <実施の形態 2 >
実施の形態 1においては、低精度な処理が可能なレイアウトとして、図 12を用いて 、導電体層に含まれるダミーレイアウトを抽出する手法について説明した。実施の形 態 2においては、導電体層のうち、ダミーレイアウト以外のレイアウトであって、低精度 な処理が可能なものについて説明する。
[0097] 実施の形態 1において上述したように、トランジスタとして動作する導電体層は、活 性層との重なりを有するので、ダミーレイアウトとして全ての領域に低精度な処理を行 うことはできない。すなわち、導電体層のうち活性層と重なる領域は、トランジスタのゲ ートに使用されるので、この領域およびその近傍の領域においては、高い寸法精度 が要求される。しかし、導電体層のうち活性層と重なる領域から離れた領域は、トラン ジスタのゲートにではなくトランジスタの接続に用いられるので、ゲートに使用される 領域に比べ、要求される寸法精度は低い。従って、トランジスタとして動作する導電 体層であっても、このような領域については、低精度な処理を行ってもよい。
[0098] 図 20は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、 O PC後レイアウト、およびゥエーハ仕上がりを示す図である。
[0099] 図 20 (a)には活性層（ハッチング部分)の近傍に L字状のコーナー（屈曲部）を有す る導電体層のレイアウトが、図 20 (b)には活性層の近傍にコーナーを有さない (活性 層から離れてコーナーを有する）導電体層のレイアウトが、それぞれ示されている。活 性層上には、ゲート絶縁膜を介して導電体層からなるゲート電極が形成され、ゲート 電極を挟んで両側に位置する活性層はそれぞれソース領域 Zドレイン領域となり、ト ランジスタを構成する。すなわち、図 20 (a)に示されるレイアウト (第 1トランジスタ）は 、高い寸法精度を要求されるので高精度な処理が必要とされる力 図 20 (b)に示さ れるレイアウト (第 2トランジスタ）は、高 、寸法精度を要求されな 、ので高精度な処理 が必要とされない。従って、図 20 (b)に示されるように活性層の近傍にコーナーを有 さな 、 (例えば屈曲部力 ソース領域までの距離が所定の閾値より大き!、)導電体層 のレイァゥトを既存の DRCツールを用いて抽出し低精度な処理を行うことにより、処 理時間を短縮し製造コストを低減することが可能となる。
[0100] 図 20 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 20 (c )に示される OPC後レイアウトに補正される。図 20 (c)に示される OPC後レイアウトは 、図 20 (e)に示されるように、ゥエーハ上に仕上げられる。図 20 (c)に示される OPC 後レイアウトは、図 20 (a)に示される設計レイアウトに対して、コーナーのラウンディン グの歪みを予め見込んだ補正を行っている。従って、図 20 (e)に示されるゥエーハ仕
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、ては、コーナーのラウンデイングの歪みは小さ!/、。
[0101] 一方、図 20 (b)に示される設計レイアウトは、低精度な処理を行われた場合には、 図 20 (d)に示される OPC後レイアウトに補正される。図 20 (d)に示される OPC後レイ アウトは、図 20 (f)に示されるように、ゥエーハ上に仕上げられる。図 20 (d)に示され る OPC後レイアウトは、図 20 (b)に示される設計レイアウトに対して、コーナーのラウ ンデイングを予め見込んだ補正を行っていない。従って、図 20 (f)に示されるゥエー ハ仕上がりにおいては、図 20 (e)に比べて、コーナーのラウンデイングの歪みが少し 残存している。すなわち、コーナーの内径（および外径）は、図 20 (e)では、図 20 (f) より小さくなる（内径 Xく内径 y)。また、 L字状のコーナーに限らず、 T字状のコーナー や、配線より太いパッドを有するパターンにおいても、同様に、低精度な処理により内 径および外径が大きくなる。
[0102] すなわち、本実施の形態においては、図 20 (a)に示されるような活性層の近傍にコ 一ナーを有する導電体層のレイアウトに対しては、高い寸法精度を要求されるので高 精度な処理を行う。また、図 20 (b)に示されるような活性層の近傍にコーナーを有さ な 、導電体層のレイアウトに対しては、高 、寸法精度を要求されな 、ので低精度な 処理を行う。
[0103] なお、図 20 (f)には、点線で、活性層がコーナーの近傍に形成された場合につい て示されている。このような場合には、コーナーのラウンデイングの歪みにより活性層 と導電体との重なりの面積 (ゲート寸法）が増加するので、トランジスタ特性のばらつき の原因となるため、低精度な処理を行うことは適切ではないことが分かる。
[0104] このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体 製造用マスク、光近接処理方法では、導電体層のうち活性層と重なる領域およびそ の近傍の領域にぉ ヽては高精度な処理を行 ヽ、導電体層のうち活性層と重なる領域 から離れた領域においては低精度な処理を行う。従って、実施の形態 1と同様に、処 理時間を短縮し製造コストを低減することができるという効果を奏する。
[0105] なお、このように製造された IC装置は、活性層およびその近傍の領域においては C D精度が高く活性層から所定の距離離れた領域にぉ 、ては CD精度が低 、と 、ぅ特 徴を有する。
[0106] また、 CD精度は、導電体層の幅に依存するので、同じ精度で処理を行う場合にお いても、太い幅を有する導電体層において許容される誤差は比較的に大きぐ細い 幅を有する導電体層において許容される誤差は比較的に小さい。従って、同じ精度 で処理を行う場合においても、幅が異なる複数の導電体層については、異なる処理 を行ってもよい。
[0107] <実施の形態 3 >
実施の形態 1〜2においては、低精度な処理が可能なレイアウトとして、図 12およ び図 20を用いて、導電体層のうち低精度な処理が可能な領域について説明した。 実施の形態 3においては、活性層のうち、低精度な処理が可能な領域について説明 する。
[0108] 活性層のうちコンタクトが形成される領域は、トランジスタとして用いられるので、高 い寸法精度が要求される場合がある。しかし、活性層のうちコンタクトが形成されない 領域は、トランジスタとして用いられず、ダミーレイアウトや、抵抗、容量、ダイオード等 に用いられるので、要求される寸法精度は低い。従って、このような領域についても、 低精度な処理を行ってもょ ヽ。
[0109] 図 21は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、 O PC後レイアウト、およびゥエーハ仕上がりを示す図である。
[0110] 図 21 (a)にはコンタクト (太線部分）が形成された活性層（ハッチング部分)のレイァ ゥトが、図 21 (b)にはコンタクトが形成されない活性層のレイアウトが、それぞれ示さ れている。すなわち、図 21 (a)に示されるレイアウトは、高い寸法精度を要求されるの で高精度な処理が必要とされるが、図 21 (b)に示されるレイアウトは、高い寸法精度 を要求されないので高精度な処理が必要とされない。従って、図 21 (b)に示されるよ うにコンタクトが形成されな 、活性層のレイアウトを既存の DRCツールを用いて抽出 し低精度な処理を行うことにより、処理時間を短縮し製造コストを低減することが可能 となる。
[0111] 図 21 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 21 (c )に示される OPC後レイアウトに補正される。図 21 (c)に示される OPC後レイアウトは 、図 21 (e)に示されるように、ゥヱーハ上に仕上げられる。図 21 (c)に示される OPC 後レイアウトは、図 21 (a)に示される設計レイアウトに対して、コーナーのラウンディン グおよびエッジのずれの歪みを予め見込んだ補正を行っている。従って、図 21 (e) に示されるゥエーハ仕上がりにおいては、コーナーのラウンデイングおよびエッジのず れの歪みは小さい。
[0112] 一方、図 21 (b)に示される設計レイアウトは、低精度な処理を行われた場合には、 図 21 (d)に示される OPC後レイアウトに補正される。図 21 (d)に示される OPC後レイ アウトは、図 21 (f)に示されるように、ゥヱーハ上に仕上げられる。図 21 (d)に示され る OPC後レイアウトは、図 21 (b)に示される設計レイアウトに対して、コーナーのラウ ンデイングの歪みを予め見込んだ補正を行っていない。従って、図 21 (f)に示される ゥエーハ仕上がりにおいては、図 21 (e)に比べて、コーナーのラウンデイングおよび エッジのずれの歪みが少し残存して 、る。
[0113] 従って、図 21 (b)に示されるようなコンタクトが形成されない活性層のレイアウトに対 しては高い寸法精度が要求されないので、このようなレイアウトに対しては低精度な 処理を行うことにより、処理時間を短縮し製造コストを低減することができる。
[0114] なお、このように製造された IC装置は、コンタクトが形成される活性層においては C D精度が高くコンタクトが形成されな 、活性層にお 、ては CD精度が低 、と 、う特徴 を有する。
[0115] また、活性層のうち導電体層と重なる領域は、トランジスタのゲートに使用されるの で、高い寸法精度が要求される。しかし、活性層のうち導電体層と重ならない領域は 、ゲートに使用される領域に比べ、要求される寸法精度は低い。従って、このような領 域についても、低精度な処理を行ってもよい。
[0116] 図 22は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、 O PC後レイアウト、およびゥエーハ仕上がりを示す図である。
[0117] 図 22 (a)には導電体層の近傍にコーナーを有する（言い換えれば、コーナーの近 傍に導電体層が形成された)活性層（ハッチング部分)のレイアウトが、図 22 (b)には コーナーの近傍に導電体層を有さない活性層のレイアウトが、それぞれ示されている
。すなわち、図 22 (a)に示されるレイアウトは、高い寸法精度を要求されるので高精 度な処理が必要とされるが、図 22 (b)に示されるレイアウトは、高い寸法精度を要求 されないので高精度な処理が必要とされない。従って、図 22 (b)に示されるようにコ ーナ一の近傍に導電体層との重なりを有さない活性層のレイアウトを既存の DRCッ ールを用いて抽出し低精度な処理を行うことにより、処理時間を短縮し製造コストを 低減することが可能となる。
[0118] 図 22 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 22 (c )に示される OPC後レイアウトに補正される。図 22 (c)に示される OPC後レイアウトは 、図 22 (e)に示されるように、ゥエーハ上に仕上げられる。図 22 (c)に示される OPC 後レイアウトは、図 22 (a)に示される設計レイアウトに対して、コーナーのラウンディン グおよび導電体層と交わらな 、エッジのずれの歪みを予め見込んだ補正を行って!/ヽ る。従って、図 22 (e)に示されるゥエーハ仕上がりにおいては、コーナーのラウンディ ングおよび導電体層と交わらな 、エッジのずれの歪みは小さ!/、。
[0119] 一方、図 22 (b)に示される設計レイアウトは、低精度な処理を行われた場合には、 図 22 (d)に示される OPC後レイアウトに補正される。図 22 (d)に示される OPC後レイ アウトは、図 22 (f)に示されるように、ゥエーハ上に仕上げられる。図 22 (d)に示され る OPC後レイアウトは、図 22 (b)に示される設計レイアウトに対して、コーナーのラウ ンデイングおよびエッジのずれの歪みを予め見込んだ補正を行って 、な 、。従って、 図 22 (f)に示されるゥエーハ仕上がりにおいては、図 22 (e)に比べて、コーナーのラ ゥンデイングおよびエッジのずれの歪みが少し残存している。
[0120] 従って、図 22 (b)に示されるような導電体層がコーナーの近傍に形成されない活性 層のレイアウトに対しては高い寸法精度が要求されないので、このようなレイアウトに 対しては低精度な処理を行うことにより、処理時間を短縮し製造コストを低減すること ができる。
[0121] なお、図 22 (f)には、点線で、コーナーの近傍に導電体層が形成された場合につ いて示されている。このような場合には、コーナーのラウンデイングの歪みにより活性 層と導電体との重なりの面積 (ゲート寸法）が増加するので、トランジスタ特性のばら つきの原因となるため、低精度な処理を行うことは適切ではないことが分かる。
[0122] なお、このように製造された IC装置は、導電体層がコーナーの近傍に形成される活 性層にお 、ては CD精度が高く導電体層がコーナーの近傍に形成されな!、活性層 ( コーナーが導電体層から所定の距離離れた活性層）にお 、ては CD精度が低 、と ヽ う特徴を有する。
[0123] また、要求される CD精度は、導電体層の幅に依存するので、同じ精度で処理を行 う場合にお ヽても、太 ヽ幅を有する導電体層にお!/ヽて許容される誤差は比較的に大 きぐ細い幅を有する導電体層において許容される誤差は比較的に小さい。従って、 同じ精度で処理を行う場合においても、幅が異なる複数の導電体層の近傍にそれぞ れ形成された複数の活性層につ 、ては、異なる処理を行ってもょ 、。
[0124] このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体 製造用マスク、光近接処理方法では、活性層のうちトランジスタのゲートに使用される 領域においては高精度な処理を行い、活性層のうちトランジスタのゲートに使用され ない領域においては低精度な処理を行う。従って、実施の形態 1〜2と同様に、処理 時間を短縮し製造コストを低減することができるという効果を奏する。 [0125] <実施の形態 4 >
実施の形態 3においては、低精度な処理が可能なレイアウトとして、図 21および図 22を用いて、活性層のうち低精度な処理が可能な領域について説明した。実施の形 態 4においては、配線層（配線領域)のうち、低精度な処理が可能な領域について説 明する。
[0126] 配線層のうちコンタクトまたはビア（以下ではこれらをまとめてホール層（ホール領域 )と呼ぶ）が形成される領域は、配線として用いられるので、高い寸法精度が要求され る。しかし、配線層のうちホール層が形成されない領域は、配線として用いられない ので、要求される寸法精度は低い。従って、このような領域についても、低精度な処 理を行ってもよい。
[0127] 図 23は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、 O PC後レイアウト、およびゥエーハ仕上がりを示す図である。
[0128] 図 23 (a)にはホール層（太線部分）が形成された配線層のレイアウトが、図 23 (b) にはホール層が形成されない配線層のレイアウトが、それぞれ示されている。すなわ ち、図 23 (a)に示されるレイアウトは、高い寸法精度を要求されるので高精度な処理 が必要とされる力 図 23 (b)に示されるレイアウトは、高い寸法精度を要求されないの で高精度な処理が必要とされない。従って、図 23 (b)に示されるようにホール層が形 成されない配線層のレイアウトを既存の DRCツールを用いて抽出し低精度な処理を 行うことにより、処理時間を短縮し製造コストを低減することが可能となる。
[0129] 図 23 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 23 (c )に示される OPC後レイアウトに補正される。図 23 (c)に示される OPC後レイアウトは 、図 23 (e)に示されるように、ゥエーハ上に仕上げられる。図 23 (c)に示される OPC 後レイアウトは、図 23 (a)に示される設計レイアウトに対して、コーナーのラウンディン グ、ライン端の後退およびエッジのずれの歪みを予め見込んだ補正を行っている。従 つて、図 23 (e)に示されるゥエーハ仕上がりにおいては、コーナーのラウンデイングお よびエッジのずれの歪みは小さ 、。
[0130] 一方、図 23 (b)に示される設計レイアウトは、低精度な処理を行われた場合には、 図 23 (d)に示される OPC後レイアウトに補正される。図 23 (d)に示される OPC後レイ アウトは、図 23 (f)に示されるように、ゥエーハ上に仕上げられる。図 23 (d)に示され る OPC後レイアウトは、図 23 (b)に示される設計レイアウトに対して、コーナーのラウ ンデイングおよびエッジのずれの歪みを予め見込んだ補正を行って 、な 、。従って、 図 23 (f)に示されるゥエーハ仕上がりにおいては、図 23 (e)に比べて、コーナーのラ ゥンデイングおよびエッジのずれの歪みが少し残存している。
[0131] このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体 製造用マスク、光近接処理方法では、配線層のうち配線に使用される領域において は高精度な処理を行 、、配線層のうち配線に使用されな 、領域にぉ 、ては低精度 な処理を行う。従って、実施の形態 1〜3と同様に、処理時間を短縮し製造コストを低 減することができると 、う効果を奏する。
[0132] なお、このように製造された IC装置は、ホール層が形成された配線層においては C D精度が高くホール層が形成されな 、配線層にお 、ては CD精度が低 、と 、う特徴 を有する。
[0133] また、ホール層が形成された配線層であっても、常にドレイン電位 Vddまたはコレク タ電位 Vccに固定されるような配線層や、ホール層を経由して他の配線層に接続さ れない配線層は、他の配線層に比べて要求される精度が低い。このような配線層に ついては、低精度な処理を行うことにより、さらに処理時間を短縮し製造コストを低減 することが可能となる。
[0134] また、 CD精度は、配線層の幅に依存するので、同じ精度で処理を行う場合におい ても、太い幅を有する配線層において許容される誤差は比較的に大きぐ細い幅を 有する配線層において許容される誤差は比較的に小さい。従って、同じ精度で処理 を行う場合においても、幅が異なる複数の配線層については、異なる処理を行っても よい。
[0135] また、実施に形態 2と同様に、配線層のうちホール層と重なる領域およびその近傍 の領域においては高精度な処理を行い、配線層のうちホール層と重なる領域力 離 れた領域にお!、ては低精度な処理を行ってもよ!、。このように製造された IC装置は、 配線層のうちホール層と重なる領域およびその近傍の領域においては CD精度が高 く配線層のうちホール層と重なる領域力 離れた領域にぉ 、ては CD精度が低 ヽと ヽ う特徴を有する。すなわち、配線層のうちホール層と重なる領域およびその近傍の領 域にぉ 、ては、ライン端の張り出し量が十分に大きくマッチ棒の先端のような形状と なり、配線層のうちホール層と重なる領域カゝら離れた領域においてはライン端の横の 張り出し量が小さく尖った形状となる。
[0136] <実施の形態 5 >
実施の形態 4においては、低精度な処理が可能なレイアウトとして、図 23を用いて 、配線層のうち低精度な処理が可能な領域について説明した。実施の形態 5におい ては、ホール層のうち、低精度な処理が可能な領域について説明する。
[0137] ホール層のうち配線が形成される領域は、他の層に接続されるので、高い寸法精 度が要求される。しかし、ホール層のうち配線層が形成されない領域は、他層に接続 されないので、要求される寸法精度は低い。従って、このような領域についても、低精 度な処理を行ってもよい。
[0138] 図 24は、高精度な処理および低精度な処理それぞれについて、設計レイアウト、 O PC後レイアウト、およびゥエーハ仕上がりを示す図である。
[0139] 図 24 (a)には配線層が形成されたホール層（太線部分)のレイアウトが、図 24 (b) には配線層が形成されないホール層のレイアウトが、それぞれ示されている。すなわ ち、図 24 (a)に示されるレイアウトは、高い寸法精度を要求されるので高精度な処理 が必要とされる力 図 24 (b)に示されるレイアウトは、高い寸法精度を要求されないの で高精度な処理が必要とされない。従って、図 24 (b)に示されるように配線層が形成 されないホール層のレイアウトを既存の DRCツールを用いて抽出し低精度な処理を 行うことにより、処理時間を短縮し製造コストを低減することが可能となる。
[0140] 図 24 (a)に示される設計レイアウトは、高精度な処理を行われた場合には、図 24 (c )に示される OPC後レイアウトに補正される。図 24 (c)に示される OPC後レイアウトは 、図 24 (e)に示されるように、ゥ ーハ上に仕上げられる。図 24 (c)に示される OPC 後レイアウトは、図 24 (a)に示される設計レイアウトに対して、エッジ位置の歪みを予 め見込んだ補正を行っている。従って、図 24 (e)に示されるゥエーハ仕上がりにおい ては、ほぼ真円形状になっており、エッジ位置の歪みは小さい。
[0141] 一方、図 24 (b)に示される設計レイアウトは、低精度な処理を行われた場合には、 図 24 (d)に示される OPC後レイアウトに補正される。図 24 (d)に示される OPC後レイ アウトは、図 24 (f)に示されるように、ゥエーハ上に仕上げられる。図 24 (d)に示され る OPC後レイアウトは、図 24 (b)に示される設計レイアウトに対して、エッジ位置の歪 みを予め見込んだ補正を行っていない。従って、図 24 (f)に示されるゥエーハ仕上が りにおいては、図 24 (e)に比べて、エッジ位置の歪みが少し残存している（真円形状 ではなく楕円形状に近くなつて 、る)。
[0142] このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体 製造用マスク、光近接処理方法では、ホール層のうち配線層が形成された領域にお V、ては高精度な処理を行 、、ホール層のうち配線層が形成されな 、領域にぉ 、ては 低精度な処理を行う。従って、実施の形態 1〜4と同様に、処理時間を短縮し製造コ ストを低減することができると 、う効果を奏する。
[0143] なお、このように製造された IC装置は、配線層が形成されたホール層においては C D精度が高く配線層が形成されな 、ホール層にお 、ては CD精度が低 、と 、う特徴 を有する。すなわち、配線層が形成されたホール層においては、レイアウト形状の真 円度が高くなり、配線層が形成されないホール層においては、レイアウト形状の真円 度が低くなる。
[0144] また、配線層が形成されたホール層であっても、ほぼ一定電位に固定される（互い にほぼ同電位である）ホール層の個数が所定距離以内に複数ある場合には、配線層 が形成された他のホール層に比べて要求される精度が低い。従って、配線層が形成 されたホール層であっても、所定距離以内にある、ほぼ一定電位に固定されるホー ル層の数が所定の閾値より多い場合には、低精度な処理を行うことにより、さらに処 理時間を短縮し製造コストを低減することが可能となる。また同様に、このようなホー ル層の近傍にある配線層についても、比較的要求精度が低いため、所定距離以内 にある、ほぼ一定電位に固定されるホール層の数が所定の閾値より多い場合、それ ら力 別途定める所定の距離以内にある配線層の OPC精度を低くすることにより、処 理時間の短縮および製造コストの低減が可能である。例えば、図 25 (a)に示される配 線層は、ほぼ一定電位に固定される複数個のホール層が、隣接するホール層と所定 の距離以内になるように配置されており、ライン端の後退やコーナーラウンデイング等 の歪みが大きくなつて、一部のホール層が踏み外した場合にも、他のホール層で補 完できるので、低精度な処理を行うことが可能である。一方、図 25 (b)に示される配 線層は、複数個の各ホール層が所定の距離以上に離れてコンタクトすべき位置に孤 立して配置されて 、るので、高精度な処理が必要となる。
[0145] また、 CD精度は、ホール層の面積に依存するので、同じ精度で処理を行う場合に ぉ ヽても、大き 、面積を有するホール層にお ヽて許容される誤差は比較的に大きぐ 小さ 、面積を有するホール層にお 、て許容される誤差は比較的に小さ 、。従って、 同じ精度で処理を行う場合にぉ 、ても、面積が異なる複数のホール層につ 、ては、 異なる処理を行ってもよい。
[0146] 以上のように、実施の形態 1〜5においては、 OPC処理する対象のレイアウトの層 に対して、関係する他の層を参照することにより、低精度の OPC処理が可能なレイァ ゥトを抽出することに特徴がある。
[0147] <実施の形態 6 >
実施の形態 1〜5においては、 DRCの基本的な機能を用いることにより処理精度を 低くする手法について説明した。実施の形態 6においては、互いに類似した形状を 有する複数種類の設計パターンを 1種類の OPC後パターンに揃える（マージする)こ とにより処理精度を低くする手法について説明する。
[0148] 図 26は、本実施の形態に係る半導体の製造方法を示す上面図である。
[0149] 図 26 (a)に示される OPC後レイアウトは、 OPC後パターン 201〜204から構成され ている。 OPC後パターン 201〜204は、それぞれ、コンタクト用パッドに対応するパタ ーン力らなる咅分 211〜214を備えて!/ヽる。咅分 201, 203, 204ίま、互!/、に同一の 幅を有している力 部分 202は、部分 201, 203, 204とは異なる幅を有している。ま た、 OPC後ノ《ターン 201, 203, 204は、それぞれ、咅分 211, 213, 214力設けら れる位置が僅かに異なって 、る。
[0150] 図 26 (a)にお!/、て、 OPC後ノ《ターン 201, 203, 204ίま、咅分 211, 213, 214力 S 設けられる位置が僅かに異なっているものの同一の幅を有しているので、類似の形 状およびシミュレーション結果を有すると考えられる。一方、 OPC後パターン 202は、 部分 201, 203, 204とは異なる幅を有する部分 202を備えるので、 OPC後パターン 201, 203, 204とは異なる形状およびシミュレーション結果を有すると考えられる。
[0151] 図 26 (b)に示される OPC後レイアウトは、 OPC後パターン 201a〜202aから構成さ れている。すなわち、低精度な OPC処理により、図 26 (a)に示される OPC後パター ン 201, 203, 204は、互いに類似した形状を有するので、 OPC後パターン 201から 得られる 1種類の OPC後パターン 201aにマージして補正され、図 26 (a)に示される OPC後パターン 202は、 OPC後パターン 201, 203, 204とは異なる形状を有する ので、 OPC後パターン 201aとは異なる OPC後パターン 202aに補正される。すなわ ち、図 26において、 OPC後パターン 201等のうち部分 211等を除いた領域は本発 明に係る第 1部分として機能し、部分 211等は本発明に係る第 2部分として機能する
[0152] 図 27は、本実施の形態に係る OPCの処理方法を示すフローチャートである。図 27 は、図 7に示されるフローチャートにおいて、ステップ S3とステップ S4との間に、ステ ップ S3— 2〜S3— 4を行うものである。
[0153] ステップ S3— 2においては、ステップ S3における設定処理および補正処理で得ら れた複数種類の低精度な OPC後パターンそれぞれについて、差分を算出する。こ の差分は、レイアウトの形状またはシミュレーション結果に基づき算出される。
[0154] 次に、ステップ S3— 3に進み、ステップ S3— 2において算出された差分を所定の閾 値と比較することにより、複数種類の低精度な OPC後パターンが互いに類似してい るかどうかを判定する。
[0155] 次に、ステップ S3— 4に進み、ステップ S3— 3において判定された結果に基づき、 類似している複数種類の OPC後パターンを 1種類の OPC後パターンにマージする。 これにより、類似している複数種類の OPC後パターンを 1種類の OPC後パターンに マージすることが可能となる。
[0156] 上述においては、 OPC後パターン 201, 203, 204力 OPC後パターン 201から 得られる OPC後パターン 201aにマージされる場合について説明した力 OPC後ノ ターン 201から得られる OPC後パターン 201aに限らず、 OPC後パターン 203または OPC後パターン 204力 得られる OPC後パターンにマージされてもよ!、。すなわち、 複数種類の OPC後パターンのうちいずれを選択するかは任意であり、あるいは、 OP C後パターン 201〜204力 得られるパターンに限らず、予め登録してお!、た所定の パターンを用いてもよい。このとき、例えば、シミュレーション結果が望ましいもの（幅 力 Sターゲット値に近い、マージンが大きい等）や、後段の工程で処理がしゃすいもの や、頂点数が少ないものや、分割後の図形数が少なくなるものと選択することにより、 処理時間を短縮したり製造コストを低減することが可能となる。
[0157] このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体 製造用マスク、光近接処理方法では、互いに類似した形状を有する複数種類の設計 パターンを 1種類の OPC後パターンにマージすることにより、処理精度を低くしている 。従って、実施の形態 1の効果にカ卩えて、 OPC後レイアウトのノリエーシヨン数を低減 することにより、 OPC後レイアウトの登録に伴う処理時間を短縮し製造コストを低減で きると 、う効果を奏する。特にセルプロジェクシヨンを用いた直接描画にぉ 、て一括 描画可能な形状にマージした場合、有効である。
[0158] なお、このように製造された IC装置は、同一の形状を有する複数個のパターンにお ける CD精度が低 、と 、う特徴を有する。
[0159] また、上述においては、コンタクト用パッドに対応するパターン力もなる部分 211〜2 14の幅を用いて類似を判断する場合について説明した力 部分 211〜214の幅に 限らず、他の部分のサイズを用いてもよい。
[0160] <実施の形態 7 >
実施の形態 6においては、互いに類似した形状を有する複数種類の設計パターン を 1種類の OPC後パターンにマージすることにより処理精度を低くする手法について 説明した。しかし、実施の形態 6においては、互いに類似した形状を有する複数種類 の設計パターン全てに OPC処理を行った後にマージするので、マスク描画時間は短 縮できても、 OPC処理に伴う負荷はあまり低減できない場合がある。実施の形態 7に お!、ては、 OPC処理に伴う負荷を低減しつつ処理精度を低くする手法につ ヽて説 明する。
[0161] 図 28は、本実施の形態に係る半導体の製造方法を示す上面図である。
[0162] 図 28 (a)に示される設計レイアウトにおいては、設計セル 301は、設計セル 302〜 305に囲まれている。すなわち、設計セル 301の上には設計セル 302力 設計セル 3 01の下に ίま設計セノレ 303力 設計セノレ 301の左に ίま設計セノレ 304力 設計セノレ 30 1の右には設計セル 305が、それぞれ配置されている。設計セル 301〜305は、それ ぞれ、複数個の設計レイアウトを含み、ランダムロジック回路における汎用的な所定 の回路 (AND回路等）を構成している。また、図 28 (a)に示されるように、これらの設 計セルは、セルの種類毎に異なる幅とセルの種類に依らない同一の高さとを有して いる。
[0163] 一般に、設計レイアウトの管理用データベース (ライブラリ）には、各設計セルが有 するセル名（回路名）および各設計セルが有する 4個の頂点の座標が登録されてい る。従って、このライブラリを参照することによって、設計セル 301〜305それぞれの セル名およびこれらの位置関係を求めることが可能となる。以下では、例えば設計セ ル 301がダミーレイアウトのみからなる又はセルの周囲の境界部の要求精度が低い レイアウトからなる場合にっ 、て説明する。
[0164] 図 28 (a)に示されるように、ダミーレイアウトのみからなる又はセルの周囲の境界部 の要求精度が低いレイアウトからなる設計セル 301を、それぞれ所定の回路力もなる 設計セル 302〜305が囲むように配置された場合においては、設計セル 301〜305 の種類（回路）によっては、設計セル 301全体又はセルの周囲の境界部には高精度 な処理は不要となる。このような場合においては、設計セル 301全体又はセルの周 囲の境界部に低精度な処理を行うことにより、処理時間を短縮し製造コストを低減す ることが可能となる。図 28 (b)には、さらに設計セル 301に対して、その全体または周 縁部のみ低精度な処理を施された OPC後セル 301aで置換し、設計セル 302〜305 を含む他の設計セルに対しては、設計セル 301との境界部を除いて高精度な処理を 施すことにより OPC後セル 301a〜305aを含む OPC後セルを生成する場合が示さ れている。
[0165] このとき、設計セル 301に対しては、セル内のポリゴン情報を元に図形演算やシミュ レーシヨンを行い OPC後レイアウトを求めてもよぐあるいは、予め用意しておいた設 計セル 301内のレイアウトに対応する OPC後レイアウトをそのまま用いてもょ 、。予め 用意しておいた OPC後レイアウトにそのまま置き換えることにより、設計セル 301内の ポリゴン情報を元に図形演算やシミュレーションを行う必要がなくなるため、さらに処 理時間を短縮し製造コストを低減することが可能となる。
[0166] また、設計セル 301〜305は、セルの種類毎に異なる幅を有しうるので、例えば設 計セル 301の幅が大きい場合等には、設計セル 301の上下に、設計 302〜303以 外にも設計セルが配置される場合がありうる。このような場合には、設計セル 301の上 下に配置される全ての設計セルのセル名および位置を用いてもよぐあるいは、主な 設計セルのセル名および位置のみを用いてもょ 、。
[0167] 図 29は、本実施の形態に係る OPCの処理方法を示すフローチャートである。図 29 は、図 7に示されるフローチャートにおいて、ステップ S1とステップ S2との間にステツ プ31—1〜31—2を行ぅとともに、ステップ32とステップ34との間にステップ33に並 列してステップ32—1〜32— 2を行ぅものでぁる。
[0168] ステップ SI— 1においては、低精度セル参照情報を抽出し、設計セル 301の情報 を求める。ステップ S1— 2においては、ステップ S1においてライブラリに登録された 設計レイアウトを用いて、設計セル 301およびその周辺の設計セル 302〜305の情 報 (セル名および頂点の設計セル 301に対する相対座標）を求める。
[0169] 次に、ステップ S2に進み、ステップ S1において入力された設計レイアウトを、 OPC に要求される精度に応じて分類する。これにより、要求される精度が低い低精度バタ ーンと要求される精度が高い高精度パターンとに分類が行われる。ここでは、ステツ プ S1— 1で求められた情報により、設計セル 302〜305〖こはさまれた設計セル 301 のセル参照情報は置き換え対象に分類される。
[0170] 次に、ステップ S2— 1に進み、ステップ S 1—2で求められた情報を用いてライブラリ を検索することにより、予め登録された設計セル 301に対応する OPC後セル 301aに 関する情報 (セル名およびポリゴン情報を含む)を求める。
[0171] 次に、ステップ S2— 2に進み、設計セル 301を、ステップ S2— 1で求められた OPC 後セル 301aに置き換える。これにより、設計セル 301内のポリゴン情報を元に図形演 算ゃシミュレーションを行うことなぐ設計セル 301から OPC後セル 301aを求めること ができる。
[0172] なお、ステップ32— 1〜32— 2にぉける処理は、ステップ S3における低精度な処 理とは影響を与えあわないが、ステップ S4における高精度な処理には影響を与える 。従って、ステップ S3は、ステップ S2—1〜ステップ S2— 2に並列して配置されてい る力 ステップ S4は、ステップ S2— 2およびステップ S3の後段に配置されている。
[0173] このように、本実施の形態に係る半導体装置およびその製造方法ならびに半導体 製造用マスク、光近接処理方法においては、設計セル自身と設計セルの周囲に配 置された設計セルの種類とに応じて、低精度な処理を行うことが可能力どうかの分類 を行う。そして、低精度な処理が可能な場合には、予め登録された OPC後レイアウト への置き換えにより、設計セル力も OPC後レイアウトを求める。従って、図形演算や シミュレーションを行わないので、実施の形態 6の効果に加えて、 OPC処理に伴う負 荷を低減できるとともにより高速に処理できるという効果を奏する。
[0174] なお、上述においては、設計セル 301の上下左右に配置された設計セル 302〜3 05全ての情報を用いて、設計セル 301の分類を行う場合について説明した力 これ に限らず、例えば設計セル 301の上下のセル境界部分のパターンの要求精度が左 右に比較して低い場合には、上下方向のセル配置は考慮せず、左右に配置された 設計セル 304〜305のみの情報を用いて設計セル 301の分類を行ってもよい。ある いは、例えば設計セル 301のセル名（回路名）から設計セル 301にはダミーレイアウト のみが格納されていることが分力るような場合等には、周囲の設計セルの情報は用 いず、設計セル 301のセル名のみを用いて低精度パターンに分類してもよい。このよ うに簡略ィ匕することにより、分類のための処理時間を例えば 40〜： L00分の 1に短縮 することができる。
[0175] また、設計セルが設計レイアウトにおいて端に配置された場合には、必ずしも周囲 に 4個 (左右の配置のみを考慮する場合は 2個）の設計セルが配置されるとは限らな い。従って、設計セルが設計レイアウトにおいて端に配置された場合には周囲の 3個 (左右の配置のみを考慮する場合は 1個）の設計セルの情報を用いて分類を行い、 設計セルが設計レイアウトにおいて角に配置された場合には周囲の 2個（左右の配 置のみを考慮する場合は 1個）の設計セルの情報を用いて分類を行ってもよい。以 上のように製造された IC装置は、設計レイアウトの少なくともセル境界部における精 度が低!ヽと ヽぅ特徴を有する。
[0176] 例えば図 30 (a)には、矩形状の設計セル 301 (第 1設計セル)とその周囲に隣接す る矩形状の各設計セル (第 2設計セル)との境界部に低精度領域 310を有する例を 示している。境界部の低精度領域 310は、例えば半導体製造における近接効果の 影響が及ぶ距離分、あるいは、それに OPC処理上で影響の及ぶ距離分を加えた幅 を持った枠状の領域である。このとき、設計セル 301は、図 30 (b)に示すように、中央 部に高精度領域 (例えば、図 13 (b)のゲート配線 172)を有し、周縁部に低精度領域 310 (例えば、図 13 (b)のダミーゲート配線 182)を有する。
[0177] また、例えば図 31 (a)には、設計セル 301全体とその周囲の各設計セルとの境界 部に低精度領域 310を有する例を示している。このとき、設計セル 301は、図 31 (b) に示すように、全てが低精度領域 (例えば、図 13 (b)のダミーゲート配線 182)となる
[0178] また、ここで、図 32は、前述のように左右のセルの情報を用いて設計セル 301の分 類を行う場合の例を示している（但し本図面では補正に関わる個々の形状は表現し ていない)。図 32に示すように、設計セル 301には、活性領域 174を横切るように形 成されるゲート配線 172と、活性領域 174と電気的に接続するように形成されるコンタ タト 176とがレイアウトされている。設計セル 301の上縁部 340aおよび下縁部 340b は、精度要求が比較的小さいライン端 (ゲート配線 172)を含んでいる。従って、設計 セル 301を取り囲む境界部の低精度領域の中でも、上縁部 340aおよび下縁部 340 b (互いに対向する 1組の第 1境界部）は、上縁部 340aおよび下縁部 340bを除いた 左縁部 350aおよび右縁部 350b (互いに対向する 1組の第 2境界部）より精度が低!ヽ という特徴を有する。
[0179] また、左右のセルの情報を元に、上下方向のセル情報の違いを問わず同一の OP C結果で設計セル 301を置換した場合、上述のとおり、ライン端の精度は低いが、設 計セル 301内で、上縁部 340aや下縁部 340bに含まれな 、領域の精度は低下しな い。
[0180] ここで、置換する OPC結果を予め作成する場合にっ ヽて説明する。置換するセル の左右のセルのセル情報のみを用いて OPC結果を生成させると、上下にセル情報 がないため、上縁部 340aおよび下縁部 340bの精度が過度に低下し、異常な形状と なる場合がある。そこで上下には予め設定したダミーの図形を配置しておくことにより 、上縁部 340aおよび下縁部 340bにおいては、ダミーの図形の影響で、過度に低精 度になることを防止できる。
[0181] また、この例で、設計セル 301は、活性層と導電体層とを含んでいるが、低精度領 域は、各層で異なってもよい。さらに、各層で低精度領域が異なってもよいという点は 、これ以外の他の実施の形態においても同様である。
[0182] また、上述においては、各設計セル力 セルの種類毎に異なる幅とセルの種類に 依らない同一の高さとを有している場合について説明したが、これに限らず、各設計 セルが、セルの種類に依らない同一の幅とセルの種類に依らない同一の高さを有し ていてもよい。このように各設計セルの高さおよび幅を統一することにより、設計セル が設計レイアウトにおいて端に配置された場合には周囲には 3個（角の場合は 2個） の設計セルが配置され、設計セルが設計レイアウトにお 、て端に配置されな 、場合 には周囲には常に 4個の設計セルが配置される。従って、設計セル同士の位置関係 のノリエーシヨンを低減することができるので、処理を簡略化し処理時間を短縮する ことができるという効果を有する。このように製造された IC装置は、碁盤目状に設計セ ルが配置されて!ヽると!/ヽぅ特徴を有する。
[0183] この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示で あって、この発明がそれに限定されるものではない。例示されていない無数の変形例 力 この発明の範囲力 外れることなく想定され得るものと解される。

Claims

請求の範囲
[1] ロジック回路を含む半導体装置であって、
前記ロジック回路の形成領域（114)は、
所定の精度で光近接補正処理された第 1領域（114b, 170)と、
前記所定の精度より低い精度で光近接補正処理された第 2領域（114a, 180)と を備える半導体装置。
[2] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)は、トランジスタとして動作するゲート配線（172)を有し 前記第 2領域（114a, 180)は、トランジスタとして動作しないダミーレイアウト（182) を有する
半導体装置。
[3] 請求項 2に記載の半導体装置であって、
前記第 1領域（114b, 170)の前記ゲート配線（172)は、活性領域との重なりを有 し、
前記第 2領域（114a, 180)の前記ダミーレイアウト（182)は、前記活性領域との重 なりを有さな 、導電体層である
半導体装置。
[4] 請求項 2に記載の半導体装置であって、
前記第 1領域（114b, 170)の前記ゲート配線（172)は、コンタクト用パッドに対応 するパッドパターンを有し、
前記第 2領域（114a, 180)の前記ダミーレイアウト（182)は、コンタクト用パッドに 対応するパッドパターンを有さな ヽ導電体層である
半導体装置。
[5] 請求項 2に記載の半導体装置であって、
前記第 1領域（114b, 170)の前記ゲート配線（172)は、端部に自身より幅の広い 第 1幅広部を有し、
前記第 2領域（114a, 180)の前記ダミーレイアウト（182)は、端部に自身より幅の 広 、第 2幅広部を有さな 、導電体層である
半導体装置。
[6] 請求項 2に記載の半導体装置であって、
前記第 1領域（114b, 170)の前記ゲート配線（172)は、コンタクト用パッドに対応 するパッドパターンを有し且つコンタクトに対応するパターンを前記パッドパターン上 に有し、
前記第 2領域（114a, 180)の前記ダミーレイアウト（182)は、コンタクト用パッドに 対応するパッドパターンを有し且つコンタクトに対応するパターンを前記パッドパター ン上に有さない導電体層である
半導体装置。
[7] 請求項 2に記載の半導体装置であって、
前記第 1領域（114b, 170)の前記ゲート配線（172)は、端部に自身より幅の広い 第 1幅広部を有し且つコンタクトに対応するパターンを前記第 1幅広部上に有し、 前記第 2領域（114a, 180)の前記ダミーレイアウト（182)は、端部に自身より幅の 広い第 2幅広部を有し且つコンタクトに対応するパターンを前記第 2幅広部上に有さ ない導電体層である
半導体装置。
[8] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)および前記第 2領域（114a, 180)は、トランジスタのゲ ート配線および、前記ゲート配線と重なる活性領域を有し、
前記第 2領域における、前記ゲート配線のコーナー部と前記活性領域との間の距 離は、前記第 1領域より大きぐ
前記第 2領域における、前記ゲート配線の前記コーナー部のラウンデイングは、前 記第 1領域より大きい
半導体装置。
[9] 請求項 2に記載の半導体装置であって、
前記第 1領域（114b, 170)の活性領域は、コンタクトに対応するパターンを有し、 前記第 2領域（114a, 180)の活性領域は、コンタクトに対応するパターンを有さな い
半導体装置。
[10] 請求項 2に記載の半導体装置であって、
前記第 1領域（114b, 170)および前記第 2領域（114a, 180)は、トランジスタのゲ ート配線（172)および、前記ゲート配線と重なる活性領域を有し、
前記第 2領域における、前記活性領域のコーナー部と前記ゲート配線との間の距 離は、前記第 1領域より大きぐ
前記第 2領域における、前記活性領域の前記コーナー部のラウンデイングは、前記 第 1領域より大きい
半導体装置。
[11] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)の配線層は、ホール層との重なりを有し、
前記第 2領域（114a, 180)の配線層は、ホール層との重なりを有さない 半導体装置。
[12] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)は、配線層および、前記配線層と重なるホール層を有 し、
前記第 2領域（114a, 180)は、前記ホール層から所定距離以上離れた配線層で ある
半導体装置。
[13] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)および前記第 2領域（114a, 180)は、配線層および、 前記配線層と重なるホール層を有し、
前記第 1領域の配線層は、電位が固定されず、
前記第 2領域の配線層は、電位がほぼ一定に固定される
半導体装置。
[14] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)および前記第 2領域（114a, 180)は、同電位である配 線層および、前記配線層と重なるホール層を有し、
前記第 2領域の配線層は、ホール層の数が、前記第 1領域のホール層の数より大き い配線層である
半導体装置。
[15] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)のホール層は、配線層との重なりを有し、
前記第 2領域（114a, 180)のホール層は、前記配線層との重なりを有さない 半導体装置。
[16] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)および前記第 2領域（114a, 180)は、配線層および、 前記配線層と重なるホール層を有し、
前記第 1領域のホール層は、電位が固定されず、
前記第 2領域のホール層は、電位がほぼ一定に固定される
半導体装置。
[17] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)および前記第 2領域（114a, 180)は、同電位である配 線層および、前記配線層と重なるホール層を有し、
前記第 2領域のホール層は、ホール層の数が、前記第 1領域のホール層の数より大 きいホーノレ層である
半導体装置。
[18] 請求項 1に記載の半導体装置であって、
前記第 1領域（114b, 170)は、互いに同一の形状力もなる第 1部分および、互い に異なる形状力もなる第 2部分を有する複数個のパターン（201, 203, 204)を備え 前記第 2領域（114a, 180)は、前記第 1部分と互いに同一の形状力もなる部分お よび、前記第 2部分に対応する部分が互いに同一の形状力 なる部分を有する複数 個のノ《ターン（201a, 203a, 204a)を備える
半導体装置。
[19] 請求項 1に記載の半導体装置であって、
前記第 2領域（114a, 180)は、碁盤目状に配置されたセル
を備える半導体装置。
[20] 請求項 1に記載の半導体装置であって、
前記ロジック回路の形成領域（114)は、第 1設計セル (301)および前記第 1設計 セルに隣接する複数の第 2設計セル（302〜305)を含み、
前記第 2領域は、前記第 1設計セルと前記複数の第 2設計セルとの境界部（310) を含む
半導体装置。
[21] 請求項 20に記載の半導体装置であって、
前記第 1設計セル (301)および前記第 2設計セル (302〜305)は、矩形であり、 前記境界部（310)は、前記第 1設計セルを取り囲み、
前記第 1設計セルにおいて、互いに対向する 1組の第 1境界部（340a, 340b)は、 他の互いに対向する 1組の第 2境界部（350a, 350b)より低精度である
半導体装置。
[22] 半導体基板と、
前記半導体基板上にロジック回路が形成されたロジック回路領域（114)と、 前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極および、前記ゲ ート電極の両端において前記半導体基板表面に形成されたソース領域 Zドレイン領 域を有し前記ロジック回路を構成する第 1乃至第 2トランジスタと
を備え、
前記第 1乃至第 2トランジスタのゲート電極と連続するゲート配線は L字状の屈曲部 を有し、前記第 1トランジスタのゲート配線屈曲部の内径は、前記第 2トランジスタのゲ ート配線屈曲部の内径よりも小さ 、
ことを特徴とする半導体装置。
[23] 請求項 22に記載の半導体装置であって、
前記第 1トランジスタのゲート配線屈曲部の外径は、前記第 2トランジスタのゲート配 線屈曲部の外径よりも小さ!/ヽ ことを特徴とする半導体装置。
[24] 請求項 23に記載の半導体装置であって、
前記第 1トランジスタのゲート配線屈曲部力も前記ソース領域までの距離は、前記 第 2トランジスタのゲート配線屈曲部から前記ソース領域までの距離よりも小さい ことを特徴とする半導体装置。
[25] 半導体基板と、
前記半導体基板上にロジック回路が形成されたロジック回路領域（114)と、 前記ロジック回路領域において、活性領域（174)上にゲート絶縁膜を介して第 1ピ ツチ (A)で形成された複数のゲート配線（172)および、前記ゲート配線間にお!/ヽて 前記活性領域と電気的に接続するコンタクト（176)を有し前記ロジック回路を構成す る第 1トランジスタと、
前記ロジック回路領域において、ダミー活性領域（184)上に絶縁膜を介して第 2ピ ツチ (B)で形成された複数のダミーゲート配線（182)と
を備え、
前記ゲート配線および前記ダミーゲート配線は、それぞれ端部と L字状の屈曲部と を有し、前記ゲート配線の前記屈曲部の内径は、前記ダミーゲート配線の前記屈曲 部の内径よりも小さぐ前記ゲート配線の前記端部のふくらみは、前記ダミーゲート配 線の前記端部のふくらみより大きい
半導体装置。
[26] 請求項 25に記載の半導体装置であって、
前記第 1ピッチ (A)と前記第 2ピッチ (B)とは略同一である
半導体装置。
[27] ロジック回路を含む半導体装置を製造するための半導体製造用マスクであって、 前記ロジック回路に対応するマスク領域は、
所定の精度で光近接補正処理された第 1領域（114b, 170)と、
前記所定の精度より低い精度で光近接補正処理された第 2領域（114a, 180)と を備える半導体製造用マスク。
[28] ロジック回路を含む半導体装置を製造するための光近接処理方法であって、 前記ロジック回路の設計レイアウトの第 1領域（114b, 170)に所定の精度で第 1光 近接補正処理を行う工程 (a)と、
前記ロジック回路の設計レイアウトの第 2領域（114a, 180)に前記所定の精度より 低い精度で第 2光近接補正処理を行う工程 (b)と
を備える光近接処理方法。
[29] 請求項 28に記載の光近接処理方法であって、
前記工程 (a)は前記工程 (b)の後に行われる
光近接処理方法。
[30] 請求項 28又は請求項 29に記載の光近接処理方法を用いた半導体装置の製造方 法であって、
前記工程 (a)および前記工程 (b)カゝら得られた光近接補正後レイアウトパターンを 描画することにより生成されたフォトマスクを用いてフォトレジストを塗布した半導体基 板上に前記レイアウトパターンを転写する工程と、
転写された前記レイアウトパターンに従って、ゥエーハを加工する工程と を備える半導体装置の製造方法。
[31] 請求項 28又は請求項 29に記載の光近接処理方法を用いた半導体装置の製造方 法であって、
前記工程 (a)および前記工程 (b)から得られ、直接描画装置内の記憶手段に配置 された光近接補正後レイアウトパターンを用いて、フォトレジストを塗布した半導体基 板上に直接描画する工程と、
描画された前記レイアウトパターンに従って、ゥヱーハをカ卩ェする工程と を備える半導体装置の製造方法。
[32] 請求項 28又は請求項 29に記載の光近接処理方法であって、
前記工程 (b)において、前記第 2光近接補正処理は、一律なノ ィァスを与えること により行われる
光近接処理方法。
[33] 請求項 28又は請求項 29に記載の光近接処理方法であって、
前記工程 (b)において、前記第 2光近接補正処理は、エッジを分割せずにエッジの 位置を前記所定の精度で処理することにより行われる
光近接処理方法。
[34] 請求項 28又は請求項 29に記載の光近接処理方法であって、
前記工程 (b)において、前記第 2光近接補正処理は、エッジを前記所定の精度より 低い精度で分割することにより行われる
光近接処理方法。
[35] 請求項 28又は請求項 29に記載の光近接処理方法であって、
前記工程 (b)において、前記第 2光近接補正処理は、ルールベース光近接補正に おけるスペックを簡略ィ匕することにより行われる
光近接処理方法。
[36] 請求項 28又は請求項 29に記載の光近接処理方法であって、
前記工程 (b)において、前記第 2光近接補正処理は、モデルベース光近接補正に おけるスペックを緩和することにより行われる
光近接処理方法。
[37] 請求項 28又は請求項 29に記載の光近接処理方法であって、
前記工程 (b)において、前記第 2光近接補正処理は、互いに類似した形状を有す る複数種類のパターン（201, 203, 204)を 1種類のパターン（201a)に揃えることに より行われる
光近接処理方法。
[38] 請求項 28又は請求項 29に記載の光近接処理方法であって、
前記工程 (b)において、前記第 2光近接補正処理は、所定の設計レイアウト（301) を予め登録された光近接補正後レイアウト（301a)に置き換えることにより行われる 光近接処理方法。
[39] 請求項 38に記載の光近接処理方法であって、
前記工程 (b)において、前記第 2光近接補正処理は、前記所定の設計レイアウト（3 01)の周囲に酉己置された設計レイアウト（302, 303, 304, 305)の種類に応じて行 われる
光近接処理方法。
[40] 請求項 38に記載の光近接処理方法であって、
前記第 2光近接補正処理は、前記所定の設計レイアウト (301)の周囲の境界部（3 10)においても行われる
光近接処理方法。
[41] ロジック回路を含む半導体装置の製造方法であって、
前記ロジック回路の光近接補正後レイアウトを用いて所定の精度で露光処理を行う ことによりマスク上に前記ロジック回路の第 1レイアウトを生成する工程 (a)と、 前記ロジック回路の光近接補正後レイアウトを用いて前記所定の精度より低い精度 で露光処理を行うことによりマスク上に前記ロジック回路の第 2レイアウトを生成するェ 程 (b)と、
前記工程 (a)および前記工程 (b)カゝら得られた光近接補正後レイアウトパターンか ら生成されたフォトマスクを用いてフォトレジストを塗布した半導体基板上に前記レイ アウトパターンを転写する工程と、
転写された前記レイアウトパターンに従って、ゥエーハを加工する工程と を備える半導体装置の製造方法。
[42] ロジック回路を含む半導体装置の製造方法であって、
前記ロジック回路の光近接補正後レイアウトを用いて所定の精度で露光処理を行う ことによりゥエーハ上に前記ロジック回路の第 1レイアウトを生成する工程 (a)と、 前記ロジック回路の光近接補正後レイアウトを用いて前記所定の精度より低い精度 で露光処理を行うことによりゥエーハ上に前記ロジック回路の第 2レイアウトを生成す る工程 (b)と、
前記工程 (a)および前記工程 (b)カゝら得られた光近接補正後レイアウトパターンか ら描画された前記レイアウトパターンに従って、前記ゥエーハを加工する工程と を備える半導体装置の製造方法。
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