JP2008171970A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】活性領域パタンの角に丸みが生じることにより、活性パタン上に配置されるゲートパタン面積が変動し、これによりトランジスタ特性が変動してしまうという問題を解決できる半導体装置の製造方法を提供する。
【解決手段】外角のコーナ部を形成して隣接する２辺のパタンと、密集配置の周期的パタンとを同一の層に備える半導体装置の製造方法は、（ａ）前記２辺のパタンを分割した第１の辺を含む第１の分割パタンと、前記周期的パタンを間引いた第１の間引きパタンとに対応した領域を、第１のマスクパタンを持つ第１のマスクで露光する工程と、（ｂ）前記２辺のパタンを分割した第２の辺を含む第２の分割パタンと、前記周期的パタンを間引いた第２の間引きパタンとに対応した領域を、第２のマスクパタンを持つ第１のマスクで露光する工程とを備える。
【選択図】図１２

Description

本発明は、半導体装置の製造方法に関するものである。

リソグラフィ技術における微細化は、露光波長の短波長化および露光装置の結像光学系の開口数（NA値）を大きくする方向で進められてきた。具体的には、露光波長はI線（波長365nm）、KrFエキシマレーザ光（波長248nm）、ArFエキシマレーザ光（波長193nm）と短波長化されてきた。また、NA値も次第に大きくなり0.9前後の値となり、さらに投影レンズと基板の間に水を満たして液浸化することで1以上のNA値が実現されてきている。

これに対して半導体装置で用いられる最小ピッチパタン寸法も先端領域のデバイスではhp（ハーフピッチ）65nm→hp45nm→hp32nmとますます微細化が進められるロードマップとなっている。ここで、hp32nmパタンを転写する量産ツールとしてEUV露光、ArF液浸露光の２つが有力と考えられている。しかしながらデバイス開発スケジュールから考えるとEUV露光は量産開始時期までに量産対応装置が間に合わないと見られていることから、ArF液浸露光を延命、適用することが検討されている。しかし、液浸液として水（屈折率1.43）を用いた最大NA値は1.3〜1.35が限界であると考えられ、このNA値での転写可能最小ピッチの理論限界値はK1x波長/NA＝0.25x193/1.35＝35.7nmとなり、hp32nmパタンを転写できないことになる。

また、従来のSOCプロセスではk１ファクタ換算（ここでk１はプロセスファクタ）で０．３５程度以上となるプロセス条件で最小ピッチ位置パタンを形成していたのに対して、hp３２nm node SOCの配線層等で適用が検討されている最小パタンピッチ９０nmパタンでは適用可能露光装置の関係からk１＝０．３程度と理論限界値k１＝０．２５に近いプロセス条件でパタン形成することになり、logic配線パタンのような任意形状パタンをk１＝０．３程度のプロセス条件で構築することが非常に難しくなる。

このような状況から、３２nm node SOC対応のリソグラフィ技術として、ArF液浸露光＋Double Patterning技術が検討されている。すなわち、ｋ１＝０．３５程度のプロセス条件でパタン形成できるように、基板上に転写する所望の回路パタンのパタンピッチを緩和するように複数のマスクパタンに分解して、分解したマスクパタンを多重露光もしくは多重加工するパタン転写方法が検討されている。

具体的には、SOCの配線パタン等の任意形状パタン配置を前提と考えると、解像度の式CD＝k１x露光波長／NA（ここでCDは解像度、NAは開口数）においてk１＞０．３５程度の場合は、パタン配置ピッチがCDx２以上となりパタン分割しなくても１回の露光で転写可能であるが、k１＜０．３５程度の場合は１回の露光でパタン配置ピッチがCDx２以上のパタンを転写することがより困難になってくるので、パタンの配置ピッチを緩和するようにマスクパタンを分割するという方法である。

また、Double Patterning法におけるパタン分割方法にはいくつかの方法があり、上記のように密集配置の周期的パタンにおいてパタン一つ毎に間引くようにして２つのマスクパタンに分割する方法や、また、同一層に形成される２次元的な回路パタンが密集配置している場合は、x方向成分とy方向成分とに２つのマスクパタンを分割する方法がある。この分割されたマスクパタンは多重露光もしくは露光→加工→露光→加工というように多重加工することで所望のパタンを形成することができる。

このようなパタン転写方法としては、解像限界ピッチ以下のパタンを解像可能なピッチにまで緩和される配置となるようにパタン図形を分割する方法がある。例えば、ArF、NA＝１．３０の条件で理論解像限界値hp＝３７nmより微細な３２nmL／S（hp＝３２nm）パタンを加工する場合、ラインパタンを一つ毎に間引いて２つのマスクパタンに分割してそれぞれ３２nmライン／１２８nmピッチパタンとする。これを用いて多重露光及び多重加工することで所望のパタンを形成する（例えば下記非特許文献１〜４参照）。

また、電子線露光法を用いた多重露光方法があり、パタンの折れ曲がり部を分割境界として、パタンの折れ曲がり部における鋭角部に２重露光部分を設け、あるいは鈍角部に非露光部分を設けて補正を行い、所望のパタンを形成する方法がある（例えば下記特許文献１参照）。

SEMATECH Litho Forum ２００６ conference proceedings Proceedings of SPIE ２００５，vol.５７５４−３２ Proceedings of SPIE ２００６，vol.５７５４−２０３ Proceedings of SPIE ２００６，vol.６１５４−３７ 特開平１１−１３５４１７公報

従来のDouble Patterning法を用いたパタン転写方法では、同一層内にあるパタン密度の関係によりマスクパタンを分割するかどうかを判定していた。すなわち、hp３２nmなどのように一回の露光で転写することが困難もしくは不可能なほどパタン密度の大きいパタンは、分割したマスクパタンを用いて多重露光、多重加工しており、パタン密度の小さいパタンは分割せずに１回の露光で転写していた。

しかしながらパタン形成の特徴として、コーナ部を形成して隣接する２辺のパタンを１回の露光で基板上に転写すると光強度の関係によりコーナ部に丸みを生じてしまう。例えば、MOSトランジスタにおける活性領域パタンとゲートパタンとの関係のように、角形のコーナ部を形成する活性領域パタンと活性パタンの上方でかつコーナ部に近接してゲートパタンが配置されている場合、パタン密度の小さい活性領域は１回の露光で転写しており、活性領域パタンの角に丸みが生じていた。ゲートパタンは活性領域パタンのコーナ部に対して位置決めして重ね合わせ加工するため、活性パタンの角に丸みが生じてゲートパタンの位置がずれることによって、トランジスタ特性が変動してしまうという問題があった。上述のような角部の丸みをより小さく抑える手法として光近接効果補正技術もあるが、この方法を用いて丸みを抑えることには限界があった。

また、このトランジスタ特性のバラツキに対する余裕度を確保するために、動作上のマージンを余分に確保したり、特性バラツキが生じない程度まで十分な距離を離してレイアウトするといった対策がとられているが、これらの対応策はチップ特性の低下、チップ面積の拡大といった問題があった。

また、電子露光法を用いた多重露光方法では、近接効果による電子ドーズ量を補正するために複雑な形状のマスクを用いなければならず、また、ハードマスクを前提としていないためマスク配置の精度やコストに問題があった。

そこで本発明はかかる問題を解決するためになされたものであり、異なった層のパタンの密集密度の関係からもマスクパタンを分割して多重露光および多重加工するかを判定することにより、パタンコーナの角部丸まりを抑えてトランジスタ特性の変動を解消することを目的としている。

本発明の一実施形態における、外角のコーナ部を形成して隣接する２辺のパタンと、密集配置の周期的パタンとを同一の層に備える半導体装置の製造方法は、（ａ）前記２辺のパタンを分割した第１の辺を含む第１の分割パタンと、前記周期的パタンを間引いた第１の間引きパタンとに対応した領域を、第１のマスクパタンを持つ第１のマスクで露光する工程と、（ｂ）前記２辺のパタンを分割した第２の辺を含む第２の分割パタンと、前記周期的パタンを間引いた第２の間引きパタンとに対応した領域を、第２のマスクパタンを持つ第１のマスクで露光する工程とを備える。

本発明の一実施形態によれば、第一方向のパタンエッジと第二方向のパタンエッジとを別々の露光により転写、重ね合わせて加工することで、パタンコーナの角部丸まりを抑えることができる。この露光方法をMOSトランジスタの活性領域パタンの加工に適用した場合、この活性領域パタンのコーナ部に対して位置決めして重ね合わせ加工されるゲートパタンの位置ずれによりトランジスタ特性が変動してしまうという問題を解決することができる。

［実施の形態１］
図１は本発明の実施の形態１における半導体装置の基板上に転写されたパタンを示した図であり、以下図を用いてこのパタン転写方法について説明する。

図１はMOSトランジスタのレイアウトパタン例を示した図であり、９０度の外角のコーナ部を形成して隣接する第１，第２の辺１ａ，１ｂを含む活性領域パタン１と、この活性領域パタン１上方でかつコーナ部に近接して配置されるゲートパタン２が配置されている。ここで、本実施の形態では、９０度の外角のコーナ部を形成するMOSトランジスタの活性領域パタンについて説明するが、１８０度未満の外角のコーナ部を形成するパタンであってもよい。

次に、活性領域パタン１の転写方法について説明する。

ここで、従来のパタン転写方法は、同一の層にあるパタンの密集密度の関係からマスクパタンを分割して多重露光および多重加工するか判定していた。例えば、SOC等の任意形状パタン配置を前提として考えると、一般的に解像度（CD＝k１x露光波長／NA）においてk１＞０．３５程度となる寸法領域のパタンは１回の露光でレジストパタンを形成するプロセスが構築されており、k１＜０．３５程度に対応する寸法領域（最小パタン配置ピッチがCDx２となる）のパタンは１回の露光での転写が困難になってくるため配置ピッチを緩和するようにマスクパタンを分割する場合がある。

しかし、本実施の形態では、異なった層のパタンの密集密度の関係からもマスクパタンを分割して多重露光および多重加工するか判定している点が特徴である。すなわち、本実施の形態に示すMOSトランジスタのように、９０度外角のコーナ部を有する活性領域パタン１と、この活性領域パタン１のコーナ部に対して位置決めして重ね合わせ加工するゲートパタン２とが近接した関係である場合は、マスクパタンを分割して多重露光および多重加工するように判定する。

図２、図３は、活性領域パタン１を形成するために、分割したマスクパタンを用いた露光工程を示した図であり、以下に説明する。

図２（a）は第１のマスクを示した図であり、第１のマスクの第１のマスクパタン（マスクパタン３）は、活性領域パタン１を分割した第１の辺１ａを含む第１の分割パタンに対応した領域を含む。

図３（a）は第２のマスクを示した図であり、第２のマスクの第２のマスクパタン（マスクパタン５）は、活性領域パタン１を分割した第２の辺１ｂを含む第２の分割パタンに対応した領域を含む。

次に、図２（b）は図２（a）のマスクパタン３を露光装置を用いて基板上に結像させた場合の光学像シミュレーション結果であり、図３（b）は図３（a）のマスクパタン５を露光装置を用いて基板上に結像させた場合の光学像シミュレーション結果である。

次に、図２（c）は図２（a）のマスクパタン３を露光装置を用いて基板上に転写したレジストパタン４を示した図であり、図３（c）は図３（a）のマスクパタン５を露光装置を用いて基板上に転写したレジストパタン６を示した図である。

次にこの二つのレジストパタンを用いて基板上の被加工膜を２回加工して合成すると図４に示すような角部丸まりを抑えたパタン７を加工することができる。

ここで、両方のパタンが重なる境界領域付近（分割領域近傍）でオーバーラップする部分を付加することにより、それぞれのパタンを基板上に露光する際の重ね合わせずれにより転写パタンが分断されること防ぐ効果がある。

このように本実施の形態におけるパタン転写方法を用いると図１に示す９０度の外角のコーナ部を有する活性領域パタンを１形成することができる。

次に、マスクパタンを分割せずに活性領域パタン１を形成する場合の活性領域パタン１の形成方法について以下に説明する。

比較のために９０度の外角のコーナ部を有するマスクパタン８を図５（a）に、このマスクパタン８を露光装置を用いて基板上に結像させた場合の光学像シミュレーション結果を図５（b）に、および基板上に転写したパタン９を図５（c）に示す。

図に示されるように、マスクパタン８では９０度でレイアウトされている角部が基板上に投影されると丸まりが生じていることがわかる。このため転写パタン９でも角部丸まりが生じる。

また、図６は、転写パタン形状をできるだけ設計パタンに近づけるため光近接効果補正（Optical Proximity effect Correction、OPC）を行い図７（a）に示すようなマスクパタン８とすることで、角部丸まりを抑える補正が行われている。一般的にはルールベースOPCあるいはモデルベースOPCと呼ばれる計算機処理によりこのようなマスクパタン８が生成されるが、手動配置によってこのようなマスクパタン８を配置する場合もある。このようにマスクパタンを最適化することにより、図５と比較して角部丸まりをより小さく抑えることが出来るようになる。しかし、このような補正を行っても露光波長が２４８nm、１９３nmといった紫外光〜遠紫外光を光源として用いる場合、角部から１００nm前後の範囲に渡って丸まり形状が残留してしまう。

このように図４と図５および図６を比較すると、本実施の形態１を用いた図４では活性領域パタンの角部に丸まりが著しく解消されていることがわかる。図５および図６のように活性領域パタン１に角部丸まりが生じてしまうと、ゲートパタン２の位置決めを行う際に、ゲートパタン２と活性領域パタン１との相対位置ずれ量によって、図７（a）あるいは図７（b）に示したようにパタン間相対位置が変動する。これにより角部丸まり形状に起因してゲート長が重ね合わせずれによって変動してしまうことになり、即ちトランジスタ特性バラツキを発生してしまう。

以上から、本実施の形態のように異なった層のパタンの密集密度の関係からもマスクパタンを分割して多重露光および多重加工するか判定することにより、活性領域パタンの角部丸まりを解消することができ、活性領域パタンに対して位置決めして重ね合わせ加工されるゲートパタンの位置ずれがなくなり、トランジスタ特性の変動を解消することができる。

［実施の形態２］
図８、図９は半導体装置の基板上に、コーナ部を形成して隣接する２辺を有する非密集配置のパタンと密集配置されたパタンとを加工するプロセスを示した図であり、実施の形態１で示した２方向の別のマスクパタンを用いて転写する際に、同時に密集配置パタンを形成するマスクパタンも分割して転写する点が本実施の形態２の特徴である。以下図を用いて説明する。

図８（c）、図９（c）が転写したい所望のパタンで、同一層に形成されている。図８（c）に示すパタン１２は隣接間隔が比較的広い非密集配置の孤立パタンで、図９（c）に示すパタン１７は隣接間隔が比較的狭い密集配置の周期的パタンである。本実施の形態では、このパタン１２は、９０度の外角のコーナ部を形成して隣接する第１，第２の辺１２ａ，１２ｂをx軸，y軸に含んでいるが、１８０度未満の外角のコーナ部を形成して隣接する第１，第２の辺を含んでいればよい。また、本実施例において周期的パタンの最小パタン配置ピッチは、後述のArFスキャナ露光装置の条件から前述のk１値で０．３１程度となる１３０nmである。また、図８のパタン１２と図９のパタン１７それぞれとの距離は、図９のパタン１７それぞれの間の距離よりも大きくなるようになっている。

図８（a）と図９（a）は第１のマスク（マスク１３）に形成されたマスクパタン１０とマスクパタン１５を含む第１のマスクパタンであり、マスクパタン１０は、パタン１２を分割した第２の辺１２ｂを含む分割パタンに対応した領域を含み、マスクパタン１５は、パタン１７を間引いた第１の間引きパタンに対応した領域を含む。

図８（b）と図９（b）は第２のマスク（マスク１４）に形成されたマスクパタン１１とマスクパタン１６を含む第２のマスクパタンであり、マスクパタン１１は、パタン１２を分割した第１の辺１２ａを含む分割パタンに対応した領域を含み、マスクパタン１６は、パタン１７を間引いた第２の間引きパタンに対応した領域を含む。

以上のようなマスクパタンを用いて、第１のマスク１３と第２のマスク１４を露光、加工して転写することにより、パタン１２，１７を同一の層に形成することができる。ここで、コーナ部を形成して隣接する２辺のパタンの転写方法は実施の形態1と同様のため説明を省略する。

次に、図１０、図１１を用いて各工程について説明する。

図１０、図１１は本発明の実施の形態におけるプロセスフローの各工程における基板断面構造を模式的に示した図であり、以下に各工程を説明する。

ここで、図１０は図８（c）のA-A’方向の断面、図１１は図９（c）のB-B’方向の断面に相当している。また、図１０と図１１は同一基板に行われている工程である。

シリコン基板１８上にシリコン窒化膜１９（膜厚150nm）、第１のハードマスク２０（ポリシリコン、膜厚150nm）、第２のハードマスク２１（酸化シリコン、膜厚150nm）、有機反射防止膜２２（BrewerScience社製ARC−29A、膜厚78nm）、レジスト膜２３（信越化学社製、SAIL-X121、膜厚200nm）を順に積層した（図１０（a）、図１１（a））。

次に、この基板上にArFスキャナ露光装置（露光波長193nm、NA＝0.93）を用いて第１のマスクパタンを露光、現像して所望のレジストパタンを形成した（図１０（b）、図１１（b））。

次に、このレジストパタンをマスクに下地の有機反射防止膜２２を選択的にエッチングし（図１０（c）、図１１（c））、第２のハードマスク２１を所定の条件を用いて選択的にエッチング、加工した（図１０（d）、図１１（d））。

次に、再度有機反射防止膜２４、レジスト膜２５を順に積層し（図１０（e）、図１１（e））、第２のマスクパタンを第１のマスクパタンを用いて転写したレジストパタンに対して位置決めして重ね合わせ露光し、さらに所定の現像処理を行い所望のレジストパタンを形成した（図１０（f）、図１１（f））。なお、デザインルールによっては、あらかじめ基板上に位置決め用の基準パタンを形成しておき、この基準パタンに対して第１のマスクパタン及び第２のマスクパタンを位置決めして重ね合わせ露光してもよい。

次に、形成したレジストパタンをマスクに有機反射節膜２４を選択的にエッチングし（図１０（g）、図１１（g））、形成したレジストパタン及び第２のハードマスクパタンをマスクに第１のハードマスク２０を選択的にエッチングし（図１０（h）、図１１（h））、さらに第１のハードマスクパタン及び第２のハードマスクパタンをマスクに下地のシリコン窒化膜１９を選択的にエッチングする。

次に、シリコン基板１８を150nmの深さだけエッチングして、第１のハードマスク２０および第２のハードマスク２１、シリコン窒化膜１９を取り除くと所望のパタン２６をシリコン基板１８上に形成することができる（図１０（i）、図１１（i））。

以上のように、図１０および図１１の各工程を同一基板上に行うことにより、図８（c）および図９（c）のパタンを同一の層に形成することができる。

図１２は上記工程を用いて形成した回路パタンの一例を示した図で、実施の形態１で示した活性領域パタンとゲートパタンが形成されている。図１２（b）および図（c）は同一のマスクに形成されたマスクパタンであり、図１２（a）に示した活性領域パタン２７を転写するためにマスクパタンを分割したマスクパタン例である。上側２つのパタンでは、コーナ部を挟むx方向パタンエッジとy方向パタンエッジがそれぞれ別のマスクパタンで転写されるように分割したもので、図に示す一番下のパタンはパタンピッチを緩和するために分割したものである。

以上のように、同一の層および異なった層のパタンの密集密度の関係からマスクパタンを分割して多重露光および多重加工するか判定することにより、同一マスク上にマスクパタンを形成することができ、図１２（a）に示した所望の回路パタンを得ることができる。

ここで、実施の形態1と同様に、両方のパタンが重なる境界領域付近（分割領域近傍）でオーバーラップする部分を付加することにより、それぞれのパタンを基板上に露光する際の重ね合わせずれにより転写パタンが分断されること防ぐ効果がある。

また、本実施の形態では、図１２（b）のパタンと図１２（c）のパタンとはそれぞれ別のマスクとしたが、同一マスク基板上に領域を分けて作成しておくことも可能であり、コストを下げることができる。

本発明の実施の形態１における半導体装置に転写されたパタンを示した図である。 本発明の実施の形態１における露光工程を示した図である。 本発目の実施の形態１における露光工程を示した図である。 本発明の実施の形態１における露光工程により転写されたパタンを示した図である。 従来技術における露光工程を示した図である。 従来技術における露光工程を示した図である。 従来技術における露光工程により転写されたパタンを示した図である。 本発明の実施の形態２におけるパタン転写方法を示した図である。 本発明の実施の形態２におけるパタン転写方法を示した図である。 本発明の実施の形態２におけるパタン転写工程を示した図である。 本発明の実施の形態２におけるパタン転写工程を示した図である。 本発明の実施の形態２におけるパタン転写方法を示した図である。

符号の説明

１，２７ 活性領域パタン、１ａ，１２ａ 第１の辺、１ｂ，１２ｂ 第２の辺、２，２８ ゲートパタン、３，５，８，１０，１１，１５，１６ マスクパタン、４，６，９，２７，２９，３０ レジストパタン、７，１２，１７ パタン、１３，１４ マスク、１８ シリコン基板、１９ シリコン窒化膜、２０ 第１のハードマスク、２１ 第２のハードマスク、２２，２４ 有機反射防止膜、２３，２５ レジスト膜、２６ パタン。

Claims (10)

1. 半導体装置の製造方法であって、
   前記半導体装置は、
   隣接間隔が比較的広い非密集配置の孤立パタンと、
   隣接間隔が比較的狭い密集配置の周期的パタンと、を同一の層に備え、
   前記孤立パタンは１８０度未満の外角のコーナ部を形成して隣接する第１，第２の辺を含み、
   （ａ）前記孤立パタンを分割した前記第１の辺を含む第１の分割パタンと、前記周期的パタンを間引いた第１の間引きパタンとに対応した領域を、第１のマスクパタンを持つ第１のマスクで露光する工程と、
   （ｂ）前記孤立パタンを分割した前記第２の辺を含む第２の分割パタンと、前記周期的パタンを間引いた第２の間引きパタンとに対応した領域を、第２のマスクパタンを持つ第２のマスクで露光する工程と、を備える半導体装置の製造方法。
2. 前記半導体装置は、前記孤立パタン上方でかつ前記コーナ部に近接して配置されるゲートパタンをさらに備え、
   前記孤立パタンは、活性領域パタンであることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１のマスクパタンと前記第２のマスクパタンは、分割領域近傍において重なる領域を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 半導体装置の製造方法であって、
   前記半導体装置は、
   １８０度未満の外角のコーナ部を形成して隣接する第１，第２の辺を含む活性領域パタンと、
   前記活性領域パタン上方でかつ前記コーナ部に近接して配置されるゲートパタンと、を備え、
   （a）前記活性領域パタンを分割した前記第１の辺を含む第１の分割パタンに対応した領域を、第１のマスクパタンを持つ第１のマスクで露光する工程と、
   （b）前記活性領域パタンを分割した前記第２の辺を含む第２の分割パタンに対応した領域を、第２のマスクパタンを持つ第２のマスクで露光する工程と、を備える半導体装置の製造方法。
5. 前記半導体装置は、前記活性領域パタンと同一の層に隣接間隔が比較的狭い密集配置の周期的パタンをさらに備え、
   前記活性領域パタンは、隣接間隔が比較的広い非密集配置の孤立パタンであり、
   前記工程（ａ）は、前記孤立パタンを分割した前記第１の辺を含む前記第１の分割パタンと、前記周期的パタンを間引いた第１の間引きパタンとに対応した領域を、前記第１のマスクパタンを持つ前記第１のマスクで露光する工程を含み、
   前記工程（ｂ）は、前記孤立パタンを分割した前記第２の辺を含む前記第２の分割パタンと、前記周期的パタンを間引いた第２の間引きパタンとに対応した領域を、前記第２のマスクパタンを持つ前記第２のマスクで露光する工程を含む請求項４記載の半導体装置の製造方法。
6. 前記第１のマスクパタンと前記第２のマスクパタンは、分割領域近傍において重なる領域を有することを特徴とする請求項４または５記載の半導体装置の製造方法。
7. 半導体装置の製造方法であって、
   前記半導体装置は、
   １８０度未満の外角のコーナ部を形成して隣接する第１，第２の辺を含む活性領域パタンと、
   前記活性領域パタン上方でかつ前記コーナ部に隣接して配置されるゲートパタンと、を備え、
   （a）前記活性領域パタンを分割した前記第１の辺を含む第１の分割パタンに対応した領域を、第１のマスクパタンを持つ第１のマスクで露光する工程と、
   （b）前記活性領域パタンを分割した前記第２の辺を含む第２の分割パタンに対応した領域を、第２のマスクパタンを持つ第２のマスクで露光する工程と、を備え、
   前記第１のマスクパタンと前記第２のマスクパタンは、分割領域近傍において重なる領域を有する半導体装置の製造方法。
8. 前記工程（a）及び（b）は、
   前記第１，第２のマスクパタンをハードマスクに転写する工程を含む、請求項１から７のいずれか記載の半導体装置の製造方法。
9. 前記第１のマスクと前記第２のマスクは、同一マスク基板上に前記第１，第２のマスクパタンの領域を分けて形成することを特徴とする請求項１から８のいずれか記載の半導体装置の製造方法。
10. 半導体装置の製造方法であって、
    前記半導体装置は、
    隣接間隔が第１の間隔である孤立パタンと、
    隣接間隔が前記第１の間隔よりも狭い周期的パタンと、を同一の層に備え、
    前記孤立パタンは１８０度未満の外角のコーナ部を形成して隣接する第１，第２の辺を含み、
    （a）前記孤立パタンを分割した前記第１の辺を含む第１の分割パタンと、前記周期的パタンを間引いた第１の間引きパタンとに対応した領域を、第１のマスクパタンを持つ第１のマスクで露光する工程と、
    （b）前記孤立パタンを分割した前記第２の辺を含む第２の分割パタンと、前記周期的パタンを間引いた第２の間引きパタンとに対応した領域を、第２のマスクパタンを持つ第２のマスクで露光する工程と、を備える半導体装置の製造方法。

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