KR20080066568A - 반도체 장치의 제조 방법 - Google Patents

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KR20080066568A
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

활성 영역 패턴의 각에 둥그스름함이 생김으로써, 활성 패턴 상에 배치되는 게이트 패턴 면적이 변동되고, 이에 의해 트랜지스터 특성이 변동되게 된다고 하는 문제가 있었다. 본 발명에서의 외각의 코너부를 형성하여 인접하는 2변의 패턴과, 밀집 배치의 주기적 패턴을 동일한 층에 구비하는 반도체 장치의 제조 방법은, (a) 상기 2변의 패턴을 분할한 제1 변을 포함하는 제1 분할 패턴과, 상기 주기적 패턴을 씨닝한 제1 씨닝 패턴에 대응한 영역을, 제1 마스크 패턴을 갖는 제1 마스크로 노광하는 공정과, (b) 상기 2변의 패턴을 분할한 제2 변을 포함하는 제2 분할 패턴과, 상기 주기적 패턴을 씨닝한 제2 씨닝 패턴에 대응한 영역을, 제2 마스크 패턴을 갖는 제1 마스크로 노광하는 공정을 구비한다.
Figure P1020080002060
마스크 패턴, 하드마스크, 활성 영역 패턴, 씨닝 패턴, 분할 패턴, 노광

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
리소그래피 기술에서의 미세화는, 노광 파장의 단파장화 및 노광 장치의 결상 광학계의 개구수(NA값)를 크게 하는 방향으로 진행되어 왔다. 구체적으로는, 노광 파장은 I선(파장 365㎚), KrF 엑시머 레이저광(파장 248㎚), ArF 엑시머 레이저광(파장 193㎚)으로 단파장화되어 왔다. 또한，NA값도 점차로 커지게 되어 0.9 전후의 값으로 되고, 또한 투영 렌즈와 기판 사이에 물을 채워서 액침화함으로써 1 이상의 NA값이 실현되어 가고 있다.
이에 대하여 반도체 장치에서 이용되는 최소 피치 패턴 치수도 선단 영역의 디바이스에서는 hp(하프 피치)65㎚→hp45㎚→hp32㎚로 점점 더 미세화가 진행되는 로드맵으로 되고 있다. 여기서, hp32nm 패턴을 전사하는 양산 툴로서 EUV 노광, ArF 액침 노광의 2개가 유력하게 생각되고 있다. 그러나 디바이스 개발 스케줄로부터 생각하면 EUV 노광은 양산 개시 시기까지 양산 대응 장치를 제시간에 댈 수 없는 것으로 보이기 때문에, ArF 액침 노광을 연명, 적용하는 것이 검토되고 있다. 그러나, 액침액으로서 물(굴절률 1.43)을 이용한 최대 NA값은 1.3∼1.35가 한계이 다라고 생각되고, 이 NA값에서의 전사 가능 최소 피치의 이론 한계값은 K1×파장 NA=0.25×193/1.35=35.7㎚로 되어, hp32nm 패턴을 전사할 수 없게 된다.
또한, 종래의 SOC 프로세스에서는 k1 팩터 환산(여기서 k1은 프로세스 팩터)으로 0.35 정도 이상으로 되는 프로세스 조건에서 최소 피치 위치 패턴을 형성하고 있었던 것에 대해서, hp32㎚ node SOC의 배선층 등에서 적용이 검토되고 있는 최소 패턴 피치 90㎚ 패턴에서는 적용 가능 노광 장치의 관계로부터 k1=0.3 정도로 이론 한계값 k1=0.25에 가까운 프로세스 조건에서 패턴 형성하게 되어, logic 배선 패턴과 같은 임의 형상 패턴을 k1=0.3 정도의 프로세스 조건에서 구축하는 것이 매우 어렵게 된다.
이와 같은 상황으로부터, 32㎚ node SOC 대응의 리소그래피 기술로서, ArF 액침 노광+Double Patterning 기술이 검토되고 있다. 즉, k1=0.35 정도의 프로세스 조건에서 패턴 형성할 수 있도록, 기판 상에 전사하는 원하는 회로 패턴의 패턴 피치를 완화하도록 복수의 마스크 패턴으로 분해하고, 분해한 마스크 패턴을 다중 노광 혹은 다중 가공하는 패턴 전사 방법이 검토되고 있다.
구체적으로는，SOC의 배선 패턴 등의 임의 형상 패턴 배치를 전제로 생각하면, 해상도의 식 CD=k1×노광 파장/NA(여기서 CD는 해상도, NA는 개구수)에서 k1>0.35 정도의 경우에는, 패턴 배치 피치가 CD×2 이상으로 되어 패턴 분할하지 않아도 1회의 노광으로 전사 가능하지만, k1<0.35 정도의 경우에는 1회의 노광으로 패턴 배치 피치가 CD×2 이상인 패턴을 전사하는 것이 보다 곤란하게 되므로, 패턴의 배치 피치를 완화하도록 마스크 패턴을 분할한다고 하는 방법이다.
또한，Double Patterning법에서의 패턴 분할 방법에는 몇 가지의 방법이 있으며, 상기한 바와 같이 밀집 배치의 주기적 패턴에서 패턴 하나마다 씨닝하도록 하여 2개의 마스크 패턴으로 분할하는 방법이나, 또한, 동일층에 형성되는 2차원적인 회로 패턴이 밀집 배치되어 있는 경우에는, x 방향 성분과 y 방향 성분으로 2개의 마스크 패턴을 분할하는 방법이 있다. 이 분할된 마스크 패턴은 다중 노광 혹은 노광→가공→노광→가공이라고 하는 바와 같이 다중 가공함으로써 원하는 패턴을 형성할 수 있다.
이와 같은 패턴 전사 방법으로서는, 해상 한계 피치 이하의 패턴을 해상 가능한 피치로까지 완화되는 배치로 되도록 패턴 도형을 분할하는 방법이 있다. 예를 들면, ArF, NA=1.30의 조건에서 이론 해상 한계값 hp=37㎚보다 미세한 32㎚L/S(hp=32㎚) 패턴을 가공하는 경우, 라인 패턴을 하나마다 씨닝하여 2개의 마스크 패턴으로 분할하여 각각 32㎚ 라인/128㎚ 피치 패턴으로 한다. 이것을 이용하여 다중 노광 및 다중 가공함으로써 원하는 패턴을 형성한다(예를 들면 하기 비특허 문헌 1∼4 참조).
또한, 전자선 노광법을 이용한 다중 노광 방법이 있으며, 패턴의 절곡부를 분할 경계로 하여, 패턴의 절곡부에서의 예각부에 2중 노광 부분을 형성하거나, 혹은 둔각부에 비노광 부분을 형성하여 보정을 행하여, 원하는 패턴을 형성하는 방법이 있다(예를 들면 하기 특허 문헌 1참조).
[비특허 문헌 1] SEMATECH Litho Forum 2006 conference proceedings
[비특허 문헌 2] Proceedings of SPIE 2005, vol.5754-32
[비특허 문헌 3] Proceedings of SPIE 2006, vol.5754-203
[비특허 문헌 4] Proceedings of SPIE 2006, vol.6154-37
[특허 문헌 1] 일본 특개평 11-135417 공보
종래의 Double Patterning법을 이용한 패턴 전사 방법에서는, 동일층 내에 있는 패턴 밀도의 관계에 의해 마스크 패턴을 분할할지의 여부를 판정하고 있었다. 즉, hp32㎚ 등과 같이 1회의 노광으로 전사하는 것이 곤란 혹은 불가능할 정도로 패턴 밀도가 큰 패턴은, 분할한 마스크 패턴을 이용하여 다중 노광, 다중 가공하고 있으며, 패턴 밀도가 작은 패턴은 분할하지 않고 1회의 노광으로 전사하고 있었다.
그러나 패턴 형성의 특징으로서, 코너부를 형성하여 인접하는 2변의 패턴을 1회의 노광으로 기판 상에 전사하면 광 강도의 관계에 의해 코너부에 둥그스름함이 생기게 된다. 예를 들면, MOS 트랜지스터에서의 활성 영역 패턴과 게이트 패턴의 관계와 같이, 각형의 코너부를 형성하는 활성 영역 패턴과 활성 패턴의 상방에서 또한 코너부에 근접하여 게이트 패턴이 배치되어 있는 경우, 패턴 밀도가 작은 활성 영역은 1회의 노광으로 전사하고 있어, 활성 영역 패턴의 각에 둥그스름함이 생겨 있었다. 게이트 패턴은 활성 영역 패턴의 코너부에 대하여 위치 결정하여 겹침 가공하기 때문에, 활성 패턴의 각에 둥그스름함이 생겨 게이트 패턴의 위치가 어긋남으로써, 트랜지스터 특성이 변동되게 된다고 하는 문제가 있었다. 상술한 바와 같은 각부의 둥그스름함을 보다 작게 억제하는 방법으로서 광 근접 효과 보정 기술 도 있지만, 이 방법을 이용하여 둥그스름함을 억제하는 것에는 한계가 있었다.
또한，이 트랜지스터 특성의 변동에 대한 여유도를 확보하기 위해서, 동작상의 마진을 여분으로 확보하거나, 특성 변동이 생기지 않을 정도까지 충분한 거리를 떨어뜨려 레이아웃하는 등의 대책이 취해지고 있지만, 이들 대응책은 칩 특성의 저하, 칩 면적의 확대 등의 문제가 있었다.
또한, 전자 노광법을 이용한 다중 노광 방법에서는, 근접 효과에 의한 전자 도우즈량을 보정하기 위해서 복잡한 형상의 마스크를 이용해야만 되고, 또한, 하드마스크를 전제로 하고 있지 않기 때문에 마스크 배치의 정밀도나 코스트에 문제가 있었다.
따라서 본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로서, 서로 다른 층의 패턴의 밀집 밀도의 관계로부터도 마스크 패턴을 분할하여 다중 노광 및 다중 가공할지를 판정함으로써, 패턴 코너의 각부 둥그스름함을 억제하여 트랜지스터 특성의 변동을 해소하는 것을 목적으로 하고 있다.
본 발명의 일 실시 형태에서의, 외각의 코너부를 형성하여 인접하는 2변의 패턴과, 밀집 배치의 주기적 패턴을 동일한 층에 구비하는 반도체 장치의 제조 방법은, (a) 상기 2변의 패턴을 분할한 제1 변을 포함하는 제1 분할 패턴과, 상기 주기적 패턴을 씨닝한 제1 씨닝 패턴에 대응한 영역을, 제1 마스크 패턴을 갖는 제1 마스크로 노광하는 공정과, (b) 상기 2변의 패턴을 분할한 제2 변을 포함하는 제2 분할 패턴과, 상기 주기적 패턴을 씨닝한 제2 씨닝 패턴에 대응한 영역을, 제2 마 스크 패턴을 갖는 제1 마스크로 노광하는 공정을 구비한다.
본 발명의 일 실시 형태에 따르면, 제1 방향의 패턴 엣지와 제２방향의 패턴 엣지를 각각의 노광에 의해 전사, 겹침 가공함으로써, 패턴 코너의 각부 둥그스름함을 억제할 수 있다. 이 노광 방법을 MOS 트랜지스터의 활성 영역 패턴의 가공에 적용한 경우, 이 활성 영역 패턴의 코너부에 대하여 위치 결정하여 겹침 가공되는 게이트 패턴의 위치 어긋남에 의해 트랜지스터 특성이 변동되게 된다고 하는 문제를 해결할 수 있다.
[실시 형태1]
도 1은 본 발명의 실시 형태1에서의 반도체 장치의 기판 상에 전사된 패턴을 도시한 도면으로서, 이하 도면을 이용하여 이 패턴 전사 방법에 대해서 설명한다.
도 1은 MOS 트랜지스터의 레이아웃 패턴예를 도시한 도면으로서, 90도의 외각의 코너부를 형성하여 인접하는 제1, 제2 변(1a, 1b)을 포함하는 활성 영역 패턴(1)과, 이 활성 영역 패턴(1) 상방에서 또한 코너부에 근접하여 배치되는 게이트 패턴(2)이 배치되어 있다. 여기서, 본 실시 형태에서는，90도의 외각의 코너부를 형성하는 MOS 트랜지스터의 활성 영역 패턴에 대해서 설명하지만, 180도 미만의 외각의 코너부를 형성하는 패턴이어도 된다.
다음으로, 활성 영역 패턴(1)의 전사 방법에 대해서 설명한다.
여기서, 종래의 패턴 전사 방법은, 동일한 층에 있는 패턴의 밀집 밀도의 관 계로부터 마스크 패턴을 분할하여 다중 노광 및 다중 가공할지 판정하고 있었다. 예를 들면, SOC 등의 임의 형상 패턴 배치를 전제로 하여 생각하면, 일반적으로 해상도(CD=k1×노광 파장/NA)에서 k1>0.35 정도로 되는 치수 영역의 패턴은 1회의 노광으로 레지스트 패턴을 형성하는 프로세스가 구축되어 있어, k1<0.35 정도에 대응하는 치수 영역(최소 패턴 배치 피치가 CD×2로 됨)의 패턴은 1회의 노광으로의 전사가 곤란하게 되기 때문에 배치 피치를 완화하도록 마스크 패턴을 분할하는 경우가 있다.
그러나, 본 실시 형태에서는, 서로 다른 층의 패턴의 밀집 밀도의 관계로부터도 마스크 패턴을 분할하여 다중 노광 및 다중 가공할지 판정하고 있는 점이 특징이다. 즉, 본 실시 형태에 나타내는 MOS 트랜지스터와 같이, 90도 외각의 코너부를 갖는 활성 영역 패턴(1)과, 이 활성 영역 패턴(1)의 코너부에 대하여 위치 결정하여 겹침 가공하는 게이트 패턴(2)이 근접한 관계인 경우에는, 마스크 패턴을 분할하여 다중 노광 및 다중 가공하도록 판정한다.
도 2, 도 3은, 활성 영역 패턴(1)을 형성하기 위해서, 분할한 마스크 패턴을 이용한 노광 공정을 도시한 도면으로서, 이하에 설명한다.
도 2의 (a)는 제1 마스크를 도시한 도면으로서, 제1 마스크의 제1 마스크 패턴(마스크 패턴(3))은, 활성 영역 패턴(1)을 분할한 제1 변(1a)을 포함하는 제1 분할 패턴에 대응한 영역을 포함한다.
도 3의 (a)는 제2 마스크를 도시한 도면으로서, 제2 마스크의 제2 마스크 패턴(마스크 패턴(5))은, 활성 영역 패턴(1)을 분할한 제2 변(1b)을 포함하는 제2 분 할 패턴에 대응한 영역을 포함한다.
다음으로, 도 2의 (b)는 도 2의 (a)의 마스크 패턴(3)을 노광 장치를 이용하여 기판 상에 결상시킨 경우의 광학상 시뮬레이션 결과이고, 도 3의 (b)는 도 3의 (a)의 마스크 패턴(5)을 노광 장치를 이용하여 기판 상에 결상시킨 경우의 광학상 시뮬레이션 결과이다.
다음으로, 도 2의 (c)는 도 2의 (a)의 마스크 패턴(3)을 노광 장치를 이용하여 기판 상에 전사한 레지스트 패턴(4)을 도시한 도면이고, 도 3의 (c)는 도 3의 (a)의 마스크 패턴(5)을 노광 장치를 이용하여 기판 상에 전사한 레지스트 패턴(6)을 도시한 도면이다.
다음으로 이 2개의 레지스트 패턴을 기판 상의 피가공막을 2회 가공하여 합성하면 도 4에 도시한 바와 같은 각부 둥그스름함을 억제한 패턴(7)을 가공할 수 있다.
여기서, 양방의 패턴이 겹치는 경계 영역 부근(분할 영역 근방)에서 오버랩 하는 부분을 부가함으로써, 각각의 패턴을 기판 상에 노광할 때의 겹침 어긋남에 의해 전사 패턴이 분단되는 것을 방지하는 효과가 있다.
이와 같이 본 실시 형태에서의 패턴 전사 방법을 이용하면 도 1에 도시하는 90도의 외각의 코너부를 갖는 활성 영역 패턴(1)을 형성할 수 있다.
다음으로, 마스크 패턴을 분할하지 않고 활성 영역 패턴(1)을 형성하는 경우의 활성 영역 패턴(1)의 형성 방법에 대해서 이하에 설명한다.
비교를 위해서 90도의 외각의 코너부를 갖는 마스크 패턴(8)을 도 5의 (a) 에, 이 마스크 패턴(8)을 노광 장치를 이용하여 기판 상에 결상시킨 경우의 광학상 시뮬레이션 결과를 도 5의 (b)에, 및 기판 상에 전사한 패턴(9)을 도 5의 (c)에 도시한다.
도면에 도시되는 바와 같이, 마스크 패턴(8)에서는 90도로 레이아웃되어 있는 각부가 기판 상에 투영되면 둥그스름함이 생겨 있는 것을 알 수 있다. 이 때문에 전사 패턴(9)에서도 각부 둥그스름함이 생긴다.
또한, 도 6은, 전사 패턴 형상을 가능한 한 설계 패턴에 가깝게 하기 위해서 광 근접 효과 보정(0ptical Proximity effect Correction, 0PC)을 행하여 도 7의 (a)에 도시한 바와 같은 마스크 패턴(8)으로 함으로써, 각부 둥그스름함을 억제하는 보정이 행해지고 있다. 일반적으로는 룰 베이스 0PC 혹은 모델 베이스 0PC로 불리는 계산기 처리에 의해 이와 같은 마스크 패턴(8)이 생성되지만, 수동 배치에 의해 이와 같은 마스크 패턴(8)을 배치하는 경우도 있다. 이와 같이 마스크 패턴을 최적화함으로써, 도 5와 비교하여 각부 둥그스름함을 작게 억제할 수 있게 된다. 그러나, 이와 같은 보정을 행하여도 노광 파장이 248㎚, 193㎚라고 하는 자외광∼원자외광을 광원으로서 이용하는 경우, 각부로부터 100㎚ 전후의 범위에 걸쳐 둥그스름함 형상이 잔류하게 된다.
이와 같이 도 4와 도 5 및 도 6을 비교하면, 본 실시 형태1을 이용한 도 4에서는 활성 영역 패턴의 각부에 둥그스름함이 현저하게 해소되어 있는 것을 알 수 있다. 도 5 및 도 6과 같이 활성 영역 패턴(1)에 각부 둥그스름함이 생기게 되면, 게이트 패턴(2)의 위치 결정을 행할 때에, 게이트 패턴(2)과 활성 영역 패턴(1)의 상대 위치 어긋남량에 의해, 도 7의 (a) 혹은 도 7의 (b)에 도시한 바와 같이 패턴간 상대 위치가 변동된다. 이에 의해 각부 둥그스름함 형상에 기인하여 게이트 길이가 겹침 어긋남에 의해 변동되게 되어, 즉 트랜지스터 특성 변동을 발생하게 된다.
이상으로부터, 본 실시 형태와 같이 서로 다른 층의 패턴의 밀집 밀도의 관계로부터도 마스크 패턴을 분할하여 다중 노광 및 다중 가공할지 판정함으로써, 활성 영역 패턴의 각부 둥그스름함을 해소할 수 있어, 활성 영역 패턴에 대하여 위치 결정하여 겹침 가공되는 게이트 패턴의 위치 어긋남이 없어져, 트랜지스터 특성의 변동을 해소할 수 있다.
[실시 형태2]
도 8, 도 9는 반도체 장치의 기판 상에, 코너부를 형성하여 인접하는 2변을 갖는 비밀집 배치의 패턴과 밀집 배치된 패턴을 가공하는 프로세스를 도시한 도면이며, 실시 형태1에서 설명한 2방향의 별도의 마스크 패턴을 이용하여 전사할 때에, 동시에 밀집 배치 패턴을 형성하는 마스크 패턴도 분할하여 전사하는 점이 본실시 형태2의 특징이다. 이하 도면을 이용하여 설명한다.
도 8의 (c), 도 9의 (c)가 전사하고자 원하는 패턴으로, 동일층에 형성되어 있다. 도 8의 (c)에 도시하는 패턴(12)은 인접 간격이 비교적 넓은 비밀집 배치의 고립 패턴이고, 도 9의 (c)에 도시하는 패턴(17)은 인접 간격이 비교적 좁은 밀집 배치의 주기적 패턴이다. 본 실시 형태에서는，이 패턴(12)은, 90도의 외각의 코너부를 형성하여 인접하는 제1, 제2 변(12a, 12b)을 x축, y축에 포함하고 있지만, 180도 미만의 외각의 코너부를 형성하여 인접하는 제1, 제2 변을 포함하고 있으면 된다. 또한, 본 실시예에서 주기적 패턴의 최소 패턴 배치 피치는, 후술하는 ArF 스캐너 노광 장치의 조건으로부터 전술한 k1값에서 0.31 정도로 되는 130㎚이다. 또한, 도 8의 패턴(12)과 도 9의 패턴(17) 각각과의 거리는, 도 9의 패턴(17) 각각의 사이의 거리보다도 커지도록 되어 있다.
도 8의 (a)와 도 9의 (a)는 제1 마스크(마스크(13))에 형성된 마스크 패턴(10)과 마스크 패턴(15)을 포함하는 제1 마스크 패턴이며, 마스크 패턴(10)은, 패턴(12)을 분할한 제2 변(12b)을 포함하는 분할 패턴에 대응한 영역을 포함하고, 마스크 패턴(15)은, 패턴(17)을 씨닝한 제1 씨닝 패턴에 대응한 영역을 포함한다.
도 8의 (b)와 도 9의 (b)는 제2 마스크(마스크(14))에 형성된 마스크 패턴(11)과 마스크 패턴(16)을 포함하는 제2 마스크 패턴이며, 마스크 패턴(11)은, 패턴(12)을 분할한 제1 변(12a)을 포함하는 분할 패턴에 대응한 영역을 포함하고, 마스크 패턴(16)은, 패턴(17)을 씨닝한 제2 씨닝 패턴에 대응한 영역을 포함한다.
이상과 같은 마스크 패턴을 이용하여, 제1 마스크(13)와 제2 마스크(14)를 노광, 가공하여 전사함으로써, 패턴(12, 17)을 동일한 층에 형성할 수 있다. 여기서, 코너부를 형성하여 인접하는 2변의 패턴의 전사 방법은 실시 형태1과 마찬가지이기 때문에 설명을 생략한다.
다음으로, 도 10, 도 11을 이용하여 각 공정에 대해서 설명한다.
도 10, 도 11은 본 발명의 실시 형태에서의 프로세스 플로우의 각 공정에서의 기판 단면 구조를 모식적으로 도시한 도면이며, 이하에 각 공정을 설명한다.
여기서, 도 10은 도 8의 (c)의 A-A' 방향의 단면, 도 11은 도 9의 (c)의 B-B' 방향의 단면에 상당하고 있다. 또한, 도 10과 도 11은 동일 기판에 행해져 있는 공정이다.
실리콘 기판(18) 상에 실리콘 질화막(19)(막 두께 150㎚), 제1 하드마스크(20)(폴리실리콘, 막 두께 150㎚), 제2 하드마스크(21)(산화실리콘, 막 두께 150㎚), 유기 반사 방지막(22)(BrewerScience사제 ARC-29A, 막 두께 78㎚), 레지스트막(23)(신에츠화학사제, SAIL-X121, 막 두께 200㎚)을 순서대로 적층하였다(도 10의 (a), 도 11의 (a)).
다음으로，이 기판 상에 ArF 스캐너 노광 장치(노광 파장 193㎚, NA=0.93)를 이용하여 제1 마스크 패턴을 노광, 현상하여 원하는 레지스트 패턴을 형성하였다(도 10의 (b), 도 11의 (b)).
다음으로，이 레지스트 패턴을 마스크로 하여 기초의 유기 반사 방지막(22)을 선택적으로 에칭하고(도 10의 (c), 도 11의 (c)), 제2 하드마스크(21)를 소정의 조건을 이용하여 선택적으로 에칭, 가공하였다(도 10의 (d), 도 11의 (d)).
다음으로, 재차 유기 반사 방지막(24), 레지스트막(25)을 순서대로 적층하고(도 10의 (e), 도 11의 (e)), 제2 마스크 패턴을 제1 마스크 패턴을 이용하여 전사한 레지스트 패턴에 대하여 위치 결정하여 겹침 노광하고, 또한 소정의 현상 처리를 행하여 원하는 레지스트 패턴을 형성하였다(도 10의 (f), 도 11의 (f)). 또한, 디자인 룰에 따라서는, 미리 기판 상에 위치 결정용의 기준 패턴을 형성해 놓고，이 기준 패턴에 대하여 제1 마스크 패턴 및 제2 마스크 패턴을 위치 결정하여 겹침 노광하여도 된다.
다음으로, 형성한 레지스트 패턴을 마스크로 하여 유기 반사 절연막(24)을 선택적으로 에칭하고(도 10의 (g), 도 11의 (g)), 형성한 레지스트 패턴 및 제2 하드마스크 패턴을 마스크로 하여 제1 하드마스크(20)를 선택적으로 에칭하고(도 10의 (h), 도 11의 (h)), 또한 제1 하드마스크 패턴 및 제2 하드마스크 패턴을 마스크로 하여 기초의 실리콘 질화막(19)을 선택적으로 에칭한다.
다음으로, 실리콘 기판(18)을 150㎚의 깊이만큼 에칭하여, 제1 하드마스크(20) 및 제2 하드마스크(21), 실리콘 질화막(19)을 제거하면 원하는 패턴(26)을 실리콘 기판(18) 상에 형성할 수 있다(도 10의 (i), 도 11의 (i)).
이상과 같이, 도 10 및 도 11의 각 공정을 동일 기판 상에 행함으로써, 도 8의 (c) 및 도 9의 (c)의 패턴을 동일한 층에 형성할 수 있다.
도 12는 상기 공정을 이용하여 형성한 회로 패턴의 일례를 도시한 도면으로, 실시 형태1에서 설명한 활성 영역 패턴과 게이트 패턴이 형성되어 있다. 도 12의 (b) 및 도 12의 (c)는 동일한 마스크에 형성된 마스크 패턴으로, 도 12의 (a)에 도시한 활성 영역 패턴(27)을 전사하기 위해서 마스크 패턴을 분할한 마스크 패턴예이다. 상측 2개의 패턴에서는，코너부를 사이에 두는 x 방향 패턴 엣지와 y 방향 패턴 엣지가 각각 별도의 마스크 패턴으로 전사되도록 분할한 것이며, 도면에 도시하는 가장 아래의 패턴은 패턴 피치를 완화하기 위해서 분할한 것이다.
이상과 같이, 동일한 층 및 서로 다른 층의 패턴의 밀집 밀도의 관계로부터 마스크 패턴을 분할하여 다중 노광 및 다중 가공할지 판정함으로써, 동일 마스크 상에 마스크 패턴을 형성할 수 있어, 도 12의 (a)에 도시한 원하는 회로 패턴을 얻을 수 있다.
여기서, 실시 형태1과 마찬가지로, 양방의 패턴이 겹치는 경계 영역 부근(분할 영역 근방)에서 오버랩하는 부분을 부가함으로써, 각각의 패턴을 기판 상에 노광할 때의 겹침 어긋남에 의해 전사 패턴이 분단되는 것을 방지하는 효과가 있다.
또한, 본 실시 형태에서는, 도 12의 (b)의 패턴과 도 12의 (c)의 패턴은 각각 별도의 마스크로 하였지만, 동일 마스크 기판 상에 영역을 나누어 작성해 두는 것도 가능하여, 코스트를 내릴 수 있다.
도 1은 본 발명의 실시 형태1에서의 반도체 장치에 전사된 패턴을 도시한 도면.
도 2는 본 발명의 실시 형태1에서의 노광 공정을 도시한 도면.
도 3은 본 발명의 실시 형태1에서의 노광 공정을 도시한 도면.
도 4는 본 발명의 실시 형태1에서의 노광 공정에 의해 전사된 패턴을 도시한 도면.
도 5는 종래 기술에서의 노광 공정을 도시한 도면.
도 6은 종래 기술에서의 노광 공정을 도시한 도면.
도 7은 종래 기술에서의 노광 공정에 의해 전사된 패턴을 도시한 도면.
도 8은 본 발명의 실시 형태2에서의 패턴 전사 방법을 도시한 도면.
도 9는 본 발명의 실시 형태2에서의 패턴 전사 방법을 도시한 도면.
도 10은 본 발명의 실시 형태2에서의 패턴 전사 공정을 도시한 도면.
도 11은 본 발명의 실시 형태2에서의 패턴 전사 공정을 도시한 도면.
도 12는 본 발명의 실시 형태2에서의 패턴 전사 방법을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 27 : 활성 영역 패턴
1a, 12a : 제1 변
1b, 12b : 제2 변
2, 28 : 게이트 패턴
3, 5, 8, 10, 11, 15, 16 : 마스크 패턴
4, 6, 9, 27, 29, 30 : 레지스트 패턴
7, 12, 17 : 패턴
13, 14 : 마스크
18 : 실리콘 기판
19 : 실리콘 질화막
20 : 제1 하드마스크
21 : 제2 하드마스크
22, 24 : 유기 반사 방지막
23, 25 : 레지스트막
26 : 패턴

Claims (10)

  1. 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는,
    인접 간격이 비교적 넓은 비밀집 배치의 고립 패턴과,
    인접 간격이 비교적 좁은 밀집 배치의 주기적 패턴을 동일한 층에 포함하고,
    상기 고립 패턴은 180도 미만의 외각의 코너부를 형성하여 인접하는 제1, 제2 변을 포함하고，
    (a) 상기 고립 패턴을 분할한 상기 제1 변을 포함하는 제1 분할 패턴과, 상기 주기적 패턴을 씨닝한 제1 씨닝 패턴에 대응한 영역을, 제1 마스크 패턴을 갖는 제1 마스크로 노광하는 공정과,
    (b) 상기 고립 패턴을 분할한 상기 제2 변을 포함하는 제2 분할 패턴과, 상기 주기적 패턴을 씨닝한 제2 씨닝 패턴에 대응한 영역을, 제2 마스크 패턴을 갖는 제2 마스크로 노광하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 장치는, 상기 고립 패턴 상방에서 또한 상기 코너부에 근접하여 배치되는 게이트 패턴을 더 포함하고,
    상기 고립 패턴은, 활성 영역 패턴인 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 마스크 패턴과 상기 제2 마스크 패턴은, 분할 영역 근방에서 겹치는 영역을 갖는 반도체 장치의 제조 방법.
  4. 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는,
    180도 미만의 외각의 코너부를 형성하여 인접하는 제1, 제2 변을 포함하는 활성 영역 패턴과,
    상기 활성 영역 패턴 상방에서 또한 상기 코너부에 근접하여 배치되는 게이트 패턴을 포함하고，
    (a) 상기 활성 영역 패턴을 분할한 상기 제1 변을 포함하는 제1 분할 패턴에 대응한 영역을, 제1 마스크 패턴을 갖는 제1 마스크로 노광하는 공정과,
    (b) 상기 활성 영역 패턴을 분할한 상기 제2 변을 포함하는 제2 분할 패턴에 대응한 영역을, 제2 마스크 패턴을 갖는 제2 마스크로 노광하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 반도체 장치는, 상기 활성 영역 패턴과 동일한 층에 인접 간격이 비교적 좁은 밀집 배치의 주기적 패턴을 더 포함하고,
    상기 활성 영역 패턴은, 인접 간격이 비교적 넓은 비밀집 배치의 고립 패턴이며,
    상기 공정 (a)는, 상기 고립 패턴을 분할한 상기 제1 변을 포함하는 상기 제1 분할 패턴과, 상기 주기적 패턴을 씨닝한 제1 씨닝 패턴에 대응한 영역을, 상기 제1 마스크 패턴을 갖는 상기 제1 마스크로 노광하는 공정을 포함하고,
    상기 공정 (b)는, 상기 고립 패턴을 분할한 상기 제2 변을 포함하는 상기 제2 분할 패턴과, 상기 주기적 패턴을 씨닝한 제2 씨닝 패턴에 대응한 영역을, 상기 제2 마스크 패턴을 갖는 상기 제2 마스크로 노광하는 공정을 포함하는 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 마스크 패턴과 상기 제2 마스크 패턴은, 분할 영역 근방에서 겹치는 영역을 갖는 반도체 장치의 제조 방법.
  7. 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는,
    180도 미만의 외각의 코너부를 형성하여 인접하는 제1, 제2 변을 포함하는 활성 영역 패턴과,
    상기 활성 영역 패턴 상방에서 또한 상기 코너부에 근접하여 배치되는 게이트 패턴을 포함하고，
    (a) 상기 활성 영역 패턴을 분할한 상기 제1 변을 포함하는 제1 분할 패턴에 대응한 영역을, 제1 마스크 패턴을 갖는 제1 마스크로 노광하는 공정과,
    (b) 상기 활성 영역 패턴을 분할한 상기 제2 변을 포함하는 제2 분할 패턴에 대응한 영역을, 제2 마스크 패턴을 갖는 제2 마스크로 노광하는 공정을 포함하고,
    상기 제1 마스크 패턴과 상기 제2 마스크 패턴은, 분할 영역 근방에서 겹치는 영역을 갖는 반도체 장치의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 공정 (a) 및 (b)는, 상기 제1, 제2 마스크 패턴을 하드마스크에 전사하는 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 마스크와 상기 제2 마스크는, 동일 마스크 기판 상에 상기 제1, 제2 마스크 패턴의 영역을 나누어 형성하는 반도체 장치의 제조 방법.
  10. 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는,
    인접 간격이 제1 간격인 고립 패턴과,
    인접 간격이 상기 제1 고립 패턴보다도 좁은 주기적 패턴을 동일한 층에 포함하고,
    상기 고립 패턴은 180도 미만의 외각의 코너부를 형성하여 인접하는 제1, 제2 변을 포함하고，
    (a) 상기 고립 패턴을 분할한 상기 제1 변을 포함하는 제1 분할 패턴과, 상기 주기적 패턴을 씨닝한 제1 씨닝 패턴에 대응한 영역을, 제1 마스크 패턴을 갖는 제1 마스크로 노광하는 공정과,
    (b) 상기 고립 패턴을 분할한 상기 제2 변을 포함하는 제2 분할 패턴과, 상기 주기적 패턴을 씨닝한 제2 씨닝 패턴에 대응한 영역을, 제2 마스크 패턴을 갖는 제2 마스크로 노광하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204902B2 (en) 2016-02-26 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4952420B2 (ja) * 2007-07-18 2012-06-13 大日本印刷株式会社 多重露光技術用フォトマスクの設計パタン検証方法
US20140051256A1 (en) * 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
US8949749B2 (en) * 2012-10-23 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Layout design for electron-beam high volume manufacturing
CN103033975B (zh) * 2012-12-12 2015-09-23 京东方科技集团股份有限公司 一种掩膜板以及利用掩膜板构图的方法
CN105280138A (zh) * 2015-10-09 2016-01-27 深圳典邦科技有限公司 一种硅基大尺寸oled图像收发装置及制造方法
US11901190B2 (en) * 2017-11-30 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4788117A (en) * 1987-01-28 1988-11-29 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor device fabrication including a non-destructive method for examining lithographically defined features
JP2892765B2 (ja) * 1990-04-27 1999-05-17 株式会社日立製作所 パターン構造を有する素子の製造方法
JPH11135417A (ja) 1997-10-31 1999-05-21 Nikon Corp パターン転写方法及びパターン転写用マスク
JP3050210B2 (ja) * 1998-09-24 2000-06-12 株式会社ニコン 露光方泡および該方法を用いる素子製造方法
JP3482172B2 (ja) * 1999-03-04 2003-12-22 松下電器産業株式会社 Ｌｓｉ用パターンのレイアウト作成方法及びｌｓｉ用パターンの形成方法
JP3476410B2 (ja) * 2000-03-01 2003-12-10 Ｎｅｃエレクトロニクス株式会社 露光用マスクの製造方法
JP2002100557A (ja) * 2000-09-26 2002-04-05 Hitachi Ltd 半導体装置の製造方法
TWI229236B (en) * 2001-11-12 2005-03-11 Sony Corp Complementary mask, fabrication method thereof, exposure method, semiconductor device, and fabrication method thereof
KR100603669B1 (ko) * 2003-12-30 2006-07-20 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100732753B1 (ko) * 2004-12-23 2007-06-27 주식회사 하이닉스반도체 반도체 장치 제조방법
JP4617272B2 (ja) * 2005-04-12 2011-01-19 エーエスエムエル マスクツールズ ビー．ブイ． 二重露光リソグラフィを実行するための方法、プログラム製品及びデバイス製造方法
US8103977B2 (en) * 2005-04-26 2012-01-24 Renesas Electronics Corporation Semiconductor device and its manufacturing method, semiconductor manufacturing mask, and optical proximity processing method
US20070018286A1 (en) * 2005-07-14 2007-01-25 Asml Netherlands B.V. Substrate, lithographic multiple exposure method, machine readable medium

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204902B2 (en) 2016-02-26 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10879237B2 (en) 2016-02-26 2020-12-29 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US11710736B2 (en) 2016-02-26 2023-07-25 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

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