JP3482172B2 - Ｌｓｉ用パターンのレイアウト作成方法及びｌｓｉ用パターンの形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、近接効果補正を確
実に行なえるＬＳＩ用パターンのレイアウト作成方法、
マスクデータ作成方法及びこれらを用いたＬＳＩ用パタ
ーンの形成方法に関する。

【０００２】

【従来の技術】近年、半導体を用いた大規模集積回路装
置（以下、ＬＳＩと称する。）の寸法の微細化により、
ＬＳＩ製造工程のひとつであるリソグラフィ工程におい
て、光近接効果（optical Proximity effect）により、
レチクル等に形成された設計パターンの寸法（マスク寸
法）と該設計パターンがレジスト上に転写されてなる転
写パターンの寸法（加工寸法）との差が無視できなくな
ってきている。これにより、設計パターンの寸法をその
ままマスク寸法と対応させていたのでは、加工寸法が所
望の設計寸法と一致しなくなるという問題が出てきてい
る。この問題は、ＬＳＩが正常に動作するか否かを左右
するトランジスタにおいてとりわけ顕著となってきてい
る。

【０００３】さらに、ＬＳＩには非連続な寸法変化が要
求される世代交代がある。例えば、プロセス技術が０．
２５μｍ世代から０．１８μｍ世代へと交代するよう
に、トランジスタのゲート長に代表される寸法を約７０
パーセントの縮小率で変化させる。このとき、ゲート長
に限らず、同一の回路を実現するためのセル面積も７０
パーセントの二乗、すなわち面積比で約５０パーセント
の面積が縮小されることも期待されている。この縮小率
は新規の、より短い波長の露光光源を持つ露光装置を導
入したり、加工プロセスを改善したりすることによって
達成される。

【０００４】ところが、近年、新装置の導入や加工プロ
セスの改善だけでは、この縮小率を満たせなくなってき
ている。それは、マスク寸法に対する加工寸法の寸法変
動量が大きくなったことにより、回路動作を保証するた
めに設定されたゲート突き出し寸法やコンタクトマージ
ン等のデザインルールの寸法が前世代の７０パーセント
縮小率を満たせなくなってきているからである。

【０００５】図２０（ａ）は、一般的なトランジスタ
（ＦＥＴ）の設計パターン１００Ａと加工パターン（転
写パターン）１００Ｂとを示している。図２０（ａ）に
示すように、設計パターン１００Ａは、ゲート層となる
ゲートパターン１０１と活性化層となる活性化層パター
ン１０２とから構成される。加工パターン１００Ｂにお
けるゲートパターン１１１は、ゲート幅が設計寸法より
も小さくなることによって、ゲートパターン１１１の両
端部１１１ａが消失している。このように、活性化層パ
ターン１１２とゲートパターン１１１との重なり部分が
消失した状態ではトランジスタは正常に動作しない。

【０００６】これを防ぐため、図２０（ｂ）の設計パタ
ーン１００Ｃに示すように、ゲートパターン１０１の両
端部に、活性化層パターン１０２からゲート幅方向に突
き出した突き出し部１０１ａを設ける。ゲートパターン
１０１の両端部の消失寸法はゲート長１０１ｂと呼ばれ
るラインパターンの寸法が小さくなるにつれて増加す
る。このため、突き出し部１０１ａの突き出し寸法１０
１ｃはゲート長１０１ｂに比例して縮小されることはな
い。従って、ゲート長１０１ｂを縮小する場合は、トラ
ンジスタの動作を保証するために、ゲートパターン１０
１の突き出し寸法１０１ｃを大きくしなければならなく
なる。その結果、突き出し寸法１０１ｃに関するデザイ
ンルールが、前世代の７０パーセント縮小率を満足する
ことはますます困難となってきている。

【０００７】このような現状にも関わらず、デザインル
ールは、マスク寸法に対する加工寸法の寸法変動量に基
づいて定められ、例えば前世代の７０パーセント縮小率
で定義される。従って、ゲートパターン１０１の突き出
し寸法１０１ｃのように、デザインルールを完全に満た
せないパターンに対しても、回路パターン面積の縮小を
図るために、７０パーセント縮小率のデザインルールが
優先されて採用される。

【０００８】この後、デザインルールにより設計された
回路パターンからセルライブラリを作成する。作成され
たセルライブラリから、ＬＳＩチップデータを作成し、
製造する最終のプロセス条件を決定する。この最終のプ
ロセス条件に基づいて、近接効果によって生じる加工寸
法のマスク寸法に対する変動量を評価し、加工寸法が設
計寸法に対して変動しないようにマスクレイアウトを修
正したデータを作成する。このとき、既に定められたプ
ロセス条件において加工寸法を評価できるように、種々
の条件を加味した加工寸法評価用の経験的モデルを用い
て、各マスク寸法に対する加工寸法が評価される。

【０００９】例えば、回路パターンにおいて、加工寸法
がマスク寸法よりも細くなる部分には、設計寸法よりも
マスクパターン寸法を太くし、加工寸法がマスク寸法よ
りも太くなる部分には、設計寸法よりもマスクパターン
寸法を細くなるように修正する。このような光近接効果
を考慮したマスクパターンを近接効果補正（OpticalPro
ximity Correction：ＯＰＣ）パターンと呼ぶ。

【００１０】

【発明が解決しようとする課題】しかしながら、前記従
来のＬＳＩ用のマスクデータ作成方法は、回路パターン
をすべて決定した後の、マスクパターンデータの作成段
階で初めてＯＰＣパターンを作成するため、ＯＰＣパタ
ーンを作成できない場合があるという問題を有してい
る。

【００１１】例えば、図２０（ａ）に示したように、ゲ
ートパターン１０１の端部が消失するような場合に、加
工寸法の値を回路パターン寸法と一致させるようにゲー
トパターン１０１の突き出し部１０１ａのマスク寸法を
修正しようとしても、突き出し部１０１ａとその周辺の
パターンとのスペースが既に解像限界から定められる最
小寸法になっている場合がある。このような場合は、ゲ
ートパターン１０１の突き出し寸法１０１ｃの変更は不
可能である。

【００１２】さらに、従来のマスクデータ作成方法に
は、以下に述べるような種々の問題がある。

【００１３】（１）近接効果補正をあらかじめ考慮しな
いデザインルールは、パターン寸法が必要以上に大きく
なるという問題がある。

【００１４】前述したような、ゲートパターンに対する
近接効果補正は、突き出し部を延長するという手法以外
にもある。例えば、ゲート同士の間のスペースが比較的
大きく設定されている場合には、トランジスタの活性化
層上に位置しないゲートパターンの突き出し部にハンマ
ヘッドパターンを付加してもよい。このハンマヘッドパ
ターンは、突き出し部を延長するのではなく、突き出し
部の端部のみをゲート長方向に広げることによって、ゲ
ートパターン端部の加工寸法のゲート幅方向の縮みを防
止している。このように近接効果補正は、加工寸法にお
けるマスク寸法からの変動分を補償するだけでなく、変
動量を抑制することによっても実現できる。このため、
ＯＰＣパターンによる寸法変動量を評価しないで単純に
寸法変動量を予測し、それによってデザインルールを決
めるのでは、必要以上に大きい寸法が必要と判断される
ことになる。

【００１５】（２）一般に、回路パターンは、基本的な
パターン配置ルールに基づいて作成されている。プロセ
ス条件は、作成されたパターンの加工寸法のばらつき及
びマスク寸法からの変動量が小さくなるように定められ
る。一方、ＯＰＣパターンの配置ルールは、プロセス条
件を定めるときに用いたパターン配置ルールとは異なる
ため、用いられるプロセス条件がＯＰＣパターンの配置
ルールに対して必ずしも最適ではないという問題があ
る。

【００１６】例えば、パターン同士の間のスペースが最
小値となるように回路パターンが設計されている場合
に、そのスペースの加工寸法が設計値よりも大きくなる
と仮定する。この場合は、ＯＰＣパターンにおけるスペ
ースの寸法を回路パターンの寸法よりも小さくするた
め、ＯＰＣパターン同士の間の最小スペースが最初にプ
ロセス条件を設定したときのパターン間のスペースの最
小値よりも小さくなっている。従って、プロセス条件が
まったく変動しないならば、ＯＰＣパターンによる加工
パターンは回路パターン寸法と良く一致するはずであ
る。しかしながら、実際には製造時にプロセス条件が変
動するため、この変動に起因する加工寸法のばらつきが
生じる。これは、一般に加工寸法を小さくすると、プロ
セス条件の変動による寸法ばらつきを抑制するための最
適プロセス条件が変化するからである。極端な場合に
は、この寸法ばらつきを抑制するために、超解像又は位
相シフトマスク等の、基本的な露光方式まで変える必要
が生じる。

【００１７】（３）ＬＳＩの最終のプロセス条件は、製
造の直前まで決定されないにもかかわらず、ＯＰＣパタ
ーンの詳細はプロセス条件の詳細が決まるまで決定でき
ないという問題がある。

【００１８】ＬＳＩを開発する場合、セルライブラリの
回路パターン設計は、ＬＳＩ製造の半年以上も前から開
始されるが、プロセス条件が決定されるのは製造の直前
であるため、ＯＰＣパターンの詳細を早期に決定できな
い。このため、上記の（１）の問題を解決するために最
終的なＯＰＣパターンを考慮してセルライブラリの回路
パターン設計を行なうことは困難となる。

【００１９】（４）ＯＰＣパターンは、回路パターンの
設計寸法と、あらかじめ定められたプロセス条件による
加工寸法との差のみを用いて作成される。回路パターン
は、前世代の７０パーセントの縮小率で定義されるデザ
インルールを用いるとする。ところが、ＬＳＩによって
は縮小率が同一でない方が望ましい場合もある。

【００２０】例えば、同一機能のＬＳＩであれば、チッ
プ面積が前世代の５０パーセントの縮小率で実現される
こともある。さらには、実際の回路パターンにおいて
は、すべての場所で加工寸法が設計寸法と一致すること
が要求されるわけではない。回路が動作する上で設計寸
法と高精度に一致することが要求される部分もあれば、
多少の寸法変動が許される部分もある。従って、加工寸
法のすべてを前世代の７０パーセントの縮小率で設計す
ることは、ＬＳＩの製造に必要以上に困難な条件を課し
ていることとなり、所望のＬＳＩの実現を困難にする。

【００２１】本発明は、前記従来の問題を解決し、ＬＳ
Ｉに所望の微細化を図りながら動作が可能な回路パター
ンを形成できる近接効果補正を確実に施せるようにする
ことを目的とする。

【００２２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ＬＳＩ用パターンのレイアウト作成方法
又はＬＳＩ用マスクデータの作成方法を、回路パターン
の設計時に該回路パターンのマスクデータとなる近接効
果補正パターンを作成できる構成とする。また、回路パ
ターンの設計時に近接効果補正パターンを有効とするデ
ザインルールを設定する構成とする。

【００２３】具体的に、本発明に係るＬＳＩ用パターン
のレイアウト作成方法は、複数の回路パターンを含むＬ
ＳＩ用パターンにおける複数の回路パターンを設計する
回路パターン設計工程と、設計した回路パターンの初期
配置を行なう初期配置工程と、初期配置された回路パタ
ーンのうち互いに隣接又は交差して配置された回路パタ
ーンに対して近接効果補正を施すことにより、隣接又は
交差して配置された回路パターンから近接効果補正パタ
ーンを作成する近接効果補正パターン作成工程と、近接
効果補正が有効であるか否かを判定する補正効果判定工
程と、無効と判定された場合に、近接効果補正が有効と
なるように回路パターンを規定するデザインルールを変
更するデザインルール変更工程と、変更されたデザイン
ルールに基づいて、初期配置された回路パターンを再配
置する回路パターン再配置工程とを備えている。

【００２４】本発明のＬＳＩ用パターンのレイアウト作
成方法によると、近接効果補正パターンを作成した後
に、近接効果補正が有効となるように回路パターンを規
定するデザインルールを変更するため、従来のように、
設計パターンが転写されてなるマスクパターンに対して
近接効果補正を行なえなくなるという事態を避けること
ができる。

【００２５】本発明のＬＳＩ用パターンのレイアウト作
成方法において、近接効果補正パターン作成工程は、近
接効果補正パターンを作成するための補正パターン作成
仕様を設定する工程を含み、補正効果判定工程は、近接
効果補正が無効と判定された場合に補正パターン作成仕
様を近接効果補正が有効となるように変更する工程を含
むことが好ましい。

【００２６】本発明のＬＳＩ用パターンのレイアウト作
成方法において、回路パターン再配置工程が、複数の再
配置パターンを作成し、作成した複数の再配置パターン
から回路面積が小さい再配置パターンを選択する工程を
含むことが好ましい。

【００２７】本発明のＬＳＩ用パターンのレイアウト作
成方法は、近接効果補正が有効となるようにレイアウト
を行なうためのデザインルールを作成するデザインルー
ル作成工程をさらに備え、初期配置工程又は回路パター
ン再配置工程が、デザインルールに基づいて複数の回路
パターンを配置する工程を含むことが好ましい。

【００２８】この場合に、デザインルール作成工程が、
デザインルールを複数設定し、設定された複数のデザイ
ンルールのうちで回路面積を小さくできるデザインルー
ルを選択する工程を含むことが好ましい。

【００２９】また、この場合に、本発明のＬＳＩ用パタ
ーンのレイアウト作成方法は、近接効果補正パターンを
作成するための補正パターン作成仕様を設定する工程
と、近接効果補正パターンにおける近接効果補正が有効
となるように、補正パターン配置ルールを作成する工程
と、補正パターン作成仕様及び補正パターン配置ルール
に基づいて近接効果補正パターンを作成することによ
り、デザインルールを決定する工程とをさらに備えてい
ることが好ましい。

【００３０】この場合に、本発明のＬＳＩ用パターンの
レイアウト作成方法は、デザインルールに基づいて配置
された回路パターンに対して、近接効果補正が有効であ
るか否かを判定する工程と、無効と判定された場合に、
近接効果補正が有効となるように、補正パターン作成仕
様又は補正パターン配置ルールを修正する工程とをさら
に備えていることが好ましい。

【００３１】本発明のＬＳＩ用パターンのレイアウト作
成方法において、補正効果判定工程が、リソグラフィ工
程及びエッチング工程のうちの少なくとも一方を含むプ
ロセスシミュレーションを行なうことにより、加工寸法
の予測値が所定値を満たすか否かの判定を行なうことが
好ましい。

【００３２】この場合に、プロセスシミュレーションに
おけるリソグラフィ工程は、露光量又はフォーカス位置
がプロセス余裕度を越えて変化した場合における加工寸
法の予測値が所定値を満たすか否かの判定を行なうこと
が好ましい。

【００３３】この場合に、プロセスシミュレーションの
判定が、トランジスタのゲート長方向の寸法を判定する
工程を含むことが好ましい。

【００３４】また、この場合に、プロセスシミュレーシ
ョンの判定が、トランジスタのゲートにおける活性層か
らのゲート幅方向の突き出し寸法を判定する工程を含む
ことが好ましい。

【００３５】本発明に係る第１のＬＳＩ用パターンの形
成方法は、複数の回路パターンを含むＬＳＩ用パターン
における複数の回路パターンを設計する回路パターン設
計工程と、設計した回路パターンの初期配置を行なう初
期配置工程と、初期配置された回路パターンのうち互い
に隣接又は交差して配置された回路パターンに対して近
接効果補正を施すことにより、隣接又は交差して配置さ
れた回路パターンから近接効果補正パターンを作成する
近接効果補正パターン作成工程と、所定のプロセス条件
で近接効果補正が有効であるか否かを判定する補正効果
判定工程と、無効と判定された場合に、近接効果補正が
有効となるように回路パターンを規定するデザインルー
ルを変更するデザインルール変更工程と、変更されたデ
ザインルールに基づいて、初期配置された回路パターン
を再配置する回路パターン再配置工程と、近接効果補正
パターンを用いて、マスクを製作するマスク製作工程
と、製作されたマスクを用いて、所定のプロセス条件で
半導体基板の上に複数の回路パターンを形成するパター
ン形成工程とを備えている。

【００３６】第１のＬＳＩ用パターンの形成方法による
と、本発明のＬＳＩ用パターンのレイアウト作成方法を
用いて製作されたマスクにより、例えばレジスト膜に回
路パターン（加工パターン）が形成されるため、確実に
動作する回路の回路パターンを得ることができる。

【００３７】第１のＬＳＩ用パターンの形成方法は、マ
スク製作工程よりも後に、製作されたマスクを所定のプ
ロセス条件で用いた場合の加工歩留まりの期待値を評価
する工程と、期待値が目標値に達していない場合に、期
待値が目標値に到達するように所定のプロセス条件を再
設定した後、回路パターン設計工程から再度繰り返す工
程とをさらに備えていることが好ましい。

【００３８】本発明に係る第１のＬＳＩ用マスクデータ
の作成方法は、ＬＳＩに含まれる複数の回路パターン
を、プロセス条件の変化に合わせてパターン形状を変更
しない第１の補正パターン群と、プロセス条件の変化に
合わせてパターン形状を変更する第２の補正パターン群
とに分類する補正パターン群分類工程と、複数の回路パ
ターンの設計を行なう際に、第１の補正パターン群から
セルレベルの近接効果補正パターンデータを作成するセ
ルレベル補正パターンデータ作成工程と、複数の回路パ
ターンからチップデータを作成する際に、第２の補正パ
ターン群からチップレベルの近接効果補正パターンデー
タを作成するチップレベル補正パターンデータ作成工程
とを備えている。

【００３９】第１のＬＳＩ用マスクデータの作成方法に
よると、ＬＳＩに含まれる複数の回路パターンを、プロ
セス条件の変化に合わせてパターン形状を変更しない第
１の補正パターン群と、プロセス条件の変化に合わせて
パターン形状を変更する第２の補正パターン群とに分類
するため、第１の補正パターン群は、あらかじめ近接効
果補正を施しておいても、ライブラリとして登録するこ
とが可能となる。また、第１の補正パターン群はセルの
面積に大きく影響するため、セルレベルの近接効果補正
パターンとすることにより、セルの設計段階で近接効果
補正パターンを決定することが可能となるので、最終的
に作成される近接効果補正パターンのセル面積を確実に
評価できる。さらに、セルレベルの近接効果補正を各セ
ル単位で行なえるため、近接効果補正パターンの作成仕
様を各セル又はブロック単位で決定することも可能とな
る。

【００４０】第１のＬＳＩ用マスクデータの作成方法に
おいて、セルレベル補正パターンデータ作成工程が、作
成されたセルレベルの近接効果補正パターンデータにお
ける近接効果補正が有効であるか否かを判定する工程
と、無効と判定された場合に、近接効果補正が有効とな
るようにセルレベルの近接効果補正パターンデータ又は
該近接効果補正パターンデータと対応する回路パターン
の修正を行なった後、近接効果補正の有効性を再度判定
する工程と、有効と判定された場合に、セルレベルの近
接効果補正パターンデータをセルライブラリに登録する
工程とを含むことが好ましい。

【００４１】本発明に係る第２のＬＳＩ用マスクデータ
の作成方法は、ＬＳＩに含まれる複数の回路パターン
を、プロセス条件の変化に合わせてパターン形状を変更
しない第１の補正パターン群と、プロセス条件の変化に
合わせてパターン形状を変更する第２の補正パターン群
とに分類する工程と、第１の補正パターン群に対して、
セルレベルの近接効果補正パターンを作成するためのセ
ルレベル補正パターン作成仕様を設定する工程と、複数
の回路パターンの設計を行なう工程と、第１の補正パタ
ーン群に対してセルレベル補正パターン作成仕様により
作成されるセルレベルの近接効果補正パターンにおける
近接効果補正の有効性の有無を判定する工程と、近接効
果補正が無効と判定された場合に、近接効果補正が有効
となるように、無効と判定された回路パターンの修正を
行なった後、近接効果補正の有効性を再度判定する工程
と、近接効果補正が有効と判定された場合に、第１の補
正パターン群に属する回路パターンをセルライブラリに
登録すると共に、第２の補正パターン群に属する回路パ
ターンをセルライブラリに登録する工程と、セルライブ
ラリに登録された回路パターンから、チップレベルのパ
ターンデータを作成する工程と、第２の補正パターン群
に対して、チップレベルの近接効果補正パターンを作成
するためのチップレベル補正パターン作成仕様を設定す
る工程と、セルレベル補正パターン作成仕様に基づい
て、第１の補正パターン群に属する回路パターンからセ
ルレベルの近接効果補正パターンデータを作成する工程
と、チップレベル補正パターン作成仕様に基づいて、第
２の補正パターン群に属する回路パターンからチップレ
ベルの近接効果補正パターンデータを作成する工程とを
備えている。

【００４２】第２のＬＳＩ用マスクデータの作成方法に
よると、ＬＳＩに含まれる複数の回路パターンを、プロ
セス条件の変化に合わせてパターン形状を変更しない第
１の補正パターン群と、プロセス条件の変化に合わせて
パターン形状を変更する第２の補正パターン群とに分類
し、セルレベル補正パターン作成仕様を設定した近接効
果補正パターンが有効と判定された場合に、有効と判定
された近接効果補正パターンの元の回路パターンをセル
ライブラリに登録する。その後、マスクデータを作成す
る工程において、セルライブラリから、セルレベルの近
接効果補正パターンデータとチップレベルの近接効果補
正パターンデータとを作成する。従って、データ量が極
めて大きくなる近接効果補正パターンデータをマスクデ
ータ作成時にまで作成する必要がなくなるため、大量の
データの管理が容易となる。

【００４３】本発明に係る第３のＬＳＩ用マスクデータ
の作成方法は、ＬＳＩに含まれる複数の回路パターン
を、プロセス条件の変化に合わせてパターン形状を変更
しない第１の補正パターン群と、プロセス条件の変化に
合わせてパターン形状を変更する第２の補正パターン群
とに分類する工程と、第１の補正パターン群に対して、
セルレベルの近接効果補正パターンを作成するためのセ
ルレベル補正パターン作成仕様を設定する工程と、複数
の回路パターンの設計を行なう工程と、第１の補正パタ
ーン群に対してセルレベル補正パターン作成仕様により
作成されるセルレベルの近接効果補正パターンにおける
近接効果補正の有効性の有無を判定する工程と、近接効
果補正が無効と判定された場合に、近接効果補正が有効
となるように、無効と判定された回路パターン又は該回
路パターンのセルレベル補正パターン作成仕様の修正を
行なった後、近接効果補正の有効性を再度判定する工程
と、近接効果補正が有効と判定された場合に、第１の補
正パターン群に属する回路パターン及び該回路パターン
と対応するセルレベル補正パターン作成仕様をセルライ
ブラリに登録すると共に、第２の補正パターン群に属す
る回路パターンをセルライブラリに登録する工程と、セ
ルライブラリに登録された回路パターンから、チップレ
ベルのパターンデータを作成する工程と、セルレベル補
正パターン作成仕様に基づいて、第１の補正パターン群
に属する回路パターンからセルレベルの近接効果補正パ
ターンデータを作成する工程と、所定のチップレベル補
正パターン作成仕様に基づいて、第２の補正パターン群
に属する回路パターンからチップレベルの近接効果補正
パターンデータを作成する工程とを備えている。

【００４４】第１〜第３のＬＳＩ用マスクデータの作成
方法において、近接効果補正の有効性を判定する工程
が、近接効果補正が有効と判定された回路パターンのレ
イアウトが複数存在する場合に、複数のレイアウトから
回路面積が所定値以下となるレイアウトを選択する工程
を含むことが好ましい。

【００４５】この場合に、セルレベルの近接効果補正パ
ターンデータが、セリフパターン、ハンマヘッドパター
ン又はインセクションパターンを含むことが好ましい。

【００４６】本発明に係る第４のＬＳＩ用マスクデータ
の作成方法は、ＬＳＩに含まれる複数の回路パターンの
うち、回路パターンが複数層にわたるパターン配置によ
り決定される第１の補正パターン群と、回路パターンが
一のレイヤ内のパターン配置により決定される第２の補
正パターン群とに分類する補正パターン群分類工程と、
複数の回路パターンの設計を行なう際に、第１の補正パ
ターン群からインタレイヤの近接効果補正パターンデー
タを作成するインタレイヤ補正パターンデータ作成工程
と、複数の回路パターンからチップデータを作成する際
に、第２の補正パターン群からイントラレイヤの近接効
果補正パターンデータを作成するイントラレイヤ補正パ
ターンデータ作成工程とを備えている。

【００４７】第４のＬＳＩ用マスクデータの作成方法に
よると、ＬＳＩに含まれる複数の回路パターンを、回路
パターンが複数層にわたるパターン配置により決定され
る第１の補正パターン群と、回路パターンが一のレイヤ
内のパターン配置により決定される第２の補正パターン
群とに分類するため、第１の補正パターン群は、あらか
じめ近接効果補正を施しておいても、ライブラリとして
登録することが可能となる。また、第１の補正パターン
群はセルの面積に大きく影響するため、セルレベルの近
接効果補正パターンとすることにより、セルの設計段階
で近接効果補正パターンを決定することが可能となるの
で、最終的に作成される近接効果補正パターンのセル面
積を確実に評価できる。さらに、セルレベルの近接効果
補正を各セル単位で行なえるため、近接効果補正パター
ンの作成仕様を各セル又はブロック単位で決定すること
も可能となる。

【００４８】第４のＬＳＩ用マスクデータの作成方法に
おいて、インタレイヤ補正パターンデータ作成工程が、
作成されたインタレイヤの近接効果補正パターンデータ
における近接効果補正が有効であるか否かを判定する工
程と、無効と判定された場合に、近接効果が補正有効と
なるようにインタレイヤの近接効果補正パターンデータ
又は該近接効果補正パターンデータと対応する回路パタ
ーンの修正を行なった後、近接効果補正の有効性を再度
判定する工程と、有効と判定された場合に、インタレイ
ヤの近接効果補正パターンデータをセルライブラリに登
録する工程とを含むことが好ましい。

【００４９】本発明に係る第５のＬＳＩ用マスクデータ
の作成方法は、ＬＳＩに含まれる複数の回路パターンの
うち、回路パターンが複数層にわたるパターン配置によ
り決定される第１の補正パターン群と、回路パターンが
一のレイヤ内のパターン配置により決定される第２の補
正パターン群とに分類する工程と、第１の補正パターン
群に対して、インタレイヤの近接効果補正パターンを作
成するためのインタレイヤ補正パターン作成仕様を設定
する工程と、複数の回路パターンの設計を行なう工程
と、第１の補正パターン群に対してインタレイヤ補正パ
ターン作成仕様により作成される、インタレイヤの近接
効果補正パターンにおける近接効果補正の有効性の有無
を判定する工程と、近接効果補正が無効と判定された場
合に、近接効果補正が有効となるように、無効と判定さ
れた回路パターンの修正を行なった後、近接効果補正の
有効性を再度判定する工程と、近接効果補正が有効と判
定された場合に、第１の補正パターン群に属する回路パ
ターンをセルライブラリに登録すると共に、第２の補正
パターン群に属する回路パターンをセルライブラリに登
録する工程と、セルライブラリに登録された回路パター
ンから、チップレベルのパターンデータを作成する工程
と、第２の補正パターン群に対して、イントラレイヤの
近接効果補正パターンを作成するためのイントラレイヤ
補正パターン作成仕様を設定する工程と、インタレイヤ
補正パターン作成仕様に基づいて、第１の補正パターン
群に属する回路パターンからインタレイヤの近接効果補
正パターンデータを作成する工程と、イントラレイヤ補
正パターン作成仕様に基づいて、第２の補正パターン群
に属する回路パターンからイントラレイヤの近接効果補
正パターンデータを作成する工程とを備えている。

【００５０】第５のＬＳＩ用マスクデータの作成方法に
よると、ＬＳＩに含まれる複数の回路パターンを、回路
パターンが複数層にわたるパターン配置により決定され
る第１の補正パターン群と、回路パターンが一のレイヤ
内のパターン配置により決定される第２の補正パターン
群とに分類し、インタレイヤ補正パターンを設定した近
接効果補正パターンが有効と判定された場合に、有効と
判定された近接効果補正パターンの元の回路パターンを
セルライブラリに登録する。その後、マスクデータを作
成する工程において、セルライブラリから、インタレイ
ヤの近接効果補正パターンデータとイントラレイヤの近
接効果補正パターンデータとを作成する。従って、デー
タ量が極めて大きくなる近接効果補正パターンデータを
マスクデータ作成時にまで作成する必要がなくなるた
め、大量のデータの管理が容易となる。

【００５１】本発明に係る第６のＬＳＩ用マスクデータ
の作成方法は、ＬＳＩに含まれる複数の回路パターンの
うち、回路パターンが複数層にわたるパターン配置によ
り決定される第１の補正パターン群と、回路パターンが
一のレイヤ内のパターン配置により決定される第２の補
正パターン群とに分類する工程と、第１の補正パターン
群に対して、インタレイヤの近接効果補正パターンを作
成するためのインタレイヤ補正パターン作成仕様を設定
する工程と、複数の回路パターンの設計を行なう工程
と、第１の補正パターン群に対してインタレイヤ補正パ
ターン作成仕様により作成される、インタレイヤの近接
効果補正パターンにおける近接効果補正の有効性の有無
を判定する工程と、近接効果補正が無効と判定された場
合に、近接効果補正が有効となるように、無効と判定さ
れた回路パターン又は該回路パターンのインタレイヤ補
正パターン作成仕様の修正を行なった後、近接効果補正
の有効性を再度判定する工程と、近接効果補正が有効と
判定された場合に、第１の補正パターン群に属する回路
パターン及び該回路パターンと対応するインタレイヤ補
正パターン作成仕様をセルライブラリに登録すると共
に、第２の補正パターン群に属する回路パターンをセル
ライブラリに登録する工程と、セルライブラリに登録さ
れた回路パターンから、チップレベルのパターンデータ
を作成する工程と、インタレイヤ補正パターン作成仕様
に基づいて、第１の補正パターン群に属する回路パター
ンからインタレイヤの近接効果補正パターンデータを作
成する工程と、所定のイントラレイヤ補正パターン作成
仕様に基づいて、第２の補正パターン群に属する回路パ
ターンからイントラレイヤの近接効果補正パターンデー
タを作成する工程とを備えている。

【００５２】第４〜第６のＬＳＩ用マスクデータの作成
方法において、近接効果補正の有効性を判定する工程
が、近接効果補正が有効と判定された回路パターンのレ
イアウトが複数存在する場合に、複数のレイアウトから
回路面積が所定値以下となるレイアウトを選択する工程
を含むことが好ましい。

【００５３】この場合に、インタレイヤ補正パターン作
成仕様が、トランジスタのゲートを含む一の層と活性領
域を含む他の層とを規定する配置規則により決定される
ことが好ましい。

【００５４】また、この場合に、インタレイヤ補正パタ
ーン作成仕様が、第１の配線層と、該第１の配線層と異
なる第２の配線層とを電気的に接続するコンタクトを含
む層とを規定する配置規則により決定されることが好ま
しい。

【００５５】また、この場合に、近接効果補正の有効性
を判定する工程が、リソグラフィ工程及びエッチング工
程のうちの少なくとも一方を含むプロセスシミュレーシ
ョンを行なうことにより、加工寸法の予測値が所定値を
満たすか否かの判定を行なうことが好ましい。

【００５６】この場合のプロセスシミュレーションにお
けるリソグラフィ工程は、露光量又はフォーカス位置が
プロセス余裕度を超えて変化した場合における加工寸法
の予測値が所定値を満たすか否かの判定を行なうことが
好ましい。

【００５７】この場合に、プロセスシミュレーションの
判定がトランジスタのゲート長方向の寸法を判定する工
程を含むことが好ましい。

【００５８】また、この場合に、プロセスシミュレーシ
ョンの判定がトランジスタのゲートにおける活性層から
のゲート幅方向の突き出し寸法を判定する工程を含むこ
とが好ましい。

【００５９】本発明に係る第２〜第７のＬＳＩ用パター
ンの形成方法は、本発明の第１〜第６のＬＳＩ用マスク
データの作成方法のいずれかを用いてマスクを製作し、
製作されたマスクを用いて、半導体基板の上に複数の回
路パターンを形成する工程を備えている。

【００６０】

【発明の実施の形態】（第１の実施形態)本発明に係る
第１の実施形態について図面を参照しながら説明する。

【００６１】第１の実施形態は、ＬＳＩを製造する際
に、近接効果補正（ＯＰＣ）効果が有効となるＯＰＣパ
ターンを作成できる条件を含んだデザインルールを決定
し、決定したデザインルールを用いて回路パターンの設
計とマスクパターンデータの作成とを行なう。

【００６２】また、ＯＰＣ効果が有効となるデザインル
ールによって回路パターンからＯＰＣパターンを作成
し、作成されたＯＰＣパターンに基づいて最適な基本プ
ロセス条件を決定する。なお、本明細書におけるＯＰＣ
効果とは、作成されたＯＰＣパターンによって、元の回
路パターンの占有面積（回路面積）と実質的に同一の占
有面積を持つ領域に転写された回路が正常に動作する加
工パターンを実現できる効果をいう。

【００６３】図１は本発明の第１の実施形態に係るＬＳ
Ｉ用マスクデータの作成方法の作成フローを示してい
る。図１に示すように、まず、ステップＳＡ１におい
て、ＬＳＩに含める回路の回路パターンを設計するため
のデザインルール、基本プロセス条件、回路パターンか
らＯＰＣパターンを作成する作成仕様及びＯＰＣパター
ン配置ルールをそれぞれ決定する。ここで、基本プロセ
ス条件とは、例えば、リソグラフィ工程であれば、露光
光源の波長、露光光の干渉度、フォーカス位置、露光量
及びレンズの開口数等の諸条件であり、また、露光方式
の選択を含む。例えば輪帯露光方式を用いるか否か、位
相シフトマスクを使用するか否か等である。また、デザ
インルールとは、回路パターンを設計する際に、実際に
動作する回路を得るために守らなければならない規定で
ある。ＯＰＣパターン配置ルールとは、ウエハ上に露光
される転写パターンが加工可能なパターンとなるよう
に、ＯＰＣパターンが満たすべきルールである。従っ
て、このルールはＯＰＣパターンにおけるデザインルー
ルであり、ＯＰＣパターンの最小線幅や最小スペースと
いう基本的なパターン配置を規定するルールが含まれ
る。これにより、加工パターンを保証するデザインルー
ルをマスクパターンとなるＯＰＣパターンにも適用し、
回路パターンにはＯＰＣパターンを作成することを前提
としたデザインルールを設定することができる。その結
果、基本プロセス条件に対してもＯＰＣパターンが決定
された後に最適な条件を選択することが可能となる。

【００６４】次に、ステップＳＡ２において、ＬＳＩを
構成する基本回路であるセル単位に回路パターンを作成
する。

【００６５】次に、ステップＳＡ３において、ステップ
ＳＡ２で作成された回路パターンがデザインルールを満
たしているか否かを検証する。回路パターンがデザイン
ルールを満たしていない場合は、ステップＳＡ４に進
み、回路パターンのデザインルールを満たしていない部
分を修正して、ステップＳＡ２から繰り返す。また、検
証した回路パターンがデザインルールを満たしている場
合はステップＳＡ５に進む。

【００６６】次に、ステップＳＡ５において、各セル単
位で作成された回路パターンをセルライブラリに登録す
ることによって、ＬＳＩチップパターンを構成する基本
セルを蓄積する。

【００６７】次に、ステップＳＡ６において、セルライ
ブラリからＬＳＩに必要な回路パターンデータを抽出
し、抽出した回路パターンデータを用いてＬＳＩチップ
データを作成する。

【００６８】次に、ステップＳＡ７において、ＬＳＩチ
ップデータを製造するための最終的なプロセス条件を決
定する。このとき、最終プロセス条件によってＯＰＣパ
ターン配置ルールに変更の必要が生じた場合には、ＯＰ
Ｃパターン配置ルールを変更する。これは以下の理由に
よる。すなわち、ＬＳＩを開発する際には、一般に、デ
ザインルールを決定してから必要なセルライブラリを作
成するまでに１年以上を要するのに対し、セルライブラ
リからＬＳＩチップデータを作成するのに要する期間は
高々数ヶ月である。このため、デザインルールに対して
最適なプロセス条件を決定しているにも関わらず、セル
ライブラリが完成してＬＳＩチップデータが作成される
時点では新たなレジスト材や新装置の導入によって、最
初に決定したプロセス条件が必ずしも最適とはいえなく
なっている場合がある。このため、生産性をより向上さ
せるためには、最終的なプロセス条件をＬＳＩチップデ
ータを作成する段階で決め直すのが望ましいからであ
る。

【００６９】次に、ステップＳＡ８において、ＯＰＣパ
ターン作成仕様に基づいてＬＳＩチップデータから必要
なＯＰＣパターンを作成する。具体的には、最終プロセ
ス条件で、光近接効果によって生じる加工寸法のマスク
寸法に対する変動量を評価し、加工寸法が設計寸法に対
して変動しないようにマスクレイアウトを修正したデー
タを作成する。

【００７０】次に、ステップＳＡ９において、ステップ
ＳＡ８で作成したＯＰＣパターンがＯＰＣパターン配置
ルールを満たしているか否かを検証する。ＯＰＣパター
ン配置ルールを満たしていない場合は、ステップＳＡ１
０に進み、ＯＰＣパターンのＯＰＣパターン配置ルール
を満足していない部分を修正し、ステップＳＡ８から繰
り返す。また、検証したＯＰＣパターンがＯＰＣパター
ン配置ルールを満たしている場合は次のステップＳＡ１
１に進み、ＯＰＣパターンを用いてマスクパターンデー
タを作成する。

【００７１】以上のようにして作成されたマスクパター
ンデータを用いてマスク又はレチクルを製作し、製作し
たマスク又はレチクルを用いて、例えば半導体基板上に
形成されたレジスト膜等に動作が可能な回路パターンを
転写することができる。

【００７２】前述したように、従来のＬＳＩの開発で
は、デザインルールは上流工程で決定され且つＯＰＣパ
ターンは下流工程で決定されているため、ＯＰＣパター
ンが作成できないような回路パターンやその配置が発生
した場合に、デザインルールを変更することは、実質的
に不可能であった。しかしながら、本実施形態による
と、デザインルールを決定する際にＯＰＣパターンが有
効となるようにデザインルールを変更できるため、変更
されたデザインルールに基づいた回路パターン及びマス
クデータはＯＰＣ効果を確実に発揮できる。

【００７３】以下、図１に示すステップＳＡ１の処理の
詳細を図面に基づいて説明する。

【００７４】図２は本実施形態に係るＬＳＩ用パターン
のレイアウト作成方法であって、セルライブラリに適用
される基本プロセス条件及びデザインルールを決定する
手順の一例を示している。図２に示すように、まず、ス
テップＳＢ１において、デザインルール、基本プロセス
条件及び該基本プロセス条件により決定されるＯＰＣパ
ターン配置ルールの初期設定を行なう。これらの初期値
は、図１に示したステップＳＡ６で作成するセルライブ
ラリのいくつかの典型的なサンプルとなるように与え
る。

【００７５】次に、ステップＳＢ２において、設定した
デザインルールに基づいて回路パターンを作成する。

【００７６】次に、ステップＳＢ３において、作成した
回路パターンがデザインルールを満たしているか否かを
検証する。回路パターンがデザインルールを満たしてい
ない場合には、ステップＳＢ４に進み、ステップＳＢ４
において回路パターンのデザインルールを満たしていな
い部分を修正してステップＳＢ２から繰り返す。

【００７７】次に、ステップＳＢ５において、回路パタ
ーンから必要なＯＰＣパターンを作成する仕様を規定し
たＯＰＣパターン作成仕様を設定する。ＯＰＣパターン
作成仕様は、ルールベースでもモデルベース（＝シミュ
レーションベース）でもよく、公知の手法を用いればよ
い。すなわち、回路パターンが同一であれば、同じＯＰ
Ｃパターンを作成できる手法であればよい。なお、ルー
ルベースは、回路パターンにおけるパターンカテゴリご
とにＯＰＣパターンの作成ルールを規定し、規定した作
成ルールに従ってＯＰＣパターンを作成する方法であ
る。また、モデルベースは、加工寸法をシミュレーショ
ンするモデル式を用いて、マスクパターンの寸法を加工
パターンが回路パターンと一致するように算出する方法
である。

【００７８】次に、ステップＳＢ６において、設定した
ＯＰＣパターン作成仕様に基づいて各回路パターンから
ＯＰＣパターンを作成する。

【００７９】ここで、回路パターン及びＯＰＣパターン
の具体例を図面に基づいて説明する。

【００８０】図３は回路パターンの一例を示している。
図３に示すように、トランジスタ回路を示す回路パター
ンは、長辺の一辺に切欠部を持つ長方形状の活性化層パ
ターン１１を有している。活性化層パターン１１上に
は、該活性化層パターン１１における長辺と交差し且つ
切欠部を含まない領域を跨ぐ第１のゲートパターン１２
と、該第１のゲートパターン１２とそれぞれ平行で且つ
それぞれ活性化層パターン１１の切欠部を跨ぐ第２のゲ
ートパターン１３及び第３のゲートパターン１４とが配
置されており、活性化層パターン１１における切欠部を
持つ長辺と間隔をおいて平行に延びる配線パターン１５
が配置されている。

【００８１】第３のゲートパターン１４は、トランジス
タのゲート電極として機能するトランジスタ部１４ａ
と、活性化層パターン１１の周辺領域（分離領域）上を
屈曲して延びる屈曲部を持つゲート配線部１４ｂとから
構成されている。

【００８２】図４は図３に示す回路パターンを元に作成
されたＯＰＣパターンの一例を示している。ここでは、
図４に示すように、ＯＰＣパターン作成仕様として、例
えば、第１のゲートパターン１２、第２のゲートパター
ン１３及び第３のゲートパターン１４における配線パタ
ーン１５側の端部にそれぞれハンマヘッドパターン１２
ｈ、１３ｈ、１４ｈを付加し、活性化層パターン１１上
に位置する部分の幅（ゲート長）は隣接するゲートパタ
ーン同士との距離に応じて変化させる仕様とする。

【００８３】次に、ステップＳＢ７において、図２に示
すステップＳＢ６で作成されたＯＰＣパターンがステッ
プＳＢ１で設定されたＯＰＣパターン配置ルールを満た
すか否かを検証する。図４に示す検証対象領域１７は、
パターン同士の間隔がＯＰＣパターン配置ルールにおけ
る最小スペース幅よりも小さくなる例を示している。こ
のように、ＯＰＣパターン配置ルールが満たされていな
い場合は、図２に示すステップＳＢ８に進み、ステップ
ＳＢ８において検証対象領域１７がＯＰＣパターン配置
ルールを満たすようにＯＰＣパターン作成仕様の修正を
行なった後、ステップＳＢ８から繰り返す。図４に示す
検証対象領域１７の規定違反を解消するには、ハンマヘ
ッドパターン１２ｈ〜１４ｈ同士等、互いに隣接するパ
ターン同士の距離に応じて各ＯＰＣパターン１２〜１４
の形状を変更する仕様の追加が必要となる。図５は仕様
を変更したＯＰＣパターン作成仕様に基づいてＯＰＣパ
ターンを作成し直したＯＰＣパターンを示している。図
５の検証対象領域１７に示すように、第２のゲートパタ
ーン１３の配線パターン１５側の端部は、ハンマへッド
パターン１３ｈを消去して、代わりにその端部が第１及
び第３のゲートパターン１２、１４の各ハンマヘッドパ
ターン１２ｈ、１４ｈの端部と揃うように延長されてい
る。

【００８４】次に、ＯＰＣパターンの配置検証が完了し
た後、図２に示すＳＢ９において、ＯＰＣパターンから
得られる加工パターンの寸法、すなわち仕上がり寸法
（critical dimension）が回路パターンと一致している
か否かのＣＤ検証を行なう。これは、有効なＯＰＣパタ
ーンを作成できるか否かを確認する工程である。ここで
は、実際の回路を用いて回路パターンの寸法と加工パタ
ーンの寸法とが一致するか否かの検証を行なうことは困
難であるため、実回路の再現性に優れるシミュレーショ
ン法を用いる。但し、ＣＤ検証は、一の回路パターンの
すべての部分に対して行なう必要はなく、ゲートパター
ンにおけるゲート長等の、加工寸法が設計寸法と高精度
に一致する必要がある部分に対して実施する。ＣＤ検証
が不一致と判定された場合は、ステップＳＢ８に進み、
ＯＰＣパターンにおける不一致部分が解消されるように
ＯＰＣパターン作成仕様を修正し、再度ステップＳＢ５
から繰り返す。

【００８５】次に、ステップＳＢ１０において、ＣＤ検
証が完了したＯＰＣパターンに対して、ＯＰＣ効果が現
われるか否かの検証を行なう。ここでは、加工パターン
寸法が設計パターン寸法と正確に一致しているか否かで
はなく、加工パターン寸法が回路を正常に動作させる条
件を満たしているか否かを検証する。検証方法は、ステ
ップＳＢ９と同様に再現性に優れるシミュレーション法
によって、例えば、回路パターンのゲートの突き出し部
の加工パターン等を検証する。具体例として、ゲートパ
ターンの端部が回路パターン上の寸法を満たしているか
否かでなく、加工パターンにおける活性化層パターンと
ゲートパターンとの重なり領域において、ゲートパター
ンの突き出し部が消失することにより、重なり領域から
活性化層パターンが露出しているか否かを調べる。さら
に、ゲートパターンの突き出し部の加工パターンが所定
寸法よりも長くなっているような場合においても、この
長くなった突き出し部が他のパターンと短絡して回路の
動作に支障を来たすことがなければ問題はない。但し、
ＯＰＣ効果の検証は、不具合が生じると回路が動作しな
くなるため、製造工程におけるプロセス条件の変動分を
考慮して、あらかじめ決められたプロセス条件のみでな
く、プロセス条件にプロセスごとの余裕度を含めて不具
合が生じない状態であることを検証する必要がある。

【００８６】図６はステップＳＢ１０のＯＰＣ効果の検
証における加工パターンのシュミレーション結果の一例
を示している。図６に示すように、活性化層パターン１
１Ａにおける各隅部及び切欠部の角部が丸くなると共
に、第２のゲートパターン１３Ａにおける配線パターン
１５Ａ側の突き出し部はほとんど消失している。このシ
ミュレーション結果から、第１の検証対象領域１７Ａに
示すように、第２のゲートパターン１３Ａのゲート幅が
短くなることにより、トランジスタの活性化層パターン
１１Ａにおけるソース領域及びドレイン領域が実質的に
短絡してしまい正常な動作を得られなくなる。また、第
２の検証対象領域１８Ａに示すように、第３のゲートパ
ターン１４Ａの屈曲部の形状が鈍ることにより、活性化
層パターン１１Ａの側部付近でゲート長が局所的に大き
くなるため、所定の動作が得られない。但し、ここで
は、プロセス条件に余裕度を持たせた例までは示してい
ない。実際には、プロセス条件に所定の余裕度を持たせ
た上で、加工パターンのシミュレーションを行なう。

【００８７】図６に示したように、ＯＰＣ効果を得られ
ない、すなわち回路の正常な動作を期待できないと判定
された場合には、図２に示すステップＳＢ１１に進み、
ステップＳＢ１１において回路パターンにＯＰＣ効果を
得られない回路パターンの配置があるか否かを調べる。

【００８８】ステップＳＢ１１において、ＯＰＣ効果を
得られないパターン配置が存在しないと判定された場合
は、再度ステップＳＢ８から繰り返し、ＯＰＣ効果を得
られるようにＯＰＣパターン作成仕様の修正を行なう。
一方、ステップＳＢ１１においてＯＰＣ効果を得られな
い回路パターン配置があると判定された場合は、ステッ
プＳＢ１２に進み、ＯＰＣ効果を得られない回路パター
ン配置が発生しないようにデザインルールを修正する。
その後はステップＳＢ４から繰り返す。

【００８９】図７はステップＳＢ４においてＯＰＣ効果
を得られないパターン配置を修正した結果を示してい
る。ここでは、デザインルールの変更例として、ゲート
パターンと活性化層パターンとの間に所定の間隔を設け
るというルールを追加している。これにより、第３のゲ
ートパターン１４Ｂのゲート配線部１４ｂにおける活性
化層パターン１１Ｂの長辺と平行に延びる部分は、該活
性化層パターン１１Ｂの長辺との間に初期値よりも大き
い間隔が設けられる。同様に、活性化層パターン１１Ｂ
における第１のゲートパターン１２及び第２のゲートパ
ターン１３との間の切欠部の端部は、第２のゲートパタ
ーン１３の側面との間に初期値よりも大きい間隔が設け
られている。図７には、修正前の第３のゲートパターン
１４及び活性化層パターン１１の輪郭をそれぞれ破線で
示している。

【００９０】図８は図７に示す回路パターンを元にして
得られたＯＰＣパターンであり、図９は図８に示すＯＰ
Ｃパターンを元にして得られたシミュレーション結果を
示す加工パターンを示している。図９に示すように、第
２のゲートパターン１３Ａの配線パターン１５Ａ側の端
部の突き出し部は、所定のゲート長が確保される程度に
延びている。また、第３のゲートパターン１４Ｃにおけ
るトランジスタ部１４ａのゲート長はほぼ一定となる。
このように、デザインルールをＯＰＣ効果を検証して変
更することにより、手戻りの工数を発生させることなく
ＯＰＣ効果を確実に得られる回路パターンを作成でき
る。

【００９１】次に、図２に示すステップＳＢ１３におい
て、ＯＰＣ効果を得られる回路パターンの回路面積（セ
ル面積）と、該回路パターンのＯＰＣパターンから得ら
れる加工パターンにおける回路の正常な動作の歩留まり
の期待値とを評価する。歩留まりの期待値を評価する手
法として、例えば、特開平１０−２８４６０８号公報又
は特開平１１−１２１３４５号公報に記載されているよ
うな、セルにおけるトランジスタの正常動作確率を評価
する手法を用いればよい。これは、トランジスタの正常
動作の動作確率は回路パターンの歩留まりの期待値とみ
なせるからである。より具体的には、トランジスタの正
常動作が可能となる加工寸法を、プロセス条件又はトラ
ンジスタを表わすマスクパターンの寸法を変数とした応
答局面関数として表わす。さらに、製造プロセスで予測
されるプロセス条件の変動分布をこの応答局面関数に代
入することによって、製造プロセスにおいてトランジス
タが正常に動作できる加工寸法となる確率を計算する手
法である。一般に、回路パターン面積の縮小と、回路が
正常に動作できる歩留まりの期待値とは相反する関係を
持つ。

【００９２】ステップＳＢ１３において回路のパターン
面積が設計値よりも大きいと判定された場合には、ステ
ップＳＢ１４に進み、デザインルール及びそれと対応す
るＯＰＣパターン配置ルールをより小さい回路パターン
を得られるように変更して、ステップＳＢ１から繰り返
す。また、ステップＳＢ１３において、正常動作の歩留
まりの期待値が目標値よりも低いと判定された場合も、
ステップＳＢ１４に進み、基本プロセス条件を改善する
と共に、デザインルール及びそれに関連するＯＰＣパタ
ーン配置ルールの寸法を拡大するように変更して、ステ
ップＳＢ１から繰り返す。

【００９３】一方、回路のパターン面積及び歩留まりの
期待値が共に目標値を満たしておれば、ステップＳＢ１
５に進み、デザインルール、基本プロセス条件、ＯＰＣ
パターン配置ルール、ＯＰＣパターン作成仕様及び回路
パターンデータがそれぞれ最終的に決定されたこととな
る。

【００９４】以上説明したように、本実施形態による
と、セルライブラリとして登録する典型的なサンプルと
なる複数の回路（セル）を作成することにより、現世代
のセルライブラリが目標とする回路面積を実現できると
共に、作成した回路に対して正常動作の期待値が確保さ
れた基本プロセス条件とデザインルールとを決定でき
る。なお、サンプル数が多い程、より最適なデザインル
ール、ＯＰＣパターン配置ルール及びＯＰＣパターン作
成仕様を決定できることはいうまでもない。

【００９５】以下、本実施形態の効果を列挙する。

【００９６】（ａ）ＯＰＣ効果を得られる条件を満たす
デザインルールを決定し、決定したデザインルールに基
づいて回路パターンの設計を行なうため、最終工程のマ
スクパターンデータを作成する段階で、必要なＯＰＣパ
ターンを作成できなくなることがない。

【００９７】（ｂ）典型的な複数のカテゴリに属する回
路パターンについて、そのＯＰＣ効果が有効となるデザ
インルールの条件を回路パターン設計に用いるデザイン
ルールに反映することにより最終的なデザインルールを
決定するため、汎用性が高いデザインルールを構築でき
る。

【００９８】（ｃ）デザインルールを決定する際に、Ｏ
ＰＣ効果を得られる条件として所定のセル面積を達成す
るように定めるため、所定のセル面積を前世代のＬＳＩ
に含まれる回路の半分の面積となるように設定すれば、
デザインルールが必要以上に大きくなることがない。

【００９９】（ｄ）デザインルールが、該デザインルー
ルにより規定される各回路パターンを元にした加工パタ
ーンの寸法ではなく、回路面積の縮小を基準にして縮小
されるため、必要以上に実現困難なパターンを設計する
という事態が避けられる。

【０１００】（ｅ）基本プロセス条件が、作成されるＯ
ＰＣパターンを想定し、且つ、ステップＳＢ１４に示す
ように生産性を改善するように再設定されるため、基本
プロセス条件が最終プロセス条件にとって不適切な条件
となることがない。

【０１０１】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。本実施
形態においても、第１の実施形態と同様に、必要なＯＰ
Ｃパターンを作成できる条件を含むデザインルールを決
定し、決定されたデザインルールに基づいて回路パター
ンの設計及びマスクパターンデータの作成を行なう。特
に、本実施形態においては、各セル（基本回路）の設計
時に個別にＯＰＣ効果を検証できるため、各セル単位で
セル面積をより小さくすることができる。

【０１０２】図１０及び図１１は本発明の第２の実施形
態に係るＬＳＩ用マスクデータの作成方法の処理フロー
を示している。

【０１０３】まず、図１０に示すステップＳＣ１におい
て、デザインルール、基本プロセス条件及びＯＰＣパタ
ーン配置ルールを決定する。このうち、デザインルール
及び基本プロセス条件は、図１に示したステップＳＡ１
と同様の方法で決定する。これに対して、ＯＰＣパター
ン配置ルールは、ＯＰＣパターンをプロセス条件の変化
に合わせて敏感に変更する必要がない第１のカテゴリ
と、敏感に変更する必要がある第２のカテゴリに分類す
る。

【０１０４】ここで、第１及び第２のカテゴリの具体例
を図１２（ａ）及び図１２（ｂ）を用いて説明する。図
１２（ａ）は配線部２１ａと該配線部２１ａの一側部か
ら比較的大きく突出する突出部２１ｂとからなる第１の
パターン２１Ａと、配線部２２ａと該配線部２２ａの一
側部から比較的小さく突出する突出部２２ｂとからなる
第２のパターン２２Ａとが、互いの配線部２１ａ、２２
ａが平行で且つ間隔をおいて配置されている。この場合
に、例えば、各配線部２１ａ、２２ａにおける配線幅の
加工寸法を変更するＯＰＣパターンはプロセス条件の変
化に敏感に変える必要があり、従って第２のカテゴリに
分類される。また、図示はしていないが、他の例とし
て、ゲートパターンにおけるゲート長の加工寸法は、設
計寸法に対して正確に一致しなければならないパターン
であり、第２のカテゴリに分類される。

【０１０５】一方、図１２（ｂ）に示すように、第１の
パターン２１Ａを元に作成された第１のＯＰＣパターン
２１Ｂにおける突出部２１ｂの端部に設けられたハンマ
ヘッドパターン２１ｃ、及び配線部２１ａと突出部２１
ｂとの接続部分がくびれるように削除されたインセクシ
ョンパターン２１ｄは、プロセス条件の変化に敏感に変
える必要がなく、第１のカテゴリに分類される。同様
に、第２のパターン２２Ａを元に作成された第２のＯＰ
Ｃパターン２２Ｂにおける突出部２２ｂの端部の両隅部
に設けられたセリフパターン２２ｃも第１のカテゴリに
分類される。ここで、ハンマヘッドパターン２１ｃ及び
セリフパターン２２ｃは元のパターンの端部の消失を防
ぎ、インセクションパターン２１ｄはパターン同士の接
続部分の角部の丸まりを防ぐ。

【０１０６】一般に、回路パターン面積（セル面積）を
決定する上で重要なＯＰＣパターン、すなわち縮小され
たセル面積でＯＰＣ効果を発揮するＯＰＣパターンは、
第１のカテゴリに属する。そこで、第１のカテゴリに属
するＯＰＣパターンを最終プロセス条件が決定していな
いセルライブラリ設計の段階でも近接効果補正を施せる
ため、セルレベルＯＰＣパターンと呼ぶことにする。一
方、最終プロセス条件が決定していないとＯＰＣパター
ンを作成できない第２のカテゴリに対して、ＬＳＩチッ
プデータが完成した後で且つ最終プロセス条件が決定し
た後に近接効果補正を施すため、チップレベルＯＰＣパ
ターンと呼ぶことにする。

【０１０７】次に、図１０に示すステップＳＣ２におい
て、ステップＳＣ１で決定したデザインルールに基づい
てカテゴリの別なくセルごとに回路パターンを作成す
る。

【０１０８】次に、ステップＳＣ３において、作成した
回路パターンがデザインルールを満たしているか否かを
検証する。回路パターンがデザインルールを満たしてい
ない場合には、ステップＳＣ４に進み、ステップＳＣ４
において回路パターンにおけるデザインルールを満足し
ていない部分を修正してステップＳＣ２から繰り返す。
また、回路パターンデータがデザインルールを満足して
いる場合は、ステップＳＣ５に進む。

【０１０９】次に、ステップＳＣ５において、作成した
回路パターンのうち第１のカテゴリに属する回路パター
ンからセルレベルのＯＰＣパターンを作成する。セルレ
ベルＯＰＣパターンの作成方法は、ルールベースが好ま
しい。すなわち、回路パターンのパターンごとにセルレ
ベルのＯＰＣパターンを作成するためのルールを作成
し、作成したルールに従ってセルレベルＯＰＣパターン
を作成する。ここでは、ＯＰＣ効果を得るためのＯＰＣ
パターンを作成するため、加工寸法と回路パターン寸法
とを一致させるためのＯＰＣパターン設計ではなく、回
路パターンをその面積で正常に動作させるための加工パ
ターンを実現できるように、最適なＯＰＣパターンを作
成する必要がある。このため、回路動作に不具合を生じ
させない部分の加工寸法は、回路パターン寸法を無視し
てでも、回路動作の歩留まりの期待値が向上するような
ＯＰＣパターンを作成すればよい。従って、これを実現
するには、ＯＰＣパターンを作成するモデルとして、回
路パターンのパターンごとにＯＰＣパターンを作成でき
るルールを規定できるルールベースと呼ばれる手法が適
している。なぜなら、モデルベースは、回路パターンに
現われた加工寸法をそのまま実現してしまうからであ
る。

【０１１０】次に、ステップＳＣ６において、作成した
セルレベルのＯＰＣパターンがＯＰＣパターン配置ルー
ルを満たしているか否かを検証する。セルレベルＯＰＣ
パターンがＯＰＣパターン配置ルールを満たしていない
場合は、ステップＳＣ７に進み、ステップＳＣ７におい
て、セルレベルＯＰＣパターンのＯＰＣパターン配置ル
ールを満たしていない部分を修正し、ステップＳＣ５か
ら繰り返す。

【０１１１】次に、ステップＳＣ８において、ＯＰＣパ
ターン配置ルールを満たしたセルレベルＯＰＣパターン
に対してＯＰＣ効果を得られているか否かの検証を行な
う。検証方法は、第１の実施形態のステップＳＢ１０と
同様であって、実回路の再現性に優れるシミュレーショ
ン法によって行なう。具体例として、ゲートパターンの
端部が回路パターン上の寸法を満足しているか否かでな
く、加工パターンにおける活性化層パターンとゲートパ
ターンとの重なり領域において、ゲートパターンの突き
出し部が消失することにより、重なり領域から活性化層
パターンが露出しているか否かを調べる。但し、ＯＰＣ
効果の検証は、前述したように、不具合が生じると回路
が動作しなくなるため、製造工程におけるプロセス条件
の変動分を考慮して、あらかじめ決められたプロセス条
件のみでなく、プロセス条件にプロセスごとの余裕度を
含めて問題が起こらない状態であることを検証する必要
がある。

【０１１２】ステップＳＣ８においてＯＰＣ効果を得ら
れない、すなわち回路が正常に動作することを期待でき
ないと判定された場合には、ステップＳＣ９に進み、ス
テップＳＣ９において回路パターンにＯＰＣ効果を得ら
れない回路パターン配置があるか否かを調べる。

【０１１３】ステップＳＣ９において、ＯＰＣ効果を得
られないパターン配置が存在しないと判定された場合
は、再度ステップＳＣ７から繰り返し、ＯＰＣ効果を得
られるようにセルレベルＯＰＣパターンを作成し直す。
一方、ステップＳＣ９においてＯＰＣ効果を得られない
回路パターン配置があると判定された場合は、ステップ
ＳＣ４に進み、ＯＰＣ効果を得られない回路パターン配
置が発生しないように回路パターンを修正する。その後
はステップＳＣ２から繰り返す。

【０１１４】次に、ステップＳＣ１０において、各回路
パターンのセル面積が目標値よりも小さいか否かを判定
する。セル面積が目標値よりも大きい場合にはステップ
ＳＣ４に進み、セル面積を縮小するように回路パターン
を修正する。一方、セル面積が目標値と同等か小さい場
合には、図１１に示すステップＳＣ１１に進む。

【０１１５】次に、図１１に示すステップＳＣ１１にお
いて、各セル単位で作成されたセルレベルＯＰＣパター
ンを各回路パターンのマスクパターン用セルライブラリ
として登録する。また、第２のカテゴリに属する回路パ
ターンはそのままセルライブラリに登録する。）これに
より、ＬＳＩチップパターンを構成する基本回路の集合
が蓄積される。

【０１１６】次に、ステップＳＣ１２において、セルラ
イブラリからＬＳＩに必要な回路パターンデータを抽出
し、抽出した回路パターンデータを用いてＬＳＩチップ
データを作成する。

【０１１７】次に、ステップＳＣ１３において、ＬＳＩ
チップデータを製造する最終プロセス条件を決定する。

【０１１８】次に、ステップＳＣ１４において、最終プ
ロセス条件に基づき、近接効果によって生じる加工寸法
のマスク寸法に対する変動量をより詳細に評価する。こ
れにより、第２のカテゴリに属するセル、例えば、ゲー
トパターンにおけるゲート長の加工寸法等が設計寸法に
対して正確に一致しなければならない部分に対してチッ
プレベルＯＰＣパターンを作成する。このときのＯＰＣ
パターン作成方法は、ルールベース又はモデルベースを
用いることができる。

【０１１９】次に、ステップＳＣ１５において、チップ
レベルＯＰＣパターンから作成される加工パターンの寸
法が回路パターンの寸法と一致しているか否かのＣＤ検
証を行なう。ここでも、実回路を十分に再現できるシミ
ュレーション法を用いて仕上がり寸法の検証を行なう。
本ステップのＣＤ検証も、一の回路パターンのすべての
部分を検証する必要はなく、加工寸法が設計寸法と高精
度に一致する必要がある部分に対して行なう。ＣＤ検証
が不一致と判定された場合は、ステップＳＣ１６に進
み、ＯＰＣパターンにおける不一致部分が解消されるよ
うにチップレベルＯＰＣパターンを修正し、再度ステッ
プＳＣ１４から繰り返す。なお、ステップＳＣ１４にお
いてモデルベースを用いた場合には、このＣＤ検証を行
なわなくてもよい。

【０１２０】次に、ＳＣ１７において、作成されたセル
レベル及びチップレベルの各ＯＰＣパターンを用いてマ
スクパターンデータを作成する。このマスクパターンデ
ータからマスク又はレチクルを製作し、製作したマスク
又はレチクルを用いて、半導体基板上に形成されたレジ
スト膜等に動作が可能な回路パターンを転写することが
できる。

【０１２１】（第２の実施形態の一変形例）以下、本発
明の第２の実施形態の一変形例について図面を参照しな
がら説明する。

【０１２２】図１３及び図１４は本発明の第２の実施形
態の一変形例に係るＬＳＩ用マスクデータの作成方法の
処理フローを示している。第２の実施形態においては、
ステップＳＣ１１に示すように、セルレベルＯＰＣパタ
ーンをセルライブラリに直接登録している。本変形例に
おいては、セルレベルＯＰＣパターンをルールベースに
よって作成した場合に、セルレベルＯＰＣパターンの作
成工程を、その作成仕様を設定する工程と、該作成仕様
に基づくセルレベルＯＰＣパターンの作成工程とに分け
て行なう場合を説明する。これにより、セルライブラリ
には、セルレベルＯＰＣパターンの代わりに、回路パタ
ーンと該回路パターンに対するセルレベルＯＰＣパター
ン作成仕様とを分けて登録できるようになる。

【０１２３】図１３において、第２の実施形態との相違
点は、図１０に示すステップＳＣ５におけるセルレベル
ＯＰＣパターンの作成が、本変形例においては、ステッ
プＳＤ５Ａに示す各回路セルに対するセルレベルＯＰＣ
パターン作成仕様の設定と、ステップＳＤ５Ｂに示すセ
ルレベルＯＰＣパターンの作成との２工程に分離した点
である。

【０１２４】図１４において、第２の実施形態との相違
点は、セルライブラリを作成するステップＳＤ１１にお
いて、セルライブラリに登録する対象がＯＰＣパターン
ではなく、各回路パターンとそれと対応するセルレベル
ＯＰＣパターン作成仕様との組み合わせをそれぞれ登録
する点である。

【０１２５】さらに大きく異なる点は、ステップＳＤ１
４において、作成したセルレベルＯＰＣパターン作成仕
様によりセルレベルＯＰＣパターンを作成すると共に、
ルールベース又はモデルベースに基づくチップレベルＯ
ＰＣパターン作成仕様によりチップレベルＯＰＣパター
ンの作成を同時に行なう点である。

【０１２６】このようにすると、大量且つ複雑なパター
ンデータからなるセルレベル及びチップレベルのＯＰＣ
パターンをマスクデータ作成の直前まで処理する必要が
なくなり、大量のデータを扱う工程を一元化できる。

【０１２７】また、セルライブラリに登録するセルは、
マスク製作用のマスクデータのみならず回路構成をも表
わす必要があるため、ＯＰＣパターンではなく加工パタ
ーンを表わす回路パターンが登録されていることが望ま
しい。また、登録された回路パターンを変更する場合に
おいても、ＯＰＣパターンではなく、回路パターンが登
録されているほうが便利である。

【０１２８】以上説明したように、第２の実施形態及び
その変形例によると、回路パターンを、セル面積に強く
影響する第１のカテゴリと強く影響されない第２のカテ
ゴリとに分類するため、第１のカテゴリに属するセルレ
ベルＯＰＣパターンをセルの設計段階で決定できる。こ
のため、ＯＰＣ効果を考慮し且つセル面積の縮小を図り
ながら回路パターンの設計を行なえるので、各回路パタ
ーンを設計した段階でＯＰＣ効果を得られなくなるよう
なパターン配置を排除できる。これにより、目標とする
セル面積を達成する際に、実現が困難な回路パターン及
び無駄なマージンが含まれる回路パターンが混入するこ
とがないため、セル面積を目標値にまで確実に縮小しな
がら、ＬＳＩが正常に動作する歩留まりの期待値をも向
上できる。

【０１２９】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【０１３０】本実施形態は、第２の実施形態と異なり、
回路パターンが、トランジスタのように活性化層パター
ンを含む第１の層と該活性化層パターンの上を跨ぐゲー
トパターンを含む第２の層との複数層により定義される
ＯＰＣパターンを上流のセル設計工程で作成し、ゲート
パターンのように単一層でのみ定義されるＯＰＣパター
ンを下流のマスクデータ処理工程で作成する。

【０１３１】回路（セル）には複数の構成要素が含まれ
ており、これら複数の構成要素の配置を決める回路パタ
ーンの設計において、種々の回路のうちセル面積に大き
く影響を及ぼす回路は、大抵は単一層ではなく複数層に
含まれるパターンにより規定される。この複数層により
定義されるＯＰＣパターンは、回路の構成要素の配置を
層ごとに変更できるため、複数層により定義されるＯＰ
Ｃパターンをセルの設計段階で考慮することにより、よ
り小さいセル面積で回路の構成要素を配置することが可
能となる。

【０１３２】図１５及び図１６は本発明の第３の実施形
態に係るＬＳＩ用マスクデータの作成方法の処理フロー
を示している。

【０１３３】まず、図１５に示すステップＳＥ１におい
て、第２の実施形態に係るステップＳＣ１と同様に、デ
ザインルール、基本プロセス条件及びＯＰＣパターン配
置ルールをそれぞれ決定する。さらに、本実施形態の特
徴として、セル面積を決定する上で重要となる、複数層
により定義されるＯＰＣパターン、すなわちインタレイ
ヤＯＰＣパターンを第１のカテゴリとして分類し、単一
層により定義されるＯＰＣパターン、すなわちイントラ
レイヤパターンを第２のカテゴリとして分類する。

【０１３４】次に、ステップＳＥ２、ＳＥ３及びＳＥ４
において、各回路パターンを作成し、デザインルールの
検証を終えた後、ステップＳＥ５において、各セルに対
してインタレイヤＯＰＣパターンを作成する。

【０１３５】ここで、インタレイヤＯＰＣパターンにつ
いて図面を用いて説明する。

【０１３６】図１７（ａ）は本実施形態に係る回路パタ
ーンを説明するためのトランジスタ回路の平面構成を示
し、図１７（ｂ）は図１７（ａ）のインタレイヤＯＰＣ
パターンを説明するためのトランジスタ回路の平面構成
を示している。図１７（ａ）に示すように、長方形状の
活性化層パターン３１ａと該活性化層パターン３１ａの
長辺の中央部を跨ぐゲート層パターン３１ｂとからなる
第１の回路パターン３１Ａと、長方形状の活性化層パタ
ーン３２ａと該活性化層パターン３２ａの長辺の中央部
を跨ぐゲート層パターン３２ｂとからなる第２の回路パ
ターン３２Ａとが配置されている。活性化層パターン３
１ａ、３２ａの長辺同士は約０．３μｍの間隔をおき、
ゲート層パターン３１ｂ、３２ｂの対向する端部同士は
互いに重ならないように配置されている。

【０１３７】このように、例えば、第１の回路パターン
３１Ａは、活性化層パターン３１ａとゲート層パターン
３１ｂとが重なる重なり部を持つ。従って、活性化層パ
ターン３１ａが半導体基板に形成された場合には該重な
り部にチャネル領域が生成されることによりトランジス
タ回路として機能する。このことから、活性化層パター
ン３１ａとゲート層パターン３１ｂとの間には配置規則
が存在する。このため、活性化層パターン３１ａとゲー
ト層パターン３１ｂとの互いの配置関係の変化は相互に
影響し合う。第２の回路パターン３２Ａについても同様
である。

【０１３８】図１７（ｂ）に示す第１のＯＰＣパターン
３１Ｂ及び第２のＯＰＣパターン３２Ｂは、図１７
（ａ）に示す第１の回路パターン３１Ａ及び第２の回路
パターン３２Ａとそれぞれ対応する。図１７（ｂ）に示
すように、ここでは、各ゲート層パターン３１ｂ、３２
ｂの両端部にそれぞれ形状が異なるハンマヘッドパター
ンを付加した例を示している。具体的には、各ゲート層
パターン３１ｂ、３２ｂにおける互いに対向する側の一
方の端部には、活性層パターン３１ａ、３２ａ同士の間
隔が０．２μｍと回路パターンの場合よりも小さくなる
ように、ハンマヘッドパターンの形状を他方の端部と比
べてそれぞれ小さくしている。

【０１３９】また、図示はしていないが、互いに異なる
層に含まれる配線同士を接続するコンタクトパターンに
基づくＯＰＣパターンの場合も、配線パターンから作成
される配線用ＯＰＣパターンとコンタクトパターンから
作成されるコンタクト用ＯＰＣパターンとは複数のレイ
ヤにより定義される。

【０１４０】次に、図１５に示すステップＳＥ６、ＳＥ
８及びＳＥ１０において、作成したインタレイヤＯＰＣ
パターンが、ＯＰＣパターン配置ルールを満たすか否
か、ＯＰＣ効果を得られるか否か、セル面積が所定値を
満たしているか否かをそれぞれ検証する。検証方法は第
２の実施形態で説明した方法で行なえばよい。検証結果
が不満足の場合は、ステップＳＥ７においてインタレイ
ヤＯＰＣパターンを修正するか、又はステップＳＥ４に
おいて、ＯＰＣ効果を得られるように、回路パターンを
層ごとに修正し且つ回路の構成要素の再配置を行なう。

【０１４１】次に、図１６に示すステップＳＥ１１にお
いて、各セル単位で作成されたインタレイヤＯＰＣパタ
ーンを各回路パターンのマスクパターン用セルライブラ
リとして登録する。また、第２のカテゴリに属する回路
パターンはそのままセルライブラリに登録する。これに
より、ＬＳＩチップパターンを構成する基本回路の集合
が蓄積される。

【０１４２】次に、ステップＳＥ１２において、セルラ
イブラリからＬＳＩに必要な回路パターンデータを抽出
し、抽出した回路パターンデータを用いてＬＳＩチップ
データを作成し、次のステップＳＥ１３において、ＬＳ
Ｉチップデータを製造する最終プロセス条件を決定す
る。

【０１４３】次に、ステップＳＥ１４において、最終プ
ロセス条件に基づき、近接効果によって生じる加工寸法
のマスク寸法に対する変動量をより詳細に評価する。こ
れにより、第２のカテゴリに属するイントラレイヤＯＰ
Ｃパターンを作成する。このときのＯＰＣパターン作成
方法は、ルールベース又はモデルベースのいずれを用い
てもよい。

【０１４４】次に、ステップＳＥ１５において、イント
ラレイヤＯＰＣパターンから作成される加工パターンの
寸法が回路パターンの寸法と一致しているか否かのＣＤ
検証を行なう。ここでも、実回路を十分に再現できるシ
ミュレーション法を用いて仕上がり寸法の検証を行な
う。また、本実施形態においても、一の回路パターンの
すべての部分を検証する必要はなく、加工寸法が設計寸
法と高精度に一致する必要がある部分に対して行なう。
ＣＤ検証が不一致と判定された場合は、ステップＳＥ１
６に進み、ＯＰＣパターンにおける不一致部分が解消さ
れるようにイントラレイヤＯＰＣパターンを修正し、再
度ステップＳＥ１４から繰り返す。なお、ステップＳＥ
１４においてモデルベースを用いた場合には、このＣＤ
検証を行なわなくてもよい。

【０１４５】次に、ＳＥ１７において、作成されたイン
タレイヤ及びイントラレイヤの各ＯＰＣパターンを用い
てマスクパターンデータを作成する。このマスクパター
ンデータからマスク又はレチクルを製作し、製作したマ
スク又はレチクルを用いて、半導体基板上に形成された
レジスト膜等に動作が可能な回路パターンを転写するこ
とができる。

【０１４６】なお、本実施形態は、ステップＳＥ１４に
おいて、第２のカテゴリに属するイントラレイヤＯＰＣ
パターンの作成を、ステップＳＥ１２のＬＳＩチップデ
ータ作成後に行なっているが、イントラレイヤＯＰＣパ
ターンのうち、第２の実施形態における第１のカテゴリ
のセルレベルＯＰＣパターンである回路も含まれる。従
って、このようなセルレベルのＯＰＣパターンが生成さ
れる回路は、ステップＳＥ２で回路設計を行なってもよ
い。

【０１４７】（第３の実施形態の一変形例）以下、本発
明の第３の実施形態の一変形例について図面を参照しな
がら説明する。

【０１４８】図１８及び図１９は本発明の第３の実施形
態の一変形例に係るＬＳＩ用マスクデータの作成方法の
処理フローを示している。第３の実施形態においては、
ステップＳＥ１１に示すように、インタレイヤＯＰＣパ
ターンをセルライブラリに直接登録している。本変形例
においては、インタレイヤＯＰＣパターンをルールベー
スによって作成した場合に、インタレイヤＯＰＣパター
ンの作成工程を、その作成仕様を設定する工程と、該作
成仕様に基づくインタレイヤＯＰＣパターンの作成工程
とに分けて行なう場合を説明する。これにより、セルラ
イブラリには、インタレイヤＯＰＣパターンの代わり
に、回路パターンと該回路パターンに対するインタレイ
ヤＯＰＣパターン作成仕様とを分けて登録できるように
なる。

【０１４９】図１８において、第３の実施形態との相違
点は、図１５に示すステップＳＥ５におけるインタレイ
ヤＯＰＣパターンの作成が、本変形例においては、ステ
ップＳＦ５Ａにおける各回路セルに対するインタレイヤ
ＯＰＣパターン作成仕様の設定と、ステップＳＦ５Ｂに
おけるインタレイヤＯＰＣパターンの作成との２工程に
分離した点である。

【０１５０】図１９において、第３の実施形態との相違
点は、セルライブラリを作成するステップＳＦ１１にお
いて、セルライブラリに登録する対象がＯＰＣパターン
ではなく、各回路パターンとそれと対応するインタレイ
ヤＯＰＣパターン作成仕様との組み合わせをそれぞれ登
録する点である。

【０１５１】さらに大きく異なる点は、ステップＳＦ１
４において、作成したインタレイヤＯＰＣパターン作成
仕様によりインタレイヤＯＰＣパターンを作成すると共
に、ルールベース又はモデルベースに基づくイントラレ
イヤＯＰＣパターン作成仕様によりイントラレイヤＯＰ
Ｃパターンの作成を同時に行なう点である。

【０１５２】このようにすると、大量且つ複雑なパター
ンデータからなるインタレイヤ及びイントラレイヤのＯ
ＰＣパターンをマスクデータ作成の直前まで処理する必
要がなくなり、大量のデータを扱う工程を一元化でき
る。

【０１５３】また、セルライブラリに登録するセルは、
マスク製作用のマスクデータのみならず回路構成をも表
わす必要があるため、ＯＰＣパターンではなく加工パタ
ーンを表わす回路パターンが登録されていることが望ま
しい。また、登録された回路パターンを変更する場合に
おいても、ＯＰＣパターンではなく、回路パターンが登
録されているほうが便利である。

【０１５４】以上説明したように、第３の実施形態及び
その変形例によると、回路パターンを、セル面積に強く
影響する第１のカテゴリと強く影響されない第２のカテ
ゴリとに分類するため、第１のカテゴリに属するインタ
レイヤＯＰＣパターンをセルの設計段階で決定できる。
このため、ＯＰＣ効果を考慮し且つセル面積の縮小を図
りながら回路パターンの設計を行なえるので、各回路パ
ターンを設計した段階でＯＰＣ効果を得られなくなるよ
うなパターン配置を排除できる。これにより、目標とす
るセル面積を達成する際に、実現が困難な回路パターン
及び無駄なマージンが含まれる回路パターンが混入する
ことがないため、セル面積を目標値にまで確実に縮小し
ながら、ＬＳＩが正常に動作できる歩留まりの期待値を
も向上できる。

【０１５５】なお、ステップＳＥ４及びステップＳＦ４
において、回路の構成要素の再配置処理をコンパクタと
呼ばれるツールを用いて行なってもよい。コンパクタを
用いると、本実施形態のように検証と修正とを繰り返す
必要がなくなる。さらに、コンパクタが持つ再配置機能
にインタレイヤＯＰＣパターンによるＯＰＣ効果をルー
ル化して付加すればセルパターンの自動合成も可能とな
る。

【０１５６】

【発明の効果】本発明な係るＬＳＩ用パターンのレイア
ウト作成方法によると、近接効果補正パターンを作成し
た後に、近接効果補正が有効となるように、回路パター
ンを規定するデザインルールを変更するため、近接効果
補正が有効となるデザインルールで作成された設計パタ
ーン及び該設計パターンにより作成されたマスクパター
ンを用いれば、近接効果補正を確実に行なえる。

【０１５７】本発明に係るＬＳＩ用マスクデータの作成
方法によると、セルの面積に大きく影響する回路パター
ンを、セルレベルの近接効果補正パターン又はインタレ
イヤの近接効果補正パターンとすることにより、セルの
設計段階で近接効果補正パターンを決定することが可能
となる。このため、最終的に作成される近接効果補正パ
ターンのセル面積を確実に評価できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＬＳＩ用マスク
データの作成方法を示すフローチャートである。

【図２】本発明の第１の実施形態に係るＬＳＩ用パター
ンのレイアウト作成方法を示すフローチャートである。

【図３】本発明の第１の実施形態に係るＬＳＩ用パター
ンのレイアウト作成方法における回路パターンの一例を
示す平面図である。

【図４】本発明の第１の実施形態に係るＬＳＩ用パター
ンのレイアウト作成方法を示し、図３に示す回路パター
ンから作成されたＯＰＣパターンの一例を示す平面図で
ある。

【図５】本発明の第１の実施形態に係るＬＳＩ用パター
ンのレイアウト作成方法を示し、図３に示す回路パター
ンから作成されたＯＰＣパターンの他の例を示す平面図
である。

【図６】本発明の第１の実施形態に係るＬＳＩ用パター
ンのレイアウト作成方法を示し、図５に示すＯＰＣパタ
ーンから得られる加工パターンの一例を示す平面図であ
る。

【図７】本発明の第１の実施形態に係るＬＳＩ用パター
ンのレイアウト作成方法を示し、図３に示す回路パター
ンに修正を施した平面図である。

【図８】本発明の第１の実施形態に係るＬＳＩ用パター
ンのレイアウト作成方法を示し、図７に示す回路パター
ンから作成されたＯＰＣパターンの一例を示す平面図で
ある。

【図９】本発明の第１の実施形態に係るＬＳＩ用パター
ンのレイアウト作成方法を示し、図８に示すＯＰＣパタ
ーンから得られる加工パターンの一例を示す平面図であ
る。

【図１０】本発明の第２の実施形態に係るＬＳＩ用マス
クデータの作成方法を示すフローチャートである。

【図１１】本発明の第２の実施形態に係るＬＳＩ用マス
クデータの作成方法を示すフローチャートである。

【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態
に係るＬＳＩ用マスクデータの作成方法におけるカテゴ
リを説明するためのパターンを示し、（ａ）は第２のカ
テゴリに属するチップレベルの回路パターンを示す平面
図であり、（ｂ）は第１のカテゴリに属するセルレベル
の回路パターンを示す平面図である。

【図１３】本発明の第２の実施形態の一変形例に係るＬ
ＳＩ用マスクデータの作成方法を示すフローチャートで
ある。

【図１４】本発明の第２の実施形態の一変形例に係るＬ
ＳＩ用マスクデータの作成方法を示すフローチャートで
ある。

【図１５】本発明の第３の実施形態に係るＬＳＩ用マス
クデータの作成方法を示すフローチャートである。

【図１６】本発明の第３の実施形態に係るＬＳＩ用マス
クデータの作成方法を示すフローチャートである。

【図１７】（ａ）及び（ｂ）は本発明の第３の実施形態
に係るＬＳＩ用マスクデータの作成方法におけるカテゴ
リを説明するためのパターンを示し、（ａ）は第１のカ
テゴリに属するインタレイヤの回路パターンを示す平面
図であり、（ｂ）は（ａ）から作成されたＯＰＣパター
ンの一例を示す平面図である。

【図１８】本発明の第３の実施形態の一変形例に係るＬ
ＳＩ用マスクデータの作成方法を示すフローチャートで
ある。

【図１９】本発明の第３の実施形態の一変形例に係るＬ
ＳＩ用マスクデータの作成方法を示すフローチャートで
ある。

【図２０】（ａ）及び（ｂ）は従来のＬＳＩ用マスクデ
ータの作成方法であって、トランジスタの設計パターン
と加工パターンとを示す平面図である。

【符号の説明】

１１ 活性化層パターン １１Ａ 活性化層パターン １１Ｂ 活性化層パターン １１Ｃ 活性化層パターン １２ 第１のゲートパターン １２Ａ 第１のゲートパターン １２ｈ ハンマヘッドパターン １３ 第２のゲートパターン １３Ａ 第２のゲートパターン １３ｈ ハンマヘッドパターン １４ 第３のゲートパターン １４Ａ 第３のゲートパターン １４Ｂ 第３のゲートパターン １４Ｃ 第３のゲートパターン １４ａ トランジスタ部 １４ｂ ゲート配線部 １４ｈ ハンマヘッドパターン １５ 配線パターン １５Ａ 配線パターン １７ 検証対象領域 １７Ａ 第１の検証対象領域 １８Ａ 第２の検証対象領域 ２１Ａ 第１のパターン ２１Ｂ 第１のＯＰＣパターン ２１ａ 配線部 ２１ｂ 突出部 ２１ｃ ハンマヘッドパターン ２１ｄ インセクションパターン ２２Ａ 第２のパターン ２２Ｂ 第２のＯＰＣパターン ２２ａ 配線部 ２２ｂ 突出部 ２２ｃ セリフパターン ３１Ａ 第１の回路パターン ３１Ｂ 第１のＯＰＣパターン ３１ａ 活性化層パターン ３１ｂ ゲート層パターン ３２Ａ 第２の回路パターン ３２Ｂ 第２のＯＰＣパターン ３２ａ 活性化層パターン ３２ｂ ゲート層パターン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G03F 1/08

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 複数の回路パターンを含むＬＳＩ用パタ
   ーンにおける前記複数の回路パターンを設計する回路パ
   ターン設計工程と、 設計した回路パターンの初期配置を行なう初期配置工程
   と、 初期配置された回路パターンのうち互いに隣接又は交差
   して配置された回路パターンに対して近接効果補正を施
   すことにより、隣接又は交差して配置された回路パター
   ンから近接効果補正パターンを作成する近接効果補正パ
   ターン作成工程と、 前記近接効果補正が有効であるか否かを判定する補正効
   果判定工程と、 無効と判定された場合に、前記近接効果補正が有効とな
   るように前記回路パターンを規定するデザインルールを
   変更するデザインルール変更工程と、 変更されたデザインルールに基づいて、初期配置された
   回路パターンを再配置する回路パターン再配置工程とを
   備えていることを特徴とするＬＳＩ用パターンのレイア
   ウト作成方法。
2. 【請求項２】 前記近接効果補正パターン作成工程は、
   前記近接効果補正パターンを作成するための補正パター
   ン作成仕様を設定する工程を含み、 前記補正効果判定工程は、前記近接効果補正が無効と判
   定された場合に、前記補正パターン作成仕様を前記近接
   効果補正が有効となるように変更する工程を含むことを
   特徴とする請求項１に記載のＬＳＩ用パターンのレイア
   ウト作成方法。
3. 【請求項３】 前記回路パターン再配置工程は、複数の
   再配置パターンを作成し、作成した複数の再配置パター
   ンから回路面積が小さい再配置パターンを選択する工程
   を含むことを特徴とする請求項１に記載のＬＳＩ用パタ
   ーンのレイアウト作成方法。
4. 【請求項４】 前記近接効果補正が有効となるようにレ
   イアウトを行なうためのデザインルールを作成するデザ
   インルール作成工程をさらに備え、 前記初期配置工程又は前記回路パターン再配置工程は、
   前記デザインルールに基づいて前記複数の回路パターン
   を配置する工程を含むことを特徴とする請求項１に記載
   のＬＳＩ用パターンのレイアウト作成方法。
5. 【請求項５】 前記デザインルール作成工程は、前記デ
   ザインルールを複数設定し、設定された複数のデザイン
   ルールのうちで回路面積を小さくできるデザインルール
   を選択する工程を含むことを特徴とする請求項４に記載
   のＬＳＩ用パターンのレイアウト作成方法。
6. 【請求項６】 前記近接効果補正パターンを作成するた
   めの補正パターン作成仕様を設定する工程と、 前記近接効果補正パターンにおける近接効果補正が有効
   となるように、補正パターン配置ルールを作成する工程
   と、 前記補正パターン作成仕様及び補正パターン配置ルール
   に基づいて前記近接効果補正パターンを作成することに
   より、前記デザインルールを決定する工程とをさらに備
   えていることを特徴とする請求項４に記載のＬＳＩ用パ
   ターンのレイアウト作成方法。
7. 【請求項７】 前記デザインルールに基づいて配置され
   た回路パターンに対して、前記近接効果補正が有効であ
   るか否かを判定する工程と、 無効と判定された場合に、前記近接効果補正が有効とな
   るように、前記補正パターン作成仕様又は前記補正パタ
   ーン配置ルールを修正する工程とをさらに備えているこ
   とを特徴とする請求項６に記載のＬＳＩ用パターンのレ
   イアウト作成方法。
8. 【請求項８】 前記補正効果判定工程は、リソグラフィ
   工程及びエッチング工程のうちの少なくとも一方を含む
   プロセスシミュレーションを行なうことにより、加工寸
   法の予測値が所定値を満たすか否かの判定を行なうこと
   を特徴とする請求項１に記載のＬＳＩ用パターンのレイ
   アウト作成方法。
9. 【請求項９】 前記プロセスシミュレーションにおける
   リソグラフィ工程は、露光量又はフォーカス位置がプロ
   セス余裕度を越えて変化した場合における加工寸法の予
   測値が前記所定値を満たすか否かの判定を行なうことを
   特徴とする請求項８に記載のＬＳＩ用パターンのレイア
   ウト作成方法。
10. 【請求項１０】 前記プロセスシミュレーションの判定
    は、トランジスタのゲート長方向の寸法を判定する工程
    を含むことを特徴とする請求項８又は９に記載のＬＳＩ
    用パターンのレイアウト作成方法。
11. 【請求項１１】 前記プロセスシミュレーションの判定
    は、トランジスタのゲートにおける活性層からのゲート
    幅方向の突き出し寸法を判定する工程を含むことを特徴
    とする請求項８又は９に記載のＬＳＩ用パターンのレイ
    アウト作成方法。
12. 【請求項１２】 複数の回路パターンを含むＬＳＩ用パ
    ターンにおける前記複数の回路パターンを設計する回路
    パターン設計工程と、 設計した回路パターンの初期配置を行なう初期配置工程
    と、 初期配置された回路パターンのうち互いに隣接又は交差
    して配置された回路パターンに対して近接効果補正を施
    すことにより、隣接又は交差して配置された回路パター
    ンから近接効果補正パターンを作成する近接効果補正パ
    ターン作成工程と、 所定のプロセス条件で前記近接効果補正が有効であるか
    否かを判定する補正効果判定工程と、 無効と判定された場合に、前記近接効果補正が有効とな
    るように前記回路パターンを規定するデザインルールを
    変更するデザインルール変更工程と、 変更されたデザインルールに基づいて、初期配置された
    回路パターンを再配置する回路パターン再配置工程と、 前記近接効果補正パターンを用いて、マスクを製作する
    マスク製作工程と、 製作されたマスクを用いて、前記所定のプロセス条件で
    半導体基板の上に前記複数の回路パターンを形成するパ
    ターン形成工程とを備えていることを特徴とするＬＳＩ
    用パターンの形成方法。
13. 【請求項１３】 前記マスク製作工程よりも後に、製作
    されたマスクを前記所定のプロセス条件で用いた場合の
    加工歩留まりの期待値を評価する工程と、 前記期待値が目標値に達していない場合に、前記期待値
    が目標値に到達するように前記所定のプロセス条件を再
    設定した後、前記回路パターン設計工程から再度繰り返
    す工程とをさらに備えていることを特徴とする請求項１
    ２に記載のＬＳＩ用パターンの形成方法。