JP3827659B2 - Ｌｓｉ用マスクデータの作成方法及びｌｓｉ用パターンの形成方法 - Google Patents

Description

本発明は、近接効果補正を確実に行なえるＬＳＩ用パターンのレイアウト作成方法、マスクデータ作成方法及びこれらを用いたＬＳＩ用パターンの形成方法に関する。

近年、半導体を用いた大規模集積回路装置（以下、ＬＳＩと称する。）の寸法の微細化により、ＬＳＩ製造工程のひとつであるリソグラフィ工程において、光近接効果（optical Proximity effect）により、レチクル等に形成された設計パターンの寸法（マスク寸法）と該設計パターンがレジスト上に転写されてなる転写パターンの寸法（加工寸法）との差が無視できなくなってきている。これにより、設計パターンの寸法をそのままマスク寸法と対応させていたのでは、加工寸法が所望の設計寸法と一致しなくなるという問題が出てきている。この問題は、ＬＳＩが正常に動作するか否かを左右するトランジスタにおいてとりわけ顕著となってきている。

さらに、ＬＳＩには非連続な寸法変化が要求される世代交代がある。例えば、プロセス技術が０．２５μｍ世代から０．１８μｍ世代へと交代するように、トランジスタのゲート長に代表される寸法を約７０パーセントの縮小率で変化させる。このとき、ゲート長に限らず、同一の回路を実現するためのセル面積も７０パーセントの二乗、すなわち面積比で約５０パーセントの面積が縮小されることも期待されている。この縮小率は新規の、より短い波長の露光光源を持つ露光装置を導入したり、加工プロセスを改善したりすることによって達成される。

ところが、近年、新装置の導入や加工プロセスの改善だけでは、この縮小率を満たせなくなってきている。それは、マスク寸法に対する加工寸法の寸法変動量が大きくなったことにより、回路動作を保証するために設定されたゲート突き出し寸法やコンタクトマージン等のデザインルールの寸法が前世代の７０パーセント縮小率を満たせなくなってきているからである。

図２０（ａ）は、一般的なトランジスタ（ＦＥＴ）の設計パターン１００Ａと加工パターン（転写パターン）１００Ｂとを示している。図２０（ａ）に示すように、設計パターン１００Ａは、ゲート層となるゲートパターン１０１と活性化層となる活性化層パターン１０２とから構成される。加工パターン１００Ｂにおけるゲートパターン１１１は、ゲート幅が設計寸法よりも小さくなることによって、ゲートパターン１１１の両端部１１１ａが消失している。このように、活性化層パターン１１２とゲートパターン１１１との重なり部分が消失した状態ではトランジスタは正常に動作しない。

これを防ぐため、図２０（ｂ）の設計パターン１００Ｃに示すように、ゲートパターン１０１の両端部に、活性化層パターン１０２からゲート幅方向に突き出した突き出し部１０１ａを設ける。ゲートパターン１０１の両端部の消失寸法はゲート長１０１ｂと呼ばれるラインパターンの寸法が小さくなるにつれて増加する。このため、突き出し部１０１ａの突き出し寸法１０１ｃはゲート長１０１ｂに比例して縮小されることはない。従って、ゲート長１０１ｂを縮小する場合は、トランジスタの動作を保証するために、ゲートパターン１０１の突き出し寸法１０１ｃを大きくしなければならなくなる。その結果、突き出し寸法１０１ｃに関するデザインルールが、前世代の７０パーセント縮小率を満足することはますます困難となってきている。

このような現状にも関わらず、デザインルールは、マスク寸法に対する加工寸法の寸法変動量に基づいて定められ、例えば前世代の７０パーセント縮小率で定義される。従って、ゲートパターン１０１の突き出し寸法１０１ｃのように、デザインルールを完全に満たせないパターンに対しても、回路パターン面積の縮小を図るために、７０パーセント縮小率のデザインルールが優先されて採用される。

この後、デザインルールにより設計された回路パターンからセルライブラリを作成する。作成されたセルライブラリから、ＬＳＩチップデータを作成し、製造する最終のプロセス条件を決定する。この最終のプロセス条件に基づいて、近接効果によって生じる加工寸法のマスク寸法に対する変動量を評価し、加工寸法が設計寸法に対して変動しないようにマスクレイアウトを修正したデータを作成する。このとき、既に定められたプロセス条件において加工寸法を評価できるように、種々の条件を加味した加工寸法評価用の経験的モデルを用いて、各マスク寸法に対する加工寸法が評価される。

例えば、回路パターンにおいて、加工寸法がマスク寸法よりも細くなる部分には、設計寸法よりもマスクパターン寸法を太くし、加工寸法がマスク寸法よりも太くなる部分には、設計寸法よりもマスクパターン寸法を細くなるように修正する。このような光近接効果を考慮したマスクパターンを近接効果補正（Optical Proximity Correction：ＯＰＣ）パターンと呼ぶ。

しかしながら、前記従来のＬＳＩ用のマスクデータ作成方法は、回路パターンをすべて決定した後の、マスクパターンデータの作成段階で初めてＯＰＣパターンを作成するため、ＯＰＣパターンを作成できない場合があるという問題を有している。

例えば、図２０（ａ）に示したように、ゲートパターン１０１の端部が消失するような場合に、加工寸法の値を回路パターン寸法と一致させるようにゲートパターン１０１の突き出し部１０１ａのマスク寸法を修正しようとしても、突き出し部１０１ａとその周辺のパターンとのスペースが既に解像限界から定められる最小寸法になっている場合がある。このような場合は、ゲートパターン１０１の突き出し寸法１０１ｃの変更は不可能である。

さらに、従来のマスクデータ作成方法には、以下に述べるような種々の問題がある。

（１）近接効果補正をあらかじめ考慮しないデザインルールは、パターン寸法が必要以上に大きくなるという問題がある。

前述したような、ゲートパターンに対する近接効果補正は、突き出し部を延長するという手法以外にもある。例えば、ゲート同士の間のスペースが比較的大きく設定されている場合には、トランジスタの活性化層上に位置しないゲートパターンの突き出し部にハンマヘッドパターンを付加してもよい。このハンマヘッドパターンは、突き出し部を延長するのではなく、突き出し部の端部のみをゲート長方向に広げることによって、ゲートパターン端部の加工寸法のゲート幅方向の縮みを防止している。このように近接効果補正は、加工寸法におけるマスク寸法からの変動分を補償するだけでなく、変動量を抑制することによっても実現できる。このため、ＯＰＣパターンによる寸法変動量を評価しないで単純に寸法変動量を予測し、それによってデザインルールを決めるのでは、必要以上に大きい寸法が必要と判断されることになる。

（２）一般に、回路パターンは、基本的なパターン配置ルールに基づいて作成されている。プロセス条件は、作成されたパターンの加工寸法のばらつき及びマスク寸法からの変動量が小さくなるように定められる。一方、ＯＰＣパターンの配置ルールは、プロセス条件を定めるときに用いたパターン配置ルールとは異なるため、用いられるプロセス条件がＯＰＣパターンの配置ルールに対して必ずしも最適ではないという問題がある。

例えば、パターン同士の間のスペースが最小値となるように回路パターンが設計されている場合に、そのスペースの加工寸法が設計値よりも大きくなると仮定する。この場合は、ＯＰＣパターンにおけるスペースの寸法を回路パターンの寸法よりも小さくするため、ＯＰＣパターン同士の間の最小スペースが最初にプロセス条件を設定したときのパターン間のスペースの最小値よりも小さくなっている。従って、プロセス条件がまったく変動しないならば、ＯＰＣパターンによる加工パターンは回路パターン寸法と良く一致するはずである。しかしながら、実際には製造時にプロセス条件が変動するため、この変動に起因する加工寸法のばらつきが生じる。これは、一般に加工寸法を小さくすると、プロセス条件の変動による寸法ばらつきを抑制するための最適プロセス条件が変化するからである。極端な場合には、この寸法ばらつきを抑制するために、超解像又は位相シフトマスク等の、基本的な露光方式まで変える必要が生じる。

（３）ＬＳＩの最終のプロセス条件は、製造の直前まで決定されないにもかかわらず、ＯＰＣパターンの詳細はプロセス条件の詳細が決まるまで決定できないという問題がある。

ＬＳＩを開発する場合、セルライブラリの回路パターン設計は、ＬＳＩ製造の半年以上も前から開始されるが、プロセス条件が決定されるのは製造の直前であるため、ＯＰＣパターンの詳細を早期に決定できない。このため、上記の（１）の問題を解決するために最終的なＯＰＣパターンを考慮してセルライブラリの回路パターン設計を行なうことは困難となる。

（４）ＯＰＣパターンは、回路パターンの設計寸法と、あらかじめ定められたプロセス条件による加工寸法との差のみを用いて作成される。回路パターンは、前世代の７０パーセントの縮小率で定義されるデザインルールを用いるとする。ところが、ＬＳＩによっては縮小率が同一でない方が望ましい場合もある。

例えば、同一機能のＬＳＩであれば、チップ面積が前世代の５０パーセントの縮小率で実現されることもある。さらには、実際の回路パターンにおいては、すべての場所で加工寸法が設計寸法と一致することが要求されるわけではない。回路が動作する上で設計寸法と高精度に一致することが要求される部分もあれば、多少の寸法変動が許される部分もある。従って、加工寸法のすべてを前世代の７０パーセントの縮小率で設計することは、ＬＳＩの製造に必要以上に困難な条件を課していることとなり、所望のＬＳＩの実現を困難にする。

本発明は、前記従来の問題を解決し、ＬＳＩに所望の微細化を図りながら動作が可能な回路パターンを形成できる近接効果補正を確実に施せるようにすることを目的とする。

前記の目的を達成するため、本発明は、ＬＳＩ用パターンのレイアウト作成方法又はＬＳＩ用マスクデータの作成方法を、回路パターンの設計時に該回路パターンのマスクデータとなる近接効果補正パターンを作成できる構成とする。また、回路パターンの設計時に近接効果補正パターンを有効とするデザインルールを設定する構成とする。

具体的に、本発明に係るＬＳＩ用パターンのレイアウト作成方法は、複数の回路パターンを含むＬＳＩ用パターンにおける複数の回路パターンを設計する回路パターン設計工程と、設計した回路パターンの初期配置を行なう初期配置工程と、初期配置された回路パターンのうち互いに隣接又は交差して配置された回路パターンに対して近接効果補正を施すことにより、隣接又は交差して配置された回路パターンから近接効果補正パターンを作成する近接効果補正パターン作成工程と、近接効果補正が有効であるか否かを判定する補正効果判定工程と、無効と判定された場合に、近接効果補正が有効となるように回路パターンを規定するデザインルールを変更するデザインルール変更工程と、変更されたデザインルールに基づいて、初期配置された回路パターンを再配置する回路パターン再配置工程とを備えている。

本発明のＬＳＩ用パターンのレイアウト作成方法によると、近接効果補正パターンを作成した後に、近接効果補正が有効となるように回路パターンを規定するデザインルールを変更するため、従来のように、設計パターンが転写されてなるマスクパターンに対して近接効果補正を行なえなくなるという事態を避けることができる。

本発明のＬＳＩ用パターンのレイアウト作成方法において、近接効果補正パターン作成工程は、近接効果補正パターンを作成するための補正パターン作成仕様を設定する工程を含み、補正効果判定工程は、近接効果補正が無効と判定された場合に補正パターン作成仕様を近接効果補正が有効となるように変更する工程を含むことが好ましい。

本発明のＬＳＩ用パターンのレイアウト作成方法において、回路パターン再配置工程が、複数の再配置パターンを作成し、作成した複数の再配置パターンから回路面積が小さい再配置パターンを選択する工程を含むことが好ましい。

本発明のＬＳＩ用パターンのレイアウト作成方法は、近接効果補正が有効となるようにレイアウトを行なうためのデザインルールを作成するデザインルール作成工程をさらに備え、初期配置工程又は回路パターン再配置工程が、デザインルールに基づいて複数の回路パターンを配置する工程を含むことが好ましい。

この場合に、デザインルール作成工程が、デザインルールを複数設定し、設定された複数のデザインルールのうちで回路面積を小さくできるデザインルールを選択する工程を含むことが好ましい。

また、この場合に、本発明のＬＳＩ用パターンのレイアウト作成方法は、近接効果補正パターンを作成するための補正パターン作成仕様を設定する工程と、近接効果補正パターンにおける近接効果補正が有効となるように、補正パターン配置ルールを作成する工程と、補正パターン作成仕様及び補正パターン配置ルールに基づいて近接効果補正パターンを作成することにより、デザインルールを決定する工程とをさらに備えていることが好ましい。

この場合に、本発明のＬＳＩ用パターンのレイアウト作成方法は、デザインルールに基づいて配置された回路パターンに対して、近接効果補正が有効であるか否かを判定する工程と、無効と判定された場合に、近接効果補正が有効となるように、補正パターン作成仕様又は補正パターン配置ルールを修正する工程とをさらに備えていることが好ましい。

本発明のＬＳＩ用パターンのレイアウト作成方法において、補正効果判定工程が、リソグラフィ工程及びエッチング工程のうちの少なくとも一方を含むプロセスシミュレーションを行なうことにより、加工寸法の予測値が所定値を満たすか否かの判定を行なうことが好ましい。

この場合に、プロセスシミュレーションにおけるリソグラフィ工程は、露光量又はフォーカス位置がプロセス余裕度を越えて変化した場合における加工寸法の予測値が所定値を満たすか否かの判定を行なうことが好ましい。

この場合に、プロセスシミュレーションの判定が、トランジスタのゲート長方向の寸法を判定する工程を含むことが好ましい。

また、この場合に、プロセスシミュレーションの判定が、トランジスタのゲートにおける活性層からのゲート幅方向の突き出し寸法を判定する工程を含むことが好ましい。

本発明に係る第１のＬＳＩ用パターンの形成方法は、複数の回路パターンを含むＬＳＩ用パターンにおける複数の回路パターンを設計する回路パターン設計工程と、設計した回路パターンの初期配置を行なう初期配置工程と、初期配置された回路パターンのうち互いに隣接又は交差して配置された回路パターンに対して近接効果補正を施すことにより、隣接又は交差して配置された回路パターンから近接効果補正パターンを作成する近接効果補正パターン作成工程と、所定のプロセス条件で近接効果補正が有効であるか否かを判定する補正効果判定工程と、無効と判定された場合に、近接効果補正が有効となるように回路パターンを規定するデザインルールを変更するデザインルール変更工程と、変更されたデザインルールに基づいて、初期配置された回路パターンを再配置する回路パターン再配置工程と、近接効果補正パターンを用いて、マスクを製作するマスク製作工程と、製作されたマスクを用いて、所定のプロセス条件で半導体基板の上に複数の回路パターンを形成するパターン形成工程とを備えている。

第１のＬＳＩ用パターンの形成方法によると、本発明のＬＳＩ用パターンのレイアウト作成方法を用いて製作されたマスクにより、例えばレジスト膜に回路パターン（加工パターン）が形成されるため、確実に動作する回路の回路パターンを得ることができる。

第１のＬＳＩ用パターンの形成方法は、マスク製作工程よりも後に、製作されたマスクを所定のプロセス条件で用いた場合の加工歩留まりの期待値を評価する工程と、期待値が目標値に達していない場合に、期待値が目標値に到達するように所定のプロセス条件を再設定した後、回路パターン設計工程から再度繰り返す工程とをさらに備えていることが好ましい。

本発明に係る第１のＬＳＩ用マスクデータの作成方法は、ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類する補正パターン群分類工程と、複数の回路パターンの設計を行なう際に、第１の補正パターン群からセルレベルの近接効果補正パターンデータを作成するセルレベル補正パターンデータ作成工程と、複数の回路パターンからチップデータを作成する際に、第２の補正パターン群からチップレベルの近接効果補正パターンデータを作成するチップレベル補正パターンデータ作成工程とを備えている。

第１のＬＳＩ用マスクデータの作成方法によると、ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類するため、第１の補正パターン群は、あらかじめ近接効果補正を施しておいても、ライブラリとして登録することが可能となる。また、第１の補正パターン群はセルの面積に大きく影響するため、セルレベルの近接効果補正パターンとすることにより、セルの設計段階で近接効果補正パターンを決定することが可能となるので、最終的に作成される近接効果補正パターンのセル面積を確実に評価できる。さらに、セルレベルの近接効果補正を各セル単位で行なえるため、近接効果補正パターンの作成仕様を各セル又はブロック単位で決定することも可能となる。

第１のＬＳＩ用マスクデータの作成方法において、セルレベル補正パターンデータ作成工程が、作成されたセルレベルの近接効果補正パターンデータにおける近接効果補正が有効であるか否かを判定する工程と、無効と判定された場合に、近接効果補正が有効となるようにセルレベルの近接効果補正パターンデータ又は該近接効果補正パターンデータと対応する回路パターンの修正を行なった後、近接効果補正の有効性を再度判定する工程と、有効と判定された場合に、セルレベルの近接効果補正パターンデータをセルライブラリに登録する工程とを含むことが好ましい。

本発明に係る第２のＬＳＩ用マスクデータの作成方法は、ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類する工程と、第１の補正パターン群に対して、セルレベルの近接効果補正パターンを作成するためのセルレベル補正パターン作成仕様を設定する工程と、複数の回路パターンの設計を行なう工程と、第１の補正パターン群に対してセルレベル補正パターン作成仕様により作成されるセルレベルの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、近接効果補正が無効と判定された場合に、近接効果補正が有効となるように、無効と判定された回路パターンの修正を行なった後、近接効果補正の有効性を再度判定する工程と、近接効果補正が有効と判定された場合に、第１の補正パターン群に属する回路パターンをセルライブラリに登録すると共に、第２の補正パターン群に属する回路パターンをセルライブラリに登録する工程と、セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、第２の補正パターン群に対して、チップレベルの近接効果補正パターンを作成するためのチップレベル補正パターン作成仕様を設定する工程と、セルレベル補正パターン作成仕様に基づいて、第１の補正パターン群に属する回路パターンからセルレベルの近接効果補正パターンデータを作成する工程と、チップレベル補正パターン作成仕様に基づいて、第２の補正パターン群に属する回路パターンからチップレベルの近接効果補正パターンデータを作成する工程とを備えている。

第２のＬＳＩ用マスクデータの作成方法によると、ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類し、セルレベル補正パターン作成仕様を設定した近接効果補正パターンが有効と判定された場合に、有効と判定された近接効果補正パターンの元の回路パターンをセルライブラリに登録する。その後、マスクデータを作成する工程において、セルライブラリから、セルレベルの近接効果補正パターンデータとチップレベルの近接効果補正パターンデータとを作成する。従って、データ量が極めて大きくなる近接効果補正パターンデータをマスクデータ作成時にまで作成する必要がなくなるため、大量のデータの管理が容易となる。

本発明に係る第３のＬＳＩ用マスクデータの作成方法は、ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類する工程と、第１の補正パターン群に対して、セルレベルの近接効果補正パターンを作成するためのセルレベル補正パターン作成仕様を設定する工程と、複数の回路パターンの設計を行なう工程と、第１の補正パターン群に対してセルレベル補正パターン作成仕様により作成されるセルレベルの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、近接効果補正が無効と判定された場合に、近接効果補正が有効となるように、無効と判定された回路パターン又は該回路パターンのセルレベル補正パターン作成仕様の修正を行なった後、近接効果補正の有効性を再度判定する工程と、近接効果補正が有効と判定された場合に、第１の補正パターン群に属する回路パターン及び該回路パターンと対応するセルレベル補正パターン作成仕様をセルライブラリに登録すると共に、第２の補正パターン群に属する回路パターンをセルライブラリに登録する工程と、セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、セルレベル補正パターン作成仕様に基づいて、第１の補正パターン群に属する回路パターンからセルレベルの近接効果補正パターンデータを作成する工程と、所定のチップレベル補正パターン作成仕様に基づいて、第２の補正パターン群に属する回路パターンからチップレベルの近接効果補正パターンデータを作成する工程とを備えている。

第１〜第３のＬＳＩ用マスクデータの作成方法において、近接効果補正の有効性を判定する工程が、近接効果補正が有効と判定された回路パターンのレイアウトが複数存在する場合に、複数のレイアウトから回路面積が所定値以下となるレイアウトを選択する工程を含むことが好ましい。

この場合に、セルレベルの近接効果補正パターンデータが、セリフパターン、ハンマヘッドパターン又はインセクションパターンを含むことが好ましい。

本発明に係る第４のＬＳＩ用マスクデータの作成方法は、ＬＳＩに含まれる複数の回路パターンのうち、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類する補正パターン群分類工程と、複数の回路パターンの設計を行なう際に、第１の補正パターン群からインタレイヤの近接効果補正パターンデータを作成するインタレイヤ補正パターンデータ作成工程と、複数の回路パターンからチップデータを作成する際に、第２の補正パターン群からイントラレイヤの近接効果補正パターンデータを作成するイントラレイヤ補正パターンデータ作成工程とを備えている。

第４のＬＳＩ用マスクデータの作成方法によると、ＬＳＩに含まれる複数の回路パターンを、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類するため、第１の補正パターン群は、あらかじめ近接効果補正を施しておいても、ライブラリとして登録することが可能となる。また、第１の補正パターン群はセルの面積に大きく影響するため、セルレベルの近接効果補正パターンとすることにより、セルの設計段階で近接効果補正パターンを決定することが可能となるので、最終的に作成される近接効果補正パターンのセル面積を確実に評価できる。さらに、セルレベルの近接効果補正を各セル単位で行なえるため、近接効果補正パターンの作成仕様を各セル又はブロック単位で決定することも可能となる。

第４のＬＳＩ用マスクデータの作成方法において、インタレイヤ補正パターンデータ作成工程が、作成されたインタレイヤの近接効果補正パターンデータにおける近接効果補正が有効であるか否かを判定する工程と、無効と判定された場合に、近接効果が補正有効となるようにインタレイヤの近接効果補正パターンデータ又は該近接効果補正パターンデータと対応する回路パターンの修正を行なった後、近接効果補正の有効性を再度判定する工程と、有効と判定された場合に、インタレイヤの近接効果補正パターンデータをセルライブラリに登録する工程とを含むことが好ましい。

本発明に係る第５のＬＳＩ用マスクデータの作成方法は、ＬＳＩに含まれる複数の回路パターンのうち、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類する工程と、第１の補正パターン群に対して、インタレイヤの近接効果補正パターンを作成するためのインタレイヤ補正パターン作成仕様を設定する工程と、複数の回路パターンの設計を行なう工程と、第１の補正パターン群に対してインタレイヤ補正パターン作成仕様により作成される、インタレイヤの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、近接効果補正が無効と判定された場合に、近接効果補正が有効となるように、無効と判定された回路パターンの修正を行なった後、近接効果補正の有効性を再度判定する工程と、近接効果補正が有効と判定された場合に、第１の補正パターン群に属する回路パターンをセルライブラリに登録すると共に、第２の補正パターン群に属する回路パターンをセルライブラリに登録する工程と、セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、第２の補正パターン群に対して、イントラレイヤの近接効果補正パターンを作成するためのイントラレイヤ補正パターン作成仕様を設定する工程と、インタレイヤ補正パターン作成仕様に基づいて、第１の補正パターン群に属する回路パターンからインタレイヤの近接効果補正パターンデータを作成する工程と、イントラレイヤ補正パターン作成仕様に基づいて、第２の補正パターン群に属する回路パターンからイントラレイヤの近接効果補正パターンデータを作成する工程とを備えている。

第５のＬＳＩ用マスクデータの作成方法によると、ＬＳＩに含まれる複数の回路パターンを、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類し、インタレイヤ補正パターンを設定した近接効果補正パターンが有効と判定された場合に、有効と判定された近接効果補正パターンの元の回路パターンをセルライブラリに登録する。その後、マスクデータを作成する工程において、セルライブラリから、インタレイヤの近接効果補正パターンデータとイントラレイヤの近接効果補正パターンデータとを作成する。従って、データ量が極めて大きくなる近接効果補正パターンデータをマスクデータ作成時にまで作成する必要がなくなるため、大量のデータの管理が容易となる。

本発明に係る第６のＬＳＩ用マスクデータの作成方法は、ＬＳＩに含まれる複数の回路パターンのうち、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類する工程と、第１の補正パターン群に対して、インタレイヤの近接効果補正パターンを作成するためのインタレイヤ補正パターン作成仕様を設定する工程と、複数の回路パターンの設計を行なう工程と、第１の補正パターン群に対してインタレイヤ補正パターン作成仕様により作成される、インタレイヤの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、近接効果補正が無効と判定された場合に、近接効果補正が有効となるように、無効と判定された回路パターン又は該回路パターンのインタレイヤ補正パターン作成仕様の修正を行なった後、近接効果補正の有効性を再度判定する工程と、近接効果補正が有効と判定された場合に、第１の補正パターン群に属する回路パターン及び該回路パターンと対応するインタレイヤ補正パターン作成仕様をセルライブラリに登録すると共に、第２の補正パターン群に属する回路パターンをセルライブラリに登録する工程と、セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、インタレイヤ補正パターン作成仕様に基づいて、第１の補正パターン群に属する回路パターンからインタレイヤの近接効果補正パターンデータを作成する工程と、所定のイントラレイヤ補正パターン作成仕様に基づいて、第２の補正パターン群に属する回路パターンからイントラレイヤの近接効果補正パターンデータを作成する工程とを備えている。

第４〜第６のＬＳＩ用マスクデータの作成方法において、近接効果補正の有効性を判定する工程が、近接効果補正が有効と判定された回路パターンのレイアウトが複数存在する場合に、複数のレイアウトから回路面積が所定値以下となるレイアウトを選択する工程を含むことが好ましい。

この場合に、インタレイヤ補正パターン作成仕様が、トランジスタのゲートを含む一の層と活性領域を含む他の層とを規定する配置規則により決定されることが好ましい。

また、この場合に、インタレイヤ補正パターン作成仕様が、第１の配線層と、該第１の配線層と異なる第２の配線層とを電気的に接続するコンタクトを含む層とを規定する配置規則により決定されることが好ましい。

また、この場合に、近接効果補正の有効性を判定する工程が、リソグラフィ工程及びエッチング工程のうちの少なくとも一方を含むプロセスシミュレーションを行なうことにより、加工寸法の予測値が所定値を満たすか否かの判定を行なうことが好ましい。

この場合のプロセスシミュレーションにおけるリソグラフィ工程は、露光量又はフォーカス位置がプロセス余裕度を超えて変化した場合における加工寸法の予測値が所定値を満たすか否かの判定を行なうことが好ましい。

この場合に、プロセスシミュレーションの判定がトランジスタのゲート長方向の寸法を判定する工程を含むことが好ましい。

また、この場合に、プロセスシミュレーションの判定がトランジスタのゲートにおける活性層からのゲート幅方向の突き出し寸法を判定する工程を含むことが好ましい。

本発明に係る第２〜第７のＬＳＩ用パターンの形成方法は、本発明の第１〜第６のＬＳＩ用マスクデータの作成方法のいずれかを用いてマスクを製作し、製作されたマスクを用いて、半導体基板の上に複数の回路パターンを形成する工程を備えている。

本発明な係るＬＳＩ用パターンのレイアウト作成方法によると、近接効果補正パターンを作成した後に、近接効果補正が有効となるように、回路パターンを規定するデザインルールを変更するため、近接効果補正が有効となるデザインルールで作成された設計パターン及び該設計パターンにより作成されたマスクパターンを用いれば、近接効果補正を確実に行なえる。

本発明に係るＬＳＩ用マスクデータの作成方法によると、セルの面積に大きく影響する回路パターンを、セルレベルの近接効果補正パターン又はインタレイヤの近接効果補正パターンとすることにより、セルの設計段階で近接効果補正パターンを決定することが可能となる。このため、最終的に作成される近接効果補正パターンのセル面積を確実に評価できる。

（第１の実施形態)
本発明に係る第１の実施形態について図面を参照しながら説明する。

第１の実施形態は、ＬＳＩを製造する際に、近接効果補正（ＯＰＣ）効果が有効となるＯＰＣパターンを作成できる条件を含んだデザインルールを決定し、決定したデザインルールを用いて回路パターンの設計とマスクパターンデータの作成とを行なう。

また、ＯＰＣ効果が有効となるデザインルールによって回路パターンからＯＰＣパターンを作成し、作成されたＯＰＣパターンに基づいて最適な基本プロセス条件を決定する。なお、本明細書におけるＯＰＣ効果とは、作成されたＯＰＣパターンによって、元の回路パターンの占有面積（回路面積）と実質的に同一の占有面積を持つ領域に転写された回路が正常に動作する加工パターンを実現できる効果をいう。

図１は本発明の第１の実施形態に係るＬＳＩ用マスクデータの作成方法の作成フローを示している。図１に示すように、まず、ステップＳＡ１において、ＬＳＩに含める回路の回路パターンを設計するためのデザインルール、基本プロセス条件、回路パターンからＯＰＣパターンを作成する作成仕様及びＯＰＣパターン配置ルールをそれぞれ決定する。ここで、基本プロセス条件とは、例えば、リソグラフィ工程であれば、露光光源の波長、露光光の干渉度、フォーカス位置、露光量及びレンズの開口数等の諸条件であり、また、露光方式の選択を含む。例えば輪帯露光方式を用いるか否か、位相シフトマスクを使用するか否か等である。また、デザインルールとは、回路パターンを設計する際に、実際に動作する回路を得るために守らなければならない規定である。ＯＰＣパターン配置ルールとは、ウエハ上に露光される転写パターンが加工可能なパターンとなるように、ＯＰＣパターンが満たすべきルールである。従って、このルールはＯＰＣパターンにおけるデザインルールであり、ＯＰＣパターンの最小線幅や最小スペースという基本的なパターン配置を規定するルールが含まれる。これにより、加工パターンを保証するデザインルールをマスクパターンとなるＯＰＣパターンにも適用し、回路パターンにはＯＰＣパターンを作成することを前提としたデザインルールを設定することができる。その結果、基本プロセス条件に対してもＯＰＣパターンが決定された後に最適な条件を選択することが可能となる。

次に、ステップＳＡ２において、ＬＳＩを構成する基本回路であるセル単位に回路パターンを作成する。

次に、ステップＳＡ３において、ステップＳＡ２で作成された回路パターンがデザインルールを満たしているか否かを検証する。回路パターンがデザインルールを満たしていない場合は、ステップＳＡ４に進み、回路パターンのデザインルールを満たしていない部分を修正して、ステップＳＡ２から繰り返す。また、検証した回路パターンがデザインルールを満たしている場合はステップＳＡ５に進む。

次に、ステップＳＡ５において、各セル単位で作成された回路パターンをセルライブラリに登録することによって、ＬＳＩチップパターンを構成する基本セルを蓄積する。

次に、ステップＳＡ６において、セルライブラリからＬＳＩに必要な回路パターンデータを抽出し、抽出した回路パターンデータを用いてＬＳＩチップデータを作成する。

次に、ステップＳＡ７において、ＬＳＩチップデータを製造するための最終的なプロセス条件を決定する。このとき、最終プロセス条件によってＯＰＣパターン配置ルールに変更の必要が生じた場合には、ＯＰＣパターン配置ルールを変更する。これは以下の理由による。すなわち、ＬＳＩを開発する際には、一般に、デザインルールを決定してから必要なセルライブラリを作成するまでに１年以上を要するのに対し、セルライブラリからＬＳＩチップデータを作成するのに要する期間は高々数ヶ月である。このため、デザインルールに対して最適なプロセス条件を決定しているにも関わらず、セルライブラリが完成してＬＳＩチップデータが作成される時点では新たなレジスト材や新装置の導入によって、最初に決定したプロセス条件が必ずしも最適とはいえなくなっている場合がある。このため、生産性をより向上させるためには、最終的なプロセス条件をＬＳＩチップデータを作成する段階で決め直すのが望ましいからである。

次に、ステップＳＡ８において、ＯＰＣパターン作成仕様に基づいてＬＳＩチップデータから必要なＯＰＣパターンを作成する。具体的には、最終プロセス条件で、光近接効果によって生じる加工寸法のマスク寸法に対する変動量を評価し、加工寸法が設計寸法に対して変動しないようにマスクレイアウトを修正したデータを作成する。

次に、ステップＳＡ９において、ステップＳＡ８で作成したＯＰＣパターンがＯＰＣパターン配置ルールを満たしているか否かを検証する。ＯＰＣパターン配置ルールを満たしていない場合は、ステップＳＡ１０に進み、ＯＰＣパターンのＯＰＣパターン配置ルールを満足していない部分を修正し、ステップＳＡ８から繰り返す。また、検証したＯＰＣパターンがＯＰＣパターン配置ルールを満たしている場合は次のステップＳＡ１１に進み、ＯＰＣパターンを用いてマスクパターンデータを作成する。

以上のようにして作成されたマスクパターンデータを用いてマスク又はレチクルを製作し、製作したマスク又はレチクルを用いて、例えば半導体基板上に形成されたレジスト膜等に動作が可能な回路パターンを転写することができる。

前述したように、従来のＬＳＩの開発では、デザインルールは上流工程で決定され且つＯＰＣパターンは下流工程で決定されているため、ＯＰＣパターンが作成できないような回路パターンやその配置が発生した場合に、デザインルールを変更することは、実質的に不可能であった。しかしながら、本実施形態によると、デザインルールを決定する際にＯＰＣパターンが有効となるようにデザインルールを変更できるため、変更されたデザインルールに基づいた回路パターン及びマスクデータはＯＰＣ効果を確実に発揮できる。

以下、図１に示すステップＳＡ１の処理の詳細を図面に基づいて説明する。

図２は本実施形態に係るＬＳＩ用パターンのレイアウト作成方法であって、セルライブラリに適用される基本プロセス条件及びデザインルールを決定する手順の一例を示している。図２に示すように、まず、ステップＳＢ１において、デザインルール、基本プロセス条件及び該基本プロセス条件により決定されるＯＰＣパターン配置ルールの初期設定を行なう。これらの初期値は、図１に示したステップＳＡ６で作成するセルライブラリのいくつかの典型的なサンプルとなるように与える。

次に、ステップＳＢ２において、設定したデザインルールに基づいて回路パターンを作成する。

次に、ステップＳＢ３において、作成した回路パターンがデザインルールを満たしているか否かを検証する。回路パターンがデザインルールを満たしていない場合には、ステップＳＢ４に進み、ステップＳＢ４において回路パターンのデザインルールを満たしていない部分を修正してステップＳＢ２から繰り返す。

次に、ステップＳＢ５において、回路パターンから必要なＯＰＣパターンを作成する仕様を規定したＯＰＣパターン作成仕様を設定する。ＯＰＣパターン作成仕様は、ルールベースでもモデルベース（＝シミュレーションベース）でもよく、公知の手法を用いればよい。すなわち、回路パターンが同一であれば、同じＯＰＣパターンを作成できる手法であればよい。なお、ルールベースは、回路パターンにおけるパターンカテゴリごとにＯＰＣパターンの作成ルールを規定し、規定した作成ルールに従ってＯＰＣパターンを作成する方法である。また、モデルベースは、加工寸法をシミュレーションするモデル式を用いて、マスクパターンの寸法を加工パターンが回路パターンと一致するように算出する方法である。

次に、ステップＳＢ６において、設定したＯＰＣパターン作成仕様に基づいて各回路パターンからＯＰＣパターンを作成する。

ここで、回路パターン及びＯＰＣパターンの具体例を図面に基づいて説明する。

図３は回路パターンの一例を示している。図３に示すように、トランジスタ回路を示す回路パターンは、長辺の一辺に切欠部を持つ長方形状の活性化層パターン１１を有している。活性化層パターン１１上には、該活性化層パターン１１における長辺と交差し且つ切欠部を含まない領域を跨ぐ第１のゲートパターン１２と、該第１のゲートパターン１２とそれぞれ平行で且つそれぞれ活性化層パターン１１の切欠部を跨ぐ第２のゲートパターン１３及び第３のゲートパターン１４とが配置されており、活性化層パターン１１における切欠部を持つ長辺と間隔をおいて平行に延びる配線パターン１５が配置されている。

第３のゲートパターン１４は、トランジスタのゲート電極として機能するトランジスタ部１４ａと、活性化層パターン１１の周辺領域（分離領域）上を屈曲して延びる屈曲部を持つゲート配線部１４ｂとから構成されている。

図４は図３に示す回路パターンを元に作成されたＯＰＣパターンの一例を示している。ここでは、図４に示すように、ＯＰＣパターン作成仕様として、例えば、第１のゲートパターン１２、第２のゲートパターン１３及び第３のゲートパターン１４における配線パターン１５側の端部にそれぞれハンマヘッドパターン１２ｈ、１３ｈ、１４ｈを付加し、活性化層パターン１１上に位置する部分の幅（ゲート長）は隣接するゲートパターン同士との距離に応じて変化させる仕様とする。

次に、ステップＳＢ７において、図２に示すステップＳＢ６で作成されたＯＰＣパターンがステップＳＢ１で設定されたＯＰＣパターン配置ルールを満たすか否かを検証する。図４に示す検証対象領域１７は、パターン同士の間隔がＯＰＣパターン配置ルールにおける最小スペース幅よりも小さくなる例を示している。このように、ＯＰＣパターン配置ルールが満たされていない場合は、図２に示すステップＳＢ８に進み、ステップＳＢ８において検証対象領域１７がＯＰＣパターン配置ルールを満たすようにＯＰＣパターン作成仕様の修正を行なった後、ステップＳＢ８から繰り返す。図４に示す検証対象領域１７の規定違反を解消するには、ハンマヘッドパターン１２ｈ〜１４ｈ同士等、互いに隣接するパターン同士の距離に応じて各ＯＰＣパターン１２〜１４の形状を変更する仕様の追加が必要となる。図５は仕様を変更したＯＰＣパターン作成仕様に基づいてＯＰＣパターンを作成し直したＯＰＣパターンを示している。図５の検証対象領域１７に示すように、第２のゲートパターン１３の配線パターン１５側の端部は、ハンマへッドパターン１３ｈを消去して、代わりにその端部が第１及び第３のゲートパターン１２、１４の各ハンマヘッドパターン１２ｈ、１４ｈの端部と揃うように延長されている。

次に、ＯＰＣパターンの配置検証が完了した後、図２に示すＳＢ９において、ＯＰＣパターンから得られる加工パターンの寸法、すなわち仕上がり寸法（critical dimension）が回路パターンと一致しているか否かのＣＤ検証を行なう。これは、有効なＯＰＣパターンを作成できるか否かを確認する工程である。ここでは、実際の回路を用いて回路パターンの寸法と加工パターンの寸法とが一致するか否かの検証を行なうことは困難であるため、実回路の再現性に優れるシミュレーション法を用いる。但し、ＣＤ検証は、一の回路パターンのすべての部分に対して行なう必要はなく、ゲートパターンにおけるゲート長等の、加工寸法が設計寸法と高精度に一致する必要がある部分に対して実施する。ＣＤ検証が不一致と判定された場合は、ステップＳＢ８に進み、ＯＰＣパターンにおける不一致部分が解消されるようにＯＰＣパターン作成仕様を修正し、再度ステップＳＢ５から繰り返す。

次に、ステップＳＢ１０において、ＣＤ検証が完了したＯＰＣパターンに対して、ＯＰＣ効果が現われるか否かの検証を行なう。ここでは、加工パターン寸法が設計パターン寸法と正確に一致しているか否かではなく、加工パターン寸法が回路を正常に動作させる条件を満たしているか否かを検証する。検証方法は、ステップＳＢ９と同様に再現性に優れるシミュレーション法によって、例えば、回路パターンのゲートの突き出し部の加工パターン等を検証する。具体例として、ゲートパターンの端部が回路パターン上の寸法を満たしているか否かでなく、加工パターンにおける活性化層パターンとゲートパターンとの重なり領域において、ゲートパターンの突き出し部が消失することにより、重なり領域から活性化層パターンが露出しているか否かを調べる。さらに、ゲートパターンの突き出し部の加工パターンが所定寸法よりも長くなっているような場合においても、この長くなった突き出し部が他のパターンと短絡して回路の動作に支障を来たすことがなければ問題はない。但し、ＯＰＣ効果の検証は、不具合が生じると回路が動作しなくなるため、製造工程におけるプロセス条件の変動分を考慮して、あらかじめ決められたプロセス条件のみでなく、プロセス条件にプロセスごとの余裕度を含めて不具合が生じない状態であることを検証する必要がある。

図６はステップＳＢ１０のＯＰＣ効果の検証における加工パターンのシュミレーション結果の一例を示している。図６に示すように、活性化層パターン１１Ａにおける各隅部及び切欠部の角部が丸くなると共に、第２のゲートパターン１３Ａにおける配線パターン１５Ａ側の突き出し部はほとんど消失している。このシミュレーション結果から、第１の検証対象領域１７Ａに示すように、第２のゲートパターン１３Ａのゲート幅が短くなることにより、トランジスタの活性化層パターン１１Ａにおけるソース領域及びドレイン領域が実質的に短絡してしまい正常な動作を得られなくなる。また、第２の検証対象領域１８Ａに示すように、第３のゲートパターン１４Ａの屈曲部の形状が鈍ることにより、活性化層パターン１１Ａの側部付近でゲート長が局所的に大きくなるため、所定の動作が得られない。但し、ここでは、プロセス条件に余裕度を持たせた例までは示していない。実際には、プロセス条件に所定の余裕度を持たせた上で、加工パターンのシミュレーションを行なう。

図６に示したように、ＯＰＣ効果を得られない、すなわち回路の正常な動作を期待できないと判定された場合には、図２に示すステップＳＢ１１に進み、ステップＳＢ１１において回路パターンにＯＰＣ効果を得られない回路パターンの配置があるか否かを調べる。

ステップＳＢ１１において、ＯＰＣ効果を得られないパターン配置が存在しないと判定された場合は、再度ステップＳＢ８から繰り返し、ＯＰＣ効果を得られるようにＯＰＣパターン作成仕様の修正を行なう。一方、ステップＳＢ１１においてＯＰＣ効果を得られない回路パターン配置があると判定された場合は、ステップＳＢ１２に進み、ＯＰＣ効果を得られない回路パターン配置が発生しないようにデザインルールを修正する。その後はステップＳＢ４から繰り返す。

図７はステップＳＢ４においてＯＰＣ効果を得られないパターン配置を修正した結果を示している。ここでは、デザインルールの変更例として、ゲートパターンと活性化層パターンとの間に所定の間隔を設けるというルールを追加している。これにより、第３のゲートパターン１４Ｂのゲート配線部１４ｂにおける活性化層パターン１１Ｂの長辺と平行に延びる部分は、該活性化層パターン１１Ｂの長辺との間に初期値よりも大きい間隔が設けられる。同様に、活性化層パターン１１Ｂにおける第１のゲートパターン１２及び第２のゲートパターン１３との間の切欠部の端部は、第２のゲートパターン１３の側面との間に初期値よりも大きい間隔が設けられている。図７には、修正前の第３のゲートパターン１４及び活性化層パターン１１の輪郭をそれぞれ破線で示している。

図８は図７に示す回路パターンを元にして得られたＯＰＣパターンであり、図９は図８に示すＯＰＣパターンを元にして得られたシミュレーション結果を示す加工パターンを示している。図９に示すように、第２のゲートパターン１３Ａの配線パターン１５Ａ側の端部の突き出し部は、所定のゲート長が確保される程度に延びている。また、第３のゲートパターン１４Ｃにおけるトランジスタ部１４ａのゲート長はほぼ一定となる。このように、デザインルールをＯＰＣ効果を検証して変更することにより、手戻りの工数を発生させることなくＯＰＣ効果を確実に得られる回路パターンを作成できる。

次に、図２に示すステップＳＢ１３において、ＯＰＣ効果を得られる回路パターンの回路面積（セル面積）と、該回路パターンのＯＰＣパターンから得られる加工パターンにおける回路の正常な動作の歩留まりの期待値とを評価する。歩留まりの期待値を評価する手法として、例えば、特開平１０−２８４６０８号公報又は特開平１１−１２１３４５号公報に記載されているような、セルにおけるトランジスタの正常動作確率を評価する手法を用いればよい。これは、トランジスタの正常動作の動作確率は回路パターンの歩留まりの期待値とみなせるからである。より具体的には、トランジスタの正常動作が可能となる加工寸法を、プロセス条件又はトランジスタを表わすマスクパターンの寸法を変数とした応答局面関数として表わす。さらに、製造プロセスで予測されるプロセス条件の変動分布をこの応答局面関数に代入することによって、製造プロセスにおいてトランジスタが正常に動作できる加工寸法となる確率を計算する手法である。一般に、回路パターン面積の縮小と、回路が正常に動作できる歩留まりの期待値とは相反する関係を持つ。

ステップＳＢ１３において回路のパターン面積が設計値よりも大きいと判定された場合には、ステップＳＢ１４に進み、デザインルール及びそれと対応するＯＰＣパターン配置ルールをより小さい回路パターンを得られるように変更して、ステップＳＢ１から繰り返す。また、ステップＳＢ１３において、正常動作の歩留まりの期待値が目標値よりも低いと判定された場合も、ステップＳＢ１４に進み、基本プロセス条件を改善すると共に、デザインルール及びそれに関連するＯＰＣパターン配置ルールの寸法を拡大するように変更して、ステップＳＢ１から繰り返す。

一方、回路のパターン面積及び歩留まりの期待値が共に目標値を満たしておれば、ステップＳＢ１５に進み、デザインルール、基本プロセス条件、ＯＰＣパターン配置ルール、ＯＰＣパターン作成仕様及び回路パターンデータがそれぞれ最終的に決定されたこととなる。

以上説明したように、本実施形態によると、セルライブラリとして登録する典型的なサンプルとなる複数の回路（セル）を作成することにより、現世代のセルライブラリが目標とする回路面積を実現できると共に、作成した回路に対して正常動作の期待値が確保された基本プロセス条件とデザインルールとを決定できる。なお、サンプル数が多い程、より最適なデザインルール、ＯＰＣパターン配置ルール及びＯＰＣパターン作成仕様を決定できることはいうまでもない。

以下、本実施形態の効果を列挙する。

（ａ）ＯＰＣ効果を得られる条件を満たすデザインルールを決定し、決定したデザインルールに基づいて回路パターンの設計を行なうため、最終工程のマスクパターンデータを作成する段階で、必要なＯＰＣパターンを作成できなくなることがない。

（ｂ）典型的な複数のカテゴリに属する回路パターンについて、そのＯＰＣ効果が有効となるデザインルールの条件を回路パターン設計に用いるデザインルールに反映することにより最終的なデザインルールを決定するため、汎用性が高いデザインルールを構築できる。

（ｃ）デザインルールを決定する際に、ＯＰＣ効果を得られる条件として所定のセル面積を達成するように定めるため、所定のセル面積を前世代のＬＳＩに含まれる回路の半分の面積となるように設定すれば、デザインルールが必要以上に大きくなることがない。

（ｄ）デザインルールが、該デザインルールにより規定される各回路パターンを元にした加工パターンの寸法ではなく、回路面積の縮小を基準にして縮小されるため、必要以上に実現困難なパターンを設計するという事態が避けられる。

（ｅ）基本プロセス条件が、作成されるＯＰＣパターンを想定し、且つ、ステップＳＢ１４に示すように生産性を改善するように再設定されるため、基本プロセス条件が最終プロセス条件にとって不適切な条件となることがない。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。本実施形態においても、第１の実施形態と同様に、必要なＯＰＣパターンを作成できる条件を含むデザインルールを決定し、決定されたデザインルールに基づいて回路パターンの設計及びマスクパターンデータの作成を行なう。特に、本実施形態においては、各セル（基本回路）の設計時に個別にＯＰＣ効果を検証できるため、各セル単位でセル面積をより小さくすることができる。

図１０及び図１１は本発明の第２の実施形態に係るＬＳＩ用マスクデータの作成方法の処理フローを示している。

まず、図１０に示すステップＳＣ１において、デザインルール、基本プロセス条件及びＯＰＣパターン配置ルールを決定する。このうち、デザインルール及び基本プロセス条件は、図１に示したステップＳＡ１と同様の方法で決定する。これに対して、ＯＰＣパターン配置ルールは、ＯＰＣパターンをプロセス条件の変化に合わせて敏感に変更する必要がない第１のカテゴリと、敏感に変更する必要がある第２のカテゴリに分類する。

ここで、第１及び第２のカテゴリの具体例を図１２（ａ）及び図１２（ｂ）を用いて説明する。図１２（ａ）は配線部２１ａと該配線部２１ａの一側部から比較的大きく突出する突出部２１ｂとからなる第１のパターン２１Ａと、配線部２２ａと該配線部２２ａの一側部から比較的小さく突出する突出部２２ｂとからなる第２のパターン２２Ａとが、互いの配線部２１ａ、２２ａが平行で且つ間隔をおいて配置されている。この場合に、例えば、各配線部２１ａ、２２ａにおける配線幅の加工寸法を変更するＯＰＣパターンはプロセス条件の変化に敏感に変える必要があり、従って第２のカテゴリに分類される。また、図示はしていないが、他の例として、ゲートパターンにおけるゲート長の加工寸法は、設計寸法に対して正確に一致しなければならないパターンであり、第２のカテゴリに分類される。

一方、図１２（ｂ）に示すように、第１のパターン２１Ａを元に作成された第１のＯＰＣパターン２１Ｂにおける突出部２１ｂの端部に設けられたハンマヘッドパターン２１ｃ、及び配線部２１ａと突出部２１ｂとの接続部分がくびれるように削除されたインセクションパターン２１ｄは、プロセス条件の変化に敏感に変える必要がなく、第１のカテゴリに分類される。同様に、第２のパターン２２Ａを元に作成された第２のＯＰＣパターン２２Ｂにおける突出部２２ｂの端部の両隅部に設けられたセリフパターン２２ｃも第１のカテゴリに分類される。ここで、ハンマヘッドパターン２１ｃ及びセリフパターン２２ｃは元のパターンの端部の消失を防ぎ、インセクションパターン２１ｄはパターン同士の接続部分の角部の丸まりを防ぐ。

一般に、回路パターン面積（セル面積）を決定する上で重要なＯＰＣパターン、すなわち縮小されたセル面積でＯＰＣ効果を発揮するＯＰＣパターンは、第１のカテゴリに属する。そこで、第１のカテゴリに属するＯＰＣパターンを最終プロセス条件が決定していないセルライブラリ設計の段階でも近接効果補正を施せるため、セルレベルＯＰＣパターンと呼ぶことにする。一方、最終プロセス条件が決定していないとＯＰＣパターンを作成できない第２のカテゴリに対して、ＬＳＩチップデータが完成した後で且つ最終プロセス条件が決定した後に近接効果補正を施すため、チップレベルＯＰＣパターンと呼ぶことにする。

次に、図１０に示すステップＳＣ２において、ステップＳＣ１で決定したデザインルールに基づいてカテゴリの別なくセルごとに回路パターンを作成する。

次に、ステップＳＣ３において、作成した回路パターンがデザインルールを満たしているか否かを検証する。回路パターンがデザインルールを満たしていない場合には、ステップＳＣ４に進み、ステップＳＣ４において回路パターンにおけるデザインルールを満足していない部分を修正してステップＳＣ２から繰り返す。また、回路パターンデータがデザインルールを満足している場合は、ステップＳＣ５に進む。

次に、ステップＳＣ５において、作成した回路パターンのうち第１のカテゴリに属する回路パターンからセルレベルのＯＰＣパターンを作成する。セルレベルＯＰＣパターンの作成方法は、ルールベースが好ましい。すなわち、回路パターンのパターンごとにセルレベルのＯＰＣパターンを作成するためのルールを作成し、作成したルールに従ってセルレベルＯＰＣパターンを作成する。ここでは、ＯＰＣ効果を得るためのＯＰＣパターンを作成するため、加工寸法と回路パターン寸法とを一致させるためのＯＰＣパターン設計ではなく、回路パターンをその面積で正常に動作させるための加工パターンを実現できるように、最適なＯＰＣパターンを作成する必要がある。このため、回路動作に不具合を生じさせない部分の加工寸法は、回路パターン寸法を無視してでも、回路動作の歩留まりの期待値が向上するようなＯＰＣパターンを作成すればよい。従って、これを実現するには、ＯＰＣパターンを作成するモデルとして、回路パターンのパターンごとにＯＰＣパターンを作成できるルールを規定できるルールベースと呼ばれる手法が適している。なぜなら、モデルベースは、回路パターンに現われた加工寸法をそのまま実現してしまうからである。

次に、ステップＳＣ６において、作成したセルレベルのＯＰＣパターンがＯＰＣパターン配置ルールを満たしているか否かを検証する。セルレベルＯＰＣパターンがＯＰＣパターン配置ルールを満たしていない場合は、ステップＳＣ７に進み、ステップＳＣ７において、セルレベルＯＰＣパターンのＯＰＣパターン配置ルールを満たしていない部分を修正し、ステップＳＣ５から繰り返す。

次に、ステップＳＣ８において、ＯＰＣパターン配置ルールを満たしたセルレベルＯＰＣパターンに対してＯＰＣ効果を得られているか否かの検証を行なう。検証方法は、第１の実施形態のステップＳＢ１０と同様であって、実回路の再現性に優れるシミュレーション法によって行なう。具体例として、ゲートパターンの端部が回路パターン上の寸法を満足しているか否かでなく、加工パターンにおける活性化層パターンとゲートパターンとの重なり領域において、ゲートパターンの突き出し部が消失することにより、重なり領域から活性化層パターンが露出しているか否かを調べる。但し、ＯＰＣ効果の検証は、前述したように、不具合が生じると回路が動作しなくなるため、製造工程におけるプロセス条件の変動分を考慮して、あらかじめ決められたプロセス条件のみでなく、プロセス条件にプロセスごとの余裕度を含めて問題が起こらない状態であることを検証する必要がある。

ステップＳＣ８においてＯＰＣ効果を得られない、すなわち回路が正常に動作することを期待できないと判定された場合には、ステップＳＣ９に進み、ステップＳＣ９において回路パターンにＯＰＣ効果を得られない回路パターン配置があるか否かを調べる。

ステップＳＣ９において、ＯＰＣ効果を得られないパターン配置が存在しないと判定された場合は、再度ステップＳＣ７から繰り返し、ＯＰＣ効果を得られるようにセルレベルＯＰＣパターンを作成し直す。一方、ステップＳＣ９においてＯＰＣ効果を得られない回路パターン配置があると判定された場合は、ステップＳＣ４に進み、ＯＰＣ効果を得られない回路パターン配置が発生しないように回路パターンを修正する。その後はステップＳＣ２から繰り返す。

次に、ステップＳＣ１０において、各回路パターンのセル面積が目標値よりも小さいか否かを判定する。セル面積が目標値よりも大きい場合にはステップＳＣ４に進み、セル面積を縮小するように回路パターンを修正する。一方、セル面積が目標値と同等か小さい場合には、図１１に示すステップＳＣ１１に進む。

次に、図１１に示すステップＳＣ１１において、各セル単位で作成されたセルレベルＯＰＣパターンを各回路パターンのマスクパターン用セルライブラリとして登録する。また、第２のカテゴリに属する回路パターンはそのままセルライブラリに登録する。）これにより、ＬＳＩチップパターンを構成する基本回路の集合が蓄積される。

次に、ステップＳＣ１２において、セルライブラリからＬＳＩに必要な回路パターンデータを抽出し、抽出した回路パターンデータを用いてＬＳＩチップデータを作成する。

次に、ステップＳＣ１３において、ＬＳＩチップデータを製造する最終プロセス条件を決定する。

次に、ステップＳＣ１４において、最終プロセス条件に基づき、近接効果によって生じる加工寸法のマスク寸法に対する変動量をより詳細に評価する。これにより、第２のカテゴリに属するセル、例えば、ゲートパターンにおけるゲート長の加工寸法等が設計寸法に対して正確に一致しなければならない部分に対してチップレベルＯＰＣパターンを作成する。このときのＯＰＣパターン作成方法は、ルールベース又はモデルベースを用いることができる。

次に、ステップＳＣ１５において、チップレベルＯＰＣパターンから作成される加工パターンの寸法が回路パターンの寸法と一致しているか否かのＣＤ検証を行なう。ここでも、実回路を十分に再現できるシミュレーション法を用いて仕上がり寸法の検証を行なう。本ステップのＣＤ検証も、一の回路パターンのすべての部分を検証する必要はなく、加工寸法が設計寸法と高精度に一致する必要がある部分に対して行なう。ＣＤ検証が不一致と判定された場合は、ステップＳＣ１６に進み、ＯＰＣパターンにおける不一致部分が解消されるようにチップレベルＯＰＣパターンを修正し、再度ステップＳＣ１４から繰り返す。なお、ステップＳＣ１４においてモデルベースを用いた場合には、このＣＤ検証を行なわなくてもよい。

次に、ＳＣ１７において、作成されたセルレベル及びチップレベルの各ＯＰＣパターンを用いてマスクパターンデータを作成する。このマスクパターンデータからマスク又はレチクルを製作し、製作したマスク又はレチクルを用いて、半導体基板上に形成されたレジスト膜等に動作が可能な回路パターンを転写することができる。

（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。

図１３及び図１４は本発明の第２の実施形態の一変形例に係るＬＳＩ用マスクデータの作成方法の処理フローを示している。第２の実施形態においては、ステップＳＣ１１に示すように、セルレベルＯＰＣパターンをセルライブラリに直接登録している。本変形例においては、セルレベルＯＰＣパターンをルールベースによって作成した場合に、セルレベルＯＰＣパターンの作成工程を、その作成仕様を設定する工程と、該作成仕様に基づくセルレベルＯＰＣパターンの作成工程とに分けて行なう場合を説明する。これにより、セルライブラリには、セルレベルＯＰＣパターンの代わりに、回路パターンと該回路パターンに対するセルレベルＯＰＣパターン作成仕様とを分けて登録できるようになる。

図１３において、第２の実施形態との相違点は、図１０に示すステップＳＣ５におけるセルレベルＯＰＣパターンの作成が、本変形例においては、ステップＳＤ５Ａに示す各回路セルに対するセルレベルＯＰＣパターン作成仕様の設定と、ステップＳＤ５Ｂに示すセルレベルＯＰＣパターンの作成との２工程に分離した点である。

図１４において、第２の実施形態との相違点は、セルライブラリを作成するステップＳＤ１１において、セルライブラリに登録する対象がＯＰＣパターンではなく、各回路パターンとそれと対応するセルレベルＯＰＣパターン作成仕様との組み合わせをそれぞれ登録する点である。

さらに大きく異なる点は、ステップＳＤ１４において、作成したセルレベルＯＰＣパターン作成仕様によりセルレベルＯＰＣパターンを作成すると共に、ルールベース又はモデルベースに基づくチップレベルＯＰＣパターン作成仕様によりチップレベルＯＰＣパターンの作成を同時に行なう点である。

このようにすると、大量且つ複雑なパターンデータからなるセルレベル及びチップレベルのＯＰＣパターンをマスクデータ作成の直前まで処理する必要がなくなり、大量のデータを扱う工程を一元化できる。

また、セルライブラリに登録するセルは、マスク製作用のマスクデータのみならず回路構成をも表わす必要があるため、ＯＰＣパターンではなく加工パターンを表わす回路パターンが登録されていることが望ましい。また、登録された回路パターンを変更する場合においても、ＯＰＣパターンではなく、回路パターンが登録されているほうが便利である。

以上説明したように、第２の実施形態及びその変形例によると、回路パターンを、セル面積に強く影響する第１のカテゴリと強く影響されない第２のカテゴリとに分類するため、第１のカテゴリに属するセルレベルＯＰＣパターンをセルの設計段階で決定できる。このため、ＯＰＣ効果を考慮し且つセル面積の縮小を図りながら回路パターンの設計を行なえるので、各回路パターンを設計した段階でＯＰＣ効果を得られなくなるようなパターン配置を排除できる。これにより、目標とするセル面積を達成する際に、実現が困難な回路パターン及び無駄なマージンが含まれる回路パターンが混入することがないため、セル面積を目標値にまで確実に縮小しながら、ＬＳＩが正常に動作する歩留まりの期待値をも向上できる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

本実施形態は、第２の実施形態と異なり、回路パターンが、トランジスタのように活性化層パターンを含む第１の層と該活性化層パターンの上を跨ぐゲートパターンを含む第２の層との複数層により定義されるＯＰＣパターンを上流のセル設計工程で作成し、ゲートパターンのように単一層でのみ定義されるＯＰＣパターンを下流のマスクデータ処理工程で作成する。

回路（セル）には複数の構成要素が含まれており、これら複数の構成要素の配置を決める回路パターンの設計において、種々の回路のうちセル面積に大きく影響を及ぼす回路は、大抵は単一層ではなく複数層に含まれるパターンにより規定される。この複数層により定義されるＯＰＣパターンは、回路の構成要素の配置を層ごとに変更できるため、複数層により定義されるＯＰＣパターンをセルの設計段階で考慮することにより、より小さいセル面積で回路の構成要素を配置することが可能となる。

図１５及び図１６は本発明の第３の実施形態に係るＬＳＩ用マスクデータの作成方法の処理フローを示している。

まず、図１５に示すステップＳＥ１において、第２の実施形態に係るステップＳＣ１と同様に、デザインルール、基本プロセス条件及びＯＰＣパターン配置ルールをそれぞれ決定する。さらに、本実施形態の特徴として、セル面積を決定する上で重要となる、複数層により定義されるＯＰＣパターン、すなわちインタレイヤＯＰＣパターンを第１のカテゴリとして分類し、単一層により定義されるＯＰＣパターン、すなわちイントラレイヤパターンを第２のカテゴリとして分類する。

次に、ステップＳＥ２、ＳＥ３及びＳＥ４において、各回路パターンを作成し、デザインルールの検証を終えた後、ステップＳＥ５において、各セルに対してインタレイヤＯＰＣパターンを作成する。

ここで、インタレイヤＯＰＣパターンについて図面を用いて説明する。

図１７（ａ）は本実施形態に係る回路パターンを説明するためのトランジスタ回路の平面構成を示し、図１７（ｂ）は図１７（ａ）のインタレイヤＯＰＣパターンを説明するためのトランジスタ回路の平面構成を示している。図１７（ａ）に示すように、長方形状の活性化層パターン３１ａと該活性化層パターン３１ａの長辺の中央部を跨ぐゲート層パターン３１ｂとからなる第１の回路パターン３１Ａと、長方形状の活性化層パターン３２ａと該活性化層パターン３２ａの長辺の中央部を跨ぐゲート層パターン３２ｂとからなる第２の回路パターン３２Ａとが配置されている。活性化層パターン３１ａ、３２ａの長辺同士は約０．３μｍの間隔をおき、ゲート層パターン３１ｂ、３２ｂの対向する端部同士は互いに重ならないように配置されている。

このように、例えば、第１の回路パターン３１Ａは、活性化層パターン３１ａとゲート層パターン３１ｂとが重なる重なり部を持つ。従って、活性化層パターン３１ａが半導体基板に形成された場合には該重なり部にチャネル領域が生成されることによりトランジスタ回路として機能する。このことから、活性化層パターン３１ａとゲート層パターン３１ｂとの間には配置規則が存在する。このため、活性化層パターン３１ａとゲート層パターン３１ｂとの互いの配置関係の変化は相互に影響し合う。第２の回路パターン３２Ａについても同様である。

図１７（ｂ）に示す第１のＯＰＣパターン３１Ｂ及び第２のＯＰＣパターン３２Ｂは、図１７（ａ）に示す第１の回路パターン３１Ａ及び第２の回路パターン３２Ａとそれぞれ対応する。図１７（ｂ）に示すように、ここでは、各ゲート層パターン３１ｂ、３２ｂの両端部にそれぞれ形状が異なるハンマヘッドパターンを付加した例を示している。具体的には、各ゲート層パターン３１ｂ、３２ｂにおける互いに対向する側の一方の端部には、活性層パターン３１ａ、３２ａ同士の間隔が０．２μｍと回路パターンの場合よりも小さくなるように、ハンマヘッドパターンの形状を他方の端部と比べてそれぞれ小さくしている。

また、図示はしていないが、互いに異なる層に含まれる配線同士を接続するコンタクトパターンに基づくＯＰＣパターンの場合も、配線パターンから作成される配線用ＯＰＣパターンとコンタクトパターンから作成されるコンタクト用ＯＰＣパターンとは複数のレイヤにより定義される。

次に、図１５に示すステップＳＥ６、ＳＥ８及びＳＥ１０において、作成したインタレイヤＯＰＣパターンが、ＯＰＣパターン配置ルールを満たすか否か、ＯＰＣ効果を得られるか否か、セル面積が所定値を満たしているか否かをそれぞれ検証する。検証方法は第２の実施形態で説明した方法で行なえばよい。検証結果が不満足の場合は、ステップＳＥ７においてインタレイヤＯＰＣパターンを修正するか、又はステップＳＥ４において、ＯＰＣ効果を得られるように、回路パターンを層ごとに修正し且つ回路の構成要素の再配置を行なう。

次に、図１６に示すステップＳＥ１１において、各セル単位で作成されたインタレイヤＯＰＣパターンを各回路パターンのマスクパターン用セルライブラリとして登録する。また、第２のカテゴリに属する回路パターンはそのままセルライブラリに登録する。これにより、ＬＳＩチップパターンを構成する基本回路の集合が蓄積される。

次に、ステップＳＥ１２において、セルライブラリからＬＳＩに必要な回路パターンデータを抽出し、抽出した回路パターンデータを用いてＬＳＩチップデータを作成し、次のステップＳＥ１３において、ＬＳＩチップデータを製造する最終プロセス条件を決定する。

次に、ステップＳＥ１４において、最終プロセス条件に基づき、近接効果によって生じる加工寸法のマスク寸法に対する変動量をより詳細に評価する。これにより、第２のカテゴリに属するイントラレイヤＯＰＣパターンを作成する。このときのＯＰＣパターン作成方法は、ルールベース又はモデルベースのいずれを用いてもよい。

次に、ステップＳＥ１５において、イントラレイヤＯＰＣパターンから作成される加工パターンの寸法が回路パターンの寸法と一致しているか否かのＣＤ検証を行なう。ここでも、実回路を十分に再現できるシミュレーション法を用いて仕上がり寸法の検証を行なう。また、本実施形態においても、一の回路パターンのすべての部分を検証する必要はなく、加工寸法が設計寸法と高精度に一致する必要がある部分に対して行なう。ＣＤ検証が不一致と判定された場合は、ステップＳＥ１６に進み、ＯＰＣパターンにおける不一致部分が解消されるようにイントラレイヤＯＰＣパターンを修正し、再度ステップＳＥ１４から繰り返す。なお、ステップＳＥ１４においてモデルベースを用いた場合には、このＣＤ検証を行なわなくてもよい。

次に、ＳＥ１７において、作成されたインタレイヤ及びイントラレイヤの各ＯＰＣパターンを用いてマスクパターンデータを作成する。このマスクパターンデータからマスク又はレチクルを製作し、製作したマスク又はレチクルを用いて、半導体基板上に形成されたレジスト膜等に動作が可能な回路パターンを転写することができる。

なお、本実施形態は、ステップＳＥ１４において、第２のカテゴリに属するイントラレイヤＯＰＣパターンの作成を、ステップＳＥ１２のＬＳＩチップデータ作成後に行なっているが、イントラレイヤＯＰＣパターンのうち、第２の実施形態における第１のカテゴリのセルレベルＯＰＣパターンである回路も含まれる。従って、このようなセルレベルのＯＰＣパターンが生成される回路は、ステップＳＥ２で回路設計を行なってもよい。

（第３の実施形態の一変形例）
以下、本発明の第３の実施形態の一変形例について図面を参照しながら説明する。

図１８及び図１９は本発明の第３の実施形態の一変形例に係るＬＳＩ用マスクデータの作成方法の処理フローを示している。第３の実施形態においては、ステップＳＥ１１に示すように、インタレイヤＯＰＣパターンをセルライブラリに直接登録している。本変形例においては、インタレイヤＯＰＣパターンをルールベースによって作成した場合に、インタレイヤＯＰＣパターンの作成工程を、その作成仕様を設定する工程と、該作成仕様に基づくインタレイヤＯＰＣパターンの作成工程とに分けて行なう場合を説明する。これにより、セルライブラリには、インタレイヤＯＰＣパターンの代わりに、回路パターンと該回路パターンに対するインタレイヤＯＰＣパターン作成仕様とを分けて登録できるようになる。

図１８において、第３の実施形態との相違点は、図１５に示すステップＳＥ５におけるインタレイヤＯＰＣパターンの作成が、本変形例においては、ステップＳＦ５Ａにおける各回路セルに対するインタレイヤＯＰＣパターン作成仕様の設定と、ステップＳＦ５ＢにおけるインタレイヤＯＰＣパターンの作成との２工程に分離した点である。

図１９において、第３の実施形態との相違点は、セルライブラリを作成するステップＳＦ１１において、セルライブラリに登録する対象がＯＰＣパターンではなく、各回路パターンとそれと対応するインタレイヤＯＰＣパターン作成仕様との組み合わせをそれぞれ登録する点である。

さらに大きく異なる点は、ステップＳＦ１４において、作成したインタレイヤＯＰＣパターン作成仕様によりインタレイヤＯＰＣパターンを作成すると共に、ルールベース又はモデルベースに基づくイントラレイヤＯＰＣパターン作成仕様によりイントラレイヤＯＰＣパターンの作成を同時に行なう点である。

このようにすると、大量且つ複雑なパターンデータからなるインタレイヤ及びイントラレイヤのＯＰＣパターンをマスクデータ作成の直前まで処理する必要がなくなり、大量のデータを扱う工程を一元化できる。

また、セルライブラリに登録するセルは、マスク製作用のマスクデータのみならず回路構成をも表わす必要があるため、ＯＰＣパターンではなく加工パターンを表わす回路パターンが登録されていることが望ましい。また、登録された回路パターンを変更する場合においても、ＯＰＣパターンではなく、回路パターンが登録されているほうが便利である。

以上説明したように、第３の実施形態及びその変形例によると、回路パターンを、セル面積に強く影響する第１のカテゴリと強く影響されない第２のカテゴリとに分類するため、第１のカテゴリに属するインタレイヤＯＰＣパターンをセルの設計段階で決定できる。このため、ＯＰＣ効果を考慮し且つセル面積の縮小を図りながら回路パターンの設計を行なえるので、各回路パターンを設計した段階でＯＰＣ効果を得られなくなるようなパターン配置を排除できる。これにより、目標とするセル面積を達成する際に、実現が困難な回路パターン及び無駄なマージンが含まれる回路パターンが混入することがないため、セル面積を目標値にまで確実に縮小しながら、ＬＳＩが正常に動作できる歩留まりの期待値をも向上できる。

なお、ステップＳＥ４及びステップＳＦ４において、回路の構成要素の再配置処理をコンパクタと呼ばれるツールを用いて行なってもよい。コンパクタを用いると、本実施形態のように検証と修正とを繰り返す必要がなくなる。さらに、コンパクタが持つ再配置機能にインタレイヤＯＰＣパターンによるＯＰＣ効果をルール化して付加すればセルパターンの自動合成も可能となる。

本発明の第１の実施形態に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 本発明の第１の実施形態に係るＬＳＩ用パターンのレイアウト作成方法を示すフローチャートである。 本発明の第１の実施形態に係るＬＳＩ用パターンのレイアウト作成方法における回路パターンの一例を示す平面図である。 本発明の第１の実施形態に係るＬＳＩ用パターンのレイアウト作成方法を示し、図３に示す回路パターンから作成されたＯＰＣパターンの一例を示す平面図である。 本発明の第１の実施形態に係るＬＳＩ用パターンのレイアウト作成方法を示し、図３に示す回路パターンから作成されたＯＰＣパターンの他の例を示す平面図である。 本発明の第１の実施形態に係るＬＳＩ用パターンのレイアウト作成方法を示し、図５に示すＯＰＣパターンから得られる加工パターンの一例を示す平面図である。 本発明の第１の実施形態に係るＬＳＩ用パターンのレイアウト作成方法を示し、図３に示す回路パターンに修正を施した平面図である。 本発明の第１の実施形態に係るＬＳＩ用パターンのレイアウト作成方法を示し、図７に示す回路パターンから作成されたＯＰＣパターンの一例を示す平面図である。 本発明の第１の実施形態に係るＬＳＩ用パターンのレイアウト作成方法を示し、図８に示すＯＰＣパターンから得られる加工パターンの一例を示す平面図である。 本発明の第２の実施形態に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 本発明の第２の実施形態に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 （ａ）及び（ｂ）は本発明の第２の実施形態に係るＬＳＩ用マスクデータの作成方法におけるカテゴリを説明するためのパターンを示し、（ａ）は第２のカテゴリに属するチップレベルの回路パターンを示す平面図であり、（ｂ）は第１のカテゴリに属するセルレベルの回路パターンを示す平面図である。 本発明の第２の実施形態の一変形例に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 本発明の第２の実施形態の一変形例に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 本発明の第３の実施形態に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 本発明の第３の実施形態に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 （ａ）及び（ｂ）は本発明の第３の実施形態に係るＬＳＩ用マスクデータの作成方法におけるカテゴリを説明するためのパターンを示し、（ａ）は第１のカテゴリに属するインタレイヤの回路パターンを示す平面図であり、（ｂ）は（ａ）から作成されたＯＰＣパターンの一例を示す平面図である。 本発明の第３の実施形態の一変形例に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 本発明の第３の実施形態の一変形例に係るＬＳＩ用マスクデータの作成方法を示すフローチャートである。 （ａ）及び（ｂ）は従来のＬＳＩ用マスクデータの作成方法であって、トランジスタの設計パターンと加工パターンとを示す平面図である。

符号の説明

１１ 活性化層パターン
１１Ａ 活性化層パターン
１１Ｂ 活性化層パターン
１１Ｃ 活性化層パターン
１２ 第１のゲートパターン
１２Ａ 第１のゲートパターン
１２ｈ ハンマヘッドパターン
１３ 第２のゲートパターン
１３Ａ 第２のゲートパターン
１３ｈ ハンマヘッドパターン
１４ 第３のゲートパターン
１４Ａ 第３のゲートパターン
１４Ｂ 第３のゲートパターン
１４Ｃ 第３のゲートパターン
１４ａ トランジスタ部
１４ｂ ゲート配線部
１４ｈ ハンマヘッドパターン
１５ 配線パターン
１５Ａ 配線パターン
１７ 検証対象領域
１７Ａ 第１の検証対象領域
１８Ａ 第２の検証対象領域
２１Ａ 第１のパターン
２１Ｂ 第１のＯＰＣパターン
２１ａ 配線部
２１ｂ 突出部
２１ｃ ハンマヘッドパターン
２１ｄ インセクションパターン
２２Ａ 第２のパターン
２２Ｂ 第２のＯＰＣパターン
２２ａ 配線部
２２ｂ 突出部
２２ｃ セリフパターン
３１Ａ 第１の回路パターン
３１Ｂ 第１のＯＰＣパターン
３１ａ 活性化層パターン
３１ｂ ゲート層パターン
３２Ａ 第２の回路パターン
３２Ｂ 第２のＯＰＣパターン
３２ａ 活性化層パターン
３２ｂ ゲート層パターン

Claims (19)

1. ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類する補正パターン群分類工程と、
   前記複数の回路パターンの設計を行なう際に、前記第１の補正パターン群からセルレベルの近接効果補正パターンデータを作成するセルレベル補正パターンデータ作成工程と、
   前記複数の回路パターンからチップデータを作成する際に、前記第２の補正パターン群からチップレベルの近接効果補正パターンデータを作成するチップレベル補正パターンデータ作成工程とを備え、
   前記セルレベル補正パターンデータ作成工程は、
   作成されたセルレベルの近接効果補正パターンデータにおける近接効果補正が有効であるか否かを判定する工程と、
   無効と判定された場合に、前記近接効果補正が有効となるように前記セルレベルの近接効果補正パターンデータ又は該近接効果補正パターンデータと対応する回路パターンの修正を行なった後、近接効果補正の有効性を再度判定する工程と、
   有効と判定された場合に、前記セルレベルの近接効果補正パターンデータをセルライブラリに登録する工程とを含むことを特徴とするＬＳＩ用マスクデータの作成方法。
2. ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類する工程と、
   前記第１の補正パターン群に対して、セルレベルの近接効果補正パターンを作成するためのセルレベル補正パターン作成仕様を設定する工程と、
   前記複数の回路パターンの設計を行なう工程と、
   前記第１の補正パターン群に対して前記セルレベル補正パターン作成仕様により作成されるセルレベルの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、
   近接効果補正が無効と判定された場合に、前記近接効果補正が有効となるように、無効と判定された回路パターンの修正を行なった後、前記近接効果補正の有効性を再度判定する工程と、
   近接効果補正が有効と判定された場合に、前記第１の補正パターン群に属する回路パターンをセルライブラリに登録すると共に、前記第２の補正パターン群に属する回路パターンを前記セルライブラリに登録する工程と、
   前記セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、
   前記第２の補正パターン群に対して、チップレベルの近接効果補正パターンを作成するためのチップレベル補正パターン作成仕様を設定する工程と、
   前記セルレベル補正パターン作成仕様に基づいて、前記第１の補正パターン群に属する回路パターンからセルレベルの近接効果補正パターンデータを作成する工程と、
   前記チップレベル補正パターン作成仕様に基づいて、前記第２の補正パターン群に属する回路パターンからチップレベルの近接効果補正パターンデータを作成する工程とを備えていることを特徴とするＬＳＩ用マスクデータの作成方法。
3. ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類する工程と、
   前記第１の補正パターン群に対して、セルレベルの近接効果補正パターンを作成するためのセルレベル補正パターン作成仕様を設定する工程と、
   前記複数の回路パターンの設計を行なう工程と、
   前記第１の補正パターン群に対して前記セルレベル補正パターン作成仕様により作成されるセルレベルの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、
   近接効果補正が無効と判定された場合に、前記近接効果補正が有効となるように、無効と判定された回路パターン又は該回路パターンのセルレベル補正パターン作成仕様の修正を行なった後、前記近接効果補正の有効性を再度判定する工程と、
   近接効果補正が有効と判定された場合に、前記第１の補正パターン群に属する回路パターン及び該回路パターンと対応するセルレベル補正パターン作成仕様をセルライブラリに登録すると共に、前記第２の補正パターン群に属する回路パターンを前記セルライブラリに登録する工程と、
   前記セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、
   前記セルレベル補正パターン作成仕様に基づいて、前記第１の補正パターン群に属する回路パターンからセルレベルの近接効果補正パターンデータを作成する工程と、
   所定のチップレベル補正パターン作成仕様に基づいて、前記第２の補正パターン群に属する回路パターンからチップレベルの近接効果補正パターンデータを作成する工程とを備えていることを特徴とするＬＳＩ用マスクデータの作成方法。
4. 前記近接効果補正の有効性を判定する工程は、近接効果補正が有効と判定された回路パターンのレイアウトが複数存在する場合に、複数のレイアウトから回路面積が所定値以下となるレイアウトを選択する工程を含むことを特徴とする請求項１〜３のうちのいずれか１項に記載のＬＳＩ用マスクデータの作成方法。
5. 前記セルレベルの近接効果補正パターンデータは、セリフパターン、ハンマヘッドパターン又はインセクションパターンを含むことを特徴とする請求項１〜４に記載のＬＳＩ用マスクデータの作成方法。
6. ＬＳＩに含まれる複数の回路パターンのうち、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類する補正パターン群分類工程と、
   前記複数の回路パターンの設計を行なう際に、前記第１の補正パターン群からインタレイヤの近接効果補正パターンデータを作成するインタレイヤ補正パターンデータ作成工程と、
   前記複数の回路パターンからチップデータを作成する際に、前記第２の補正パターン群からイントラレイヤの近接効果補正パターンデータを作成するイントラレイヤ補正パターンデータ作成工程とを備え、
   前記インタレイヤ補正パターンデータ作成工程は、
   作成されたインタレイヤの近接効果補正パターンデータにおける近接効果補正が有効であるか否かを判定する工程と、
   無効と判定された場合に、前記近接効果補正が有効となるように前記インタレイヤの近接効果補正パターンデータ又は該近接効果補正パターンデータと対応する回路パターンの修正を行なった後、近接効果補正の有効性を再度判定する工程と、
   有効と判定された場合に、前記インタレイヤの近接効果補正パターンデータをセルライブラリに登録する工程とを含むことを特徴とするＬＳＩ用マスクデータの作成方法。
7. ＬＳＩに含まれる複数の回路パターンのうち、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類する工程と、
   前記第１の補正パターン群に対して、インタレイヤの近接効果補正パターンを作成するためのインタレイヤ補正パターン作成仕様を設定する工程と、
   前記複数の回路パターンの設計を行なう工程と、
   前記第１の補正パターン群に対して前記インタレイヤ補正パターン作成仕様により作成される、インタレイヤの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、
   近接効果補正が無効と判定された場合に、前記近接効果補正が有効となるように、無効と判定された回路パターンの修正を行なった後、前記近接効果補正の有効性を再度判定する工程と、
   近接効果補正が有効と判定された場合に、前記第１の補正パターン群に属する回路パターンをセルライブラリに登録すると共に、前記第２の補正パターン群に属する回路パターンを前記セルライブラリに登録する工程と、
   前記セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、
   前記第２の補正パターン群に対して、イントラレイヤの近接効果補正パターンを作成するためのイントラレイヤ補正パターン作成仕様を設定する工程と、
   前記インタレイヤ補正パターン作成仕様に基づいて、前記第１の補正パターン群に属する回路パターンからインタレイヤの近接効果補正パターンデータを作成する工程と、
   前記イントラレイヤ補正パターン作成仕様に基づいて、前記第２の補正パターン群に属する回路パターンからイントラレイヤの近接効果補正パターンデータを作成する工程とを備えていることを特徴とするＬＳＩ用マスクデータの作成方法。
8. ＬＳＩに含まれる複数の回路パターンのうち、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類する工程と、
   前記第１の補正パターン群に対して、インタレイヤの近接効果補正パターンを作成するためのインタレイヤ補正パターン作成仕様を設定する工程と、
   前記複数の回路パターンの設計を行なう工程と、
   前記第１の補正パターン群に対して前記インタレイヤ補正パターン作成仕様により作成される、インタレイヤの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、
   近接効果補正が無効と判定された場合に、前記近接効果補正が有効となるように、無効と判定された回路パターン又は該回路パターンのインタレイヤ補正パターン作成仕様の修正を行なった後、前記近接効果補正の有効性を再度判定する工程と、
   近接効果補正が有効と判定された場合に、前記第１の補正パターン群に属する回路パターン及び該回路パターンと対応するインタレイヤ補正パターン作成仕様をセルライブラリに登録すると共に、前記第２の補正パターン群に属する回路パターンを前記セルライブラリに登録する工程と、
   前記セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、
   前記インタレイヤ補正パターン作成仕様に基づいて、前記第１の補正パターン群に属する回路パターンからインタレイヤの近接効果補正パターンデータを作成する工程と、
   所定のイントラレイヤ補正パターン作成仕様に基づいて、前記第２の補正パターン群に属する回路パターンからイントラレイヤの近接効果補正パターンデータを作成する工程とを備えていることを特徴とするＬＳＩ用マスクデータの作成方法。
9. 前記近接効果補正の有効性を判定する工程は、近接効果補正が有効と判定された回路パターンのレイアウトが複数存在する場合に、複数のレイアウトから回路面積が所定値以下となるレイアウトを選択する工程を含むことを特徴とする請求項６〜８のうちのいずれか１項に記載のＬＳＩ用マスクデータの作成方法。
10. 前記インタレイヤ補正パターン作成仕様は、トランジスタのゲートを含む一の層と活性領域を含む他の層とを規定する配置規則により決定されることを特徴とする請求項７〜９のうちのいずれか１項に記載のＬＳＩ用マスクデータの作成方法。
11. 前記インタレイヤ補正パターン作成仕様は、第１の配線層と、該第１の配線層と異なる第２の配線層とを電気的に接続するコンタクトを含む層とを規定する配置規則により決定されることを特徴とする請求項７〜９のうちのいずれか１項に記載のＬＳＩ用マスクデータの作成方法。
12. 前記近接効果補正の有効性を判定する工程は、リソグラフィ工程及びエッチング工程のうちの少なくとも一方を含むプロセスシミュレーションを行なうことにより、加工寸法の予測値が所定値を満たすか否かの判定を行なうことを特徴とする請求項１〜５、６〜９のうちのいずれか１項に記載のＬＳＩ用マスクデータの作成方法。
13. 前記プロセスシミュレーションにおけるリソグラフィ工程は、露光量又はフォーカス位置がプロセス余裕度を超えて変化した場合における加工寸法の予測値が前記所定値を満たすか否かの判定を行なうことを特徴とする請求項１２に記載のＬＳＩ用マスクデータの作成方法。
14. 前記プロセスシミュレーションの判定は、トランジスタのゲート長方向の寸法を判定する工程を含むことを特徴とする請求項１２又は１３に記載のＬＳＩ用マスクデータの作成方法。
15. 前記プロセスシミュレーションの判定は、トランジスタのゲートにおける活性層からのゲート幅方向の突き出し寸法を判定する工程を含むことを特徴とする請求項１２又は１３に載のＬＳＩ用マスクデータの作成方法。
16. ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類する工程と、
    前記第１の補正パターン群に対して、セルレベルの近接効果補正パターンを作成するためのセルレベル補正パターン作成仕様を設定する工程と、
    前記複数の回路パターンの設計を行なう工程と、
    前記第１の補正パターン群に対して前記セルレベル補正パターン作成仕様により作成されるセルレベルの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、
    近接効果補正が無効と判定された場合に、前記近接効果補正が有効となるように、無効と判定された回路パターンの修正を行なった後、前記近接効果補正の有効性を再度判定する工程と、
    近接効果補正が有効と判定された場合に、前記第１の補正パターン群に属する回路パターンをセルライブラリに登録すると共に、前記第２の補正パターン群に属する回路パターンを前記セルライブラリに登録する工程と、
    前記セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、
    前記第２の補正パターン群に対して、チップレベルの近接効果補正パターンを作成するためのチップレベル補正パターン作成仕様を設定する工程と、
    前記セルレベル補正パターン作成仕様に基づいて、前記第１の補正パターン群に属する回路パターンからセルレベルの近接効果補正パターンデータを作成する工程と、
    前記チップレベル補正パターン作成仕様に基づいて、前記第２の補正パターン群に属する回路パターンからチップレベルの近接効果補正パターンデータを作成する工程と、
    作成された近接効果補正パターンデータを用いて、マスクを製作するマスク製作工程と、
    製作されたマスクを用いて、半導体基板の上に前記複数の回路パターンを形成するパターン形成工程とを備えていることを特徴とするＬＳＩ用パターンの形成方法。
17. ＬＳＩに含まれる複数の回路パターンを、プロセス条件の変化に合わせてパターン形状を変更しない第１の補正パターン群と、プロセス条件の変化に合わせてパターン形状を変更する第２の補正パターン群とに分類する工程と、
    前記第１の補正パターン群に対して、セルレベルの近接効果補正パターンを作成するためのセルレベル補正パターン作成仕様を設定する工程と、
    前記複数の回路パターンの設計を行なう工程と、
    前記第１の補正パターン群に対して前記セルレベル補正パターン作成仕様により作成されるセルレベルの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、
    近接効果補正が無効と判定された場合に、前記近接効果補正が有効となるように、無効と判定された回路パターン又は該回路パターンのセルレベル補正パターン作成仕様の修正を行なった後、前記近接効果補正の有効性を再度判定する工程と、
    近接効果補正が有効と判定された場合に、前記第１の補正パターン群に属する回路パターン及び該回路パターンと対応するセルレベル補正パターン作成仕様をセルライブラリに登録すると共に、前記第２の補正パターン群に属する回路パターンを前記セルライブラリに登録する工程と、
    前記セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、
    前記セルレベル補正パターン作成仕様に基づいて、前記第１の補正パターン群に属する回路パターンからセルレベルの近接効果補正パターンデータを作成する工程と、
    所定のチップレベル補正パターン作成仕様に基づいて、前記第２の補正パターン群に属する回路パターンからチップレベルの近接効果補正パターンデータを作成する工程と、
    作成された近接効果補正パターンデータを用いて、マスクを製作するマスク製作工程と、
    製作されたマスクを用いて、半導体基板の上に前記複数の回路パターンを形成するパターン形成工程とを備えていることを特徴とするＬＳＩ用パターンの形成方法。
18. ＬＳＩに含まれる複数の回路パターンのうち、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類する工程と、
    前記第１の補正パターン群に対して、インタレイヤの近接効果補正パターンを作成するためのインタレイヤ補正パターン作成仕様を設定する工程と、
    前記複数の回路パターンの設計を行なう工程と、
    前記第１の補正パターン群に対して前記インタレイヤ補正パターン作成仕様により作成される、インタレイヤの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、
    近接効果補正が無効と判定された場合に、前記近接効果補正が有効となるように、無効と判定された回路パターンの修正を行なった後、前記近接効果補正の有効性を再度判定する工程と、
    近接効果補正が有効と判定された場合に、前記第１の補正パターン群に属する回路パターンをセルライブラリに登録すると共に、前記第２の補正パターン群に属する回路パターンを前記セルライブラリに登録する工程と、
    前記セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、
    前記第２の補正パターン群に対して、イントラレイヤの近接効果補正パターンを作成するためのイントラレイヤ補正パターン作成仕様を設定する工程と、
    前記インタレイヤ補正パターン作成仕様に基づいて、前記第１の補正パターン群に属する回路パターンからインタレイヤの近接効果補正パターンデータを作成する工程と、
    前記イントラレイヤ補正パターン作成仕様に基づいて、前記第２の補正パターン群に属する回路パターンからイントラレイヤの近接効果補正パターンデータを作成する工程と、
    作成されたインタレイヤ及びイントラレイヤの近接効果補正パターンデータを用いて、マスクを製作するマスク製作工程と、
    製作されたマスクを用いて、半導体基板の上に前記複数の回路パターンを形成するパターン形成工程とを備えていることを特徴とするＬＳＩ用パターンの形成方法。
19. ＬＳＩに含まれる複数の回路パターンのうち、回路パターンが複数層にわたるパターン配置により決定される第１の補正パターン群と、回路パターンが一のレイヤ内のパターン配置により決定される第２の補正パターン群とに分類する工程と、
    前記第１の補正パターン群に対して、インタレイヤの近接効果補正パターンを作成するためのインタレイヤ補正パターン作成仕様を設定する工程と、
    前記複数の回路パターンの設計を行なう工程と、
    前記第１の補正パターン群に対して前記インタレイヤ補正パターン作成仕様により作成される、インタレイヤの近接効果補正パターンにおける近接効果補正の有効性の有無を判定する工程と、
    近接効果補正が無効と判定された場合に、前記近接効果補正が有効となるように、無効と判定された回路パターン又は該回路パターンのインタレイヤ補正パターン作成仕様の修正を行なった後、前記近接効果補正の有効性を再度判定する工程と、
    近接効果補正が有効と判定された場合に、前記第１の補正パターン群に属する回路パターン及び該回路パターンと対応するインタレイヤ補正パターン作成仕様をセルライブラリに登録すると共に、前記第２の補正パターン群に属する回路パターンを前記セルライブラリに登録する工程と、
    前記セルライブラリに登録された回路パターンから、チップレベルのパターンデータを作成する工程と、
    前記インタレイヤ補正パターン作成仕様に基づいて、前記第１の補正パターン群に属する回路パターンからインタレイヤの近接効果補正パターンデータを作成する工程と、
    所定のイントラレイヤ補正パターン作成仕様に基づいて、前記第２の補正パターン群に属する回路パターンからイントラレイヤの近接効果補正パターンデータを作成する工程と、
    作成されたインタレイヤ及びイントラレイヤの近接効果補正パターンデータを用いて、マスクを製作するマスク製作工程と、
    製作されたマスクを用いて、半導体基板の上に前記複数の回路パターンを形成するパターン形成工程とを備えていることを特徴とするＬＳＩ用パターンの形成方法。
    

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