JP4714854B2 - マスクパターン設計方法、マスクパターン設計装置および半導体装置の製造方法 - Google Patents
マスクパターン設計方法、マスクパターン設計装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4714854B2 JP4714854B2 JP2006239785A JP2006239785A JP4714854B2 JP 4714854 B2 JP4714854 B2 JP 4714854B2 JP 2006239785 A JP2006239785 A JP 2006239785A JP 2006239785 A JP2006239785 A JP 2006239785A JP 4714854 B2 JP4714854 B2 JP 4714854B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- pattern
- mask pattern
- region
- divided regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
Description
しかし、補正精度を向上させるためにはより複雑なルールが必要となるため、ルールを作製する作業負荷が増大する。さらに、半導体集積回路の微細化が進むと、OPEの影響範囲が、隣接するパターン間の最小距離を越え、ひとつ先のパターンからのOPEにより、補正精度が急激に悪化する。そのため、hpが130nm世代以降のOPCでは、ルールベースOPCは精度があまり必要とされない部分などに限定され用いられている。
本発明の他の目的は、半導体装置の製作期間を短縮することにある。
本発明の他の目的は、半導体装置の製造コストを削減することにある。
本発明の他の目的は、OPC補正精度を向上させることにある。
本発明のさらに他の目的は、半導体装置の微細化に対応することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明は、OPC処理が施された複数のセルを配置することで生成されたマスクレイアウトパターンを、セルを基本として複数の領域に分割し、それぞれの領域に対してOPC最適化のための調整を並列して行うものである。
また、マスクレイアウトパターンを複数の領域に分割することにより、1つの領域あたりの調整変数を減らすことができるので、最適解への収束性を高めることができる。また、並列処理により、分割した領域を同時に最適化することができるので、全体の調整時間を短縮することができる。
また、マスクレイアウトパターンの分割においてセルを基本に分割するので、セルを分割してしまうことがない。このため、作製されるマスクを用いて転写されるパターンの転写精度を向上させることができる。
本検討例1の有効性を検証するため、図1に示すSRAM(Static RAM)のゲートに使われているマスクパターンの1つをセルとして、これに本検討例1を適用した。
まず、周辺環境によりマスクパターンの転写に影響があるかどうかの検証実験を行った。次に、その中でも影響が最も強いパターンに、本検討例1の手法である遺伝的アルゴリズムを用いたパターン設計手法を適用し、最適化できるかどうかの検証実験を行った。以降で述べる実験では、表1に示すようなリソグラフィ条件の下で検証を行った。
まず、マスクパターンが周辺環境の違いによって影響されるかどうかの検証実験を行った。この検証実験に用いたマスクパターンP1〜P10をそれぞれ図2〜図11に示す。これら10個のマスクパターンP1〜P10は、90nmの幅で設計されているため、理想的な線幅は90nmとなっている。本実験では、これらの転写パターンを作成し、図12(図1に示す領域S12の拡大図)に示す線幅(S31)と間隙(S32)の2つの値を評価値として比較することで、周辺環境の影響を検証した。なお、上記転写パターンは、光学シミュレーション・ソフトによって生成したものである。このようなソフトとして、例えばリソテックジャパン社の「SOLID−C」が当業者に周知である(参照URL;<http://www.ltj.co.jp/index.html>)。
表2に上記マスクパターンP1〜P10の転写パターンの2つの評価値を示す。
検証実験1で実証された周辺環境による影響が、本検討例1の手法により解決されるかどうかの検証実験を行った。本検証実験では、最も簡単な例として、検証実験1において最も影響のあったマスクパターンP3(図14)を、最も理想に近いマスクパターンP1(図15)を目標に最適化するシミュレーションを行った。本シミュレーションにおいて、図16(図1に示す領域S12の転写パターンの拡大図)に示したセル内の2箇所(S71およびS72)を最適化パラメータとして、本検討例1の手法による最適化を行った。
初期化:解候補としての染色体をランダムに複数生成し、集団を形成する。解くべき最適化問題は、スカラー値を返す評価関数として表現される。
染色体の評価:評価関数を用いて染色体を評価し、各染色体の適応度を計算する。
次世代集団の生成:遺伝的操作(選択、交叉、突然変異)を用いて、高い適応度を持つ染色体ほど多くの子孫を残せる機会を与える。
探索終了基準判定:あらかじめ与えられた条件が満たされるまで、染色体の評価と次世代集団の生成を繰り返す。
(a)染色体集団中の最大の適応度が、ある閾値より大きくなった。
(b)染色体集団全体の平均の適応度が、ある閾値より大きくなった。
(c)染色体集団の適応度の増加率が、ある閾値以下の世代が一定の期間以上続いた。
(d)世代交代の回数が、あらかじめ定めた回数に到達した。
本シミュレーションでは、図16に示したセル内の2箇所(S71およびS72)を最適化パラメータとすることから、変数ベクトルXをX=(x1,x2)のように2次元ベクトルとみなし、各要素xi(i=1,2)を実数で表現する。なお、S73は常にS72と等しい値を取るものとした。
適応度を陽関数で定義することはできないため、以下のような4ステップからなる適応度計算の手続きを採用する。
ステップ(1):染色体から一意に定まる変数ベクトルを用いて、図形パターンを再構成する。
ステップ(2):光学シミュレーションを行い、露光パターンを計算する。
ステップ(3):計算された露光パターンについて、図12に示す線幅(S31)と間隙(S32)とを計測し、設計値との誤差の和を計算する。
ステップ(4):ここでの目標は、設計値に限りなく近い露光パターンを得ることであるため、誤差が小さいほどよい。そこで、計測された誤差の和の逆数を適応度とする。
上記「初期化:染色体表現の定義」において決められたルールに従い、ここでは2つの実数値要素からなるベクトルを染色体とする。染色体数Nは100とし、擬似乱数発生器を使用して100個の染色体をランダムに生成する。
上記「初期化:評価関数の決定」において決められた染色体の評価手順に従い、すべての染色体を評価し、適応度を計算する。
本実施の形態では、ルーレット選択を使用する。これは、各染色体が次世代に生存できる確率を適応度に比例させる方式である。すなわち、適応度が高ければそれだけルーレット上の配置が多くなり、ルーレットを回した時の当たる確率が大きくなる。具体的には、染色体集団のサイズをN、i番目の染色体の適応度をFi、全染色体の適応度の総和をΣとしたとき、各染色体を(Fi÷Σ)の確率で抽出する手続きをN回繰り返すことで実現される。上記の場合、染色体数は100なので、100回繰り返すことにより、次世代の染色体100個が選ばれることになる。
本実施の形態では、一様交叉を使用する。これは、各染色体集団から2つの染色体を選び出し、各遺伝子座において、遺伝子である変数を交換するかどうかをランダムに決定する方法である。具体的には、選び出された2つの染色体を、それぞれX1=(x1 1,x1 2)とX2=(x2 1,x2 2)とし、1/2の確率で0または1を出力する乱数発生を2回行う。1度目の乱数は、1番目の遺伝子座に対するもので、1ならばx1 1とx2 1を交換し、0ならば交換しない。2番目の遺伝子座に対する処理も同様である。
本実施の形態では、一様分布に従う突然変異率PMで選び出された遺伝子座に対し、正規分布に従って生成された乱数を足し合わせる処理を採用する。ここで、突然変異率PM=1/50、正規分布の平均u=0、標準偏差σ=5×10^9に設定した。
本実施の形態では、設計値との誤差が0である染色体が発見されたとき、あるいは染色体の評価を5000回行ったときに探索を終了することにした。
以上のような遺伝的アルゴリズムを用いて検証実験を行った結果、図16に示したパラメータを最適化することにより、表3のような結果が得られた。
本願のマスクパターン設計法で設計したマスクを用いて半導体装置の製造を行った検討例2を説明する。
図19(c)において、一点鎖線で囲まれた部分は単位セル110であり、p型ウエル領域PWの表面のn型半導体領域111n上に形成された2個のnMOS部Qnと、n型ウエル領域NWの表面のp型半導体領域111p上に形成された2個のpMOS部Qpとから構成される。
本検討例2において、各変数は図形の寸法を直接的に示す実数として扱う。すなわち、変数ベクトルXの各要素xi(i=1,2,...,10)を実数で表現し、それぞれは、図25におけるpi(i=1,2,...,10)に対応するものとする。
このとき、寸法そのものの値ではなく、設計目標からの差分を遺伝子表現することも可能である。例えば図26の場合、網掛け図形はOPCが施されたマスクパターンであって、一つの「I」型図形の上側横棒と下側横棒は、一転鎖線で示す設計目標に対して上下対称、かつ左右対称に付加され、さらに縦棒も左右対称に太さを変更することが可能で、各寸法qi(i=1,2,...,10)が指定されることにより、マスクパターンが一意に決定される。すなわち、変数ベクトルX=(q1,q2,...,q10)を染色体と見なすことで、遺伝的アルゴリズムにより最適なマスクパターンが求められる。
染色体の適応度を得るための方法として、ここでは前記検討例1と同様の手続きを採用する。ただし、ステップ(3)における寸法の測定は図28に示す4箇所(a1〜a4)で行った。通常の半導体チップの製造において、要求される寸法精度に関して、わずかな誤差も許されない部分や、精度が要求されない部分が混在している。そこで、高い精度が要求される部分を選択的に寸法計測して適応度計算を行うことにより、マスク設計者の意図を反映した最適化を容易にすることができる。同様に、マスク設計段階において、光近接効果の出やすい箇所を特定することが可能な場合、適応度を算出するときに、その部分に大きく重み付けを施すことにより、調整の難しい箇所から優先的に最適化を容易にすることができる。
前記検討例1と同様に、ランダムに初期染色体集団を発生させる。探索速度を向上させるために、モデルベースOPCで補正した結果に微小な摂動をかけた初期集団からスタートしてもよい。
前記検討例1と同様に、上記「初期化:評価関数の決定」において決められた染色体の評価手順に従ってすべての染色体を評価し、適応度を計算する。
前記検討例1と同様に、ルーレット選択法を使用する。トーナメント選択法やランク選択法などの交叉方式や、MGG(Minimal Generation Gap)方式などの世代交代モデルを使用してもよい(参考文献:佐藤ら、「遺伝的アルゴリズムにおける世代交代モデルの提案と評価」、人工知能学会誌、Vol.12, No.5, 1997)。
前記検討例1と同様に、一様交叉を使用する。その他に、ランダムに選択された遺伝子座を交換するのではなく、荷重平均して得られる値を用いてもよい。
探索速度や精度を向上させるため、実数値表現された染色体向けに開発された交叉方式であるUNDX(Unimodal Normal Distribution Crossover)や、シンプレクス交叉、EDX(Extrapolation-directed Crossover)などを使用してもよい(参考文献:佐久間ら、「実数値GAによる非線形関数の最適化:探索空間の高次元化における問題点とその解決法」、第15回人工知能学会全国大会、第2回AI若手の集い、MYCOM2001, 2001)。
染色体を2値ベクトルで表現する場合には、一様交叉以外に、多点交叉を使用することもできる。
前記検討例1と同様に、正規分布に従って生成される乱数を用いた突然変異を使用する。探索速度や精度を向上させるため、集団全体の適応度の向上速度を監視し、一定期間以上向上しなかった場合に突然変異率を一時的に増大させるAdaptive Mutation法を併用してもよい。
前記検討例1と同様に、設計値との誤差が0若しくは一定値以下となった場合、あるいは染色体の評価回数が一定値以上になった場合に探索を終了させる。
以上が、本検討例2で用いた遺伝的アルゴリズムの説明であるが、例えば山登り法、シンプレックス法、最急降下法、焼きなまし法、動的計画法など、他の探索手法を併用することにより、探索速度や精度を向上させることができる。また、遺伝的アルゴリズム以外にも、進化戦略(Evolution Strategy;ES)や、遺伝的プログラミング(Genetic Programming;GP)など、他の盲目的探索手法あるいは確率的探索手法を使い分けることにより、一層の探索速度向上と精度向上を実現できる。
以上において、あらかじめOPC処理を行ったセルライブラリを用いて半導体チップを作成し、周囲のセルライブラリの影響を高速処理が可能な遺伝的アルゴリズムを利用して最適化するので、すべてのパターンに対しOPC処理を行う従来の方法に比べて、処理時間を10分の1以下に短縮できる。
前記検討例1に記載のマスクパターン生成方法を用いてSRAM部分と論理回路部分とを持つシステムLSIを製造した。このシステムLSIの最小ゲート幅は40nmで、最小ピッチは160nmである。論理回路部は任意ピッチ配線を許し、セル間では最小間隔以外の配置制限も設けていない。このため、従来からのIPが継承でき、プラットフォームとしての展開性が高く、多品種に応用できるレイアウトルールとなっている。
ゲートパターンには高い寸法精度が要求されるので、ルールベースOPCではデバイス特性を十分に確保するのが難しく、かといってモデルベースOPCでは複雑な処理になるので、ゲートパターンの作成のために多大の時間がかかるという問題があり、この問題は、他の層における場合より重大である。このため、本実施の形態の製造方法は、特にゲートパターン作成に有効である。
本願の調整すべき変数の他の検討例を示す。図31の符号1001は、対象としたセルライブラリのセルであり、この中に形成されたパターンは、あらかじめセル単体でOPC処理が施されている。この中で、周囲に配置されたセルの影響によりOPCの修正を受けるパターンの含まれる領域がハッチングで示す周辺(Peripheral)領域(第1領域)であり、その幅1002は、露光装置の露光波長λ、使用したレンズの開口数NA、使用したレジストの酸拡散定数、および規格寸法精度などに依存する。
図32に示されたゲート幅w1、コンタクト−拡散層間合わせ余裕d1、d2、隣接セル間との解像不良(パターン繋がり不良)回避余裕s1、拡散層へのゲート配線乗り上げ不良回避余裕s2が再OPC調整部位である。ゲート幅w1が規格の精度に収まらない場合は、狭チャネル効果によるトランジスタ特性の劣化が起こり、コンタクト−拡散層間合わせ余裕d1、d2が取れなくなると、接触抵抗の増加による導通不良が起こる。
図37に示されたゲート長l1、隣接セル間との解像不良(パターン繋がり不良)回避余裕s4、拡散層へのゲート配線乗り上げ不良回避余裕s3、アクティブ領域からの突き出し量p1が再OPC調整部位である。ゲート長11が規格の精度に収まらない場合は、トランジスタの閾値電圧コントロールがままならなくなってトランジスタ特性が大いにばらつくため、回路動作が不安定となる。
図42にコンタクト層のレイアウト例を示す。外部セルの影響を受けてOPCを補正処理するパターンは、外部セルのパターン1008a〜1008eからの相互作用領域1009a〜1009eにかかるパターンであり、図中の符号1006a〜1006eで示される。これらの相互作用領域1009a〜1009eの半径は、レジストの酸拡散定数、規格寸法精度などに依存するが、1.62λ/NAである。図43に示すように、この再OPCのかかるパターン1006fの変数は、高さh5、幅h6であり、またその中心位置1020も変数として位置ずれ補正も行なう。これらの変数を前述の遺伝的アルゴリズム手法を用いて調整した。
前記検討例4において、セルをEDAツールで扱う場合に最適なデータ構造を示す。図52は、検討例4に基づいて設計されたセルのデータ構造を示す模式図である。セルのデータ構造は、同図(a)に示される設計パターン、同図(b)に示されるOPC図形パターン、アジャスタブル(Adjustable)領域(第1領域)および評価点の4要素からなる。
前記検討例5に基づく構造を有するセルを配置し、前記検討例4によるOPC調整したマスクパターンにおいて、回路の一部を修正しても局所的な計算でOPEの補正が可能であることを示す。
このように、本発明の手法を用いることにより、レイアウト後に回路の一部に修正があっても、局所的な補正でOPCが実行できることが分かる。
本発明者は、前記検討例において、新たなOPC手法として適応型OPC技術を提案している。
第1は、アジャスタブルOPCedセルである。これは、予めOPCが適用されたセルであり、OPC図形の調整が可能なアジャスタブル領域と、OPC図形が固定されたフィクスド領域とを有している。アジャスタブル領域は、セルの周辺部に位置し、調整可能な図形を含む領域である。これにより、隣接セルの影響によるOPEを補正することができる。一方、フィクスド領域は、隣接セルによるOPEの影響が少ないセルの中心部に位置し、OPC図形が固定された領域であるため、レイアウト後にOPC図形を再計算する必要がない。
このような適応型OPC技術によれば、OPCの計算領域を削減できるため、OPC処理時間を大幅に短縮することができる。
ただし、図57の下段に示すように、アジャスタブルOPCedセルcellAの周囲に他のセル(アジャスタブルOPCedセルcellA)がある場合、分割領域SAには、アジャスタブルOPCedセルcellAの周囲全体を取り囲むように参照領域RAが配置されるようになる。
まず、開発するLSIチップで用いるセルライブラリを設計する(St1)。続いて、それぞれのセルライブラリに予めOPC処理を施し、周辺部のアジャスタブル領域(干渉領域)内のOPC図形を調整可能なアジャスタブル図形とすることにより、アジャスタブルOPCedセルを作製する(St2)。セル毎にOPCを完了することで、配置後のチップ全面のOPC処理が不要となる。したがって、OPC処理時間を大幅に短縮できる。
続いて、マスクパターン設計装置において、上記レイアウトパターンを、図54〜図59に示したように、アジャスタブルOPCedセルを基本とした領域に分割することにより、分割領域SAを生成する。その分割領域SAには、その中心部に配置されたアジャスタブルOPCedセルcellAの図形と、その周辺部に配置された参照領域RAの図形とが含まれている。ある分割領域SAの参照領域RAは、その分割領域SAのアジャスタブルOPCedセルcellAに隣接する他のアジャスタブルOPCedセルcellAのアジャスタブル領域とオーバーラップする領域である(St4)。
本実施の形態においては、領域分割したパターンのアジャスタブル図形の調整に、確率的探索手法の1つで、複数の解候補を並列的に探索することができる遺伝的アルゴリズム(Genetic Algorithm;以下、GAと略す)を用いた。GAの世代交代モデルには、局所解を回避するための多様性の維持と、解の収束性においてバランスの良いMGG(Minimal Generation Gap)モデルを用いた。また、GAの遺伝的操作には正規乱数型突然変異を用いた。
この最適化調整は、世代交代数がG回を超えた時点で終了し(ASt10)、各プロセスにおける最良個体のパラメータによるOPC図形をレイアウトパターンに統合する(ASt11)。
以上の手順によって、光学シミュレーションによる投影像が設計パターンに近づくようにアジャスタブル図形を調整する。
染色体は調整箇所と等しい数の遺伝子からなり、それぞれの遺伝子は調整箇所であるアジャスタブル図形の多角形の辺(図62のa,b,c,d)、あるいは多角形の線幅(図62のe,f,g,h)を示し、実数値で表現される。
Fi=|Oi−Pi|/Oi 式(1)
ここで、iは評価箇所を表す。以上のように全ての評価箇所における誤差を計算し、その中の最大誤差max{Fi}を用いて、次式により適応度を計算する。
適応度=1/max{Fi} 式(2)
適応度の値が最大となる(誤差が小さくなる)ことが、最適なアジャスタブル図形が生成されることを意味する。
(1)上記のように領域を分割することにより、シミュレーション(露光パターンの評価)を行うレイアウトパターンの面積を分割し、投影像の計算時間を短縮することができる。
(2)上記のように領域を分割することにより、1つの分割領域あたりの調整変数を減らすことができるので、最適解への収束性を高めることができる。さらに、並列処理により、分割領域を同時に最適化することができるので、全体の調整時間を短縮することができる。
(3)上記(1)、(2)により、本実施の形態のマスクパターン設計方法により作製されたマスクを用いて製造される半導体装置の製作TATを短縮することができる。その結果、半導体装置の製造コストを削減することができる。
(4)分割領域の周辺部に、隣接するセルのOPC図形を含む参照領域を持たせ、その参照領域の図形を、分割後も、元のOPC図形の最適化に合わせて変更することにより、隣接したセルからのOPEを正確に考慮することができるので、高精度な調整をすることができる。
(6)上記(4)、(5)により、パターン転写の忠実性を向上させることができるので、半導体装置の歩留まりおよび信頼性を向上させることができる。
(7)上記(1)〜(6)により、半導体装置のパターンの微細化に伴うマスクパターン設計時のデータ量や製作時間の増大を抑えることができるので、半導体装置のパターンの微細化に対応することができる。
光学シミュレーションには、部分コヒーレント理論をもとに作製した光学シミュレータを用いた。シミュレーション実験に用いた並列計算機の性能は、CPU:Xeonプロセッサ 3.4GHz、メモリ:4GB、オペレーティングシステム(OS):SUSE LINUX Enterprise Server 9、Compiler:gcc3.3、通信ライブラリ:mpich−1.2.6 buildby gcc3.3、並列プロセッサ数:6である。光学シミュレーションでは、現在主流となっている90nmライブラリの回路の光学条件として、波長=193nm、NA=0.7(k1=0.32)を想定した。実験では、130nmライブラリの回路パターンを用いたので、k1値を等しくするために、波長=193nm、NA=0.48としてシミュレーションを行った。また、その他の光学条件は、輪帯照明(σ(外径/内径)=0.85/0.55)、位相シフトマスク(透過率6%)と設定した。
(1)1つのCPUによる従来の適応型OPC技術
(2)6つのCPU(マスターは除く)によるマスタースレーブモデル
(3)6つのCPUによる前記実施の形態の手法
実験の準備として、(株)半導体理工学研究センター(STARC)が開発した130nmライブラリを用いて、セルcellA1〜セルcellA4の4つのアジャスタブルOPCedセルを作製した。これは、検証実験に用いるテストパターンを作製するためのセルである。それぞれのセルでは、大きさを2.4×3.6μm2、アジャスタブル領域をセルの端から446.65nmの領域、残りをフィクスド領域と設定した。この領域の幅は、図65に示す回折像強度分布の3次回折像(図65の3次(3rd oder))までの範囲をOPEの影響範囲と考え、算出した値である。各アジャスタブルOPCedセルの調整図形は、予めセル単独の状態で調整されており、その補正精度は、国際半導体技術ロードマップ(International Technology Roadmap for Semiconductor:ITRS)で定められている、最先端プロセスの要求精度である3%とした。
図67に、前記実施の形態の手法と比較2手法の調整結果を示す。同じ6つのCPUによる並列処理のマスタースレーブと前記実施の形態の手法とでは、前記実施の形態の手法の方が調整時間も早く、調整後の誤差も少ないことが分かる。従来手法の調整時間を基準とした場合、マスタースレーブでは、ほぼ理論通りの6倍の高速化、前記実施の形態の手法では、約11.4倍の高速化を実現できた。この実験結果と図64の実験条件を比べると、1つのCPUあたりの評価回数を減らすことよりも、レイアウトパターンの計算面積を減らす方が効果的な高速化が図れることが分かる。
101a〜101f 光透過部
102a〜102f 遮光部
110 単位セル
111n n型半導体領域
111p p型半導体領域
112 多結晶シリコン膜
112A ゲート電極
115 絶縁膜
116 シリコン窒化膜
117 レジスト膜
117a〜117d レジストパターン
118 溝
119 絶縁膜
120 ゲート絶縁膜
121a、121b 層間絶縁膜
1001 セル
1002 幅
1003 セル部境界領域
1004 アクティブ領域(拡散層領域)
1005 ゲートおよびゲート配線
1005a ゲート配線パターン
1006 導通孔
1006a〜1006e パターン
1008a〜1008e パターン
1009a〜1009e 相互作用領域
1020 中心位置
cell,cell1〜cell4 セル
cellA,cellA1〜cellA4 アジャスタブル・オーピーシード・セル
LP 設計パターン
CL セル外周線(セル境界)
SA,SA1,SA2 分割領域
RA 分割領域(第2領域)
Claims (16)
- (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する近接効果補正を、セルライブラリに含まれる複数のセル毎に施す工程と、
(b)前記近接効果補正が施された前記複数のセルを配置してマスクパターンを設計する工程と、
(c)前記(b)工程により設計されたマスクパターンを分割し、複数の分割領域を生成する工程と、
(d)前記(c)工程後、前記複数の分割領域毎に、前記近接効果補正の補正量を調整する工程と、
(e)前記(d)工程後、前記複数の分割領域を統合する工程とを含み、
前記(c)工程の前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向かう領域であって、前記セルに隣接する他のセルの一部の領域の情報とを有しており、
前記(d)工程においては、
(d1)前記複数の分割領域の各々における前記セルの全体または一部の領域の最適化調整を行う工程と、
(d2)前記複数の分割領域の各々における前記セルに隣接する他のセルの一部の領域の情報を更新する工程とを有することを特徴とするマスクパターン設計方法。 - 請求項1記載のマスクパターン設計方法において、前記複数の分割領域の各々における前記セルのセル境界から外側に向かう領域であって、前記セルに隣接する他のセルの一部の領域の幅は、パターン露光に用いる露光光の波長をλ、露光機のレンズの開口数をNAとすると、1.62λ/NAであることを特徴とするマスクパターン設計方法。
- 請求項1記載のマスクパターン設計方法において、前記複数の分割領域の各々における前記セルのセル境界から外側に向かう領域であって、前記セルに隣接する他のセルの一部の領域の幅は、パターン露光に用いる露光光の波長をλ、露光機のレンズの開口数をNAとすると、1.12λ/NAであることを特徴とするマスクパターン設計方法。
- (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する近接効果補正を、セルライブラリに含まれる複数のセル毎に施す工程と、
(b)前記近接効果補正が施された前記複数のセルを配置してマスクパターンを設計する工程と、
(c)前記(b)工程により設計されたマスクパターンを分割し、複数の分割領域を生成する工程と、
(d)前記(c)工程後、前記複数の分割領域毎に、前記近接効果補正の補正量を調整する工程と、
(e)前記(d)工程後、前記複数の分割領域を統合する工程とを含み、
前記(a)工程の前記複数のセルライブラリの各々は、
前記セルのセル境界から内側に向かう領域であって、そのセルの周辺に配置された他のセルから前記形状変化の影響を受ける可能性のある第1領域の情報を有し、
前記(c)工程の前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向かう領域であって、前記セルに隣接する他のセルの一部の第2領域の情報とを有しており、
前記(d)工程においては、
前記第1領域の情報の最適化調整を行う工程と、
前記第2領域の情報を更新する工程とを有することを特徴とするマスクパターン設計方法。 - 請求項4記載のマスクパターン設計方法において、前記第1領域の幅と、前記第2領域の幅とが等しいことを特徴とするマスクパターン設計方法。
- 請求項4記載のマスクパターン設計方法において、前記第1領域および前記第2領域の各々の幅は、パターン露光に用いる露光光の波長をλ、露光機のレンズの開口数をNAとすると、1.62λ/NAであることを特徴とするマスクパターン設計方法。
- 請求項4記載のマスクパターン設計方法において、前記第1領域および前記第2領域の各々の幅は、パターン露光に用いる露光光の波長をλ、露光機のレンズの開口数をNAとすると、1.12λ/NAであることを特徴とするマスクパターン設計方法。
- (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する近接効果補正が施された複数のセルを配置してマスクパターンを設計する手段と、
(b)前記マスクパターンを分割して複数の分割領域を生成する手段と、
(c)前記複数の分割領域毎に、前記近接効果補正の補正量を調整する手段と、
(d)前記(c)手段により調整された前記複数の領域を統合する手段とを含み、
前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向かう領域であって、前記セルに隣接する他のセルの一部の領域の情報とを有しており、
前記(c)手段は、
(c1)前記複数の分割領域の各々における前記セルの全体または一部の領域の最適化調整を行う手段と、
(c2)前記複数の分割領域の各々における前記セルに隣接する他のセルの一部の領域の情報を更新する手段とを有することを特徴とするマスクパターン設計装置。 - (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する近接効果補正を、セルライブラリに含まれる複数のセル毎に施す工程と、
(b)前記近接効果補正が施された前記複数のセルを配置してマスクパターンを設計する工程と、
(c)前記(b)工程により設計されたマスクパターンを分割し、複数の分割領域を生成する工程と、
(d)前記(c)工程後、前記複数の分割領域毎に、前記近接効果補正の補正量を調整する工程と、
(e)前記(d)工程後、前記複数の分割領域を統合する工程と、
(f)前記(e)工程後、前記マスクパターンを露光して半導体ウエハにパターンを転写する工程とを含み、
前記(c)工程の前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向かう領域であって、前記セルに隣接する他のセルの一部の領域の情報とを有しており、
前記(d)工程においては、
(d1)前記複数の分割領域の各々における前記セルの全体または一部の領域の最適化調整を行う工程と、
(d2)前記複数の分割領域の各々における前記セルに隣接する他のセルの一部の領域の情報を更新する工程とを有することを特徴とする半導体製造装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、前記複数の分割領域の各々における前記セルのセル境界から外側に向かう領域であって、前記セルに隣接する他のセルの一部の領域の幅は、パターン露光に用いる露光光の波長をλ、露光機のレンズの開口数をNAとすると、1.62λ/NAであることを特徴とする半導体装置の製造方法。
- 請求項9記載の半導体装置の製造方法において、前記パターンは、電界効果トランジスタのゲート電極パターンであることを特徴とする半導体装置の製造方法。
- 請求項9記載の半導体装置の製造方法において、前記パターンは、素子分離パターンであることを特徴とする半導体装置の製造方法。
- 請求項9記載の半導体装置の製造方法において、前記パターンは、導電層間を接続するコンタクトホールパターンであることを特徴とする半導体装置の製造方法。
- (a)マスクパターンを露光してパターンを転写する際に生じる形状変化を補正する近接効果補正を、セルライブラリに含まれる複数のセル毎に施す工程と、
(b)前記近接効果補正が施された前記複数のセルを配置してマスクパターンを設計する工程と、
(c)前記(b)工程により設計されたマスクパターンを分割し、複数の分割領域を生成する工程と、
(d)前記(c)工程後、前記複数の分割領域毎に、前記近接効果補正の補正量を調整する工程と、
(e)前記(d)工程後、前記複数の分割領域を統合する工程と、
(f)前記(e)工程後、前記マスクパターンを露光して半導体ウエハにパターンを転写する工程とを含み、
前記(a)工程の前記複数のセルの各々は、
前記セルのセル境界から内側に向かう領域であって、そのセルの周辺に配置された他のセルから前記形状変化の影響を受ける可能性のある第1領域の情報を有し、
前記(c)工程の前記複数の分割領域の各々は、
前記セルの情報と、
前記セルのセル境界から外側に向かう領域であって、前記セルに隣接する他のセルの一部の第2領域の情報とを有しており、
前記(d)工程においては、
前記第1領域の情報の最適化調整を行う工程と、
前記第2領域の情報を更新する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、前記第1領域の幅と、前記第2領域の幅とが等しいことを特徴とする半導体装置の製造方法。
- 請求項14記載の半導体装置の製造方法において、前記第1領域および前記第2領域の各々の幅は、パターン露光に用いる露光光の波長をλ、露光機のレンズの開口数をNAとすると、1.62λ/NAであることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006239785A JP4714854B2 (ja) | 2006-09-05 | 2006-09-05 | マスクパターン設計方法、マスクパターン設計装置および半導体装置の製造方法 |
PCT/JP2007/066111 WO2008029611A1 (fr) | 2006-09-05 | 2007-08-20 | Procédé de conception de motif de masque, dispositif de conception de motif de masque et procédé de fabrication de dispositif semi-conducteur |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006239785A JP4714854B2 (ja) | 2006-09-05 | 2006-09-05 | マスクパターン設計方法、マスクパターン設計装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008064820A JP2008064820A (ja) | 2008-03-21 |
JP4714854B2 true JP4714854B2 (ja) | 2011-06-29 |
Family
ID=39157047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006239785A Expired - Fee Related JP4714854B2 (ja) | 2006-09-05 | 2006-09-05 | マスクパターン設計方法、マスクパターン設計装置および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4714854B2 (ja) |
WO (1) | WO2008029611A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009295893A (ja) * | 2008-06-09 | 2009-12-17 | Dainippon Printing Co Ltd | 近接効果補正方法及びその方法を用いた電子線描画装置 |
US8555213B1 (en) | 2012-03-16 | 2013-10-08 | Kabushiki Kaisha Toshiba | Efficient decomposition of layouts |
JP2014096604A (ja) * | 2014-01-20 | 2014-05-22 | Dainippon Printing Co Ltd | 近接効果補正方法及びその方法を用いた電子線描画装置 |
JP2018170448A (ja) * | 2017-03-30 | 2018-11-01 | 株式会社ニューフレアテクノロジー | 描画データ作成方法 |
JP7190575B2 (ja) * | 2019-01-28 | 2022-12-15 | 長江存儲科技有限責任公司 | ダミーパターンを設計するためのシステムおよび方法、並びに非一時的コンピュータ可読媒体 |
WO2020169303A1 (en) * | 2019-02-21 | 2020-08-27 | Asml Netherlands B.V. | Method for training machine learning model to determine optical proximity correction for mask |
KR20220010768A (ko) | 2019-05-20 | 2022-01-26 | 시놉시스, 인크. | 머신 러닝 기반 인코딩을 이용한 전자 회로 레이아웃에서의 패턴들의 분류 |
KR20220080768A (ko) * | 2020-12-07 | 2022-06-15 | 삼성전자주식회사 | Opc 모델의 에러 검증 방법 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08254812A (ja) * | 1995-03-16 | 1996-10-01 | Fujitsu Ltd | 位相シフトマスク、パターン形成方法及び半導体装置の製造方法 |
JPH1032253A (ja) * | 1996-07-15 | 1998-02-03 | Toshiba Corp | 半導体装置及びその製造方法、基本セルライブラリ及びその形成方法、マスク |
JP2000314954A (ja) * | 1999-03-04 | 2000-11-14 | Matsushita Electric Ind Co Ltd | Lsi用パターンのレイアウト作成方法、lsi用パターンの形成方法及びlsi用マスクデータの作成方法 |
JP2002055431A (ja) * | 2000-08-08 | 2002-02-20 | Hitachi Ltd | マスクデータパターン生成方法 |
JP2005084101A (ja) * | 2003-09-04 | 2005-03-31 | Toshiba Corp | マスクパターンの作製方法、半導体装置の製造方法、マスクパターンの作製システム、セルライブラリ、フォトマスクの製造方法 |
JP2006276079A (ja) * | 2005-03-28 | 2006-10-12 | National Institute Of Advanced Industrial & Technology | 光リソグラフィの光近接補正におけるマスクパターン設計方法および設計装置ならびにこれを用いた半導体装置の製造方法 |
JP2006276279A (ja) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | パターンデータ作成方法、パターンデータ作成プログラム、コンピュータ可読記録媒体、コンピュータおよび半導体装置の製造方法 |
-
2006
- 2006-09-05 JP JP2006239785A patent/JP4714854B2/ja not_active Expired - Fee Related
-
2007
- 2007-08-20 WO PCT/JP2007/066111 patent/WO2008029611A1/ja active Application Filing
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08254812A (ja) * | 1995-03-16 | 1996-10-01 | Fujitsu Ltd | 位相シフトマスク、パターン形成方法及び半導体装置の製造方法 |
JPH1032253A (ja) * | 1996-07-15 | 1998-02-03 | Toshiba Corp | 半導体装置及びその製造方法、基本セルライブラリ及びその形成方法、マスク |
JP2000314954A (ja) * | 1999-03-04 | 2000-11-14 | Matsushita Electric Ind Co Ltd | Lsi用パターンのレイアウト作成方法、lsi用パターンの形成方法及びlsi用マスクデータの作成方法 |
JP2002055431A (ja) * | 2000-08-08 | 2002-02-20 | Hitachi Ltd | マスクデータパターン生成方法 |
JP2005084101A (ja) * | 2003-09-04 | 2005-03-31 | Toshiba Corp | マスクパターンの作製方法、半導体装置の製造方法、マスクパターンの作製システム、セルライブラリ、フォトマスクの製造方法 |
JP2006276079A (ja) * | 2005-03-28 | 2006-10-12 | National Institute Of Advanced Industrial & Technology | 光リソグラフィの光近接補正におけるマスクパターン設計方法および設計装置ならびにこれを用いた半導体装置の製造方法 |
JP2006276279A (ja) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | パターンデータ作成方法、パターンデータ作成プログラム、コンピュータ可読記録媒体、コンピュータおよび半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2008064820A (ja) | 2008-03-21 |
WO2008029611A1 (fr) | 2008-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007093861A (ja) | マスクパターン設計方法および半導体装置の製造方法 | |
JP2007086587A (ja) | マスクパターン設計方法および半導体装置の製造方法 | |
JP2006276079A (ja) | 光リソグラフィの光近接補正におけるマスクパターン設計方法および設計装置ならびにこれを用いた半導体装置の製造方法 | |
JP4714854B2 (ja) | マスクパターン設計方法、マスクパターン設計装置および半導体装置の製造方法 | |
TWI401581B (zh) | 半導體積體電路設計佈局產生方法、半導體裝置製造方法、及電腦可讀取媒體 | |
JP2007086586A (ja) | マスクパターン設計方法および半導体装置の製造方法 | |
CN111048505B (zh) | 半导体器件及其制造方法和系统 | |
US8142961B2 (en) | Mask pattern correcting method, mask pattern inspecting method, photo mask manufacturing method, and semiconductor device manufacturing method | |
KR100994271B1 (ko) | 제품 설계 및 수율 피드백 시스템에 기초하는 포괄적인집적 리소그래피 공정 제어 시스템 | |
US11726402B2 (en) | Method and system for layout enhancement based on inter-cell correlation | |
JP2013003162A (ja) | マスクデータ検証装置、設計レイアウト検証装置、それらの方法およびそれらのコンピュータ・プログラム | |
JP5530804B2 (ja) | 半導体装置、半導体装置製造用マスク及び光近接効果補正方法 | |
KR20070063020A (ko) | 집적 회로의 선택적 스케일링 | |
JP4256408B2 (ja) | 不良確率の算出方法、パターン作成方法及び半導体装置の製造方法 | |
KR20060055414A (ko) | 얕은 트렌치 격리 스트레스 및 광 근접 효과들을균형화함으로써 반도체 장치를 제조하는 방법 | |
US20100081294A1 (en) | Pattern data creating method, pattern data creating program, and semiconductor device manufacturing method | |
JP2013073139A (ja) | マスクレイアウト分割方法、マスクレイアウト分割装置、及びマスクレイアウト分割プログラム | |
JP4714930B2 (ja) | マスクパターン設計方法およびそれを用いた半導体装置の製造方法 | |
Pang et al. | Optimization from design rules, source and mask, to full chip with a single computational lithography framework: level-set-methods-based inverse lithography technology (ILT) | |
JP2008020751A (ja) | マスクパターン設計方法およびそれを用いた半導体装置の製造方法 | |
JP4883591B2 (ja) | マスクパターン設計方法および半導体装置の製造方法 | |
CN110968981B (zh) | 集成电路布局图生成方法和系统 | |
TWI472015B (zh) | 動態陣列結構 | |
CN113314529A (zh) | 集成电路装置 | |
Jeong et al. | Lithography aware design optimization using ILT |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080421 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110301 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110302 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |