CN111048505B - 半导体器件及其制造方法和系统 - Google Patents

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Abstract

一种半导体器件包括：第一、第二和第三有源区域；第一栅极结构，位于第一有源区域和第二有源区域的第一部分上方；第二栅极结构，位于第三有源区域和第二有源区域的第二部分上方；第一单元区域，包括第一栅极结构、第一有源区域和第二有源区域的第一部分；第二单元区域，包括第二栅极结构、第三有源区域和第二有源区域的第二部分；第一边界区域表示第一单元区域和第二单元区域的重叠，该重叠基本上与第二有源区域的近似中线对准；第二栅极结构与第一边界区域重叠；并且在第一栅极结构和第一边界区域之间存在第一间隙。本发明的实施例还涉及半导体器件的制造方法和系统。

Description

半导体器件及其制造方法和系统
技术领域
本发明的实施例涉及半导体器件及其制造方法和系统。
背景技术
一种集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是利用称为布局图的平面图。布局图是在设计规则的背景下生成的。一组设计规则对布局图中的相应图案的放置施加了约束，例如地理/空间约束、连接约束等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间距和其他相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。
通常，一组设计规则特定于工艺技术节点，将基于布局图制造半导体器件。设计规则集补偿了相应工艺技术节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将成为该布局图所基于的虚拟器件的可接受的对应物的可能性。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一有源区域、第二有源区域和第三有源区域，所述第一有源区域和所述第三有源区域具有第一导电配置，所述第二有源区域具有第二导电配置，并且所述第一有源区域、所述第二有源区域和所述第三有源区域具有在第一方向上延伸的相应的长轴；相对于垂直于所述第一方向的第二方向，所述第二有源区域位于所述第一有源区域和所述第三有源区域之间；第一栅极结构和第二栅极结构，具有在所述第二方向上延伸的相应的长轴；所述第一栅极结构位于所述第一有源区域和所述第二有源区域的至少第一部分上方；所述第二栅极结构位于所述第三有源区域和所述第二有源区域的至少第二部分上方；第一单元区域，包括所述第一栅极结构、所述第一有源区域和所述第二有源区域的所述第一部分；第二单元区域，包括所述第二栅极结构、所述第三有源区域和所述第二有源区域的所述第二部分；相对于所述第二方向，第一边界区域表示所述第一单元区域和所述第二单元区域的重叠，所述重叠与所述第二有源区域的中线对准；以及相对于所述第二方向：所述第二栅极结构与所述第一边界区域重叠；并且所述第一栅极结构不延伸到所述第一边界区域。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，生成所述布局图包括：生成第一有源区域图案、第二有源区域图案和第三有源区域图案，所述第一有源区域图案、所述第二有源区域图案和所述第三有源区域图案平行于第一方向延伸，并且，所述第一有源区域图案和所述第三有源区域图案指定为第一导电类型，并且所述第二有源区域图案指定为第二导电类型；相对于垂直于所述第一方向的第二方向，将所述第二有源区域图案设置在所述第一有源区域图案和所述第三有源区域图案之间；生成第一栅极图案和第二栅极图案，所述第一栅极图案和所述第二栅极图案具有在所述第二方向上延伸的相应的长轴；将所述第一栅极图案设置在所述第一有源区域图案和所述第二有源区域图案的至少第一部分上方；将所述第二栅极图案设置在所述第三有源区域图案和所述第二有源区域图案的至少第二部分上方；定义包括所述第一栅极图案、所述第一有源区域图案和所述第二有源区域图案的所述第一部分的第一单元；定义包括所述第二栅极图案、所述第三有源区域图案和所述第二有源区域图案的所述第二部分的第二单元；相对于所述第二方向，使所述第一单元和所述第二单元邻接，使得第一边界区域与所述第二有源区域图案的中线对准；并且相对于所述第二方向：将所述第二栅极图案的尺寸调整为与所述第一边界区域重叠；并且调整所述第一栅极图案的尺寸，以在所述第一栅极图案和所述第一边界区域之间留下第一间隙。
本发明的又一实施例提供了一种制造半导体器件的系统，所述系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器配置为使系统执行：对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，生成所述布局图，生成所述布局图包括：生成第一组、第二组和第三组，每个组包括一个或多个鳍图案，每个鳍图案平行于第一方向延伸，指定为相应的第一导电类型、第二导电类型和所述第一导电类型；相对于垂直于所述第一方向的第二方向，将所述第二组设置在所述第一组和所述第三组之间；生成第一栅极图案和第二栅极图案，所述第一栅极图案和所述第二栅极图案具有在所述第二方向上延伸的相应的长轴；将所述第一栅极图案设置在所述第一组和所述第二组的至少第一部分上方；将所述第二栅极图案设置在所述第三组和所述第二组的至少第二部分上方；定义包括所述第一栅极图案、所述第一组和所述第二组的所述第一部分的第一单元；定义包括所述第二栅极图案、所述第三组和所述第二组的所述第二部分的第二单元；相对于所述第二方向，使所述第一单元和所述第二单元邻接，使得第一边界区域与所述第二组的中线对准；并且相对于所述第二方向：将所述第二栅极图案设置为与所述第一边界区域重叠；并且设置所述第一栅极图案以在所述第一栅极图案和所述第一边界区域之间留下第一间隙。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的框图。
图2A至图2H是根据一些实施例的相应的布局图200A-200H。
图3A至图3C是根据一些实施例的相应的布局图300A-300C。
图4A至图4B是根据一些实施例的相应的截面图400A-400B。
图5是根据一些实施例的方法的流程图。
图6A至图6F是根据一些实施例的相应方法的相应流程图。
图7是根据一些实施例的电子设计自动化(EDA)系统的框图。
图8是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
图9示出了制造系统的框图。
图10A至图10B示出了掩模制造方法的流程图。
图11示出了控制掩模制造的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在一些实施例中，半导体器件具有单元区域，该单元区域包括至少一个边界侵入有源区域。在一些实施例中，提供了一种方法和用于生成该方法的系统。在一些实施例中，这样的方法假设布局图的行和鳍图案基本平行于X轴(在水平方向上)延伸，并且布局图的栅极图案基本平行于Y轴(在垂直方向上)延伸。在一些实施例中，这样的方法进一步假设标准单元库，该标准单元库包括第一和第二单行高度(SRH)标准单元，第一SRH标准单元具有一个鳍对(以下称为“单鳍单元”)，并且第二SRH标准单元具有两对(以下称为“两鳍单元”)，其中每个鳍对包括用于PMOS配置的一个鳍图案和用于NMOS配置的一个鳍图案。在一些实施例中，相对于垂直方向，这种方法还假设第一单元与第二单元邻接(或堆叠在第二单元上)，并且第一单元的第一栅极图案不与第二单元的第二栅极图案重叠，使得相应的第一和第二栅电极(基于布局图的半导体器件中的相应的第一和第二单元区域)不电耦合。
根据其他方法，相对于垂直方向，为了增强电隔离，第一栅极图案和第二栅极图案均不允许与跨越第一和第二单元的边界的鳍图案重叠，因此，单鳍和两鳍单元的高度都等于5TP，其中TP表示轨道间距。作为根据其他方法的设计规则的结果，在跨越式鳍图案上生成了切割图案(以指示随后去除跨越式鳍图案)，或者将跨越式鳍图案指定配置为伪鳍，这浪费了跨越式鳍在单鳍单元和双鳍单元的每个的顶部和底部处占据的空间，并且进一步浪费了单鳍单元中的空间，否则该空间将被第二对鳍占据。相比之下，根据至少一些实施例，允许第一栅极图案和第二栅极图案中的一个重叠(或侵入)跨越式鳍图案并与跨越式鳍图案电耦合，使得其他方法相比，(基于布局图的半导体器件中的相应的第一单元区域和第二单元区域的)相应的第一栅极电极和第二栅极电极中的相应一个电耦合到相应的跨越式鳍，这导致改进的单元密度和相应的布局图密度。根据至少一些实施例，单鳍单元和两鳍单元中的每个具有3TP的高度，与其他方法相比，这表示高度降低了2/5。
图1是根据一些实施例的半导体器件100的框图。
在图1中，半导体器件100尤其包括电路宏(以下称为宏)101。在一些实施例中，宏101是逻辑宏。在一些实施例中，宏101是SRAM宏。在一些实施例中，宏101是除逻辑宏或SRAM宏之外的宏。宏101尤其包括布置在相应行104(1)-104(2)中的一个或多个单元区域102。在一些实施例中，每个单元区域102基于由本文公开的一种或多种方法产生的布局图来实现，因此具有改进的单元区域密度。
图2A至图2B是根据一些实施例的相应的布局图200A-200B。
图2A至图2B假设正交的XYZ坐标系，其中X轴、Y轴和Z轴表示相应的第一、第二和第三方向。在一些实施例中，其中打印介质的页面表示平面，例如一张纸，图2A至图2B假设X轴和Y轴与页面共面，并且Z轴与页面的平面正交。在一些实施例中，第一、第二和第三方向对应于与XYZ坐标系不同的正交坐标系。
相对于轨道线布置布局图200A-200B，轨道线包括轨道线205(1)，205(2)、205(3)、...、205(10)、205(11)和205(12)，它们基本平行于X轴定向。轨道205(1)-205(12)具有间距TP，间距TP由相应的半导体工艺技术节点的设计规则和缩放确定。布局图200A-200B还相对于行布置，行包括基本上平行于X轴定向的行204(1)、204(2)和204(3)。相对于Y轴，每行的高度为3TP。在一些实施例中，行具有不同于3TP的高度。因此，对于与相应的半导体工艺技术节点关联的标准单元库，单行高度(SRH)标准单元的高度为3TP，与其他方法相比，这表示高度降低了2/5。
在图2A中，布局图200A包括衬底图案206(1)以及相应地位于衬底图案206(1)上的单元210(1)和211(1)。210(1)和211(1)中的每个都是SRH标准单元。单元210(1)和211(1)中的每个单元都在行204(2)中。布局图200A还包括单元212(1)和212(2)，为了图示的简单，部分地示出单元212(1)和212(2)中的每个。相对于Y轴：单元212(1)位于行204(1)中，以便其底侧邻接单元211(1)的顶侧(或堆叠在单元211(1)的顶侧上)；并且单元212(2)位于行204(3)中，使得其顶侧邻接单元211(1)的底侧(或堆叠在单元211(1)的底侧下方)。
在一些实施例中，单元210(1)表示图1的半导体器件100中的单元区域102中的一个或多个的第一子集，并且单元211(1)表示图1的半导体器件100中的一个或多个单元区域102的第二子集。虽然为了简化说明而未示出，但是在一些实施例中，布局图200A包括单元210(1)的附加实例和/或单元211(1)的附加实例和/或单元212(1)和/或212(2)的附加实例。
布局图200A还包括具有相应的长轴的有源区域图案，长轴基本上平行于X轴延伸。例如，单元210(1)包括有源区域图案207N(1)和207P(1)，它们与相应的轨道205(6)和205(7)基本对准。
有源区域图案207N(1)和207P(1)表示基于布局图200A的半导体器件中的相应的NMOS和PMOS平面有源区域。因此，为相应的NMOS和PMOS平面晶体管配置指定了有源区域图案207N(1)和207P(1)。在一些实施例中，有源区域图案207N(1)和207P(1)被指定用于除了相应的NMOS和PMOS平面晶体管配置之外的相应的平面晶体管配置。在一些实施例中，每个有源区域图案207N(1)和207P(1)分别由一个或多个鳍图案表示(见图2B)。在一些实施例中，有源区域图案207N(1)和207P(1)被指定用于纳米线配置。在一些实施例中，有源区域图案207N(1)和207P(1)被指定用于纳米片配置。在一些实施例中，有源区域图案207N(1)和207P(1)被指定用于全环栅(GAA)配置。在其中有源区域称为氧化物尺寸(OD)区域的一些实施例中，有源区域图案207N(1)和207P(1)称为相应的OD图案207N(1)和207P(1)。单元211(1)包括有源区域图案207N(2)和207P(2)。
单元212(1)包括有源区域图案207N(3)。相对于垂直方向，有源区域图案207N(3)与有源区域图案207N(2)邻接，使得有源区域图案207N(2)和207N(3)表示较大的有源区域图案的相应的第一部分和第二部分，单元211(1)和单元212(1)相应地共享较大的有源区域图案。在有源区域图案207N(2)和207N(3)邻接的情况下，形成边界区域227(1)，边界区域227(1)的长轴与单元211(1)的顶部边界和单元212(1)的底部边界基本对准。边界区域227(1)跨越单元211(1)的顶部区域和单元212(1)的底部区域。实际上，边界区域227(1)的长轴也基本上与包括有源区域图案207N(2)和207N(3)的较大有源区域图案的近似中线对准。
单元212(2)包括有源区域图案207P(2)。相对于垂直方向，有源区域图案207P(3)与有源区域图案207P(2)邻接，使得有源区域图案207P(2)和207P(3)表示较大的有源区域图案的相应的第一部分和第二部分，单元211(1)和单元212(2)相应地共享较大的有源区域图案。在有源区域图案207P(2)和207P(3)邻接的情况下，形成边界区域227(2)，边界区域227(2)的长轴与单元211(1)的底部边界和单元212(2)的顶部边界基本对准。边界区域227(2)跨越单元211(1)的底部区域和单元212(2)的顶部区域。实际上，边界区域227(2)的长轴也基本上与包括有源区域图案207P(2)和207P(3)的较大的有源区域图案的近似中线对准。
在图2A中，单元210(1)包括栅极图案214(1)，并且单元211(1)包括栅极图案215(1)。相应的栅极图案214(1)和215(1)的长轴基本平行于Y轴延伸。相对于Y轴，栅极图案214(1)与有源区域图案207N(1)和207P(1)重叠。相对于Y轴，在栅极图案214(1)的顶端和单元210(1)的顶部边界之间存在间隙222(1)；并且栅极图案214(1)的底端与单元210(1)的底部边界之间存在间隙222(2)。相对于Y轴，栅极图案215(1)与有源区域图案207N(2)和207P(2)重叠，并且进一步延伸以与边界区域227(1)和227(2)重叠。这样，栅极图案215(1)侵入(或进入)单元212(1)的有源区域图案207N(3)。为了简化说明，单元210(1)和211(1)中的每个被示出为包括一个栅极图案。在一些实施例中，单元210(1)和/或211(1)包括沿X轴彼此分隔开的多个栅极图案。相对于X轴，栅极图案之间的距离为均匀距离。在一些实施例中，均匀距离表示相应的半导体工艺技术节点的一个接触多晶硅间距(CPP)。
单元210(1)和211(1)表示相应的电路。在一些实施例中，单元210(1)和211(1)表示提供相应功能的相应电路。在一些实施例中，单元210(1)和211(1)表示提供相应逻辑功能的相应电路，并且因此称为逻辑单元。在一些实施例中，单元210(1)和211(1)中的至少一个表示提供除逻辑功能之外的相应功能的相应电路。
转向图2B，布局图200B类似于布局图200A。图2B遵循与图2A类似的编号约定。尽管相对应，但某些组件也有所不同。为了帮助识别相对应但仍具有差异的组件，编号约定使用括号数字。例如，图2B中的图案206(2)与图2A中的图案206(1)均是衬底图案，相似之处反映在公共根206(_)中，而差异反映在括号(1)和(2)中。为了简洁起见，相对于相似性，讨论将更多地集中在图2B和图2A之间的差异上。
在图2B中，鳍图案已经用于表示图2A的相应有源区域图案。更具体地，图2B的单元210(2)中的鳍图案208N(1)和208P(1)已经用于表示图2A的相应单元210(1)中的相应有源区域图案207N(1)和207P(1)。图2B的单元211(2)中的鳍图案208N(4)和208N(3)已经用于表示图2A的相应单元211(1)中的有源区域图案207N(2)。图2B的单元211(2)中的鳍图案208P(2)和208P(3)已经用于表示图2A的相应单元211(1)中的有源区域图案207P(2)。图2B的单元212(3)中的鳍图案208N(2)和208N(3)已经用于表示图2A的相应单元212(1)中的有源区域图案207N(3)。图2B的单元212(4)中的鳍图案208P(3)和208P(4)已经用于表示图2A的相应单元212(2)中的有源区域图案207P(3)。
单元210(2)是SRH标准单元，并且也被描述为具有一个鳍对的单鳍单元。单元211(2)是SRH标准单元，并且也被描述为具有两个鳍对的两鳍单元。在一些实施例中，每个鳍对包括指定用于NMOS配置的一个鳍图案和指定用于PMOS配置的一个鳍图案。
在图2B中，鳍图案208N(1)-208N(4)和208P(1)-208P(4)表示基于布局图200B的半导体器件中的相应的NMOS和NMOS鳍。因此，有源区域图案鳍图案208N(1)-208N(4)和208P(1)-208P(4)被指定用于相应的NMOS finFET和PMOS finFET配置。在一些实施例中，有源区域图案鳍图案208N(1)-208N(4)和208P(1)-208P(4)被指定用于相应的PMOS finFET和NMOSfinFET配置。在一些实施例中，鳍图案208N(1)-208N(4)和208P(1)-208P(4)被指定用于纳米线配置。在一些实施例中，鳍图案208N(1)-208N(4)和208P(1)-208P(4)被指定用于纳米片配置。在一些实施例中，鳍图案208N(1)-208N(4)和208P(1)-208P(4)被指定用于全环栅(GAA)配置。在一些实施例中，除了图2B中所示的数量之外的鳍图案的数量包括在相应的单元210(2)、211(2)、212(3)和212(4)中。
在布局图200B中，单元212(3)还包括栅极图案217(1)，栅极图案217(1)朝单元212(3)的底部边界延伸足够远以与鳍图案208N(2)重叠。单元212(4)还包括栅极图案217(2)，栅极图案217(2)朝单元212(4)的顶部边界延伸足够远以与鳍图案208P(4)重叠。相对于Y轴，在栅极图案215(2)的顶端与栅极图案217(1)的底端之间存在间隙226(1)，并且栅极图案215(2)的底端与栅极图案217(2)的顶端之间存在间隙226(2)。
跨越单元211(2)的顶部区域和单元212(3)的底部区域的边界区域227(3)也跨越鳍图案208N(3)。跨越单元211(2)的底部区域和单元212(4)的顶部区域的边界区域227(4)也跨越鳍图案208P(3)。相比之下，根据其他方法，不允许栅极图案与跨越单元211(2)的顶部区域和单元212(3)的底部区域的鳍图案208N(3)重叠，并且将不允许栅极图案与跨越单元211(2)的底部区域和单元212(4)的顶部区域的鳍图案208P(3)重叠。实际上，鳍图案208N(3)由单元211(2)和212(3)共享，并且鳍图案208P(3)由单元211(2)和212(4)共享。通过重叠鳍图案208N(3)，单元211(2)的栅极图案215(2)侵入单元212(3)。通过重叠鳍图案208P(3)，单元211(2)的栅极图案215(2)侵入单元212(4)。通过侵入单元212(3)和212(4)中的每个，单元211(2)提供了具有单行高度(SRH)的两鳍单元，避免了根据其他方法会发生的空间浪费。单元210(2)和211(2)中的每个具有3TP的高度，与其他方法相比，这表示高度降低了2/5。
图2C至图2H是根据一些实施例的相应布局图200C-200H。
布局图200C-200H类似于图2B的布局图200B。图2C至图2H遵循与图2B类似的编号约定。尽管相对应，但某些组件也有所不同。为了帮助识别相对应但仍具有差异的组件，编号约定使用括号数字。例如，图2C中的单元211(3)和图2B中的单元211(2)均是两鳍单元，相似之处反映在共同根211(_)中，而差异反映在括号(3)和(2)中。为了简洁起见，相对于相似性，讨论将更多地集中在图2C至图2H与图2B之间的差异上，以及图2C至图2H之间的差异上。为了简化图示，已经省去了图2C至图2H中的一些相似元件，例如，图2C至图2H中未示出衬底图案206(2)和轨道线205(1)-205(12)的对应物。
在图2C中，布局图200C包括位于相应的单元212(5)、210(3)、211(3)和212(6)中的鳍图案208P(5)-208P(10)和208N(5)-208N(7)以及栅极图案218(1)、214(3)、215(3)和219(1)。部分单元212(5)、单鳍单元210(3)、两鳍单元211(3)和部分单元212(6)位于相应的行204(4)、204(1)、204(2)和204(3)中。相对于Y轴，单元212(5)定位成使得其底侧在边界区域228(1)处邻接单元210(3)的顶侧(或堆叠在单元210(3)的顶侧上)；单元210(3)定位成使得其底侧在边界区域228(2)处与单元211(3)的顶侧邻接，并且单元211(3)定位成使其底侧在边界区域228(3)处邻接单元212(6)的顶侧。
相对于Y轴，在栅极图案218(1)的底端与栅极图案214(3)的顶端之间存在间隙226(3)；栅极图案214(3)的底端与栅极图案215(3)的顶端之间存在间隙226(4)；并且栅极图案215(3)的底端与栅极图案219(1)的顶端之间存在间隙226(5)。
栅极图案217(3)的底端朝着单元212(5)的底部边界延伸足够远以与鳍图案208P(6)重叠。栅极图案215(3)的顶端朝着单元211(3)的顶部边界延伸足够远以与鳍图案208N(6)重叠。栅极图案215(3)的底端朝着单元211(3)的底部边界延伸足够远以与鳍图案208P(9)重叠。
边界区域228(1)跨越鳍图案208P(6)。边界区域228(2)跨越鳍图案208N(6)。边界区域228(3)跨越鳍图案208P(9)。相比之下，根据其他方法，将不允许栅极图案与鳍图案208P(6)、鳍图案208N(6)或鳍图案208P(9)重叠。通过侵入单元210(3)和212(6)中的每个，单元211(3)提供了具有单行高度(SRH)的两鳍单元，避免了根据其他方法会发生的空间浪费。单元210(3)和211(3)中的每个具有3TP的高度，与其他方法相比，这表示高度降低了2/5。类似地，通过侵入单元210(3)，单元212(5)避免了根据其他方法会发生的空间浪费。
在一些实施例中，不包括鳍图案208P(6)，使得鳍图案208P(6)是可选的，如鳍图案208P(6)的虚线轮廓所示。在一些实施例中，在不包括鳍图案208P(6)的情况下，相应地不包括栅极图案217(3)的部分218(1)，使得部分218(1)是可选的，如部分218(1)的虚线轮廓所示。
转向图2D，布局图200D包括位于相应的单元212(7)、213(1)、211(4)和212(8)中的鳍图案208P(11)-208P(16)和208N(8)-208N(10)，以及栅极图案219(2)、216(1)、215(4)和219(3)。部分单元212(7)、单元213(1)、两鳍单元211(4)和部分单元212(8)位于相应的行204(4)、204(1)、204(2)和204(3)中。相对于Y轴，单元212(7)定位成使得其底侧在边界区域228(4)处邻接单元213(1)的顶侧(或堆叠在单元213(1)的顶侧上)；单元213(1)定位成使得其底侧在边界区域228(5)处与单元211(4)的顶侧邻接；并且单元211(4)定位成使其底侧在边界区域228(6)处与单元212(8)的顶侧邻接。
在图2D中，单元213(1)是SRH标准单元，并且也被描述为1.5鳍单元，并且因此具有1.5鳍对。单元213(1)包括完整的鳍对和一半的鳍对。完整的对对应于鳍图案208P(13)和208N(8)。半鳍对对应于鳍图案208P(12)。
相对于Y轴，栅极图案219(2)的底端和栅极图案216(1)的顶端之间存在间隙226(6)；栅极图案216(1)的底端与栅极图案215(4)的顶端之间存在间隙226(7)；并且栅极图案215(4)的底端与栅极图案219(3)的顶端之间存在间隙226(8)。
栅极图案216(1)的顶端朝着单元213(1)的顶部边界延伸足够远以与鳍图案208P(12)重叠。栅极图案215(4)的顶端朝着单元211(4)的顶部边界延伸足够远以与鳍图案208N(9)重叠。栅极图案215(4)的底端朝着单元211(4)的底部边界延伸足够远以与鳍图案208P(15)重叠。
边界区域228(4)跨越鳍图案208P(12)。边界区域228(5)跨越鳍图案208N(9)。边界区域228(6)跨越鳍图案208P(15)。相比之下，根据其他方法，将不允许栅极图案与鳍图案208P(12)、鳍图案208N(9)或鳍图案208P(15)重叠。通过侵入单元212(7)，单元213(1)提供了具有单个行高度(SRH)的1.5鳍单元，从而避免了根据其他方法会发生的空间浪费。通过侵入单元213(1)和212(8)中的每个，单元211(4)提供了具有单行高度(SRH)的两鳍单元，避免了根据其他方法会发生的空间浪费。单元213(1)和211(3)中的每个具有3TP的高度，与其他方法相比，这表示高度降低了2/5。
转向图2E，布局图200E包括位于相应的单元212(11)、213(2)、213(3)和212(10)中的鳍图案208P(17)-208P(22)和208N(11)-208N(13)，以及栅极图案217(4)、216(2)、216(3)和219(4)。部分单元212(10)、1.5鳍单元213(2)、1.5鳍单元213(3)和部分单元212(10)位于相应的行204(4)、204(1)、204(2)和204(3)中。相对于Y轴，单元212(11)定位成使得其底侧在边界区域228(7)处邻接单元213(2)的顶侧(或堆叠在单元213(2)的顶侧上)；单元213(2)定位成使得其底侧在边界区域228(8)处与单元213(3)的顶侧邻接；并且单元213(3)定位成使得其底侧在边界区域228(9)与单元212(10)的顶侧邻接。
相对于Y轴，在栅极图案217(4)的底端和栅极图案216(2)的顶端之间存在间隙226(9)；栅极图案216(2)的底端与栅极图案216(3)的顶端之间存在间隙226(10)；并且栅极图案216(3)的底端与栅极图案219(4)的顶端之间存在间隙226(11)。
栅极图案217(4)的底端朝着单元212(11)的底部边界延伸足够远以与鳍图案208P(18)重叠。栅极图案216(2)的底端朝向单元213(2)的底部边界延伸足够远以与鳍图案208N(12)重叠。栅极图案216(3)的底端朝着单元213(3)的底部边界延伸足够远以与鳍图案208P(21)重叠。
边界区域228(7)跨越鳍图案208P(18)。边界区域228(8)跨越鳍图案208N(12)。边界区域228(9)跨越鳍图案208P(21)。相反，根据其他方法，不允许栅极图案与鳍图案208P(18)、鳍图案208N(12)或鳍图案208P(21)重叠。通过侵入单元213(3)，单元213(2)提供了具有单个行高度(SRH)的1.5鳍单元，避免了根据其他方法会发生的空间浪费。通过侵入单元212(10)，单元213(3)提供了具有单行高度(SRH)的1.5鳍单元，避免了根据其他方法会发生的空间浪费。类似地，通过侵入单元213(2)，单元212(11)避免了根据其他方法会发生的空间浪费。单元213(2)和213(3)中的每个单元都具有3TP的高度，与其他方法相比，它的高度降低了2/5。
在一些实施例中，鳍图案208P(18)是可选的，如鳍图案208P(18)的虚线轮廓所示。在一些实施例中，在不包括鳍图案208P(18)的情况下，相应地不包括栅极图案217(4)的部分218(2)，使得部分218(2)是可选的，如部分218(2)的虚线轮廓所示。
转向图2F，布局图200F包括位于相应的单元212(11)、210(4)、213(4)和212(12)中的鳍图案208P(23)-208P(28)和208N(14)-208N(16)，以及栅极图案217(5)、214(4)、216(4)和217(6)。部分单元212(11)、单鳍单元210(4)、1.5鳍单元213(4)和部分单元212(12)位于相应的行204(4)、204(1)、204(2)和204(3)中。相对于Y轴，单元212(11)定位成使得其底侧在边界区域228(10)处邻接210(4)的顶侧(或堆叠在210(4)的顶侧上)；单元210(4)定位成使得其底侧在边界区域228(11)处与单元213(4)的顶侧邻接；并且单元213(4)定位成使得其底侧在边界区域228(12)处与单元212(12)的顶侧邻接。
相对于Y轴，在栅极图案217(5)的底端和栅极图案214(4)的顶端之间存在间隙226(12)；栅极图案214(4)的底端与栅极图案216(4)的顶端之间存在间隙226(13)；并且栅极图案216(4)的底端与栅极图案217(6)的顶端之间存在间隙226(14)。
栅极图案217(5)的底端朝着单元212(11)的底部边界延伸足够远以与鳍图案208P(24)重叠。栅极图案216(4)的顶端朝着单元213(4)的顶部边界延伸足够远以与鳍图案208N(15)重叠。栅极图案217(6)的顶端朝着单元212(12)的顶部边界延伸足够远以与鳍图案208P(27)重叠。
边界区域228(10)跨越鳍图案208P(24)。边界区域228(11)跨越鳍图案208N(15)。边界区域228(12)跨越鳍图案208P(27)。相比之下，根据其他方法，不允许栅极图案与鳍图案208P(24)、鳍图案208N(15)或鳍图案208P(27)重叠。通过侵入单元210(4)，单元213(4)提供了具有单行高度(SRH)的1.5鳍单元，避免了根据其他方法会发生的空间浪费。类似地，通过侵入单元210(4)，单元212(11)避免了根据其他方法会发生的空间浪费。通过侵入单元213(4)，210(12)避免了根据其他方法会发生的空间浪费。单元213(4)的高度为3TP，与其他方法相比，这表示高度降低了2/5。
在一些实施例中，鳍图案208P(24)是可选的，如鳍图案208P(24)的虚线轮廓所示。在一些实施例中，在不包括鳍图案208P(24)的情况下，相应地不包括栅极图案217(5)的部分218(3)，使得部分218(3)是可选的，如部分218(3)的虚线轮廓所示。在一些实施例中，鳍图案208P(27)是可选的，如鳍图案208P(27)的虚线轮廓所示。在一些实施例中，在不包括鳍图案208P(27)的情况下，相应地不包括栅极图案217(6)的部分218(4)，使得部分218(4)是可选的，如部分218(4)的虚线轮廓所示。
转向图2G，布局图200G包括位于相应的单元212(13)、230(1)、230(2)和212(14)中的鳍图案208P(29)-208P(37)和208N(17)-208N(22)，以及栅极图案217(7)、216(5)、216(6)和219(5)。部分单元212(13)和部分单元212(14)位于相应的行204(4)和204(6)中。单元230(1)是双行高度(DRH)单元，定位成横跨行204(1)和204(2)。单元230(2)是DRH单元，并且定位成横跨行204(3)和204(5)。
在图2G中，单元230(1)是DRH标准单元，并且也被描述为三鳍单元，因此具有三个鳍对，对应于鳍图案208P(31)-208P(33)和208N(17)-208N(19)。单元230(2)是DRH标准单元，并且也描述为三鳍单元，其中三个完整对对应于鳍图案208P(34)-208P(36)和208N(20)-208N(22)。
相对于Y轴，单元212(13)定位成使得其底侧在边界区域228(13)处邻接单元230(1)的顶侧(或堆叠在单元230(1)的顶侧上)；单元230(1)定位成使得其底侧在边界区域228(15)处与单元230(2)的顶侧邻接；并且单元230(2)定位成使得其底侧在边界区域228(17)处邻接单元212(14)的顶侧。
单元230(1)是单元213(5)和单独的单元211(5)的组合，否则单元211(5)将具有跨越鳍图案208N(18)的边界区域228(14)。单元230(2)是单元213(6)和单独的单元211(6)的组合，否则单元211(6)将具有跨越鳍图案208N(21)的边界区域228(16)。
相对于Y轴，在栅极图案217(7)的底端和栅极图案216(5)的顶端之间存在间隙226(15)；栅极图案216(5)的底端与栅极图案216(6)的顶端之间存在间隙226(16)；并且栅极图案216(6)的底端与栅极图案219(5)的顶端之间存在间隙226(17)。
栅极图案217(7)的底端朝着单元212(13)的底部边界延伸足够远以与鳍图案208P(30)重叠。栅极图案216(5)的底端朝着单元230(1)的底部边界延伸足够远以与鳍图案208P(33)重叠。栅极图案216(6)的底端朝向单元230(2)的底部边界延伸足够远以与鳍图案208P(36)重叠。
边界区域228(13)跨越鳍图案208P(30)。边界区域228(15)跨越鳍图案208P(33)。边界区域228(17)跨越鳍图案208P(36)。相比之下，根据其他方法，将不允许栅极图案与鳍图案208P(30)、鳍图案208P(33)或鳍图案208P(36)重叠。通过侵入单元230(1)，单元230提供了具有双行高度(DRH)的三鳍单元，避免了根据其他方法会发生的空间浪费。通过侵入单元230(1)，单元230(2)提供了具有双行高度(DRH)的三鳍单元，避免了根据其他方法会发生的空间浪费。类似地，通过侵入单元230(1)，单元212(13)避免了根据其他方法会发生的空间浪费。
在一些实施例中，鳍图案208P(30)是可选的，如鳍图案208P(30)的虚线轮廓所示。在一些实施例中，在不包括鳍图案208P(30)的情况下，相应地不包括栅极图案217(7)的部分218(5)，使得部分218(5)是可选的，如部分218(5)的虚线轮廓所示。
转向图2H，布局图200H包括单元232(1)、234(1)、234(2)、236(1)和236(2)。除了行204(9)、204(10)和204(11)，还根据半行231(1)-231(5)来组织布局图。行204(9)包括半行231(1)和231(2)。行204(10)包括半行231(3)和231(4)。行204(11)包括半行231(4)和231(5)。作为重复序列的一部分，半行231(1)和231(2)具有用于NMOS配置的鳍图案(N鳍图案)，而半行231(3)和231(4)具有用于PMOS配置的鳍图案(P鳍图案)。在一些实施例中，重复序列是相反的，其中半行231(3)和231(4)具有P鳍图案，而半行231(2)和231(3)具有N鳍图案。在一些实施例中，N鳍图案和P鳍图案的又一个不同的序列。
在图2H中，相对于Y轴，单元232(1)、234(1)、234(2)、236(1)和236(2)中的每个相对于整行偏移半行。单元232(1)是双行高度(DRH)单元，定位成横跨半行231(1)-231(4)。单元234(1)和236(1)中的每个单元均为1.5行高(或三分之二行高(THRH))单元，并且定位成横跨半行231(1)-231(3)。单元234(2)和236(2)中的每个都是THRH单元，并且定位成横跨半行231(3)-231(5)。
单元232(1)是三鳍单元，并且包括三个N鳍和三个P鳍。单元234(1)是两鳍单元的变体，并且包括三个N鳍和一个P鳍。单元234(2)也是两鳍单元的变体，并且包括一个N鳍和三个P鳍。单元236(1)是2.5鳍单元的变体，并且包括三个N鳍和两个P鳍。单元236(2)也是2.5鳍单元的变体，并且包括两个N鳍和三个P鳍。
图3A至图3C是根据一些实施例的相应的布局图300A-300C。
布局图300A-300C类似于相应的图2A至图2G的布局图200B-200G。图3A至图3C遵循与图2A至图2H相似的编号约定。尽管相对应，但某些组件也有所不同。鉴于图2A至图2H使用2序列号，图3A至图3C使用3系列编号。为了帮助识别相对应但仍具有差异的组件，编号约定使用括号数字。例如，图3A的单元310(5)和图2F的单元210(4)都是单鳍单元，相似之处反映在共同根_10(_)中，差异反映在序列号3_(_)和2_(_)中，以及在括号(5)和(4)中。为了简洁起见，相对于相似性，讨论将更多地集中在图3A至图3C与图2A至图2F之间的差异上。
与图2F的单元210(4)相比，单元310(5)还包括MD图案340(1)、VD图案342(1)和M0图案344(1)。与图2D的单元211(4)相比，单元311(5)还包括MD图案340(2)、VD图案342(2)和M0图案344(2)。M0图案344(1)-34(2)具有基本平行于X轴延伸的相应长轴。MD图案340(1)-340(2)具有基本平行于Y轴延伸的相应的长轴。
鳍图案(在图3A中未编号)、MD图案340(1)-340(2)、栅极图案(在图3A中未编号)和VD图案342(1)-342(2)包括在布局图300A的晶体管级中，对应于基于布局图300A的半导体器件的晶体管层。M0图案344(1)-344(2)包括在布局图300A中的金属化层级M0中，对应于基于布局图300A的半导体器件的金属化层M0。
在布局图300A中，MD图案340(1)-340(2)表示基于布局图200A的半导体器件的晶体管层中的相应的MD导电结构。栅极图案(在图3A中未编号)表示基于布局图300A的半导体器件的晶体管层中的相应栅极结构。VD图案342(1)-342(2)表示基于布局图200A的半导体器件的晶体管层中的相应VD结构。VD结构(参见图4B)将漏极/源极结构电耦合至相应的M0导电段。M0图案344(1)-344(2)表示基于布局图200A的半导体器件的金属化层M0中的相应导电段。
布局图300A假设相应的半导体工艺技术节点，该节点包括用于生成布局图的各种设计规则。布局图300A还假设设计规则遵循编号约定，其中金属化的第一层级(M_1st)和相应的互连结构的第一层级(V_1st)分别称为M0和V0。布局图300A的层级M0相应地表示基于布局图300A的半导体器件中的金属化层M0。在一些实施例中，编号约定假设M_1st层级和V_1st层级相应地称为M1和V1。
在图3A的示例中，假设：M0图案344(1)-344(2)是表示基于布局图300A制造的半导体器件的电力网格中的相应导体的电力网格(PG)图案。在一些实施例中，PG图案244(1)-344(2)被指定用于提供系统参考电压。在图3A中，PG图案344(1)-344(2)被指定用于提供VDD。在一些实施例中，PG图案344(1)-344(2)被指定用于提供除VDD之外的相应电压。
在布局图300A中，相对于Y轴，可以设想到单元310(5)定位成使得其底侧与单元311(5)的顶侧邻接(或堆叠在单元311(5)的顶侧上)，如虚线圆角矩形346(1)所示。然而，在这种邻接的布置中，M0图案344(1)和344(2)将被合并，结果是VD图案342(1)将表示横跨鳍图案的短路电耦合(短路)，鳍图案跨越单元311(5)的顶部边界。为了避免短路，在图3B的布局图300B中提供了单元310(5)的可选布置，作为单元310(6)。
转向图3B，单元310(6)的MD图案340(3)和VD图案342(3)已经相应地替换了图3A的单元310(5)的MD图案340(1)和VD图案342(1)。MD图案340(3)和VD图案342(3)位于单元310(6)中的栅极图案的左侧，而MD图案340(1)和VD图案342(1)位于单元310(5)中的栅极图案的右侧。如图所示，在布局图300B中，相对于Y轴，预期单元310(6)定位成使得其底侧邻接单元311(5)的顶侧(或堆叠在单元311(5)的顶侧上)，如由虚线圆角矩形346(2)所示。在这种邻接布置中，避免了短路。
图3C示出了由图2B得到的邻接布置。在布局图300C中，布局图300B的MD图案340(2)-340(3)已经被合并为MD图案340(4)。在布局图300C中，布局图300B的VD图案342(2)-342(3)已经被合并为VD图案342(4)。在布局图300C中，布局图300B的M0图案344(2)-342(3)已经被合并为M0图案344(4)。
图4A至图4B是根据一些实施例的相应半导体器件的相应部分的相应截面图400A-400B。
更具体地，截面图400A示出了基于图2B的布局图200B的半导体器件的一部分。截面图400B示出了基于图3C的布局图300C的半导体器件的一部分。截面图400A-400B和包括该截面图的半导体器件是图1的单元区域104和半导体器件100的相应示例。
图4A至图4B假设正交的XYZ坐标系，其中X轴、Y轴和Z轴表示相应的第一、第二和第三方向。在一些实施例中，第一、第二和第三方向对应于与XYZ坐标系不同的正交坐标系。
截面图400A遵循与图2B相似的编号约定。鉴于图2B使用2序列号。图4A使用4系列数字。例如，图4A的408N(4)对应于图2B的栅极图案208N(4)。截面图400B遵循与图3C类似的编号约定。鉴于图3C使用3序列号。图4B使用4系列数字。例如，图4B的鳍408N(23)对应于图3C的鳍图案308N(23)。
在图4A中，截面图400A包括子层441、443和445。在图4B中，截面图400A包括子层441、443、445、447和449。
在图4A中，子层441包括衬底406(2)。子层443包括鳍408N(1)、408N(3)、408N(4)、408P(2)、408P(3)和408P(4)以及层间电介质(ILD)452。子层445包括栅电极417(1)、415(2)和417(2)以及ILD 454。
在图4B中，子层441包括衬底406(3)。子层443包括鳍408N(25)、408N(24)和408N(23)以及ILD452。子层445包括MD接触件440(4)和ILD454。子层447包括VD结构442(4)和ILD456。子层449包括M0导电段444(4)和ILD 458。
图5是根据一些实施例的制造半导体器件的方法500的流程图。
可以根据方法500制造的半导体器件的示例包括图1的半导体器件100。
在图5中，方法500包括框502-504。在框504处，生成布局图，该布局图尤其具有改进的单元密度，并且相应地具有改进的布局图密度。与通过方法500生成的布局对应的半导体器件的示例包括图1的半导体器件100。下面参照图6A更详细地讨论框502。流程从框502进行到框504。
在框504处，基于布局图，进行以下至少一项：(A)进行一次或多次光刻曝光；或(B)制造一个或多个半导体掩模；或(C)制造半导体器件的层中的一个或多个组件。参见下面图8的讨论。
图6A是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6A的方法更详细地示出了图5的框502。
可以根据图6A的方法生成的布局图的示例包括本文公开的布局图等。在一些实施例中，布局图及其对应版本存储在非暂时性计算机可读介质上，例如，作为布局图708存储在图7的计算机可读介质704中(在下面讨论)。根据一些实施例，例如，可以使用EDA系统700(图7，在下面讨论)来实现图6A的方法。可以基于根据图6A的方法生成的布局图制造的半导体器件的示例包括图1的半导体器件100以及基于布局图200A-200H和300B-300C等的半导体器件。
在图6A中，框502包括框602-608。在框602处，将标准单元布置到布局图中。框602包括框604。在框604处，考虑关于单元的顶部/底部边界邻接的堆叠约束。考虑到顶部/底部边界约束的示例是图3A至图3C等。下面参照图6B至图6F更详细地讨论框602。流程从框602进行到框606。
在框604处，使布局图经受自动布置和布线(APR)。流程从框604进行到框606。
在框606处，根据关于单元的顶部/底部边界邻接的时序约束来修改布局图。在一些实施例中，EDA系统700包括查找表(或数据库)，该查找表填充有与每个单元类型(例如，图2A至图2H的单元210(x)、211(x)、212(x)、213(x)、230(x)、232(x)、234(x)和236(x)等)相关联的延迟。在一些实施例中，EDA系统700包括查找表(或数据库)，该查找表填充有与每个特定单元(例如，单元210(4)、211(4)、212(14)、213(4)、214(x)、230(1)、232(1)、234(1)、236(1)等)相关联的延迟。在评估单元的顶部/底部(或相反)边界邻接时，要考虑相对的延迟相似性/差异性。
图6B是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6B的方法更详细地示出图6A的框602。
在图6B中，框604包括框622-638。在框620处，生成第一、第二和第三有源区域图案。在一些实施例中，第一、第二和第三有源区域图案中的每个由一个或多个相应的鳍图案表示。第一有源区域图案的示例是图2C的鳍图案208P(7)等。第二有源区域图案的示例是图2C的鳍图案208N(5)、208N(6)和208N(7)等。第三有源区域图案的示例是图2C的鳍图案208P(8)等。流程从框622进行到框623。
在框623处，相对于Y轴，第二有源区域图案位于第一和第三有源区域图案之间。继续以上在框622的上下文中开始的示例，框624的示例是，图2C的鳍图案208N(5)、208N(6)和208N(7)位于图2C的鳍图案208P(7)和208P(8)之间。流程从框623进行到框624。
在框624处，生成第一和第二栅极图案。继续上面在框623的上下文中提出的示例，第一和第二栅极图案的示例包括图2C的栅极图案214(3)和215(3)等。流程从框624进行到框626。
在框626处，第一栅极图案位于第一有源区域图案和第二有源区域图案的至少第一部分中。继续以上在框624的上下文中提出的示例，框626的示例是图2C的栅极图案214(3)位于鳍图案208P(7)和鳍图案208N(5)、208N(6)和208N(7)之一(即鳍图案208N(5))上方。流程从框626进行到框628。
在框628处，第二栅极图案位于第三有源区域图案和第二有源区域图案的至少第二部分中。继续以上在框626的上下文中提出的示例，框628的示例是图2C的栅极图案215(3)位于鳍图案208P(8)与鳍图案208N(5)、208N(6)和208N(7)中的两个(即鳍图案208N(6)和208N(7))上方。流程从框628进行到框630。
在630处，第一单元被定义为包括第一栅极图案、第一有源区域图案和第二有源区域图案的至少第一部分。继续以上在框628的上下文中提出的示例，框630的示例是图2C的单元210(3)包括栅极图案214(3)、鳍图案208P(7)和鳍图案208N(5)。流程从框630进行到框632。
在632处，将第二单元定义为包括第二栅极图案、第三有源区域图案和第二有源区域图案的至少第二部分。继续以上在框630的上下文中提出的示例，框632的示例是图2C的单元211(3)包括栅极图案215(3)、鳍图案208P(8)以及鳍图案208N(6)和208N(7)。流程从框632进行到框634。
在框634处，第一单元和第二单元邻接，这导致第一边界区域与第二有源区域图案的近似中线基本对准。继续以上在框632的上下文中提出的示例，第一边界区域的示例是边界区域228(2)。更特别地，相对于Y轴，单元210(3)邻接单元211(3)。相对于Y轴，作为三个鳍图案的中间鳍图案，鳍图案208N(6)基本上与第二有源区域图案的近似中线对准，其中第二有源区域图案由鳍图案208N(5)、208N(6)和208N(7)表示。流程从框634进行到框636。
在框636处，将第二栅极图案的尺寸调整为与第一边界区域重叠。继续上面在框634的上下文中提出的示例，框636的示例是，相对于Y轴，栅极图案215(3)的尺寸设置成与包括鳍图案208N(6)的边界区域228(2)重叠。流程从框636进行到框638。
在框638处，确定第一栅极图案的尺寸以留下第一间隙，第一间隙在第一栅极图案和第一边界区域之间。继续上面在框636的上下文中提出的示例，框638的示例是，相对于Y轴，栅极图案214(3)的尺寸调整为留下间隙226(4)，其中间隙226(4)位于栅极图案214(3)的底端与边界区域228(2)之间。
图6C是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6C的方法示出了包括在图6B的框602中的附加框。
在图6C中，框602还包括框642-646。在框642处，生成第四有源区域图案，其中第一和第四有源区域图案表示第五有源区域图案的相应的第一和第二部分。继续以上在图6B的框638的上下文中提出的示例，第四有源区域图案的示例是图2C的鳍图案208P(5)和208P(6)。因此，鳍图案208P(7)表示第五有源区域图案的第一部分，并且鳍图案208P(5)和208P(6)表示第五有源区域图案的第二部分。流程从框642进行到框644。
在框644处，第三单元被定义为包括第五有源区域图案的第二部分。继续以上在框642的上下文中提出的示例，框644的示例是单元212(5)包括鳍图案208P(5)和208P(6)。流程从框644进行到框646。
在框646处，第三单元和第一单元邻接，这导致(i)第二边界区域与第五有源区域图案的近似中线基本对准，(ii)第二间隙，第二间隙在第一栅极图案和第二边界区域之间。继续以上在框644的上下文中提出的示例，第二边界区域的示例是边界区域228(1)。更特别地，相对于Y轴，单元212(5)邻接在单元210(3)上。相对于Y轴，作为三个鳍图案的中间鳍图案，鳍图案208P(6)基本上与第五有源区域图案的近似中线对准，其中第五有源区域图案由鳍图案208P(5)、208P(6)和208P(7)表示。而且，栅极图案214(3)的尺寸被调整为留下间隙226(3)，其中间隙226(3)位于栅极图案217(3)的底端与边界区域228(1)之间。
图6D是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6D的方法示出了包括在图6B的框602中的附加框。
在图6D中，框602还包括框652-658。在框652处，生成第四有源区域图案，其中第三和第四有源区域图案表示第五有源区域图案的相应的第一和第二部分。继续以上在图6B的框638的上下文中提出的示例，第四有源区域图案的示例是图2C的鳍图案208P(9)和208P(10)。因此，鳍图案208P(8)表示第五有源区域图案的第一部分，并且鳍图案208P(9)和208P(10)表示第五有源区域图案的第二部分。流程从框652进行到框654。
在框654处，第三单元被定义为包括第五有源区域图案的第二部分。继续以上在框652的上下文中提出的示例，框654的示例是单元212(6)包括鳍图案208P(9)和208P(10)。流程从框654进行到框656。
在框656处，第三单元和第二单元邻接，这导致第二边界区域与第五有源区域图案的近似中线基本对准。继续以上在框654的上下文中提出的示例，第二边界区域的示例是边界区域228(3)。更具体地，相对于Y轴，单元211(3)邻接在单元212(6)上。相对于Y轴，作为三个鳍图案的中间鳍图案，鳍图案208P(9)基本上与第五有源区域图案的近似中线对准，其中第五有源区域图案由鳍图案208P(8)、208P(9)和208P(10)表示。流程从框656进行到框658。
在框658处，第二栅极图案的尺寸调整为与第二边界区域重叠。继续以上在框656的上下文中提出的示例，框658的示例是将栅极图案215(3)的尺寸调整为与包括鳍图案208P(9)的边界区域228(3)重叠。
图6E是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6E的方法示出了包括在图6B的框602中的附加框。
在图6E中，框602还包括框662-668。在框662处，生成第四有源区域图案，其中第一和第四有源区域图案表示第五有源区域图案的相应的第一和第二部分。第一有源区域图案的示例是图2D的鳍图案208P(12)和208P(13)。第四有源区域图案的示例为图2D的鳍图案208P(11)。因此，鳍图案208P(12)和208P(13)表示第五有源区域图案的第一部分，并且鳍图案208P(11)表示第五有源区域图案的第二部分。流程从框662进行到框664。
在框664处，第三单元被定义为包括第五有源区域图案的第二部分。继续以上在框662的上下文中提出的示例，第三单元的示例是单元212(7)，因此框664的示例是单元212(7)包括鳍图案208P(11)。流程从框664进行到框666。
在框666处，第三单元和第一单元邻接，这导致第二边界区域与第五有源区域图案的近似中线基本对准。继续以上在框664的上下文中提出的示例，框664也在图2D的上下文中，第一单元的示例是单元213(1)，第一边界区域的示例是边界区域228(5)，并且第二边界区域的示例是边界区域228(4)。更具体地，相对于Y轴，单元212(7)邻接在单元213(1)上。相对于Y轴，作为三个鳍图案的中间鳍图案，鳍图案208P(12)基本上与第五有源区域图案的近似中线对准，其中第五有源区域图案由鳍图案208P(11)、208P(12)和208P(13)表示。流程从框666进行到框668。
在框668处，确定第一栅极图案的尺寸以使其与第二边界区域重叠。继续上面在框666的上下文中提出的示例，第一栅极图案的示例是栅极图案216(1)，因此框668的示例是将栅极图案216(1)的尺寸调整为与包括鳍图案208P(12)的边界区域228(4)重叠。
图6F是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6F的方法示出了包括在图6B的框602中的附加框。
在图6F中，框602还包括框672-676。在框672处，生成第四有源区域图案，其中第三和第四有源区域图案表示第五有源区域图案的相应的第一和第二部分。继续以上在图6B的框638的上下文中提出的示例，第三有源区域图案的示例是鳍图案208P(19)，并且第四有源区域图案的示例是图2E的鳍图案208P(17)和208P(18)。因此，鳍图案208P(19)表示第五有源区域图案的第一部分，并且鳍图案208P(17)和208P(18)表示第五有源区域图案的第二部分。流程从框672进行到框674。
在框674处，第三单元被定义为包括第五有源区域图案的第二部分。继续上面在框672的上下文中提出的示例，第三单元的示例是单元212(11)，因此框674的示例是单元212(11)包括鳍图案208P(17)和208P(18)。流程从框674进行到框676。
在框676处，第三和第二单元邻接，这导致(i)第二边界区域基本上与第五有源区域图案的近似中线对准，(ii)第二间隙，第二间隙在第二栅极图案和第二边界区域之间。继续以上在框674的上下文中提出的示例，第一和第二栅极图案的示例相应地是栅极图案216(3)和216(2)，第一边界区域的示例是边界区域228(8)，并且第二边界区域的示例是边界区域228(7)。更特别地，相对于Y轴，单元212(11)邻接在单元213(2)上。相对于Y轴，作为三个鳍图案的中间鳍图案，鳍图案208P(18)基本上与第五有源区域图案的近似中线对准，其中第五有源区域图案由鳍图案208P(17)、208P(18)和208P(19)表示。而且，栅极图案216(2)的尺寸被调整为留下间隙226(9)，其中间隙226(9)位于栅极图案217(4)的底端与边界区域228(7)之间。
图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。
在一些实施例中，EDA系统700包括自动布置和布线(APR)系统。根据一个或多个实施例，本文描述的生成PG布局图的方法例如可以使用根据一些实施例的EDA系统700来实现。
在一些实施例中，EDA系统700是通用计算设备，包括硬件处理器702和非暂时性计算机可读存储介质704。存储介质704编码有(即存储)计算机程序代码706(即一组可执行指令)。由硬件处理器702执行的指令706表示(至少部分地)EDA工具，该工具实现了根据实施例的方法的一部分或全部，例如，根据一个或多个实施例的本文所述的方法(以下，工艺和/或方法)。
处理器702经由总线708电耦合至计算机可读存储介质704。处理器702还通过总线708电耦合至I/O接口710。网络接口712还经由总线708电连接至处理器702。网络接口712连接到网络714，使得处理器702和计算机可读存储介质704能够经由网络714连接到外部元件。处理器702配置为执行在计算机可读存储介质704中编码的计算机程序代码706，以便使系统700可用于执行工艺和/或方法的部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质704是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一个或多个实施例中，计算机可读存储介质704是计算机可读存储介质。在使用光盘的一些实施例中，计算机可读存储介质704包括压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和/或数字视频盘(DVD)。
在一个或多个实施例中，存储介质704存储计算机程序代码706，计算机程序代码706配置为使系统700用于执行(其中这种执行至少部分地表示EDA工具)工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质704还存储执行工艺和/或方法的部分或全部所需的信息。在一个或多个实施例中，存储介质704存储标准单元的库707，该标准单元包括本文所公开的这种标准单元以及一个或多个布局图708，诸如本文所公开的。
系统700包括I/O接口710。I/O接口710耦合至外部电路。在一个或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到处理器702。
系统700还包括耦合至处理器702的网络接口712。网络接口712允许系统700与网络714通信，一个或多个其他计算机系统连接到网络714。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1394。在一个或多个实施例中，工艺和/或方法的部分或全部在两个或多个系统700中实施。
系统700配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或由处理器702处理的其他参数中的一个或多个。信息通过总线708传送到处理器702。EDA系统700配置为通过I/O接口710接收与UI有关的信息。该信息作为用户界面(UI)742存储在计算机可读存储介质704中。
在一些实施例中，工艺和/或方法的部分或全部实现为用于由处理器执行的独立软件应用。在一些实施例中，工艺和/或方法的部分或全部实现为附加软件应用的部分的软件应用。在一些实施例中，工艺和/或方法的部分或全部实现为软件应用的插件。在一些实施例中，工艺和/或方法的至少一个实现为EDA工具的部分的软件应用。在一些实施例中，工艺和/或方法的部分或全部实现为由EDA工具700使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS公司获得的
Figure BSA0000191389400000281
或其他合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，这些工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置的存储或存储器单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM的半导体存储器、存储卡等。
图8是根据一些实施例的集成电路(IC)制造系统800以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统800来制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图8中，IC制造系统800包括在设计、开发和制造周期和/或与制造IC器件860有关的服务中彼此交互的实体，诸如设计室820、掩模室830和IC厂商/制造商(“fab”)850。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造商850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC制造商850中的两个或多个共存于共同设施中并且使用共同资源。
设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822包括为IC器件860设计的各种几何图案。几何图案对应于构成IC器件860的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个IC部件。例如，IC设计布局图822的部分包括各种IC部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源电极和漏电极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室820实施适当的设计工序以形成IC设计布局图822。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图822呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图822可以用GDSII文件格式或DFII文件格式表示。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模845，用于根据IC设计布局图822制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中IC设计布局图822转换为代表性数据文件(“RDF”)。掩模数据准备832将RDF提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。IC设计布局图822由掩模数据准备832操纵，以符合掩模写入器的特定特性和/或IC制造商850的要求。在图8中，掩模数据准备832和掩模制造844示出为单独的要素。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ILT)，ILT将OPC视为逆成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则检查已经经受OPC中的工艺的IC设计布局图822，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以撤消由OPC实施的部分修改以便满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，LPC模拟将由IC制造商850实施以制造IC器件860的处理。LPC基于IC设计布局图822模拟该处理以创建模拟制造的器件，诸如IC器件860。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图822。
应当理解，为了清楚起见，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的附加特征，以根据制造规则修改IC设计布局图822。另外，在数据准备832期间施加于IC设计布局图822的工艺可以以各种不同的顺序实施。
在掩模数据准备832之后并且在掩模制造844期间，基于修改的IC设计布局图822制造掩模845或掩模845的组。在一些实施例中，掩模制造844包括基于修改的IC设计布局图822执行一个或多个光刻曝光。在一些实施例中，基于修改的IC设计布局图822，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)845上形成图案。掩模845可以用各种技术形成。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，在掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造844生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆853中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆853中形成各个蚀刻区域和/或用于其他合适的工艺中。
IC制造商850是IC制造业务，包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造商850是半导体代工厂。例如，可能存在用于多个IC产品(前段制程(FEOL)制造)的前端制造的制造设施，而第二制造设施可以为IC产品(后段制程(BEOL)制造)的互连和封装提供后端制造，并且第三制造设施可以为代工业务提供其他服务。
IC制造商850使用由掩模室830制造的掩模(或多个掩模)来制造IC器件860。因此，IC制造商850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，半导体晶圆842由IC制造商850使用掩模(或多个掩模)845制造以形成IC器件860。在一些实施例中，IC制造包括至少间接基于IC设计布局图822进行一次或多次光刻曝光。半导体晶圆853包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆853还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。
关于集成电路(IC)制造系统(例如，图8的系统800)以及与其相关联的IC制造流程的细节可以在例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开号20150278429、2014年2月6日公布的美国授权前公开号20140040838、2007年8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。
例如，在美国专利第7,260,442号中，图9示出根据本发明实施例的制造系统的框图。掩模制造系统20包括至少一个处理工具21、检测工具23、控制器25、数据库24、以及制造执行系统(MES)26。
处理工具21用以处理至少一个掩模，其可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
检测工具23是用以在掩模进行蚀刻后和/或光阻剥除后检测该掩模以得到蚀刻后检测和/或剥除后检测结果资料。
控制器25是用以针对处理工具21，执行前馈控制以及反馈控制。其接收检测工具23所得到的检测结果数据，并由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据。控制器25并产生处理工具21的处理模型，并根据该掩模的相关数据、处理使用的材料数据、及该检测结果数据校正该处理模型。控制器25并在处理工具21执行掩模处理程序的过程中，监测处理工具21的运作状况，将其运作状况与该处理模型比对，并据以实时调整处理工具21的参数设定，使得其能够以符合该处理模型的方式执行该掩模处理程序。
根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中。上述掩模的相关数据是可以为下列数据中至少一个：对应产品种类数据、掩模阶层数据、掩模等级数据、掩模光学校正数据、以及对应的客户数据等。上述材料数据则可以为下列数据中至少一个：光阻液种类数据、光阻液特性数据、光阻液衰减变化数据。
如图9所示，控制器25是与制造执行系统26链接，其产生处理工具21的处理模型，使得制造执行系统26根据该处理模型控制处理工具21的运作。其中该处理模型包括处理工具21的处理参数以及处理加工程序(recipe)。
图10A至图10B示出根据本发明实施掩模制造方法的流程图，该方法可以实施于上述掩模制造系统。图10A至图10B所示的掩模制造方法控制掩模制造系统中处理工具21的运作。而被控制的处理工具21可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
图10A至图10B示出该方法首先提供材料数据及掩模数据(步骤S31)。该材料数据主要为在掩模制造过程中所使用的材料的相关数据，例如光阻液等。该掩模数据则是该掩模所对应的产品的相关数据。根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中，而数据库24则与控制器直接链接或透过网络与其链接。
然后，根据该材料数据及该掩模数据确定处理工具21的第一处理参数(步骤S32)。控制器25由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据，并据以确定处理工具21的第一处理参数。
然后，根据该第一处理参数执行第一掩模处理以处理第一掩模(步骤S33)。该第一掩模依序经由曝光工具、烘烤工具、显影工具、蚀刻工具、及光阻剥除工具进行曝光、烘烤、显影、蚀刻以及光阻剥除等处理。同时，在上述第一掩模处理处理的过程中，收集对应于该第一掩模处理的第一处理数据(步骤S34)。第一处理数据被传送至控制器25，使得能够根据该材料数据、该掩模数据该第一处理数据确定反馈校正数据(步骤S35)。该反馈校正资料是藉由统计分析方法计算而得。根据本实施例，该材料数据、该掩模数据该第一处理数据是根据其各自的特性，在统计分析过程中以名目变量或连续变量的方式呈现。例如，具有静态特性的材料数据(例如光阻液种类数据)以及掩模数据(例如产品种类数据)分别以不同的名目变量表示。而具有动态特性的材料数据(例如光阻液衰减变化数据)以及掩模数据(例如掩模光学校正数据)则是以对应的连续变量表示。上述名目变量以及连续变量是藉由变异数分析方法以及回归分析方法处理。然后，根据该反馈校正资料校正该第一处理参数以获得第二处理参数(步骤S36)。
然后，根据该第二处理参数，执行第二掩模处理以处理第二掩模(步骤S37)。
在上述步骤S33中执行上述第一掩模处理。当该第一掩模的线宽不符合预定的标准，则必须执行再蚀刻程序以修正该掩模的线宽，直到其符合该预定的标准为止。
参照图10B，其示出掩模处理的前馈控制。该方法利用其他掩模的检测结果来校正工具的处理参数。该方法首先提供前期检测结果(步骤S331)，其为掩模的光阻剥除后检测结果。再根据该第一检测数据及该前期检测数据产生前馈调整信号(步骤S333)。然后根据前馈调整数据产生再蚀刻处理参数(步骤S335)。然后，根据该再蚀刻处理参数，执行再蚀刻处理以处理该第一掩模(步骤S337)。图10B中所示出的方法是可以用以控制蚀刻工具或光阻剥除工具。
本发明还提供一种利用统计处理控制分析以实时控制掩模制造的方法，该方法如图11所示。该方法首先提供处理模型(步骤S41)，再根据该处理模型，以掩模制造工具执行掩模制造步骤以处理掩模(步骤S43)。并在工具运作的同时，监测该处理工具，以获得其运作信息(步骤S45)。然后，根据该处理模型与该运作数据执行错误检测分析(步骤S47)。并根据该错误检测分析结果，产生微调信号(步骤S48)。再根据该微调信号校正该处理工具的运作设定，使得该处理工具根据调整后的运作设定继续处理该掩模(步骤S49)。
上述图10A至图10B及图11的掩模制造控制方法是可以分别实施或同时实施。
在实施例，一种半导体器件包括：第一有源区域、第二有源区域和第三有源区域，具有相应的第一导电配置、第二导电配置和第一导电配置，并且具有基本上在第一方向上延伸的相应的长轴；相对于基本垂直于第一方向的第二方向，第二有源区域位于第一有源区域和第三有源区域之间；第一栅极结构和第二栅极结构，具有基本在第二方向上延伸的相应的长轴；第一栅极结构位于第一有源区域和第二有源区域的至少第一部分上方；第二栅极结构位于第三有源区域和第二有源区域的至少第二部分上方；第一单元区域，包括第一栅极结构、第一有源区域和第二有源区域的第一部分；第二单元区域，包括第二栅极结构、第三有源区域和第二有源区域的第二部分；相对于第二方向，第一边界区域表示第一单元区域和第二单元区域的重叠，该重叠基本上与第二有源区域的近似中线对准；并且相对于第二方向：第二栅极结构与第一边界区域重叠；并且第一栅极结构不延伸到第一边界区域。在实施例中，第一有源区域、第二有源区域和第三有源区域配置有具有相应的一个或多个鳍结构，该鳍结构具有基本在第一方向上延伸的相应的长轴。在实施例中，第一导电配置和第二导电配置相应地为PMOS和NMOS；或者第一导电配置和第二导电配置相应地为NMOS和PMOS。在实施例中，第一有源区域表示第四有源区域的第一部分，第四有源区域具有第一导电配置；该半导体器件还包括：第三单元区域，包括第四有源区域的第二部分；并且相对于第二方向：第四有源区域的近似中线表示第一单元区域和第三单元区域之间的第二边界区域；并且第一栅极结构不延伸至第二边界区域。在实施例中，第三有源区域表示第四有源区域的第一部分，第四有源区域具有第一导电配置；该半导体器件还包括第三单元区域，该第三单元区域包括第四有源区域的第二部分；并且相对于第二方向：第四有源区域的近似中线表示第一单元区域和第三单元区域之间的第二边界区域；并且第二栅极结构与第二边界区域重叠。在实施例中，第一有源区域表示第四有源区域的第一部分，第四有源区域具有第一导电配置；该半导体器件还包括第三单元区域，该第三单元区域包括第四有源区域的第二部分；并且相对于第二方向：第四有源区域的近似中线表示第一单元区域和第三单元区域之间的第二边界区域；并且第一栅极结构与第二边界区域重叠。在实施例中，第三有源区域表示第四有源区域的第一部分，第四有源区域具有第一导电配置；该半导体器件还包括第三单元区域，该第三单元区域包括第四有源区域的第二部分；并且相对于第二方向：第四有源区域的近似中线表示第三单元区域和第二单元区域之间的第二边界区域；并且第二栅极结构不延伸至第二边界区域。在实施例中，第二单元区域还包括表示第五有源区域的第一部分的第四有源区域，并且第四有源区域和第五有源区域具有第二导电配置；以及第三单元区域，包括第五有源区域的第二部分；相对于第二方向：第五有源区域的近似中线表示第一单元区域和第三单元区域之间的第二边界区域；并且第二栅极结构不延伸至第二边界区域。第一单元区域还包括表示第七有源区域的第一部分的第六有源区域，第六有源区域和第七有源区域具有第二导电配置；第四单元区域，包括第七有源区域的第二部分；并且相对于第二方向：第七有源区域的近似中线表示第一单元区域和第四单元区域之间的第三边界区域；并且第一栅极结构不延伸至第二边界区域；并且第一栅极结构与第三边界区域重叠。
在实施例中，一种(制造半导体器件的)方法包括：(对于存储在非暂时性计算机可读介质上的布局图，该半导体器件基于该布局图)生成布局图，包括：生成第一有源区域图案、第二有源区域图案和第三有源区域图案，第一有源区域图案、第二有源区域图案和第三有源区域图案基本平行于第一方向延伸，并且指定为相应的第一导电类型、第二导电类型和第一导电类型；相对于基本垂直于第一方向的第二方向，将第二有源区域图案设置在第一有源区域图案和第三有源区域图案之间；生成第一栅极图案和第二栅极图案，第一栅极图案和第二栅极图案具有基本在第二方向上延伸的相应的长轴；将第一栅极图案设置在第一有源区域图案和第二有源区域图案的至少第一部分上；将第二栅极图案设置在第三有源区域图案和第二有源区域图案的至少第二部分上；定义包括第一栅极图案、第一有源区域图案和第二有源区域图案的第一部分的第一单元；定义包括第二栅极图案、第三有源区域图案和第二有源区域图案的第二部分的第二单元；相对于第二方向，使第一单元和第二单元基本上邻接，使得第一边界区域基本上与第二有源区域图案的近似中线对准；并且相对于第二方向：将第二栅极图案的尺寸调整为与第一边界区域重叠；并且调整第一栅极图案的尺寸，以在第一栅极图案和第一边界区域之间留下第一间隙。在实施例中，该方法还包括：基于布局图，以下至少之一：(A)进行一次或多次光刻曝光；(B)制造一个或多个半导体掩模；或(C)在半导体集成电路的层中制造至少一个组件。在实施例中，该方法还包括：将第一导电类型和第二导电类型相应地指定为P型和N型；或将第一导电类型和第二导电类型相应地指定为N型和P型。在实施例中，第一有源区域图案、第二有源区域图案和第三有源区域图案中的每个由一个或多个相应的鳍图案表示。在实施例中，生成布局图还包括：生成第四有源区域图案，该第四有源区域图案基本平行于第一方向延伸，并且指定为第一导电类型；第一有源区域图案和第四有源区域图案表示第五有源区域图案的相应的第一部分和第二部分；将第三单元定义为包括第五有源区域图案的第二部分；并且相对于第二方向，使第三单元和第一单元基本上邻接，使得：第二边界区域基本上与第五有源区域图案的近似中线对准；以及第二间隙，位于第一栅极图案和第二边界区域之间。在实施例中，生成布局图还包括：生成第四有源区域图案，该第四有源区域图案基本平行于第一方向延伸，并且指定为第一导电类型；并且第三有源区域图案和第四有源区域图案表示第五有源区域图案的相应的第一部分和第二部分；将第三单元定义为包括第五有源区域图案的第二部分；相对于第二方向，使第三单元和第二单元基本上邻接，使得：第二边界区域基本上与第五有源区域图案的近似中线对准；以及调整第二栅极图案的尺寸以与第二边界区域重叠。在实施例中，生成布局图还包括：生成第四有源区域图案，该第四有源区域图案基本平行于第一方向延伸，并且指定为第一导电类型；第一有源区域图案和第四有源区域图案表示第五有源区域图案的相应的第一部分和第二部分；将第三单元定义为包括第五有源区域图案的第二部分；相对于第二方向，使第三单元和第一单元基本上邻接，使得：第二边界区域基本上与第五有源区域图案的近似中线对准；以及将第一栅极图案的尺寸调整为与第二边界区域重叠。在实施例中，生成布局图还包括：生成第四有源区域图案，该第四有源区域图案基本平行于第一方向延伸，并且指定为第一导电类型；第三有源区域图案和第四有源区域图案表示第五有源区域图案的相应的第一部分和第二部分；并且将第三单元定义为包括第五有源区域图案的第二部分；相对于第二方向，使第三单元和第二单元基本上邻接，使得：第二边界区域基本上与第五有源区域图案的近似中线对准；以及第二间隙，位于第二栅极图案和第二边界区域之间。
在实施例中，一种系统(用于制造半导体器件)包括：至少一个处理器和至少一个存储器，该至少一个存储器包括用于一个或多个程序的计算机程序代码，至少一个存储器、计算机程序代码和至少一个处理器配置为使系统执行(对于存储在非暂时性计算机可读介质上的布局图，该半导体器件基于该布局图)生成布局图，生成布局图包括：生成第一组、第二组和第三组，每组包括一个或多个鳍图案，每个鳍图案基本平行于第一方向延伸，指定为相应的第一导电类型、第二导电类型和第一导电类型；相对于基本垂直于第一方向的第二方向，将第二组设置在第一组和第三组之间；生成第一栅极图案和第二栅极图案，第一栅极图案和第二栅极图案具有基本在第二方向上延伸的相应的长轴；将第一栅极图案设置在第一组和第二组的至少第一部分上方；将第二栅极图案设置在第三组和第二组的至少第二部分上方；定义包括第一栅极图案、第一组和第二组的第一部分的第一单元；定义包括第二栅极图案、第三组和第二组的第二部分的第二单元；相对于第二方向，使第一单元和第二单元基本邻接，使得第一边界区域基本上与第二组的近似中线对准；并且相对于第二方向：将第二栅极图案设置为与第一边界区域重叠；并且设置第一栅极图案以在第一栅极图案和第一边界区域之间留下第一间隙。在实施例中，该系统还包括以下的至少一个：掩蔽设施；该掩蔽设施配置为基于布局图来制造一个或多个半导体掩模；或配置为基于布局图在半导体集成电路的层中制造至少一个组件的制造设施。在实施例中，生成布局图还包括：生成表示第五组的第一部分的第四组，第四组和第五组具有第二导电类型；以及还将第二单元定义为包括第四组；将第三单元定义为包括第五有源区域的第二部分；并且相对于第二方向，使第三单元和第二单元基本上邻接，使得：第二边界区域与第五组的近似中线基本对准；以及第二间隙，位于第二栅极图案和第二边界区域之间。在实施例中，生成布局图还包括：生成表示第五组的第一部分的第四组；还将第一单元定义为包括第四组，第四组和第五组具有第二导电类型；将第三单元定义为包括第五有源区域的第二部分；相对于第二方向，使第三单元和第一单元基本上邻接，使得：第二边界区域基本上与第五组的近似中线对准；以及调整第一栅极图案的尺寸以与第二边界区域重叠。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一有源区域、第二有源区域和第三有源区域，所述第一有源区域和所述第三有源区域具有第一导电配置，所述第二有源区域具有第二导电配置，并且所述第一有源区域、所述第二有源区域和所述第三有源区域具有在第一方向上延伸的相应的长轴；
相对于垂直于所述第一方向的第二方向，所述第二有源区域位于所述第一有源区域和所述第三有源区域之间；
第一栅极结构和第二栅极结构，具有在所述第二方向上延伸的相应的长轴，在所述第二方向的延长线上所述第一栅极结构与所述第二栅极结构重叠；
所述第一栅极结构位于所述第一有源区域和所述第二有源区域的至少第一部分上方；
所述第二栅极结构位于所述第三有源区域和所述第二有源区域的至少第二部分上方；
第一单元区域，包括所述第一栅极结构、所述第一有源区域和所述第二有源区域的所述第一部分；
第二单元区域，包括所述第二栅极结构、所述第三有源区域和所述第二有源区域的所述第二部分；
相对于所述第二方向，第一边界区域表示所述第一单元区域和所述第二单元区域的重叠，所述重叠与所述第二有源区域的中线对准；以及
相对于所述第二方向：
所述第二栅极结构与所述第一边界区域重叠；并且
所述第一栅极结构不延伸到所述第一边界区域。
2.根据权利要求1所述的半导体器件，其中：
所述第一有源区域、所述第二有源区域和所述第三有源区域配置有具有相应的一个或多个鳍结构，所述鳍结构具有在所述第一方向上延伸的相应的长轴。
3.根据权利要求1所述的半导体器件，其中：
所述第一导电配置和所述第二导电配置相应地为PMOS和NMOS；或者
所述第一导电配置和所述第二导电配置相应地为NMOS和PMOS。
4.根据权利要求1所述的半导体器件，其中：
所述第一有源区域表示第四有源区域的第一部分，所述第四有源区域具有所述第一导电配置；
所述半导体器件还包括：
第三单元区域，包括所述第四有源区域的第二部分；并且
相对于所述第二方向：
所述第四有源区域的中线表示所述第一单元区域和所述第三单元区域之间的第二边界区域；并且
所述第一栅极结构不延伸至所述第二边界区域。
5.根据权利要求1所述的半导体器件，其中：
所述第三有源区域表示第四有源区域的第一部分，所述第四有源区域具有所述第一导电配置；
所述半导体器件还包括：
第三单元区域，包括所述第四有源区域的第二部分；并且
相对于所述第二方向：
所述第四有源区域的中线表示所述第一单元区域和所述第三单元区域之间的第二边界区域；并且
所述第二栅极结构与所述第二边界区域重叠。
6.根据权利要求1所述的半导体器件，其中：
所述第一有源区域表示第四有源区域的第一部分，所述第四有源区域具有所述第一导电配置；
所述半导体器件还包括：
第三单元区域，包括所述第四有源区域的第二部分；并且
相对于所述第二方向：
所述第四有源区域的中线表示所述第一单元区域和所述第三单元区域之间的第二边界区域；并且
所述第一栅极结构与所述第二边界区域重叠。
7.根据权利要求1所述的半导体器件，其中：
所述第三有源区域表示第四有源区域的第一部分，所述第四有源区域具有所述第一导电配置；
所述半导体器件还包括：
第三单元区域，包括所述第四有源区域的第二部分；并且
相对于所述第二方向：
所述第四有源区域的中线表示所述第三单元区域和所述第二单元区域之间的第二边界区域；并且
所述第二栅极结构不延伸至所述第二边界区域。
8.根据权利要求1所述的半导体器件，其中：
所述第二单元区域还包括：
第四有源区域，表示第五有源区域的第一部分，所述第四有源区域和所述第五有源区域具有所述第二导电配置；以及
第三单元区域，包括所述第五有源区域的第二部分；
相对于所述第二方向：
所述第五有源区域的中线表示所述第一单元区域和所述第三单元区域之间的第二边界区域；并且
所述第二栅极结构不延伸至所述第二边界区域；
所述第一单元区域还包括：
第六有源区域，表示第七有源区域的第一部分，所述第六有源区域和所述第七有源区域具有所述第二导电配置；
第四单元区域，包括所述第七有源区域的第二部分；并且
相对于所述第二方向：
所述第七有源区域的中线表示所述第一单元区域和所述第四单元区域之间的第三边界区域；并且
所述第一栅极结构不延伸至所述第二边界区域；并且
所述第一栅极结构与所述第三边界区域重叠。
9.一种制造半导体器件的方法，所述方法包括：
对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，生成所述布局图包括：
生成第一有源区域图案、第二有源区域图案和第三有源区域图案，所述第一有源区域图案、所述第二有源区域图案和所述第三有源区域图案平行于第一方向延伸，并且，所述第一有源区域图案和所述第三有源区域图案指定为第一导电类型，并且所述第二有源区域图案指定为第二导电类型；
相对于垂直于所述第一方向的第二方向，将所述第二有源区域图案设置在所述第一有源区域图案和所述第三有源区域图案之间；
生成第一栅极图案和第二栅极图案，所述第一栅极图案和所述第二栅极图案具有在所述第二方向上延伸的相应的长轴，在所述第二方向的延长线上所述第一栅极图案与所述第二栅极图案重叠；
将所述第一栅极图案设置在所述第一有源区域图案和所述第二有源区域图案的至少第一部分上方；
将所述第二栅极图案设置在所述第三有源区域图案和所述第二有源区域图案的至少第二部分上方；
定义包括所述第一栅极图案、所述第一有源区域图案和所述第二有源区域图案的所述第一部分的第一单元；
定义包括所述第二栅极图案、所述第三有源区域图案和所述第二有源区域图案的所述第二部分的第二单元；
相对于所述第二方向，使所述第一单元和所述第二单元邻接，使得第一边界区域与所述第二有源区域图案的中线对准；并且
相对于所述第二方向：
将所述第二栅极图案的尺寸调整为与所述第一边界区域重叠；并且
调整所述第一栅极图案的尺寸，以在所述第一栅极图案和所述第一边界区域之间留下第一间隙。
10.根据权利要求9所述的方法，还包括：
基于所述布局图，以下至少之一：
(A)进行一次或多次光刻曝光；
(B)制造一个或多个半导体掩模；或
(C)在半导体集成电路的层中制造至少一个组件。
11.根据权利要求9所述的方法，还包括：
将所述第一导电类型和所述第二导电类型相应地指定为P型和N型；或
将所述第一导电类型和所述第二导电类型相应地指定为N型和P型。
12.根据权利要求9所述的方法，其中：
所述第一有源区域图案、所述第二有源区域图案和所述第三有源区域图案中的每个由一个或多个相应的鳍图案表示。
13.根据权利要求9所述的方法，其中，生成所述布局图还包括：
生成第四有源区域图案，所述第四有源区域图案平行于所述第一方向延伸，并且指定为所述第一导电类型；
所述第一有源区域图案和所述第四有源区域图案表示第五有源区域图案的相应的第一部分和第二部分；
将第三单元定义为包括所述第五有源区域图案的所述第二部分；并且相对于所述第二方向，使所述第三单元和所述第一单元邻接，使得：
第二边界区域与所述第五有源区域图案的中线对准；以及
第二间隙位于所述第一栅极图案和所述第二边界区域之间。
14.根据权利要求9所述的方法，其中，生成所述布局图还包括：
生成第四有源区域图案，所述第四有源区域图案平行于所述第一方向延伸，并且指定为所述第一导电类型；
所述第三有源区域图案和所述第四有源区域图案表示第五有源区域图案的相应的第一部分和第二部分；
将第三单元定义为包括所述第五有源区域图案的所述第二部分；
相对于所述第二方向，使所述第三单元和所述第二单元邻接，使得：
第二边界区域与所述第五有源区域图案的中线对准；以及
调整所述第二栅极图案的尺寸以与所述第二边界区域重叠。
15.根据权利要求9所述的方法，其中，生成所述布局图还包括：
生成第四有源区域图案，所述第四有源区域图案平行于所述第一方向延伸，并且指定为所述第一导电类型；
所述第一有源区域图案和所述第四有源区域图案表示第五有源区域图案的相应的第一部分和第二部分；
将第三单元定义为包括所述第五有源区域图案的所述第二部分；
相对于所述第二方向，使所述第三单元和所述第一单元邻接，使得：
第二边界区域与所述第五有源区域图案的中线对准；以及
将所述第一栅极图案的尺寸调整为与所述第二边界区域重叠。
16.根据权利要求9所述的方法，其中，生成所述布局图还包括：
生成第四有源区域图案，所述第四有源区域图案平行于所述第一方向延伸，并且指定为所述第一导电类型；
所述第三有源区域图案和所述第四有源区域图案表示第五有源区域图案的相应的第一部分和第二部分；并且
将第三单元定义为包括所述第五有源区域图案的所述第二部分；
相对于所述第二方向，使所述第三单元和所述第二单元邻接，使得：
第二边界区域与所述第五有源区域图案的中线对准；以及
第二间隙位于所述第二栅极图案和所述第二边界区域之间。
17.一种制造半导体器件的系统，所述系统包括：
至少一个处理器；以及
至少一个存储器，包括用于一个或多个程序的计算机程序代码；
其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器配置为使系统执行：
对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，生成所述布局图，生成所述布局图包括：
生成第一组、第二组和第三组，每个组包括一个或多个鳍图案，每个鳍图案平行于第一方向延伸，指定为相应的第一导电类型、第二导电类型和所述第一导电类型；
相对于垂直于所述第一方向的第二方向，将所述第二组设置在所述第一组和所述第三组之间；
生成第一栅极图案和第二栅极图案，所述第一栅极图案和所述第二栅极图案具有在所述第二方向上延伸的相应的长轴，在所述第二方向的延长线上所述第一栅极图案与所述第二栅极图案重叠；
将所述第一栅极图案设置在所述第一组和所述第二组的至少第一部分上方；
将所述第二栅极图案设置在所述第三组和所述第二组的至少第二部分上方；
定义包括所述第一栅极图案、所述第一组和所述第二组的所述第一部分的第一单元；
定义包括所述第二栅极图案、所述第三组和所述第二组的所述第二部分的第二单元；
相对于所述第二方向，使所述第一单元和所述第二单元邻接，使得第一边界区域与所述第二组的中线对准；并且
相对于所述第二方向：
将所述第二栅极图案设置为与所述第一边界区域重叠；并且
设置所述第一栅极图案以在所述第一栅极图案和所述第一边界区域之间留下第一间隙。
18.根据权利要求17所述的系统，其中，还包括以下的至少一个：
掩蔽设施，配置为基于所述布局图来制造一个或多个半导体掩模；或制造设施，配置为基于所述布局图在半导体集成电路的层中制造至少一个组件。
19.根据权利要求17所述的系统，其中：
生成所述布局图还包括：
生成表示第五组的第一部分的第四组，所述第四组和所述第五组具有所述第二导电类型；
还将所述第二单元定义为包括所述第四组；
将第三单元定义为包括所述第五组的第二部分；并且
相对于所述第二方向，使所述第三单元和所述第二单元邻接，使得：
第二边界区域与所述第五组的中线对准；以及
第二间隙位于所述第二栅极图案和所述第二边界区域之间。
20.根据权利要求17所述的系统，其中：
生成所述布局图还包括：
生成表示第五组的第一部分的第四组；
还将所述第一单元定义为包括所述第四组，所述第四组和所述第五组具有所述第二导电类型；
将第三单元定义为包括所述第五组的第二部分；
相对于所述第二方向，使所述第三单元和所述第一单元邻接，使得：
第二边界区域与所述第五组的中线对准；以及
调整所述第一栅极图案的尺寸以与所述第二边界区域重叠。
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